KR101655897B1 - 마이크로전자 조립체 및 적층형 마이크로전자 조립체의 제조 방법 - Google Patents

마이크로전자 조립체 및 적층형 마이크로전자 조립체의 제조 방법 Download PDF

Info

Publication number
KR101655897B1
KR101655897B1 KR1020107028161A KR20107028161A KR101655897B1 KR 101655897 B1 KR101655897 B1 KR 101655897B1 KR 1020107028161 A KR1020107028161 A KR 1020107028161A KR 20107028161 A KR20107028161 A KR 20107028161A KR 101655897 B1 KR101655897 B1 KR 101655897B1
Authority
KR
South Korea
Prior art keywords
microelectronic
electrically conductive
edge
conductive element
die
Prior art date
Application number
KR1020107028161A
Other languages
English (en)
Other versions
KR20110027690A (ko
Inventor
벨가셈 하바
일야스 모하메드
로라 미르카리미
모쉐 크리만
Original Assignee
테세라, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 테세라, 인코포레이티드 filed Critical 테세라, 인코포레이티드
Publication of KR20110027690A publication Critical patent/KR20110027690A/ko
Application granted granted Critical
Publication of KR101655897B1 publication Critical patent/KR101655897B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08148—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area protruding from the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/244—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/25105—Connecting at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25174—Stacked arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/8236—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/82365—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/828—Bonding techniques
    • H01L2224/82801—Soldering or alloying
    • H01L2224/82815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1064—Electrical connections provided on a side surface of one or more of the containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

마이크로전자 조립체(300)는 제1 마이크로전자 소자(200)와 제2 마이크로전자 소자(200)를 포함한다. 마이크로전자 소자는 하나 이상의 반도체 다이(104)를 포함하는 다이 구조체를 각각 구비하고, 제1 마이크로전자 소자 및 제2 마이크로전자 소자는 제1 면(201), 제1 면으로부터 떨어져 있는 제2 면(203), 제1 면(201) 및 제2 면(203)으로부터 직각이 아닌 각도로 연장하는 하나 이상의 에지 면(134)을 포함한다. 하나 이상의 전기 전도성 요소[부분(110, 124, 122, 126)을 포함할 수 있음]는 하나 이상의 에지 면과 제2 면(203) 상에서 그리고 제1 면을 따라 연장한다. 제1 마이크로전자 소자의 하나 이상의 전도성 요소는 제2 마이크로전자 소자의 하나 이상의 전도성 요소에 전도가능하게 접합되어, 제1 마이크로전자 소자와 제2 마이크로전자 소자 사이에 전기 전도성 경로를 제공할 수 있다.

Description

마이크로전자 조립체 및 적층형 마이크로전자 조립체의 제조 방법{A MICROELECTRONIC ASSEMBLY AND A METHOD OF FABRICATING A STACKED MICROELECTRONIC ASSEMBLY}
본 발명은 마이크로전자 소자의 패키지와 그 제조 방법에 관한 것이다. 더 구체적으로 말하면, 본 발명은 적층 가능하게 패키지화한 마이크로전자 다이 조립체에 관한 것이다.
관련 출원의 상호참조
본 출원은 2008년 6월 16일에 제출된 미국 가 특허출원 61/061,953에 대한 출원일의 혜택을 주장하며, 그 전체 내용을 본 명세서에서 참조에 의해 포함한다.
마이크로전자 칩(microelectronic chips)은 전형적으로 서로 반대 방향을 향하는 일반적으로 평면형의 앞면 및 뒷면과, 이들 앞면 및 뒷면 사이로 연장하는 에지를 가진 편평한 본체이다. 칩은 일반적으로 콘택(contact)을 포함하는데, 패드 또는 접합 패드라고도 부른다. 이러한 콘택은 칩 내의 회로에 전기적으로 접속된 앞면 상에 위치한다. 칩은 통상적으로 적절한 재료로 둘러싸서 패키지화함으로써, 칩 콘택에 전기적으로 접속되는 단자를 갖는 마이크로전자 패키지를 형성한다. 패키지를 검사 장비에 연결해서 패키지화한 소자가 바람직한 성능 표준에 부합하는지 여부를 판정할 수 있다. 검사가 완료되면, 패키지를 더 큰 회로, 예를 들어 컴퓨터나 셀폰 등과 같은 전자 제품 내의 회로에 접속하게 되는데, 패키지 단자를 땜납 등의 적당한 접속 방법에 의해 인쇄회로기판(PCB) 상의 매칭 랜드(matching land)에 연결하는 방식으로 접속한다.
마이크로전자 패키지는 웨이퍼 레벨(wafer level)로 제조될 수 있는데, 다시 말하면 패키지를 구성하는 인클로저, 터미네이션, 및 그외 다른 요소를, 칩이나 다이가 웨이퍼 형태인 상태에서 제작하는 것이다. 다이(die)를 형성한 후에, 웨이퍼에 대해 많은 추가의 처리 과정을 거친 후, 웨이퍼 상에 패키지 구조를 형성한다. 이후, 웨이퍼를 개별의 패키지 다이로 다이싱 절단한다. 웨이퍼 레벨 공정이 바람직한 제조 방법이 될 수 있는 이유는, 비용을 절감할 수 있으며, 다이 패키지(die package)의 풋프린트(footprint)를 다이 자체의 크기와 동일 또는 거의 동일하게 할 수 있어서, 패키지 다이가 부착되는 인쇄회로기판 상의 면적을 효과적으로 사용할 수 있기 때문이다. 이러한 방식에서의 다이 패키지를 일반적으로 웨이퍼 레벨 칩 스케일 패키지(wafer-level chip scale package) 또는 웨이퍼 레벨 칩 사이즈 패키지(WLCSP)라고 한다.
패키지 다이가 실장되는 기판상의 공간을 더 절약하기 위해, 다수의 칩을 세로 방향으로 적층해서 단일의 패키지로 결합시킬 수 있다. 적층 구조인 스택(stack) 내의 각각의 다이(die)는 스택 내의 하나 이상의 다른 다이와 전기적으로 접속되거나, 스택이 장착되는 기판에 전기적으로 접속되거나, 다른 다이와 기판에 모두 전기적으로 접속되는 구성을 가져야 한다. 이에 의해, 세로 방향으로 적층된 다수의 다이 패키지가 기판상의 표면 영역에서 차지하는 면적이 패키지 내의 모든 칩이 차지하는 전체 표면 면적보다 작게 된다. 단일의 다이를 패키징할 때보다 다이 스택을 사용할 때에 훨씬 더 많은 전기적 접속이 필요하기 때문에, 스택의 여러 다이 사이의 전기적 접속은 매우 안정적이며 신뢰성이 높아야 한다.
마이크로전자 조립체는 제1 마이크로전자 소자 및 제2 마이크로전자 소자를 포함할 수 있다. 마이크로전자 소자는 하나 이상의 반도체 다이(semiconductor die)를 포함하는 다이 구조체(die structure)를 각각 구비하고, 제1 마이크로전자 소자 및 제2 마이크로전자 소자는 제1 면, 제1 면으로부터 떨어져 있는 제2 면, 및 제1 면 및 제2 면으로부터 직각이 아닌 각도로 연장하는 하나 이상의 에지 면(edge surface)을 각각 포함할 수 있다. 하나 이상의 에지 면과 제2 면 상에서 그리고 제1 면을 따라 하나 이상의 전도성 요소가 연장한다. 제1 마이크로전자 소자의 하나 이상의 전도성 요소는 제2 마이크로전자 소자의 하나 이상의 전도성 요소에 전도가능하게 접합되어, 제1 마이크로전자 소자와 제2 마이크로전자 소자 사이에 전기 전도성 경로를 제공할 수 있다.
일실시예에 의하면, 제1 및 제2 마이크로전자 소자의 전도성 요소는 제1 면 및 제2 면 중 하나의 면상에 도금(plating)에 의해 형성되는 제1 요소, 제1 면 및 제2 면 중 다른 하나의 면상에 도금에 의해 형성되는 제2 요소, 및 하나 이상의 에지 면을 포함할 수 있다. 일례로, 제2 요소는 제1 요소의 일부분 위에 도금될 수 있다. 예를 들어, 제2 요소는 제1 요소의 제2 요소가 도금되는 부분을 따라 연장한다.
제2 요소는 제1 요소와 에지에서 전도가능하게 결합될 수 있도록 제1 요소의 에지를 따라 연장할 수 있다.
제1 및 제2 마이크로전자 소자의 전도성 요소는 가용성의 금속(fusible metal) 또는 전도성 페이스트(conductive paste)를 사용해서 접합될 수 있다. 일례로, 제1 마이크로전자 소자의 제1 면 및 제2 면 중의 하나는 제2 마이크로전자 소자의 제1 면 및 제2 면 중의 하나와 맞닿고, 맞닿은 면에서 노출된 전도성 요소의 부분을 서로 접합시킬 수 있다. 예를 들어, 전도성 요소는 마이크로전자 소자의 제1 면 및 제2 면 중의 적어도 하나에서 노출된 전도성 패드(conductive pad)를 포함하며, 전도성 패드는 서로 접합될 수 있다.
전도성 요소는 트레이스 및 전도성 패드를 포함하며, 하나 이상의 전도성 패드는 하나 이상의 에지 면으로부터 일정 거리만큼 이격되어 배치될 수 있다. 일례로, 마이크로전자 소자의 전도성 요소는 하나 이상의 에지 면에 근접한 또는 하나 이상의 에지 면까지 연장된 전도성 패드를 포함할 수 있다.
일례로, 마이크로전자 소자 중의 하나 이상은 다수의 다이를 포함할 수 있다. 이러한 경우, 하나 이상의 마이크로전자 소자에 포함된 다수의 반도체 다이 중의 적어도 2개의, 접합 패드를 포함하는 면(bond pad-bearing surfaces)은 동일한 방향을 향할 수도 상이한 방향을 향할 수도 있다.
하나 이상의 전도성 요소가 연장하는 하나 이상의 에지 면은 제1 면 및 제2 면 중의 하나의 면에 대하여 50도 내지 89도 사이의 각도로 배치될 수 있다.
마이크로전자 조립체에서, 제1 및 제2 마이크로전자 소자는 세로(vertical) 방향으로 적층되며, 제1 및 제2 마이크로전자 소자의 하나 이상의 에지 면은 세로 방향으로부터 멀어지는 방향으로 서로 오프셋(offset)되어 있을 수 있다.
제1 및 제2 마이크로전자 소자의 제1 면은 가로(lateral) 방향으로 연장하고 가로 방향으로 제1 치수(dimensions)를 가질 수 있다. 일례로, 제1 및 제2 마이크로전자 소자의 제1 면의 가로 방향 치수는 상이할 수 있다.
일실시예에서, 제1 마이크로전자 소자 및 제2 마이크로전자 소자를 포함하는 마이크로전자 조립체를 제공한다. 제1 마이크로전자 소자 및 제2 마이크로전자 소자는 하나 이상의 반도체 다이를 포함하는 다이 구조체를 각각 구비할 수 있다. 제1 마이크로전자 소자 및 제2 마이크로전자 소자는 제1 면, 제1 면으로부터 떨어져 있는 제2 면, 및 제1 면으로부터 멀어지는 방향으로 연장하는 하나 이상의 에지 면을 각각 포함할 수 있다. 하나 이상의 에지 면상에서 그리고 제1 면을 따라 하나 이상의 전도성 요소가 연장할 수 있다. 제1 마이크로전자 소자의 하나 이상의 전도성 요소는 제2 마이크로전자 소자의 하나 이상의 전도성 요소에 전도가능하게 접합되어, 제1 마이크로전자 소자와 제2 마이크로전자 소자 사이에 전기 전도성 경로를 제공할 수 있다.
일례로, 하나 이상의 에지 면은 제1 면 및 제2 면으로부터 직각이 아닌 각도로 연장할 수 있다. 하나 이상의 에지 면에 노출된 전도성 요소의 하나 이상의 에지 부분이 전도 가능하게 접합되어 전기 전도성 경로를 제공할 수 있다. 전도성 요소의 하나 이상의 에지 부분은 가용성의 금속을 사용해서 또는 전도성 페이스트를 사용해서 접합될 수 있다.
본 발명의 일실시예에 따라 적층형의 마이크로전자 조립체를 제조하는 방법을 제공한다. 본 예에서, 제1 마이크로전자 소자의 주요 면은 제2 마이크로전자 소자의 주요 면과 맞닿도록 배치될 수 있다. 제1 마이크로전자 소자의 주요 면에 노출된 전도성 요소를 상기 제2 마이크로전자 소자의 주요 면에 노출된 전도성 요소와 전도가능하게 접합하여, 제1 마이크로전자 소자와 제2 마이크로전자 소자 사이에 전기 전도성 경로를 제공할 수 있다. 제1 마이크로전자 소자 및 제2 마이크로전자 소자는 하나 이상의 반도체 다이를 포함하는 다이 구조체를 각각 구비하고, 제1 마이크로전자 소자 및 제2 마이크로전자 소자는 제1 주요 면, 제1 주요 면으로부터 떨어져 있는 제2 주요 면, 및 하나 이상의 에지 면을 각각 포함하며, 하나 이상의 에지 면과 제2 주요 면 상에서 그리고 제1 주요 면을 따라 하나 이상의 전도성 요소가 연장될 수 있다.
일실시예에 의하면, 적층형 마이크로전자 조립체를 제조할 수 있다. 제1 마이크로전자 소자와 제2 마이크로전자 소자를 포함하는 스택(stack)을 형성할 수 있다. 제1 마이크로전자 소자 및 제2 마이크로전자 소자는 하나 이상의 반도체 다이를 포함하는 다이 구조체를 각각 구비할 수 있다. 제1 마이크로전자 소자 및 제2 마이크로전자 소자는 제1 면, 제1 면으로부터 떨어져 있는 제2 면, 및 제1 면으로부터 멀어지는 방향으로 연장하는 하나 이상의 에지 면을 각각 포함할 수 있다. 하나 이상의 에지 면 상에서 그리고 제1 면을 따라 하나 이상의 전기 전도성 요소가 연장할 수 있다. 에지 면에 노출된 전도성 요소의 일부분을 전도가능하게 접합하여, 제1 마이크로전자 소자 및 제2 마이크로전자 소자 사이에 전기 전도성 경로를 제공할 수 있다.
이러한 실시예에서, 제1 마이크로전자 소자는 제2 마이크로전자 소자의 위에 배치해도 된다. 접합 단계는 제1 마이크로전자 소자의 하나 이상의 에지 면에 노출된 전도성 요소에 근접해 있는 가용성의 금속을, 가용성의 금속이 제2 마이크로전자 소자의 하나 이상의 에지 면에 노출된 전도성 요소로 흐르도록 가열함으로써 수행될 수 있다. 가용성의 금속은 제1 및 제2 마이크로전자 소자의 전도성 요소 사이의 갭(gap)을 가교(bridge)할 수 있다.
이러한 실시예에서, 제1 마이크로전자 소자는 제2 마이크로전자 소자의 위에 배치할 수 있다. 접합 단계는 제1 마이크로전자 소자의 하나 이상의 에지 면에 가용성의 전도성 재료를 투여함으로써 수행될 수 있다. 전도성 재료는 제2 마이크로전자 소자의 하나 이상의 에지 면에 노출된 전도성 요소로 흐르도록 할 수 있다.
본 명세서에서 설명하는 장치 및 방법은 이하의 실시예들을 첨부 도면을 참조해서 읽어보면 구체적으로 이해될 것이며, 도면 중의 동일한 참조 부호는 도면 전체를 통해 동일 또는 유사한 부분을 나타낸다. 도면을 반드시 실측으로 되어 있지는 않으며, 실시예의 원리를 나타내기 위해 강조된 것도 있다.
도 1a는 다수의 마이크로전자 칩을 포함하는 웨이퍼의 사시도이다.
도 1b는 웨이퍼의 일부를 나타내는 단면도이다.
도 1c는 일실시예에 따라 접합 패드 위에 배치된 제1 금속 층을 갖는 단일의 웨이퍼 다이를 나타내는 사시도이다.
도 1d~1i는 도 1b와 유사한 웨이퍼의 일부를 나타내는 단면도로서, 추가의 처리 과정을 거치는 것을 나타낸다.
도 2a는 일실시예에 따른 별도의 마이크로전자 소자의 단면도이다.
도 2b 및 2c는 일실시예에 따라 도 2a의 결합 구조의 다른 예를 상세하게 나타낸다.
도 2d는 도 2a의 마이크로전자 소자를 나타내는 사시도이다.
도 2e는 일실시예에 따라 완성되는 마이크로전자 소자를 만들기 위한 공정 흐름을 나타낸다.
도 3은 일실시예에 따라 다이 스택 구조를 형성하는 여러 개의 다이를 나타내는 단면도이다.
도 4a 및 도 4b는 일실시예에 따라 도 3의 소자를 형성하기 위해 결합 방법의 두 가지 변형 예를 나타내는 단면도이다.
도 5a는 일실시예에 따라 복합적인 요소를 포함하는 다이 스택 구조의 단면도이다.
도 5b는 일실시예에 따라 다양한 크기의 다이를 가진 복합적인 요소를 포함하는 다이 스택 구조의 단면도이다.
도 6a는 일실시예에 따라 접합 패드 위에 배치된 제1 금속 층을 구비하는 단일의 웨이퍼 다이의 사시도이다.
도 6b는 일실시예에 따라 에지까지 연장된 접합 패드를 가진 단일의 웨이퍼 다이의 사시도이다.
도 6c-6i는 일실시예에 따라, 추가의 공정을 거치는 과정에서의, 도 6a와 유사한 다이를 가진 웨이퍼의 일부를 나타내는 단면도이다.
도 7은 일실시예에 따라 형성된 다이 스택 구조의 단면도이다.
도 8a는 일실시예에 따른 다이 구조의 단면도이다.
도 8b는 일실시예에 따라 리플로 가능한 재료를 추가한 다이 스택의 단면도이다.
도 8c는 일실시예에 따른 다이 스택 구조의 단면도이다.
도 9는 일실시예에 따라 완료된 소자를 만들기 위해 사용된 공정 흐름을 개략적으로 나타낸다.
도 10a-10e는 일실시예에 따라 둘 이상의 다이를 포함하는 다이 스택의 형성에 선행하는 공정 과정을 나타내는 단면도이다.
도 10f는 일실시예에 따라 둘 이상의 다이를 포함하는 다이 구조의 단면도를 나타낸다.
도 10g는 일실시예에 따라 도 10f의 다수 다이 구조를 포함하는 다이 스택 구조의 단면도를 나타낸다.
도 10h는 일실시예에 따라 도 10a에서 시작하는 공정 흐름의 일부의 변형 예의 단면도를 나타낸다.
도 11a-11e는 일실시예에 따라 다이 스택의 형성에 선행하는 공정 과정의 단면도를 나타낸다.
도 11f는 일실시예에 따라 둘 이상의 다이를 포함하는 다이 구조의 단면도를 나타낸다.
도 11g는 일실시예에 따라 도 11f의 다수 다이 구조를 포함하는 다이 스택 구조의 단면도를 나타낸다.
본 명세서에서, 전기 전도성을 갖는 구조가 유전 구조체의 표면에 "노출"되어 있다는 표현은, 전기 전도성 구조체가 유전 구조체의 외부로부터 유전 구조체의 표면을 향해 유전 구조체의 표면에 수직인 방향으로 이동하는 이론적인 점과 접촉한다는 것을 의미한다. 따라서, 유전 구조체의 표면에 노출된 단자 또는 그외 다른 전도성 구조체는 이러한 표면으로부터 돌출되거나, 표면과 동일한 높이를 갖거나, 표면 아래로 함몰되어 있을 수 있으며, 유전체 내의 홀이나 구멍을 통해 노출되어 있을 수 있다.
도 1a는 다수의 마이크로전자 칩을 포함하는 웨이퍼(100)의 사시도를 나타낸다. 웨이퍼 기판(102)은 일반적으로 실리콘 등의 반도체 재료이지만, 그외 다른 재료나 다른 타입의 화합물로 구성해도 된다. 웨이퍼는 마이크로전자 칩의 작업 부분 중의 일부 또는 모두를 포함하는 개별의 다이(104)로 분할된다. 추가의 처리 이후에, 다이는 점선(103)을 기준으로 서로 분리된다. 칩은 하나 이상의 기능을 각각 가질 수 있으며, 반도체 처리 공정 분야의 당업자에게 잘 알려진 기술을 사용해서 기판의 표면 위 또는 표면 아래에 형성된다. 이러한 예들은 한정의 예로 이해하여서는 안 되며, 처리된 웨이퍼(100)는 메모리, 프로세서, 이미지 센서 등을 포함하는 임의의 여러 타입의 장치에 해당할 수 있다. 접합 패드(bond pad)(106)는 기판상의 또는 기판 내의 회로에 전기적으로 접속된다. 도 1b는 도 1a에 나타낸 웨이퍼(100)와 같은 웨이퍼의 일부를 단면도로 나타낸 것이다. 명확히 나타내기 위해, 접합 패드(106)는 기판(102)의 "앞면", 즉 콘택이 있는 면(101)에 노출되어 있다. 접합 패드(106)는 표면(101)의 위로 돌출되어 있을 수도 있고, 표면과 동일한 높이를 이루거나, 표면 아래로 함몰되어 있을 수 있다. 점선(103)은 다이 사이의 다이싱 레인(dicing lane)을 나타낸다. 본 명세서에서는 웨이퍼가 작업 부분이 내부에 형성된 반도체 재료인 것으로 설명하고 있지만, 다른 경우에서는 웨이퍼를 개별의 다이를 형성하기 위해 배치하고 에폭시와 같은 접착제로 서로 유지시킨 다수의 부품으로 형성한 재구성 웨이퍼(reconstituted wafer)인 것으로 해도 된다. 다른 예로서, 웨이퍼(100)를 사용하지 않고, 점선(103)에 나타낸 다이의 에지 부분에서 서로 접속된 다수의 다이로 이루어진 구조물을 사용하고, 이러한 구조물을 패널(panel)과 같은 사각형의 형태로 할 수 있다. 다이의 에지를 점선에서 서로 만나게 하여 반도체 재료가 연속하는 미절단(uncut) 구조로 하거나, 다이의 에지가 서로 떨어져 있도록 해서 접착제로 재구성된 구조물에 결합되도록 해도 된다.
도 1c-1i는 본 발명의 일실시예에 따른 웨이퍼의 처리 공정에 대한 단계들을 나타낸다. 예시한 단계들은 설명한 순서대로 수행해도 되지만, 다른 순서로 실행할 수도 있다. 다른 예에서, 설명된 단계들 중 둘 이상의 단계를 하나의 단계로 합쳐도 된다. 또 다른 예에서, 설명된 단계들 중 어느 하나를 전체 공정에서 완전히 배제해도 된다. 또 다른 예에서, 추가의 공정 단계를 추가해도 된다.
도 1c는 접합 패드와 접하는 제1 금속층(metallization layer)(110)을 포함하는 웨이퍼(100) 중의 단일의 다이(108)를 나타내는 사시도이다. 증착이나 도금과 같은 방식으로 웨이퍼의 표면(101)상에 금속 막을 형성할 수 있으며, 이 금속 막을 패턴화해서 금속 층을 형성할 수 있다. 일례로, 표면상에 씨드층(seed layer)을 형성한 후, 패턴화 및 도금을 행하여 금속층을 형성해도 된다. 금속층의 일부는 적층된 부품을 접속하는 데에 사용되는 접속 패드(112)를 구성하도록 할 수 있다. 금속층은 재배열 층(redistribution layer)이 되도록 구성될 수 있다. 또한, 금속층의 일부는 접합 패드(106)부터 다이의 에지까지 전도성, 예를 들어 금속성의 트레이스로서 연장된다. 도 1d는 도 1a에 나타낸 웨이퍼(100)와 같은 웨이퍼의 단면도이지만, 금속층(110)이 추가되어 있다. 간단히 나타내기 위해, 본 도면에서는 각각의 다이 상의 접합 패드(106)의 각각의 세트와 접촉하는 접속 패드 영역(112)을 하나만 도시하고 있다. 단면에 따라, 원하는 레이아웃에 의해 하나 이상의 개별의 접속 영역을 포함할 수 있다.
도 1e는 웨이어에 대한 다음 처리 공정을 나타낸다. 도 1e에서는, 도 1d에 나타낸 조립체를 뒤집어서, 금속층(110)이 아래쪽을 향하도록 하고 별도의 임시 캐리어 기판(114)에 부착한다. 이러한 임시의 기판(114)은 접착층(116)을 사용해서 기본 기판(102)에 유지시킨다. 이후, 기본 기판(102)에 대하여, 그라인딩(grinding)이나 연마 와 같은 기술을 사용해서 원하는 두께까지 박형화할 수 있다. 그렇게 해서 만들어진 구조체(117)를 도 1f에 나타낸다.
웨이퍼에 대한 다음 처리 공정 단계를 도 1g에 나타낸다. 도 1g에서는, 기판(102)을 절개하거나 에칭해서 채널(118)을 만들어서, 제1 금속층(110)의 일부를 노출시키는 구멍(hole)을 개방시킨다. 일례로, 이러한 에칭은 반도체 기판과 금속층 사이의 중간층(intermediate layer)에서 정지하도록 규제되는 공정에 의해 수행될 수 있다. 이어서, 중간층의 일부를 제거해서 금속층(110)을 노출시킨다. 중간층은 유전체 층으로 해도 된다. 채널(118)은 하나 이상의 다이의 다수 개의 접합 패드에 접속된 금속층 부분을 노출시킬 수 있는 트렌치로 해도 된다. 도 1h는 기판(102)의 표면상에 유전체 층(dielectric layer)(120)을 형성하는 단계를 나타낸다. 유전체 층은 여러 용도 중에서 기판(102)의 노출된 표면을 보호하는 기능도 있다. 유전체 층은 기판(102)을 후속해서 형성되는 전도성 구조체로부터 절연시킨다. 채널(118)의 바닥부는 패시베이션 층(passivation layer)의 패턴화된 증착(patterned depostion)에 의해 클리어 상태로 되거나, 추가의 단계에서 노출될 수 있는 제1 금속층의 금속 트레이스를 덮는 재료가 남아 있을 수 있다. 어느 경우에서나, 도 1h의 제1 금속층의 일부분을 노출시켜 형성된다.
도 1i는 기판(102)의 뒤쪽 에지면(134)과 뒷면(132)을 따라 연장된 제2 금속층(122)을 형성하는 단계를 나타낸다. 점선은 다이(104)가 서로 분리될 수 있는 위치를 나타낸다. 제2 금속층(122)은, 제1 금속층과 마찬가지로, 접속 패드(126) 등의 트레이스를 포함할 수 있다. 접속 패드(126)는, 도 1c에도 나타낸 바와 같이, 다이(104)의 에지면으로부터 거리(107)만큼 떨어져 있을 수 있다. 즉, 접속 패드는 에지면에 닿지 않도록 되어 있다. 제1 금속층과 제2 금속층의 일부를 서로 전기적으로 접속하는 전도성 요소(124)가 다이 구조체의 에지를 따라 연장된다. 일례로, 전도성 요소(124)는 제2 금속층(122)의 일부분으로 형성되고, 전도성의 접속 패드(126) 및 제2 금속층의 관련 트레이스와 동시에 형성된다. 이와 달리, 금속층(122) 및 전도성 요소(124)는 별개의 과정에서 형성해도 된다. 전도성 요소와 금속층을 형성한 후에, 기판을 복수 개의 개별 다이 구조체로 분할하는데, 이에 대해서는 도 2a-2d와 관련해서 설명한다. 소자(200)를 제조하기 위해 앞서 설명한 단계들을 요약한 공정 흐름을 도 2e에 나타낸다.
제2 금속층의 접속 패드에 대한 크기, 형태 및 위치는 제1 금속층(110)의 접속 패드에 대한 크기, 형태 및 위치와 동일 또는 유사할 수 있지만, 다른 구성도 물론 가능하다. 다양한 층 위에 접속 패드를 배치하는 것은, 예를 들어 도 3을 참조해서 이하에 설명하는 것과 같은 적층형의 마이크로전자 조립체를 형성하기 위해 개별의 다이 구조체를 적층하는 것을 용이하게 할 수 있다.
도 2a는 이웃하는 요소로부터 분리한 마이크로전자 소자(200)의 최종 구조체의 일례의 단면을 나타낸다. 도 2d는 접합 패드(106)가 노출된 표면(201)의 반대 방향인 표면(203)을 나타내는 사시도이다. 도 2b는 전도성 요소(124)와 제1 금속층(110) 간의 접속의 예를 상세하게 나타낸다. 도 2b는 앞서 설명한 공정을 완료한 층들 간의 결합 구조체를 나타낸다. 유사한 금속층 및 이들 금속층 간의 결합구조를 형성하기 위한 공정은 미국특허 6,972,480호와 7,192,796호에 개시되어 있으며, 이들 특허문헌의 내용을 본 명세서에 참조에 의해 포함한다. 본 예에서의 전도성 요소(124)는 제1 금속층이 표면(201)을 따라 가로 방향으로 연장하는 방향으로 연장한다. 전도성 요소는 금속층 상에 도금될 수 있다. 전도성 요소의, 에지면(134)을 넘어 연장하는 부분의 길이는 싱귤레이션(singulation) 절단을 수행하는 방식이나 그외 다른 요인에 따라 달라질 수 있다. 변형 예로서, 전도성 요소(124')와 금속층(110') 사이의 결합 구조를 도 2c에 나타낸다. 도 2c에서, 전도성 요소(124')는 금속층(110')의 에지(208)를 따라 연장되어 있으며, 에지(208)는 금속층(110')의 두께 방향으로 표면(201)으로부터 멀어지도록 연장한다. 전도성 요소들 사이의 결합 구조와 유사한 구조를 형성하기 위한 공정에 대해서는, 미국특허 6,646,289호와 6,777,767호에 개시되어 있으며, 이들 특허문헌의 내용을 본 명세서에 참조에 의해 포함한다. 이러한 구조는, 채널(118)을 더 깊게 에칭하고 제1 금속층의 채널이 교차하는 부분 전체를 통하는 갭(gap)이 형성되는 경우에 이루어진다. 일례로, 마이크로전자 소자는, 도 2a에 나타낸 것과 마찬가지로, 적층 및 접속을 행하여 적층형의 다이 소자를 형성할 수 있다. 그 한가지 예를 도 3에 나타내고 있다. 도 3의 예에서, 다이 스택 조립체(die stack assembly)(300)는 실질적으로 동일한 4개의 마이크로전자 소자(200)로 이루어져 있다. 이러한 스택에서의 여러 소자(200)는 단일의 웨이퍼로 또는 상이한 웨이퍼로 만들 수 있다. 신뢰성과 수율을 향상시키기 위해, 각각의 다이 소자를 검사한 후에 적층해야, 조립을 행하기 전에 기능을 완전히 발휘할 수 있는 것을 보장할 수 있다. 스택을 형성하기 적합한 공지된 장치를 이용해서, 다이 스택(die stack)과 관련된 복합적인 수율 문제를 경감할 수 있다. 설명한 바와 같이, 이러한 적층 방법은 다이를 웨이퍼로부터 분리시킨 후에 적층하는 다이 레벨 공정(die-level process)인 것을 알 수 있을 것이다.
일례로, 다이 스택(300)은 기능적으로는 완료되었지만, 이것을 최종 형태로 패키지화하기 위한 추가의 과정을 필요로 할 수 있다. 임의의 추가의 패키지 단계는 당업자에게 잘 알려진 기술을 포함한다.
다른 예로서, 결합은 웨이퍼 레벨에서 이루어질 수 있다. 웨이퍼를 스택으로 결합한 후에, 완성된 다이 스택을 분리시킬 수 있다.
하나의 다이를 다음 층에 실제로 결합시키는 것은 다양한 방식으로 이루어질 수 있다. 도 4a 및 도 4b는 2가지 예를 나타낸다. 도 4a에서, 도 2a에 나타낸 것과 같은, 마이크로전자 소자를 도시하고 있다, 도 4b에서, 전도성의 접합 재료(412)는 가용성의 금속성 결합용 금속이 될 수 있으며, 상부의 접속 패드(402) 상에 배치된다. 결합 금속으로는, 땜납, 주석, 인듐, 공융 또는 이러한 금속의 합금이나 다른 금속 조합이 될 수 있으며, 다른 방식으로 도금되거나 증착될 수 있다. 도시한 바와 같이, 결합 금속은 뒷면(403)에 노출된 접속 패드(402)에만 도포해도 되지만, 본 공정에서는 가장자리 전도성 요소(side conductive element) 또는 다이 표면의 다른 패드를 포함하는 노출된 금속 표면 중의 하나 이상에 금속을 배치할 수 있다. 어느 경우에서나, 결합 금속을 가진 다이가 정렬되고 적층된다. 이후 스택을 가열해서 면대면(face-to-face) 결합을 완료한다. 이와 달리, 전도성 페이스트, 예를 들어 은 함유 페이스트(silver-filled paste), 금 페이스트(gold paste), 땜납 페이스트 등을 전도성 접합 재료로 사용해서, 스택 내의 마이크로전자 소자의 전도성 요소들 사이에 전기 전도성 경로(electrically conductive path)를 형성할 수 있다. 도 3에 나타낸 바와 같이, 어느 마이크로전자 소자의 앞면(201)은 다른 마이크로전자 소자의 뒷면(203)과 맞닿는다. 어느 마이크로전자 소자(200)의 앞면(201)에 있는 전기 전도성 요소는 다른 마이크로전자 소자(200)의 뒷면(203)에 있는 전기 전도성 요소에 전도가능하게 접합된다. 일례로, 2개의 마이크로전자 소자를 앞면(401)(도 4a 참조)이 서로 맞닿도록 배치할 수 있다. 이어서, 마이크로전자 소자(400)의 앞면(401)에 노출된 접속 패드를 다른 마이크로전자 소자의 앞면(401)에 노출된 접속 패드와 결합할 수 있다. 다른 예로서, 2개의 마이크로전자 소자의 뒷면을 서로 맞닿게 할 수 있으며, 이러한 뒷면 상의 접속 패드를 상기 설명한 방법으로 결합할 수 있다. 일례로, 전도성 요소의 접합(bonding)은, 예를 들어, 도 1i에 나타낸 것과 같이, 마이크로전자 소자(200)가 웨이퍼 형태로 부착된 상태에서, 서로 맞닿은 표면에서 이루어지도록 해도 된다.
다른 다이 스택의 예로서, 다이 스택은 여러 상이한 기능을 가진 다이를 이질적으로 배치한 구성이 가능하다. 도 5a는 이러한 것들 중 하나의 다이 스택 구조체(500)를 나타낸다. 다이 스택 구조체(500)는 도 3과 유사하지만, 스택 내의 개별의 소자는 상이하다. 본 예에서, 스택의 상단에 있는 2개의 다이(502)는 동일하지만, 바닥에 있는 2개의 다이(504, 506)는 상이하다. 예를 들어, 다이(502)는 메모리 요소가 될 수 있으며, 다이(504)는 메모리 컨트롤러가 될 수 있고, 다이(506)는 처리 유닛이 될 수 있다. 이러한 스택 구성에서, 개별 다이의 가로 방향(lateral)의 크기는 실질적으로 동일할 수 있으며, 중첩된 여러 다이 사이의 접속 패드는 실질적으로 동일한 위치에 배치될 수 있다. 다이 스택(500)은 다이 레벨에서 조립될 수 있지만, 다른 예에서는 임의의 웨이퍼 상의 웨이퍼 영역을 거의 낭비하지 않고서 웨이퍼 레벨에서 조립될 수도 있다. 이러한 다이 크기의 제한이 반드시 요구되는 것은 아니다. 도 5b는 다이 스택 구조체(510)가 기능과 크기가 모두 상이한 다이로 구성된 예를 나타낸다. 일례로, 다이를 적층하는 데에 있어서의 한가지 제한은, 인접한 면들에 있는 접속 패드가 동일한 위치에 배치되어 있다는 것이다. 도 5b에 나타낸 예에서, 다이(514)는 상면과 바닥면 상에 서로 매칭되지 않는 접속 패드를 포함하지만, 다이(512, 516)상의 것들과는 매칭하도록 구성된다.
일례로, 마이크로전자 소자의 접속 패드는 칩의 접합 패드 또는 그 부근에 위치한다. 소정의 구성에서, 이러한 배치에 의하면, 다이 스택 내의 다른 마이크로전자 소자와의 접속을 이루기 위한 금속 면의 사용가능한 영역이 충분하게 된다. 도 6a는 앞면, 즉 콘택이 있는 면(601)에 노출된 접합 패드(606)를 구비하는 다이(600)의 사시도를 나타낸다. 본 도면은 도 1c와 유사하다. 다이는 도 1a의 웨이퍼에 상당하는 하나 이상의 다이를 가진 웨이퍼의 일부이다. 금속층은 칩의 접합 패드의 위에 또는 접합 패드와 접촉하도록 형성된 접속 패드(604)를 포함할 수 있다. 많은 경우에, 칩의 접합 패드 간의 간격을 매우 가깝게 함으로써, 접합 패드 위의 금속층의 폭이 접합 패드 자체의 폭보다 실질적으로 더 큰 값을 갖지 않도록 할 수 있다. 변형 예로서, 접합 패드의 위에 금속층을 제공하지 않은 예를 도 6b에 나타낸다. 도 6b에서, 접합 패드는 에지에 근접해 있으며, 다이 영역의 에지까지 연장되도록 함으로써, 제2 금속화 단계에서 각각의 접합 패드를 전도성 요소를 통해 칩의 다른 표면에 접속할 수 있다. 다른 관점으로서, 본 공정의 후속하는 단계는 도 6a의 구조에 대해서 유사하다.
도 6a를 보면, 기판(602), 예를 들어 웨이퍼를 도 2e에 나타낸 공정과 유사한 방식으로 처리한다. 접합 패드의 위에 금속층을 형성하지 않은 경우(도 6b)에서는, 제1 금속화 단계를 우회했지만, 도 6c는 금속층(604)이 밑에 있는 접합 패드(606)를 덮고 있는 여러 개의 다이(600)를 포함하는 기판(602)의 예의 단면도를 나타낸다. 도 6d에서, 일례에 의하면, 기판을 뒤집어서 접착층(608)을 사용해서 임시 기판(610)에 접합한다. 도 6e는 다이의 뒷면을 박형화한 이후의 기판(602)을 나타낸다. 도 6f는 제1 금속층(604)(또는 변형 예에서는 접합 패드)을 노출시키기 위해 절단 또는 에칭을 행한 이후의 기판(602)을 나타낸다. 이어서, 일례에 따라, 박형화되고 에칭된 기판상에 유전체 패시베이션 층(dielectric passivation layer)(614)을 피복하면서, 도 6g에 나타낸 바와 같이, 제1 금속층의 일부를 노출시킨다. 일례에 의하면, 제2 금속층을 증착하고, 제1 금속층과 제2 금속층을 접속시키는 접속 패드(616) 및 전도성 요소(618)를 형성한다. 이렇게 해서 만들어진 구조체를 도 6h에 나타낸다. 점선을 따라 다이싱한 이후의 마이크로전자 소자(620)의 최종 구조체를 도 6i에 나타낸다.
마이크로전자 소자(620)를 결합해서, 앞서 설명한 실시예와 유사하게 다이 스택을 제공할 수 있다. 도 7은 다이 스택 조립체(700)의 예를 나타낸다. 다이 스택 내의 각각의 소자는 도 4a 및 도 4b에 나타낸 것과 같은 방법에 의해, 어느 마이크로전자 소자의 앞면에 있는 접속 패드(604)를 그 소자에 인접한 마이크로전자 소자의 뒷면에 노출된 접속 패드(616)에 결합시킬 수 있다. 이와 달리, 마이크로전자 소자는 앞면을 서로 맞닿게 하고 앞면에 있는 패드를 이러한 방법에 의해 결합시키는 방식으로 배치될 수 있다. 다른 예로서, 마이크로전자 소자는 뒷면을 서로 맞닿게 하고 그 위에 있는 패드를 결합시키는 방식으로 배치할 수 있다. 일반적으로 마이크로전자 소자(620)의 접속 패드의 결합 영역은 하나의 소자(200)(도 2 참조)보다 작기 때문에, 마이크로전자 소자를 서로 적절하게 배치하는 것을 신중히 하여야 한다. 다이 스택(700)은 동일한 요소를 사용하는 것으로 도시되어 있지만, 상이한 크기 및/또는 기능을 가진 소자로 형성해도 된다.
또 다른 예로서, 스택 내의 다이 간의 접속은 결합 단계 이후에 행해도 된다. 도 8a는 단일의 마이크로전자 소자(800)를 나타낸다. 마이크로전자 소자(800)는 도 2 및 도 7의 마이크로전자 소자와 유사하게 형성된다. 에지(804)에 노출된 전도성 요소(812)는 다이의 다른 면에 랩어라운드 브리지(wraparound bridge)를 제공하는 데에 사용되지 않지만, 추후의 전도성 접합을 위한 표면 영역을 제공하기 위해 접속 요소(예를 들어, 본드 리본, 트레이스 또는 패드)를 사용한다. 도 8b는 마이크로전자 소자(800)로부터 형성된 다이 스택(810)의 일실시예를 나타낸다. 스택 내의 각각의 소자는 접착층(802)에 의해 다음 소자에 부착된다. 이 시점에서, 마이크로전자 소자는 서로 전기적으로 접촉되어 있지 않을 수 있다. 소자를 전도가능하게 결합하기 위해, 솔더 볼 등의 리플로 가능한 재료(806)를, 가장자리 에지 부근의 스택의 상단에 형성할 수 있다. 열을 가하면, 리플로 가능한 재료(806)는 아래 방향으로 흘러서 스택 내의 마이크로전자 소자의 에지 면에 노출된 접속 요소를 서로 결합시킨다. 이에 의해 만들어진 스택 조립체(810)를 도 8b에 나타낸다.
다른 예로서, 상기 제조 방법(도 1a-1i)을 서로 결합된 2개 이상의 기판에 동시에 적용해서 내부적으로 적층된 다이를 갖는 마이크로전자 소자를 형성할 수 있다. 공정 흐름의 예를 도 9에 나타낸다. 본 예에서, 가장자리 전도성 요소(side conductive element)를 추가하기 전에 둘 이상의 기판의 뒷면을 결합시킬 수 있다. 이를 위해, 기판을 제1 금속층으로 패턴화하고 임시 캐리어 웨이퍼에 부착한다. 기판을 그라인딩, 연마 또는 그외 다른 방법에 의해 박형화한다. 이러한 공정의 결과는 도 10a에 나타내는데, 도 1f의 구조체(117)와 유사한 것이다. 제2 구조체(117)를 뒤집어서 접착층(1002)을 사용하여 제1 구조체(117)에 부착한다. 도 10c는 상부의 임시 캐리어 웨이퍼와 상부의 접착층을 제거한 후의 중간 웨이퍼 스택(1000)을 나타낸다. 다음으로, 도 10d에 나타낸 바와 같이, 기판과 중앙의 접착층(1002)을 절개하고 에칭하여 하부 기판의 제1 금속층을 노출시키는 채널(1004)을 형성한다.
본 예에서는, 별도의 패시베이션 단계를 필요로 하지 않는데, 이는 기판의 박형화된 표면이 중앙의 접착층을 향해 안쪽으로 향해 있기 때문이다. 그러나, 채널을 형성하는 방법에 따라 채널 내에 기판의 보호받지 못하는 영역이 있을 수 있기 때문에, 패시베이션 단계를, 채널을 형성한 후에 선택적인 단계로서 추가해도 된다. 도 10e는 금속층을 증착하고 패턴화하여, 각 소자(1020)의 제1 면(1001) 상의 도체, 예를 들어 트레이스, 접속 패드를 마이크로전자 소자의 제2 면(1003)에 접속하는 에지면에 가장자리 전도성 요소(1012)를 형성한 후의 웨이퍼 구조체(1010)를 나타낸다. 제3 금속층은 스택의 상부를 바닥부에 접속하는 가장자리 전도성 요소(1012)를 형성하며, 상부 기판의 패턴화된 금속층과 중첩되어, 금속층들 사이에 전기 전도성 경로를 형성할 수 있다. 금속층들이 일부 중첩되지만, 본 방법에 의하면 동일한 구조체를 공정의 일부로서 사용할 수 있기 때문에, 전체적인 과정은 단순하며 비용을 절감할 수 있다. 점선을 따라 분리한 후에, 중간 다이 스택 소자(1020)를 형성하는데, 이를 도 10f에 나타낸다. 이전 실시예와 마찬가지로, 다이 스택 소자(1020)는 도 4b, 도 7 또는 도 8a-8c와 관련해서 앞서 설명한 것과 같은 방법을 사용해서 복합적인 스택(1030) 내의 다른 유사한 소자에 결합시킬 수 있다. 소자(1020)를 중간 다이 스택 소자라고 할 수 있는데, 이 소자는 후속하는 적층 과정 없이 패키지화가 가능하고 자체적으로 사용될 수 있다.
변형 예로서, 상부 기판상의 제1 금속층을 형성하지 않아도 된다. 일례로, 구조체(1040)를 도 10h에 나타낸다. 이러한 변형 예에서, 구조체(1040)는 접착층을 사용하여 하부 기판에 결합되고 채널(1004)을 형성한다. 금속층을 증착하고 계속해서 패턴화함으로써, 도 10e의 구조체(1010)와 외양 및 기능이 실질적으로 동일한 구조체가 된다. 이 구조체를 계속해서 등가의 방식으로 처리 및 적층할 수 있다. 본 변형 예에서의 2개의 웨이퍼 기판을, 본 공정에서 요구되는 금속화 단계 중의 하나를 제거해서, 다소 상이하게 형성할 수 있다.
본 예에 대한 다른 변형 예로서, 도시하지는 않지만, 제2 웨이퍼 스택(1000)을 뒤집어서, 제1 웨이퍼 스택(1000)에 다른 접착층을 사용해서 부착한 다음, 상부 캐리어 웨이퍼를 제거할 수 있다. 이러한 조립체를 절개 및 금속화해서 4-레벨의 접속된 적층 소자를 형성할 수 있다.
또 다른 예로서, 두 개의 기판을, 전기적으로 접속하기 전에 페이스다운(face-down) 방식으로 처리할 수 있다. 도 11a는 도 1c의 구조체(111) 및 도 1f의 구조체(117)와 실질적으로 동일한 결합시킬 예정의 2개의 웨이퍼 구조체를 나타낸다. 구조체(111)를, 박형화할 임시 캐리어 웨이퍼에 부착하지 않고(도 1e 참조), 구조체(117)의 뒷면에 직접 부착한다. 이것을 도 11b에 나타낸다. 도 11b의 예에서 2개의 구조체가 접착층(1102)에 의해 부착된다. 도 11c는 상부 기판을 박형화한 결과를 나타낸다. 이후, 기판과 중앙의 금속층을 통해 채널을 형성한 것을 11d에 나타낸다. 도 11e에서, 제3 금속층을 증착하고 패턴화하여 구조체(1110)를 형성한다. 제3 금속층의 에지 전도성 요소 부분(1112)은 다른 금속층들과 접촉한다. 마지막으로, 하부 캐리어를 제거하고 마이크로전자 소자(1120)를 도 11f에 나타낸 바와 같이 분리시킨다. 이들 소자를 도 11g에 나타낸 바와 같이 또는 다른 방식으로 다이 스택 조립체(1130)로 적층시킨다.
본 발명에 대하여 특정의 실시예를 들어 설명하였지만, 이들 실시예는 본 발명의 원리와 응용을 예시할 뿐이다. 청구범위에 청구된 본 발명의 정신과 범위를 벗어남이 없이 예시한 실시예에 대한 많은 변형이 가능하다는 것을 이해할 수 있을 것이다.

Claims (27)

  1. 마이크로전자 조립체로서,
    제1 마이크로전자 소자; 및
    제2 마이크로전자 소자;
    를 포함하며,
    상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자는 하나 이상의 반도체 다이(semiconductor die)를 포함하는 다이 구조체(die structure)를 각각 구비하고,
    상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자는
    제1 면;
    상기 제1 면에 대향하는 제2 면;
    상기 제1 면 및 상기 제2 면으로부터 직각이 아닌 각도로 연장하는 하나 이상의 에지 면(edge surface); 및
    상기 제1 면을 따라서 상기 하나 이상의 에지 면으로 연장하고 하나 이상의 제2 전기 전도성 요소와 접촉하는 하나 이상의 제1 전기 전도성 요소
    를 각각 포함하며,
    상기 하나 이상의 제2 전기 전도성 요소는 상기 제2 면을 따라 연장하여, 상기 제1 면을 따르는 상기 제1 전기 전도성 요소에 상기 마이크로전자 조립체의 두께의 방향으로 대향되며,
    상기 제1 마이크로전자 소자의 제1 전기 전도성 요소 또는 제2 전기 전도성 요소 중 적어도 하나는 상기 제2 마이크로전자 소자의 제1 전기 전도성 요소 또는 제2 전기 전도성 요소 중 적어도 하나에 전도가능하게 접합되어, 상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자 사이에 전기 전도성 경로를 제공하는
    마이크로전자 조립체.
  2. 제1항에 있어서,
    상기 제1 및 제2 마이크로전자 소자 각각의 적어도 하나의 제1 전기 전도성 요소는 제1 면 및 하나 이상의 에지 면 상에 도금(plating)에 의해 형성되는 제1 요소를 포함하고, 상기 제1 및 제2 마이크로전자 소자 각각의 적어도 하나의 제2 전기 전도성 요소는 제2 면 상에 도금에 의해 형성되는 제2 요소를 포함하고, 상기 제1 및 제2 마이크로전자 소자 각각의 제1 요소는 상기 제2 요소의 일부분 위에 도금되는, 마이크로전자 조립체.
  3. 제2항에 있어서,
    상기 제1 및 제2 마이크로전자 소자 각각의 제1 요소는 상기 제1 요소가 도금되는 제2 요소의 일부분을 따라 연장하는, 마이크로전자 조립체.
  4. 제2항에 있어서,
    상기 제1 및 제2 마이크로전자 소자 각각의 상기 제1 요소는 상기 제2 요소의 에지를 따라 연장하는, 마이크로전자 조립체.
  5. 제1항에 있어서,
    상기 제1 마이크로전자 소자의 하나 이상의 전기 전도성 요소는 상기 제2 마이크로전자 소자의 하나 이상의 전기 전도성 요소에 가용성의 금속(fusible metal)을 사용해서 전도가능하게 접합되는, 마이크로전자 조립체.
  6. 제1항에 있어서,
    상기 제1 마이크로전자 소자의 하나 이상의 전기 전도성 요소는 상기 제2 마이크로전자 소자의 하나 이상의 전기 전도성 요소에 전도성 페이스트(conductive paste)를 사용해서 전도가능하게 접합되는, 마이크로전자 조립체.
  7. 제1항에 있어서,
    상기 제1 마이크로전자 소자의 제1 면 및 제2 면 중의 하나는 상기 제2 마이크로전자 소자의 제1 면 및 제2 면 중의 하나와 맞닿고, 맞닿은 면에서 노출된 상기 전기 전도성 요소의 부분들을 서로 접합시키는, 마이크로전자 조립체.
  8. 제7항에 있어서,
    상기 제1 및 제2 마이크로전자 소자의 제1 전기 전도성 요소 또는 제2 전기 전도성 요소 중 적어도 하나는 상기 제1 및 제2 마이크로전자 소자 각각의 제1 면 또는 제2 면에서 각각 노출된 전도성 패드(conductive pad)를 포함하며, 상기 전도성 패드는 서로 접합되는, 마이크로전자 조립체.
  9. 제7항에 있어서,
    상기 제1 또는 제2 마이크로전자 소자 중 적어도 하나의 하나 이상의 제1 전기 전도성 요소 또는 제2 전기 전도성 요소는 트레이스 및 전도성 패드를 포함하며, 하나 이상의 상기 전도성 패드는 상기 하나 이상의 마이크로전자 소자의 상기 하나 이상의 에지 면으로부터 일정 거리만큼 이격되어 배치된, 마이크로전자 조립체.
  10. 제7항에 있어서,
    상기 마이크로전자 소자 각각의 하나 이상의 전기 전도성 요소는 상기 하나 이상의 에지 면에 근접한 전도성 패드를 포함하는, 마이크로전자 조립체.
  11. 제10항에 있어서,
    상기 마이크로전자 소자 각각의 상기 전도성 패드는 상기 하나 이상의 에지 면까지 연장된, 마이크로전자 조립체.
  12. 제1항에 있어서,
    상기 다이 구조체 중의 하나 이상은 다수의 반도체 다이를 포함하는, 마이크로전자 조립체.
  13. 제12항에 있어서,
    상기 하나 이상의 다이 구조체에 포함된 상기 반도체 다이 중의 적어도 2개의, 접합 패드를 포함하는 면(bond pad-bearing surfaces)은 동일한 방향을 향하는, 마이크로전자 조립체.
  14. 제12항에 있어서,
    상기 하나 이상의 다이 구조체에 포함된 상기 반도체 다이 중의 적어도 2개의, 접합 패드를 포함하는 면은 상이한 방향을 향하는, 마이크로전자 조립체.
  15. 제1항에 있어서,
    상기 제1 또는 제2 마이크로전자 소자 중 적어도 하나의 에지 면은 상기 제1 면 및 상기 제2 면 중의 적어도 하나의 면에 대하여 50도 내지 89도 사이의 각도로 연장하는, 마이크로전자 조립체.
  16. 제1항에 있어서,
    상기 제1 및 제2 마이크로전자 소자는 세로(vertical) 방향으로 적층되며, 상기 제1 및 제2 마이크로전자 소자의 하나 이상의 에지 면은 상기 세로 방향으로부터 멀어지는 방향으로 서로 오프셋(offset)되어 있는, 마이크로전자 조립체.
  17. 제1항에 있어서,
    상기 제1 및 제2 마이크로전자 소자의 제1 면은 가로(lateral) 방향으로 연장하고 상기 가로 방향으로 제1 치수(dimensions)를 가지며, 상기 제1 및 제2 마이크로전자 소자의 제1 면의 가로 방향 치수는 상이한, 마이크로전자 조립체.
  18. 마이크로전자 조립체로서,
    제1 마이크로전자 소자; 및
    제2 마이크로전자 소자;
    를 포함하며,
    상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자는 하나 이상의 반도체 다이를 포함하는 다이 구조체를 각각 구비하고,
    상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자는
    제1 면;
    상기 제1 면에 대향하는 제2 면;
    상기 제1 면으로부터 직각이 아닌 각도로 연장하는 하나 이상의 에지 면; 및
    상기 제1 면을 따라서 상기 하나 이상의 에지 면으로 연장하고 하나 이상의 제2 전기 전도성 요소와 접촉하는 하나 이상의 제1 전기 전도성 요소
    를 각각 포함하고,
    상기 하나 이상의 제2 전기 전도성 요소는 상기 제2 면을 따라 연장하여, 상기 제1 면을 따르는 상기 제1 전기 전도성 요소에 상기 마이크로전자 조립체의 두께의 방향으로 대향되며,
    상기 제1 마이크로전자 소자의 제1 전기 전도성 요소 및 제2 전기 전도성 요소 중 적어도 하나는 상기 제2 마이크로전자 소자의 제1 전기 전도성 요소 또는 제2 전기 전도성 요소 중 적어도 하나에 전도가능하게 접합되어, 상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자 사이에 전기 전도성 경로를 제공하는
    마이크로전자 조립체.
  19. 제18항에 있어서,
    상기 하나 이상의 에지 면은 상기 제1 면 및 상기 제2 면으로부터 직각이 아닌 각도로 연장하는, 마이크로전자 조립체.
  20. 제18항에 있어서,
    상기 제1 마이크로전자 소자의 하나 이상의 에지 면에 노출된 상기 전기 전도성 요소의 적어도 에지 부분이 상기 제2 마이크로전자 소자의 하나 이상의 에지 면에 노출된 상기 전기 전도성 요소의 적어도 에지 부분에 전도 가능하게 접합되어 상기 전기 전도성 경로를 제공하는, 마이크로전자 조립체.
  21. 제20항에 있어서,
    상기 제1 마이크로전자 소자의 전기 전도성 요소의 적어도 에지 부분은 상기 제2 마이크로전자 소자의 상기 전기 전도성 요소의 적어도 에지 부분에 가용성의 금속을 사용해서 접합되는, 마이크로전자 조립체.
  22. 제20항에 있어서,
    상기 제1 마이크로전자 소자의 전기 전도성 요소의 적어도 에지 부분은 상기 제2 마이크로전자 소자의 상기 전기 전도성 요소의 적어도 에지 부분에 전도성 페이스트를 사용해서 접합되는, 마이크로전자 조립체.
  23. 적층형의 마이크로전자 조립체를 제조하는 방법으로서,
    제1 마이크로전자 소자의 주요 면을 제2 마이크로전자 소자의 주요 면과 맞닿도록 배치하는 단계; 및
    상기 제1 마이크로전자 소자의 주요 면에 노출된 하나 이상의 전기 전도성 요소를 상기 제2 마이크로전자 소자의 주요 면에 노출된 하나 이상의 전기 전도성 요소와 전도가능하게 접합하여, 상기 제1 마이크로전자 소자와 상기 제2 마이크로전자 소자 사이에 전기 전도성 경로를 제공하는 단계
    를 포함하며,
    상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자는 하나 이상의 반도체 다이를 포함하는 다이 구조체를 각각 구비하고,
    상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자는 제1 주요 면, 상기 제1 주요 면과 대향하는 제2 주요 면, 상기 제1 주요 면으로부터 직각이 아닌 각도로 연장하는 하나 이상의 에지 면, 및 상기 제1 주요 면을 따라서 상기 하나 이상의 에지 면으로 연장하고 상기 제1 주요 면에서 하나 이상의 제2 전기 전도성 요소와 접촉하는 하나 이상의 제1 전기 전도성 요소를 각각 포함하며,
    상기 하나 이상의 제2 전기 전도성 요소는 상기 제2 주요 면을 따라 연장하여, 상기 제1 주요 면을 따르는 상기 제1 전기 전도성 요소에 상기 마이크로전자 조립체의 두께의 방향으로 대향되는
    적층형 마이크로전자 조립체의 제조 방법.
  24. 적층형 마이크로전자 조립체를 제조하는 방법에 있어서,
    제1 마이크로전자 소자와 제2 마이크로전자 소자를 포함하는 스택(stack)을 형성하는 단계로서, 상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자는 하나 이상의 반도체 다이를 포함하는 다이 구조체를 각각 구비하고, 상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자는 제1 면, 상기 제1 면과 대향하는 제2 면, 상기 제1 면으로부터 직각이 아닌 각도로 연장하는 하나 이상의 에지 면, 및 상기 제1 면을 따라서 상기 하나 이상의 에지 면으로 연장하고 하나 이상의 제2 전기 전도성 요소와 접촉하는 하나 이상의 제1 전기 전도성 요소를 각각 포함하며, 상기 하나 이상의 제2 전기 전도성 요소는 상기 제2 면을 따라 연장하여, 상기 제1 면을 따르는 상기 제1 전기 전도성 요소에 상기 마이크로전자 조립체의 두께의 방향으로 대향되는, 스택 형성 단계; 및
    상기 제1 마이크로전자 소자의 에지 면에 노출된 하나 이상의 전기 전도성 요소의 부분들을 상기 제2 마이크로전자 소자의 에지 면에 노출된 하나 이상의 전기 전도성 요소에 전도가능하게 접합하여 상기 제1 마이크로전자 소자 및 상기 제2 마이크로전자 소자 사이에 전기 전도성 경로를 제공하는, 접합 단계
    를 포함하는
    적층형 마이크로전자 조립체의 제조 방법.
  25. 제24항에 있어서,
    상기 제1 마이크로전자 소자는 상기 제2 마이크로전자 소자의 위에 배치되며,
    상기 접합 단계는 상기 제1 마이크로전자 소자의 하나 이상의 에지 면에 노출된 전기 전도성 요소에 근접해 있는 가용성의 금속을, 상기 가용성의 금속이 상기 제2 마이크로전자 소자의 하나 이상의 에지 면에 노출된 전기 전도성 요소로 흐르도록 가열함으로써 수행되는, 적층형 마이크로전자 조립체의 제조 방법.
  26. 제25항에 있어서,
    상기 가용성의 금속은 상기 제1 및 제2 마이크로전자 소자의 전기 전도성 요소 사이의 갭(gap)을 가교(bridge)하는, 적층형 마이크로전자 조립체의 제조 방법.
  27. 제24항에 있어서,
    상기 제1 마이크로전자 소자는 상기 제2 마이크로전자 소자의 위에 배치되며,
    상기 접합 단계는 가용성의 전도성 재료가 상기 제2 마이크로전자 소자의 하나 이상의 에지 면에 노출된 전기 전도성 요소로 흐르도록, 상기 가용성의 전도성 재료를 상기 제1 마이크로전자 소자의 하나 이상의 에지 면에 노출된 상기 전기 전도성 요소로 투여함으로써 수행되는, 적층형 마이크로전자 조립체의 제조 방법.
KR1020107028161A 2008-06-16 2009-06-15 마이크로전자 조립체 및 적층형 마이크로전자 조립체의 제조 방법 KR101655897B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US6195308P 2008-06-16 2008-06-16
US61/061,953 2008-06-16

Publications (2)

Publication Number Publication Date
KR20110027690A KR20110027690A (ko) 2011-03-16
KR101655897B1 true KR101655897B1 (ko) 2016-09-08

Family

ID=40974425

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107028161A KR101655897B1 (ko) 2008-06-16 2009-06-15 마이크로전자 조립체 및 적층형 마이크로전자 조립체의 제조 방법

Country Status (7)

Country Link
US (1) US8680662B2 (ko)
EP (1) EP2308087B1 (ko)
JP (1) JP5639052B2 (ko)
KR (1) KR101655897B1 (ko)
CN (1) CN102067310B (ko)
TW (1) TWI425611B (ko)
WO (1) WO2009154761A1 (ko)

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
EP2186134A2 (en) 2007-07-27 2010-05-19 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
WO2009035849A2 (en) 2007-09-10 2009-03-19 Vertical Circuits, Inc. Semiconductor die mount by conformal die coating
KR101554761B1 (ko) 2008-03-12 2015-09-21 인벤사스 코포레이션 지지부에 실장되는 전기적으로 인터커넥트된 다이 조립체
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads
WO2010151578A2 (en) 2009-06-26 2010-12-29 Vertical Circuits, Inc. Electrical interconnect for die stacked in zig-zag configuration
US8242543B2 (en) * 2009-08-26 2012-08-14 Qualcomm Incorporated Semiconductor wafer-to-wafer bonding for dissimilar semiconductor dies and/or wafers
US9147583B2 (en) 2009-10-27 2015-09-29 Invensas Corporation Selective die electrical insulation by additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
US20110221053A1 (en) * 2010-03-11 2011-09-15 Qualcomm Incorporated Pre-processing to reduce wafer level warpage
US8796137B2 (en) * 2010-06-24 2014-08-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL along sloped side surface of semiconductor die for z-direction interconnect
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
CN103515257A (zh) * 2012-06-18 2014-01-15 智瑞达科技（苏州）有限公司 高密度半导体封装结构的封装方法
US9391008B2 (en) * 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US20140306331A1 (en) * 2013-04-11 2014-10-16 Infineon Technologies Austria Ag Chip and chip arrangement
US20140326856A1 (en) * 2013-05-06 2014-11-06 Omnivision Technologies, Inc. Integrated circuit stack with low profile contacts
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US11037904B2 (en) * 2015-11-24 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Singulation and bonding methods and structures formed thereby
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9996725B2 (en) * 2016-11-03 2018-06-12 Optiz, Inc. Under screen sensor assembly
JPWO2018105201A1 (ja) * 2016-12-08 2019-08-08 株式会社村田製作所 複合部品及びその実装構造
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
DE102017109670B4 (de) * 2017-05-05 2019-12-24 Infineon Technologies Ag Herstellungsverfahren für ein Chippackage mit Seitenwandmetallisierung
KR102435517B1 (ko) * 2018-04-12 2022-08-22 에스케이하이닉스 주식회사 칩 스택 패키지
TWI796522B (zh) * 2019-03-26 2023-03-21 新加坡商Ｐｅｐ創新私人有限公司 半導體器件封裝方法及半導體器件
JP2022049485A (ja) 2020-09-16 2022-03-29 キオクシア株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040142509A1 (en) * 2002-09-24 2004-07-22 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US20050067680A1 (en) 2003-09-30 2005-03-31 Boon Suan Jeung Castellated chip-scale packages and methods for fabricating the same
US20060094165A1 (en) 2004-10-29 2006-05-04 Harry Hedler Method for fabricating semiconductor components

Family Cites Families (250)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4074342A (en) 1974-12-20 1978-02-14 International Business Machines Corporation Electrical package for lsi devices and assembly process therefor
US4500905A (en) 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
US4897708A (en) 1986-07-17 1990-01-30 Laser Dynamics, Inc. Semiconductor wafer array
US4954875A (en) 1986-07-17 1990-09-04 Laser Dynamics, Inc. Semiconductor wafer array with electrically conductive compliant material
US4765864A (en) 1987-07-15 1988-08-23 Sri International Etching method for producing an electrochemical cell in a crystalline substrate
US4842699A (en) 1988-05-10 1989-06-27 Avantek, Inc. Method of selective via-hole and heat sink plating using a metal mask
JP2876773B2 (ja) * 1990-10-22 1999-03-31 セイコーエプソン株式会社 プログラム命令語長可変型計算装置及びデータ処理装置
US5614766A (en) 1991-09-30 1997-03-25 Rohm Co., Ltd. Semiconductor device with stacked alternate-facing chips
WO1993023982A1 (en) 1992-05-11 1993-11-25 Nchip, Inc. Stacked devices for multichip modules
US5322816A (en) 1993-01-19 1994-06-21 Hughes Aircraft Company Method for forming deep conductive feedthroughs
US5426072A (en) 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
FR2704690B1 (fr) 1993-04-27 1995-06-23 Thomson Csf Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions.
US5343071A (en) 1993-04-28 1994-08-30 Raytheon Company Semiconductor structures having dual surface via holes
DE4314907C1 (de) 1993-05-05 1994-08-25 Siemens Ag Verfahren zur Herstellung von vertikal miteinander elektrisch leitend kontaktierten Halbleiterbauelementen
IL106892A0 (en) 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
US5412539A (en) 1993-10-18 1995-05-02 Hughes Aircraft Company Multichip module with a mandrel-produced interconnecting decal
US5424245A (en) 1994-01-04 1995-06-13 Motorola, Inc. Method of forming vias through two-sided substrate
IL108359A (en) 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
US5502333A (en) 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US5675180A (en) 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US6228686B1 (en) * 1995-09-18 2001-05-08 Tessera, Inc. Method of fabricating a microelectronic assembly using sheets with gaps to define lead regions
IL110261A0 (en) 1994-07-10 1994-10-21 Schellcase Ltd Packaged integrated circuit
US5880010A (en) 1994-07-12 1999-03-09 Sun Microsystems, Inc. Ultrathin electronics
MY114888A (en) 1994-08-22 2003-02-28 Ibm Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
DE4433846C2 (de) 1994-09-22 1999-06-02 Fraunhofer Ges Forschung Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
US5466634A (en) 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore
DE19516487C1 (de) 1995-05-05 1996-07-25 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration mikroelektronischer Systeme
US5608264A (en) 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5646067A (en) 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
US5814889A (en) 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
US5618752A (en) 1995-06-05 1997-04-08 Harris Corporation Method of fabrication of surface mountable integrated circuits
US5682062A (en) 1995-06-05 1997-10-28 Harris Corporation System for interconnecting stacked integrated circuits
US5604673A (en) 1995-06-07 1997-02-18 Hughes Electronics Low temperature co-fired ceramic substrates for power converters
US5648684A (en) 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US6002167A (en) 1995-09-22 1999-12-14 Hitachi Cable, Ltd. Semiconductor device having lead on chip structure
JP2743904B2 (ja) 1996-02-16 1998-04-28 日本電気株式会社 半導体基板およびこれを用いた半導体装置の製造方法
US5817530A (en) 1996-05-20 1998-10-06 Micron Technology, Inc. Use of conductive lines on the back side of wafers and dice for semiconductor interconnects
US6784023B2 (en) 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
JP3620936B2 (ja) 1996-10-11 2005-02-16 浜松ホトニクス株式会社 裏面照射型受光デバイスおよびその製造方法
KR100214562B1 (ko) 1997-03-24 1999-08-02 구본준 적층 반도체 칩 패키지 및 그 제조 방법
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
DE69737262T2 (de) 1997-11-26 2007-11-08 Stmicroelectronics S.R.L., Agrate Brianza Herstellungsverfahren für einen Vorder-Hinterseiten-Durchkontakt in mikro-integrierten Schaltungen
US6620731B1 (en) 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
US6624505B2 (en) 1998-02-06 2003-09-23 Shellcase, Ltd. Packaged integrated circuits and methods of producing thereof
IL123207A0 (en) * 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
WO1999045588A2 (en) 1998-03-02 1999-09-10 Koninklijke Philips Electronics N.V. Semiconductor device comprising a glass supporting body onto which a substrate with semiconductor elements and a metallization is attached by means of an adhesive
US6982475B1 (en) 1998-03-20 2006-01-03 Mcsp, Llc Hermetic wafer scale integrated circuit structure
KR100266693B1 (ko) 1998-05-30 2000-09-15 김영환 적층가능한 비지에이 반도체 칩 패키지 및 그 제조방법
US6492201B1 (en) 1998-07-10 2002-12-10 Tessera, Inc. Forming microelectronic connection components by electrophoretic deposition
US6103552A (en) 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
US6153929A (en) 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6261865B1 (en) 1998-10-06 2001-07-17 Micron Technology, Inc. Multi chip semiconductor package and method of construction
KR100304959B1 (ko) 1998-10-21 2001-09-24 김영환 칩 적층형 반도체 패키지 및 그 제조방법
TW522536B (en) 1998-12-17 2003-03-01 Wen-Chiang Lin Bumpless flip chip assembly with strips-in-via and plating
US6229216B1 (en) 1999-01-11 2001-05-08 Intel Corporation Silicon interposer and multi-chip-module (MCM) with through substrate vias
JP3228257B2 (ja) 1999-01-22 2001-11-12 日本電気株式会社 メモリパッケージ
US6130823A (en) 1999-02-01 2000-10-10 Raytheon E-Systems, Inc. Stackable ball grid array module and method
US6204562B1 (en) 1999-02-11 2001-03-20 United Microelectronics Corp. Wafer-level chip scale package
EP1041624A1 (en) 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US20030233704A1 (en) 2000-04-17 2003-12-25 Miguel Castellote Air massage system for bathtub
EP1171912B1 (de) 1999-05-27 2003-09-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung
JP2001035995A (ja) 1999-07-22 2001-02-09 Seiko Epson Corp 半導体チップの貫通孔形成方法
WO2001015228A1 (fr) * 1999-08-19 2001-03-01 Seiko Epson Corporation Panneau de cablage, procede de fabrication d'un panneau de cablage, dispositif semiconducteur, procede de fabrication d'un dispositif semiconducteur, carte a circuit imprime et appareil electronique
US6277669B1 (en) 1999-09-15 2001-08-21 Industrial Technology Research Institute Wafer level packaging method and packages formed
JP2001156250A (ja) 1999-11-24 2001-06-08 Seiko Epson Corp 半導体チップ、マルチチップパッケージ，および半導体装置と、並びに、それを用いた電子機器
IL133453A0 (en) 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US6376904B1 (en) 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6621155B1 (en) 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
JP3879351B2 (ja) 2000-01-27 2007-02-14 セイコーエプソン株式会社 半導体チップの製造方法
JP3684978B2 (ja) 2000-02-03 2005-08-17 セイコーエプソン株式会社 半導体装置およびその製造方法ならびに電子機器
JP2001223323A (ja) 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6498387B1 (en) 2000-02-15 2002-12-24 Wen-Ken Yang Wafer level package and the process of the same
US6252305B1 (en) 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
US6344401B1 (en) 2000-03-09 2002-02-05 Atmel Corporation Method of forming a stacked-die integrated circuit chip package on a water level
US6396710B1 (en) 2000-05-12 2002-05-28 Raytheon Company High density interconnect module
JP3879816B2 (ja) 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
US6472247B1 (en) 2000-06-26 2002-10-29 Ricoh Company, Ltd. Solid-state imaging device and method of production of the same
JP3405456B2 (ja) 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
JP3433193B2 (ja) * 2000-10-23 2003-08-04 松下電器産業株式会社 半導体チップおよびその製造方法
US6693358B2 (en) 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
JP4505983B2 (ja) 2000-12-01 2010-07-21 日本電気株式会社 半導体装置
JP3420748B2 (ja) 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
JP2002184937A (ja) 2000-12-18 2002-06-28 Shinko Electric Ind Co Ltd 半導体装置の実装構造
US20020074637A1 (en) 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
EP1356718A4 (en) 2000-12-21 2009-12-02 Tessera Tech Hungary Kft PACKAGED INTEGRATED CIRCUITS AND METHOD FOR THE PRODUCTION THEREOF
JP3915513B2 (ja) 2001-01-12 2007-05-16 コニカミノルタホールディングス株式会社 撮像装置
US20020098620A1 (en) 2001-01-24 2002-07-25 Yi-Chuan Ding Chip scale package and manufacturing method thereof
KR100352236B1 (ko) 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
KR100869013B1 (ko) 2001-02-08 2008-11-17 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로장치 및 그 제조방법
KR100364635B1 (ko) 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
US6498381B2 (en) 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
US7115986B2 (en) * 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
JP3651413B2 (ja) 2001-05-21 2005-05-25 日立電線株式会社 半導体装置用テープキャリア及びそれを用いた半導体装置、半導体装置用テープキャリアの製造方法及び半導体装置の製造方法
US6528408B2 (en) 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
US6878608B2 (en) 2001-05-31 2005-04-12 International Business Machines Corporation Method of manufacture of silicon based package
US20030006494A1 (en) 2001-07-03 2003-01-09 Lee Sang Ho Thin profile stackable semiconductor package and method for manufacturing
JP3660918B2 (ja) 2001-07-04 2005-06-15 松下電器産業株式会社 半導体装置及びその製造方法
KR100394808B1 (ko) 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6727576B2 (en) 2001-10-31 2004-04-27 Infineon Technologies Ag Transfer wafer level packaging
US6611052B2 (en) 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
JP2003163324A (ja) 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
US6607941B2 (en) 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
US6743660B2 (en) 2002-01-12 2004-06-01 Taiwan Semiconductor Manufacturing Co., Ltd Method of making a wafer level chip scale package
JP4002106B2 (ja) 2002-01-16 2007-10-31 日立オムロンターミナルソリューションズ株式会社 自動取引装置
KR100486832B1 (ko) 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
US6806559B2 (en) 2002-04-22 2004-10-19 Irvine Sensors Corporation Method and apparatus for connecting vertically stacked integrated circuit chips
TWI232560B (en) 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
JP2003318178A (ja) 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7340181B1 (en) 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
JP4215571B2 (ja) 2002-06-18 2009-01-28 三洋電機株式会社 半導体装置の製造方法
US6984545B2 (en) 2002-07-22 2006-01-10 Micron Technology, Inc. Methods of encapsulating selected locations of a semiconductor die assembly using a thick solder mask
JP2004063569A (ja) 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6903442B2 (en) 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
US7329563B2 (en) 2002-09-03 2008-02-12 Industrial Technology Research Institute Method for fabrication of wafer level package incorporating dual compliant layers
SE0202681D0 (sv) 2002-09-10 2002-09-10 Frank Niklaus Hermetic sealing with combined adhesive bonding and sealing rings
US20040061213A1 (en) 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US20040104454A1 (en) 2002-10-10 2004-06-03 Rohm Co., Ltd. Semiconductor device and method of producing the same
TWI227050B (en) 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
US6656827B1 (en) 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US6869824B2 (en) 2002-10-29 2005-03-22 Ultratera Corporation Fabrication method of window-type ball grid array semiconductor package
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP2004153130A (ja) 2002-10-31 2004-05-27 Olympus Corp 半導体装置及びその製造方法
JP4056854B2 (ja) 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
JP2004158536A (ja) 2002-11-05 2004-06-03 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
DE10253163B4 (de) 2002-11-14 2015-07-23 Epcos Ag Bauelement mit hermetischer Verkapselung und Waferscale Verfahren zur Herstellung
US20050012225A1 (en) 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
JP4208840B2 (ja) 2002-12-17 2009-01-14 富士通マイクロエレクトロニクス株式会社 半導体装置
JP3566957B2 (ja) 2002-12-24 2004-09-15 沖電気工業株式会社 半導体装置及びその製造方法
KR20040059742A (ko) 2002-12-30 2004-07-06 동부전자 주식회사 반도체용 멀티 칩 모듈의 패키징 방법
JP4145301B2 (ja) 2003-01-15 2008-09-03 富士通株式会社 半導体装置及び三次元実装半導体装置
JP3680839B2 (ja) 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP3972846B2 (ja) 2003-03-25 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
EP1519410A1 (en) 2003-09-25 2005-03-30 Interuniversitair Microelektronica Centrum vzw ( IMEC) Method for producing electrical through hole interconnects and devices made thereof
US6897148B2 (en) 2003-04-09 2005-05-24 Tru-Si Technologies, Inc. Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby
JP4373695B2 (ja) 2003-04-16 2009-11-25 浜松ホトニクス株式会社 裏面照射型光検出装置の製造方法
SG119185A1 (en) 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
JP2004342862A (ja) * 2003-05-16 2004-12-02 Sony Corp 半導体装置及びその製造方法、疑似ウェーハ及びその製造方法、並びにマルチチップモジュール
EP1482553A3 (en) 2003-05-26 2007-03-28 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method thereof
JP4130158B2 (ja) 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
EP1636842B1 (en) 2003-06-03 2011-08-17 Casio Computer Co., Ltd. Stackable semiconductor device and method of manufacturing the same
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
JP3646720B2 (ja) 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
ATE427560T1 (de) 2003-06-20 2009-04-15 Nxp Bv Elektronische vorrichtung, anordnung und verfahren zum herstellen einer elektronischen vorrichtung
JP2007528120A (ja) * 2003-07-03 2007-10-04 テッセラ テクノロジーズ ハンガリー コルラートルト フェレロェセーギュー タールシャシャーグ 集積回路装置をパッケージングする方法及び装置
JP2005045073A (ja) 2003-07-23 2005-02-17 Hamamatsu Photonics Kk 裏面入射型光検出素子
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7180149B2 (en) 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
KR100594229B1 (ko) 2003-09-19 2006-07-03 삼성전자주식회사 반도체 패키지 및 그 제조방법
US7061085B2 (en) 2003-09-19 2006-06-13 Micron Technology, Inc. Semiconductor component and system having stiffener and circuit decal
JP2005101067A (ja) 2003-09-22 2005-04-14 Sharp Corp 基板の配線構造および配線形成方法
US20050082654A1 (en) 2003-09-26 2005-04-21 Tessera, Inc. Structure and self-locating method of making capped chips
KR100621992B1 (ko) 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
US20050156330A1 (en) 2004-01-21 2005-07-21 Harris James M. Through-wafer contact to bonding pad
DE102004008135A1 (de) 2004-02-18 2005-09-22 Infineon Technologies Ag Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
US7160753B2 (en) 2004-03-16 2007-01-09 Voxtel, Inc. Silicon-on-insulator active pixel sensors
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
JP4285309B2 (ja) 2004-04-13 2009-06-24 パナソニック株式会社 電子回路モジュールの製造方法と多層電子回路モジュールおよびその製造方法
US7952189B2 (en) 2004-05-27 2011-05-31 Chang-Feng Wan Hermetic packaging and method of manufacture and use therefore
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
JP4211696B2 (ja) 2004-06-30 2009-01-21 ソニー株式会社 固体撮像装置の製造方法
KR100587081B1 (ko) 2004-06-30 2006-06-08 주식회사 하이닉스반도체 개선된 열방출 특성을 갖는 반도체 패키지
KR100605314B1 (ko) 2004-07-22 2006-07-28 삼성전자주식회사 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지의 제조 방법
DE102004039906A1 (de) 2004-08-18 2005-08-18 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
US20060043556A1 (en) 2004-08-25 2006-03-02 Chao-Yuan Su Stacked packaging methods and structures
US7378342B2 (en) 2004-08-27 2008-05-27 Micron Technology, Inc. Methods for forming vias varying lateral dimensions
US7129567B2 (en) 2004-08-31 2006-10-31 Micron Technology, Inc. Substrate, semiconductor die, multichip module, and system including a via structure comprising a plurality of conductive elements
KR100604049B1 (ko) 2004-09-01 2006-07-24 동부일렉트로닉스 주식회사 반도체 칩 패키지 및 그 제조방법
JP2006073825A (ja) 2004-09-02 2006-03-16 Toshiba Corp 半導体装置及びその実装方法
CN100539135C (zh) 2004-09-08 2009-09-09 松下电器产业株式会社 立体电路装置、使用它的电子机器及其制造方法
TWI288448B (en) 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
JP4139803B2 (ja) 2004-09-28 2008-08-27 シャープ株式会社 半導体装置の製造方法
KR100855819B1 (ko) 2004-10-08 2008-09-01 삼성전기주식회사 금속 밀봉부재가 형성된 ｍｅｍｓ 패키지
KR100676493B1 (ko) 2004-10-08 2007-02-01 디엔제이 클럽 인코 재배선 기판을 이용한 웨이퍼 레벨 칩 스케일 패키지의제조 방법
JP4873517B2 (ja) 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
FR2879347A1 (fr) 2004-12-14 2006-06-16 Commissariat Energie Atomique Dispositif electronique a deux composants assembles et procede de fabrication d'un tel dispositif
US20060138626A1 (en) 2004-12-29 2006-06-29 Tessera, Inc. Microelectronic packages using a ceramic substrate having a window and a conductive surface region
KR20060087273A (ko) 2005-01-28 2006-08-02 삼성전기주식회사 반도체 패키지및 그 제조방법
US7675153B2 (en) 2005-02-02 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof
US7538032B2 (en) 2005-06-23 2009-05-26 Teledyne Scientific & Imaging, Llc Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method
US7449779B2 (en) 2005-03-22 2008-11-11 Tessera, Inc. Wire bonded wafer level cavity package
US7326592B2 (en) 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
JP4237160B2 (ja) 2005-04-08 2009-03-11 エルピーダメモリ株式会社 積層型半導体装置
JP4308797B2 (ja) 2005-05-02 2009-08-05 株式会社アドバンストシステムズジャパン 半導体パッケージおよびソケット付き回路基板
US7208345B2 (en) 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
JP2007019107A (ja) 2005-07-05 2007-01-25 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
KR100629498B1 (ko) 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
JP4551321B2 (ja) 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7419853B2 (en) 2005-08-11 2008-09-02 Hymite A/S Method of fabrication for chip scale package for a micro component
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7485969B2 (en) 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices
US20070052050A1 (en) 2005-09-07 2007-03-08 Bart Dierickx Backside thinned image sensor with integrated lens stack
KR20070048952A (ko) 2005-11-07 2007-05-10 삼성전자주식회사 내부 접속 단자를 갖는 멀티 칩 패키지
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
WO2007066409A1 (ja) 2005-12-09 2007-06-14 Spansion Llc 半導体装置およびその製造方法
US7981726B2 (en) 2005-12-12 2011-07-19 Intel Corporation Copper plating connection for multi-die stack in substrate package
US7632708B2 (en) 2005-12-27 2009-12-15 Tessera, Inc. Microelectronic component with photo-imageable substrate
US20070158807A1 (en) 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
US20070190747A1 (en) 2006-01-23 2007-08-16 Tessera Technologies Hungary Kft. Wafer level packaging to lidded chips
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US7741707B2 (en) 2006-02-27 2010-06-22 Stats Chippac Ltd. Stackable integrated circuit package system
US7510928B2 (en) 2006-05-05 2009-03-31 Tru-Si Technologies, Inc. Dielectric trenches, nickel/tantalum oxide structures, and chemical mechanical polishing techniques
TWI367557B (en) 2006-08-11 2012-07-01 Sanyo Electric Co Semiconductor device and manufaturing method thereof
US7888185B2 (en) 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
US7531445B2 (en) 2006-09-26 2009-05-12 Hymite A/S Formation of through-wafer electrical interconnections and other structures using a thin dielectric membrane
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7759166B2 (en) 2006-10-17 2010-07-20 Tessera, Inc. Microelectronic packages fabricated at the wafer level and methods therefor
US7807508B2 (en) 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7935568B2 (en) 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7663213B2 (en) 2006-11-13 2010-02-16 China Wafer Level Csp Ltd. Wafer level chip size packaged chip device with a double-layer lead structure and method of fabricating the same
US7394152B2 (en) 2006-11-13 2008-07-01 China Wafer Level Csp Ltd. Wafer level chip size packaged chip device with an N-shape junction inside and method of fabricating the same
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US20080157327A1 (en) 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Package on package structure for semiconductor devices and method of the same
JP5584474B2 (ja) 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
US20080284041A1 (en) 2007-05-18 2008-11-20 Samsung Electronics Co., Ltd. Semiconductor package with through silicon via and related method of fabrication
KR100914977B1 (ko) 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
US20080315407A1 (en) 2007-06-20 2008-12-25 Vertical Circuits, Inc. Three-dimensional circuitry formed on integrated circuit device using two-dimensional fabrication
US20110024890A1 (en) 2007-06-29 2011-02-03 Stats Chippac, Ltd. Stackable Package By Using Internal Stacking Modules
US8766910B2 (en) 2007-07-04 2014-07-01 Cypress Semiconductor Corporation Capacitive sensing control knob
EP2186134A2 (en) 2007-07-27 2010-05-19 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
JP2009032929A (ja) 2007-07-27 2009-02-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US8193615B2 (en) 2007-07-31 2012-06-05 DigitalOptics Corporation Europe Limited Semiconductor packaging process using through silicon vias
KR101387701B1 (ko) 2007-08-01 2014-04-23 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
WO2009023462A1 (en) 2007-08-10 2009-02-19 Spansion Llc Semiconductor device and method for manufacturing thereof
KR100905784B1 (ko) 2007-08-16 2009-07-02 주식회사 하이닉스반도체 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지
KR20090047776A (ko) 2007-11-08 2009-05-13 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR101465948B1 (ko) 2007-12-27 2014-12-10 삼성전자주식회사 웨이퍼 레벨 스택 패키지 및 웨이퍼 레벨 스택 패키지 제조방법
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
US20100053407A1 (en) 2008-02-26 2010-03-04 Tessera, Inc. Wafer level compliant packages for rear-face illuminated solid state image sensors
US20090212381A1 (en) 2008-02-26 2009-08-27 Tessera, Inc. Wafer level packages for rear-face illuminated solid state image sensors
US7973416B2 (en) 2008-05-12 2011-07-05 Texas Instruments Incorporated Thru silicon enabled die stacking scheme
US7863721B2 (en) 2008-06-11 2011-01-04 Stats Chippac, Ltd. Method and apparatus for wafer level integration using tapered vias
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
US20100065949A1 (en) 2008-09-17 2010-03-18 Andreas Thies Stacked Semiconductor Chips with Through Substrate Vias
KR100990943B1 (ko) 2008-11-07 2010-11-01 주식회사 하이닉스반도체 반도체 패키지
US8466542B2 (en) 2009-03-13 2013-06-18 Tessera, Inc. Stacked microelectronic assemblies having vias extending through bond pads

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040142509A1 (en) * 2002-09-24 2004-07-22 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US20050067680A1 (en) 2003-09-30 2005-03-31 Boon Suan Jeung Castellated chip-scale packages and methods for fabricating the same
US20060094165A1 (en) 2004-10-29 2006-05-04 Harry Hedler Method for fabricating semiconductor components

Also Published As

Publication number Publication date
JP2011524647A (ja) 2011-09-01
US8680662B2 (en) 2014-03-25
JP5639052B2 (ja) 2014-12-10
CN102067310A (zh) 2011-05-18
WO2009154761A9 (en) 2010-03-11
EP2308087B1 (en) 2020-08-12
KR20110027690A (ko) 2011-03-16
TW201005918A (en) 2010-02-01
EP2308087A1 (en) 2011-04-13
US20090316378A1 (en) 2009-12-24
TWI425611B (zh) 2014-02-01
WO2009154761A1 (en) 2009-12-23
CN102067310B (zh) 2013-08-21

Similar Documents

Publication Publication Date Title
KR101655897B1 (ko) 마이크로전자 조립체 및 적층형 마이크로전자 조립체의 제조 방법
KR101458538B1 (ko) 적층형 마이크로 전자 유닛, 및 이의 제조방법
KR101614960B1 (ko) 반도체 다이 어셈블리 및 반도체 다이 준비 방법
US8786070B2 (en) Microelectronic package with stacked microelectronic elements and method for manufacture thereof
US7892889B2 (en) Array-processed stacked semiconductor packages
KR101187214B1 (ko) 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
US8043895B2 (en) Method of fabricating stacked assembly including plurality of stacked microelectronic elements
TWI260060B (en) Chip electrical connection structure and fabrication method thereof
US9508701B2 (en) 3D device packaging using through-substrate pillars
JP2010535427A (ja) 貫通シリコンビアを使用する半導体実装プロセス
US20060081976A1 (en) Fabrication of semiconductor dies with micro-pins and structures produced therewith
KR20110084444A (ko) 유연하고 적층 가능한 반도체 다이 패키지들, 이를 사용한 시스템들 및 이를 제조하는 방법들
KR20090128376A (ko) 적층형 패키지
US20100308460A1 (en) Method of Ball Grid Array Package Construction with Raised Solder Ball Pads
JP2013513969A (ja) パネルベースのリードフレームパッケージング方法及び装置
TWI445468B (zh) 具有小厚度之電腦模組及其製造方法
US10354978B1 (en) Stacked package including exterior conductive element and a manufacturing method of the same
JP2004342861A (ja) チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造
CN105489564A (zh) 电子单体及其制法
US20220077054A1 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
CN109243981B (zh) 封装结构及其制造方法
US20220077053A1 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
CN105374798A (zh) 中介板及其制法
US20120083097A1 (en) Methods of Forming a Semiconductor Package Using a Seed Layer and Semiconductor Packages Formed Using the Same

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190823

Year of fee payment: 4