JP2001035995A - 半導体チップの貫通孔形成方法 - Google Patents
半導体チップの貫通孔形成方法Info
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
Abstract
(57)【要約】
【課題】 半導体ウエハに貫通孔を形成する際の、半導
体ウエハの能動面側の汚染を少なくする。 【解決手段】 半導体ウエハ１０の非能動面１２側に有
底孔１４を形成したのち、能動面１６側に素子や外部接
続電極１８を形成する。その後、半導体ウエハ１０の上
部にパッシベーション膜２０を設け、さらにこれをエッ
チングして外部接続電極１８を露出させる。次に、レー
ザ光によって孔２２を設け、有底孔１４と孔２２とから
なる貫通孔を形成する。その後、非能動面１２側に絶縁
膜を形成したのち、半導体ウエハ１０を切断して半導体
チップに分割する。
体ウエハの能動面側の汚染を少なくする。 【解決手段】 半導体ウエハ１０の非能動面１２側に有
底孔１４を形成したのち、能動面１６側に素子や外部接
続電極１８を形成する。その後、半導体ウエハ１０の上
部にパッシベーション膜２０を設け、さらにこれをエッ
チングして外部接続電極１８を露出させる。次に、レー
ザ光によって孔２２を設け、有底孔１４と孔２２とから
なる貫通孔を形成する。その後、非能動面１２側に絶縁
膜を形成したのち、半導体ウエハ１０を切断して半導体
チップに分割する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップに貫
通孔を形成する方法に係り、特にスタックドマルチチッ
プパッケージの積層した半導体チップを相互に電気的に
接続するための貫通孔の形成方法に関する。
通孔を形成する方法に係り、特にスタックドマルチチッ
プパッケージの積層した半導体チップを相互に電気的に
接続するための貫通孔の形成方法に関する。
【０００２】
【従来の技術】近年、電子機器の高性能化、小型化に伴
って１つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージ（ＭＣＰ）とすることによ
り、半導体装置の高機能化と小型化とが図られている。
そして、マルチチップパッケージには、複数の半導体チ
ップを平面的に並べた平面型ＭＣＰと、複数の半導体チ
ップを厚み方向に積層した積層型（スタックド）ＭＣＰ
とがある。半導体チップを平面的に並べた平面型マルチ
チップパッケージは、広い実装面積を必要とするため、
電子機器の小型化への寄与が小さい。このため、半導体
チップを積層したスタックドＭＣＰの開発が盛んに行わ
れている。
って１つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージ（ＭＣＰ）とすることによ
り、半導体装置の高機能化と小型化とが図られている。
そして、マルチチップパッケージには、複数の半導体チ
ップを平面的に並べた平面型ＭＣＰと、複数の半導体チ
ップを厚み方向に積層した積層型（スタックド）ＭＣＰ
とがある。半導体チップを平面的に並べた平面型マルチ
チップパッケージは、広い実装面積を必要とするため、
電子機器の小型化への寄与が小さい。このため、半導体
チップを積層したスタックドＭＣＰの開発が盛んに行わ
れている。
【０００３】従来のスタックドＭＣＰは、例えば特開平
６−３７２５０号公報に記載されているように、積層し
た半導体チップを相互に電気的に接続する場合、各半導
体チップの周縁部に端子部を形成し、各チップの端子部
間をワイヤによって接続している。このため、半導体チ
ップ相互の電気的接続が煩雑となるばかりでなく、積層
する半導体チップは、上にいくほどサイズを小さくしな
ければならず、集積効率、実装効率が低下する。また、
半導体チップの集積度が向上すると、ワイヤ間の間隔が
小さくなってワイヤ間で短絡を生ずるおそれがある。
６−３７２５０号公報に記載されているように、積層し
た半導体チップを相互に電気的に接続する場合、各半導
体チップの周縁部に端子部を形成し、各チップの端子部
間をワイヤによって接続している。このため、半導体チ
ップ相互の電気的接続が煩雑となるばかりでなく、積層
する半導体チップは、上にいくほどサイズを小さくしな
ければならず、集積効率、実装効率が低下する。また、
半導体チップの集積度が向上すると、ワイヤ間の間隔が
小さくなってワイヤ間で短絡を生ずるおそれがある。
【０００４】そこで、半導体チップの外部接続電極と対
応した位置に貫通孔を設け、この貫通孔内にアルミニウ
ムや銅などの導電性部材を配置し、貫通孔を介して積層
した半導体チップの外部接続電極同士を電気的に接続す
ることが考えられる。そして、半導体チップの貫通孔を
形成する場合、個々の半導体チップに貫通孔を形成する
よりも、半導体チップに分割する前の半導体ウエハに貫
通孔を形成した方が能率的である。
応した位置に貫通孔を設け、この貫通孔内にアルミニウ
ムや銅などの導電性部材を配置し、貫通孔を介して積層
した半導体チップの外部接続電極同士を電気的に接続す
ることが考えられる。そして、半導体チップの貫通孔を
形成する場合、個々の半導体チップに貫通孔を形成する
よりも、半導体チップに分割する前の半導体ウエハに貫
通孔を形成した方が能率的である。
【０００５】
【発明が解決しようとする課題】ところが、半導体ウエ
ハに素子や外部接続電極などを形成したのちに、レーザ
孔を用いて半導体ウエハに貫通孔を形成すると、レーザ
光によって融かされたシリコン（Ｓｉ）などのいわゆる
ドロスが大量に飛散し、半導体ウエハの表面を汚染し、
これを除去することが容易でない。
ハに素子や外部接続電極などを形成したのちに、レーザ
孔を用いて半導体ウエハに貫通孔を形成すると、レーザ
光によって融かされたシリコン（Ｓｉ）などのいわゆる
ドロスが大量に飛散し、半導体ウエハの表面を汚染し、
これを除去することが容易でない。
【０００６】一方、素子などを形成する前の半導体ウエ
ハに貫通孔を形成した場合、半導体ウエハの素子などを
形成する能動面側にドロスが付着し、素子の形成に悪影
響を与えたり配線間の短絡などを生ずるおそれがある。
また、素子を形成する前の半導体ウエハに貫通孔を設け
ると、エッチングのマスクに使用するフォトレジストを
塗布して現像した際に、貫通孔の周囲のフォトレジスト
膜が剥離したり、フォトレジスト膜の厚さがが貫通孔の
周囲において不均一となってパターンの形成に悪影響を
与えたり、さらには半導体ウエハを吸着して固定するこ
とが困難となったりする。
ハに貫通孔を形成した場合、半導体ウエハの素子などを
形成する能動面側にドロスが付着し、素子の形成に悪影
響を与えたり配線間の短絡などを生ずるおそれがある。
また、素子を形成する前の半導体ウエハに貫通孔を設け
ると、エッチングのマスクに使用するフォトレジストを
塗布して現像した際に、貫通孔の周囲のフォトレジスト
膜が剥離したり、フォトレジスト膜の厚さがが貫通孔の
周囲において不均一となってパターンの形成に悪影響を
与えたり、さらには半導体ウエハを吸着して固定するこ
とが困難となったりする。
【０００７】本発明は、上記の問題点に鑑みてなされた
もので、半導体ウエハに貫通孔を形成する際の、半導体
ウエハの能動面側の汚染を少なくすることを目的として
いる。
もので、半導体ウエハに貫通孔を形成する際の、半導体
ウエハの能動面側の汚染を少なくすることを目的として
いる。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る半導体チップの貫通孔形成方法は、
半導体装置を構成する複数の半導体チップを積層して相
互に電気的に接続する貫通孔の形成方法であって、前記
半導体チップの外部接続電極の形成位置と対応した半導
体ウエハの非能動面側に有底孔を設ける工程と、前記有
底孔を形成した前記半導体ウエハの能動面側に素子や前
記外部接続電極などを形成する工程と、前記半導体ウエ
ハの前記有底孔と対応した前記外部接続電極と半導体ウ
エハとに孔を形成して貫通孔を設ける工程と、前記半導
体ウエハを切断線に沿って切断し、前記半導体チップに
分割する工程と、を有することを特徴としている。
めに、本発明に係る半導体チップの貫通孔形成方法は、
半導体装置を構成する複数の半導体チップを積層して相
互に電気的に接続する貫通孔の形成方法であって、前記
半導体チップの外部接続電極の形成位置と対応した半導
体ウエハの非能動面側に有底孔を設ける工程と、前記有
底孔を形成した前記半導体ウエハの能動面側に素子や前
記外部接続電極などを形成する工程と、前記半導体ウエ
ハの前記有底孔と対応した前記外部接続電極と半導体ウ
エハとに孔を形成して貫通孔を設ける工程と、前記半導
体ウエハを切断線に沿って切断し、前記半導体チップに
分割する工程と、を有することを特徴としている。
【０００９】このように構成した本発明は、外部接続電
極を形成したのちにレーザ孔を用いて外部接続電極と半
導体ウエハとを貫通する孔を形成したとしても、半導体
ウエハの非能動面側に予め有底孔が形成してあるため
に、レーザ光のわずかな照射で貫通孔を形成することが
でき、半導体ウエハの能動面側の汚染を抑制することが
でき、ドロスの除去も容易となる。また、素子などを形
成する前の半導体ウエハに形成する孔は、貫通孔でなく
有底孔であるため、半導体ウエハの能動面に悪影響を与
えるのを防ぐことができ、配線間の短絡などの発生を防
止できる。
極を形成したのちにレーザ孔を用いて外部接続電極と半
導体ウエハとを貫通する孔を形成したとしても、半導体
ウエハの非能動面側に予め有底孔が形成してあるため
に、レーザ光のわずかな照射で貫通孔を形成することが
でき、半導体ウエハの能動面側の汚染を抑制することが
でき、ドロスの除去も容易となる。また、素子などを形
成する前の半導体ウエハに形成する孔は、貫通孔でなく
有底孔であるため、半導体ウエハの能動面に悪影響を与
えるのを防ぐことができ、配線間の短絡などの発生を防
止できる。
【００１０】
【発明の実施の形態】本発明に係る半導体チップの貫通
孔形成方法の好ましい実施の形態を、添付図面に従って
詳細に説明する。
孔形成方法の好ましい実施の形態を、添付図面に従って
詳細に説明する。
【００１１】図１は、本発明の実施の形態に係る半導体
チップの貫通孔形成方法を説明する主要工程図である。
まず、図１（ａ）に示したように、半導体チップの半導
体基板となるシリコンからなる半導体ウエハ１０の、ト
ランジスタなどの素子を形成しない非能動面１２側をウ
エットエッチングし、有底孔１４を形成する。この有底
孔１４は、できるだけ深い方が望ましい。しかし、素子
を形成する能動面１６側に影響を与えない程度の深さで
ある。また、有底孔１４を形成する位置は、後述する半
導体チップの外部接続電極を形成する位置に対応させて
ある。
チップの貫通孔形成方法を説明する主要工程図である。
まず、図１（ａ）に示したように、半導体チップの半導
体基板となるシリコンからなる半導体ウエハ１０の、ト
ランジスタなどの素子を形成しない非能動面１２側をウ
エットエッチングし、有底孔１４を形成する。この有底
孔１４は、できるだけ深い方が望ましい。しかし、素子
を形成する能動面１６側に影響を与えない程度の深さで
ある。また、有底孔１４を形成する位置は、後述する半
導体チップの外部接続電極を形成する位置に対応させて
ある。
【００１２】次に、有底孔１４を形成した半導体ウエハ
１０の能動面１６側にトランジスタや抵抗、コンデンサ
などの素子とこれらを電気的に接続する配線（いずれも
図示せず）とを通常の方法により形成したのち、同図
（ｂ）に示したように、図示しない絶縁層に設けた接続
孔を介して配線と電気的に接続した外部接続電極１８を
形成する。
１０の能動面１６側にトランジスタや抵抗、コンデンサ
などの素子とこれらを電気的に接続する配線（いずれも
図示せず）とを通常の方法により形成したのち、同図
（ｂ）に示したように、図示しない絶縁層に設けた接続
孔を介して配線と電気的に接続した外部接続電極１８を
形成する。
【００１３】その後、図１（ｃ）に示したように、半導
体ウエハ１０の上面全体にシリコン酸化膜（ＳｉＯ２
膜）やリンガラス（ＰＳＧ）などからなるパッシベーシ
ョン膜（保護膜）２０を形成する。そして、パッシベー
ション膜２０の上にフォトレジスト（図示せず）を塗布
してパターニングし、これをマスクにしてパッシベーシ
ョン膜２０のエッチングを行い、外部接続電極１８の上
のパッシベーション膜２０を除去する。
体ウエハ１０の上面全体にシリコン酸化膜（ＳｉＯ２
膜）やリンガラス（ＰＳＧ）などからなるパッシベーシ
ョン膜（保護膜）２０を形成する。そして、パッシベー
ション膜２０の上にフォトレジスト（図示せず）を塗布
してパターニングし、これをマスクにしてパッシベーシ
ョン膜２０のエッチングを行い、外部接続電極１８の上
のパッシベーション膜２０を除去する。
【００１４】次に、パッシベーション膜２０を除去した
外部接続電極１８の部分にレーザ光を照射し、図１
（ｄ）に示したように、外部接続電極１８と半導体ウエ
ハ１０とを貫通して有底孔１４に連通した孔２２を形成
する。さらに、同図（ｅ）に示したように、テトラエト
キシシラン（ＴＥＯＳ）などを用いたＣＶＤ法によっ
て、半導体ウエハ１０の非能動面１２と有底孔１４、孔
２２の壁面とに絶縁膜２４を形成したのち、半導体ウエ
ハ１０を予め定めたスクライブライン（切断線）に沿っ
て切断して分割し、半導体チップにする。
外部接続電極１８の部分にレーザ光を照射し、図１
（ｄ）に示したように、外部接続電極１８と半導体ウエ
ハ１０とを貫通して有底孔１４に連通した孔２２を形成
する。さらに、同図（ｅ）に示したように、テトラエト
キシシラン（ＴＥＯＳ）などを用いたＣＶＤ法によっ
て、半導体ウエハ１０の非能動面１２と有底孔１４、孔
２２の壁面とに絶縁膜２４を形成したのち、半導体ウエ
ハ１０を予め定めたスクライブライン（切断線）に沿っ
て切断して分割し、半導体チップにする。
【００１５】このように、実施の形態においては、半導
体ウエハ１０の非能動面１２側に深い有底孔１４を形成
したのち、半導体ウエハ１０の能動面１６側に素子や外
部接続電極１８を形成し、その後、レーザ光により孔２
２を形成して貫通孔としているため、わずかのレーザ子
の照射によって孔２２を形成することが可能で、ドロス
の発生が非常に少なく、半導体ウエハ１０の能動面側の
汚染を少なくでき、ドロスの除去も容易となる。なお、
孔２２をレーザ光によって形成すると、孔２２の壁面が
溶融して荒れるので、孔２２を形成したのちにウエット
エッチングを行って孔２２の壁面を滑らかにすることが
望ましい。
体ウエハ１０の非能動面１２側に深い有底孔１４を形成
したのち、半導体ウエハ１０の能動面１６側に素子や外
部接続電極１８を形成し、その後、レーザ光により孔２
２を形成して貫通孔としているため、わずかのレーザ子
の照射によって孔２２を形成することが可能で、ドロス
の発生が非常に少なく、半導体ウエハ１０の能動面側の
汚染を少なくでき、ドロスの除去も容易となる。なお、
孔２２をレーザ光によって形成すると、孔２２の壁面が
溶融して荒れるので、孔２２を形成したのちにウエット
エッチングを行って孔２２の壁面を滑らかにすることが
望ましい。
【００１６】図２は、有底孔１４と孔２２とからなる貫
通孔２６を有する複数（実施形態の場合４つ）の半導体
チップ２８（２８ａ〜２８ｄ）を積層してスタックドＭ
ＣＰとした半導体装置３０の一例を示したものである。
ただし、この実施形態の場合、最下層の半導体チップ２
８ｄには貫通孔が形成されていない。もちろん貫通孔が
形成されていてもよい。
通孔２６を有する複数（実施形態の場合４つ）の半導体
チップ２８（２８ａ〜２８ｄ）を積層してスタックドＭ
ＣＰとした半導体装置３０の一例を示したものである。
ただし、この実施形態の場合、最下層の半導体チップ２
８ｄには貫通孔が形成されていない。もちろん貫通孔が
形成されていてもよい。
【００１７】この半導体装置３０は、各半導体チップ２
８が外部接続電極１８を対応させて積層してある。そし
て、各半導体チップ２８の貫通孔２６内には、導電性接
着剤３２が充填してあって、各半導体チップ２８を相互
に接合している。また、導電性接着剤３２は、各半導体
チップ２８の外部接続電極１８のパッシベーション膜２
０を除去した部分も覆うように充填してあって、対応さ
せた各外部接続電極１８を相互に電気的に接続してい
る。このため、積層した半導体チップ２８を電気的に相
互に接続するためにワイヤボンディングをする必要がな
く、半導体チップ２８の積層工程の簡略化が図れるとと
もに、半導体チップ２８の大きさを順次小さくする必要
がなく、実装効率を向上することができる。
８が外部接続電極１８を対応させて積層してある。そし
て、各半導体チップ２８の貫通孔２６内には、導電性接
着剤３２が充填してあって、各半導体チップ２８を相互
に接合している。また、導電性接着剤３２は、各半導体
チップ２８の外部接続電極１８のパッシベーション膜２
０を除去した部分も覆うように充填してあって、対応さ
せた各外部接続電極１８を相互に電気的に接続してい
る。このため、積層した半導体チップ２８を電気的に相
互に接続するためにワイヤボンディングをする必要がな
く、半導体チップ２８の積層工程の簡略化が図れるとと
もに、半導体チップ２８の大きさを順次小さくする必要
がなく、実装効率を向上することができる。
【００１８】図３は、他の実施形態に係る貫通孔を示し
たものである。この実施形態に係る貫通孔４０は、大孔
部４２と小孔部４４とから形成してある。大孔部４２
は、前記の実施形態と同様に、半導体ウエハ１０に素子
などを形成する前に、非能動面１２側からドライエッチ
ングまたはレーザ光によって有底に形成され、壁面が非
能動面１２と直交している。そして、小孔部４４は、前
記と同様に外部接続電極１８上のパッシベーション膜２
０を除去したのち、レーザ光を用いて形成する。
たものである。この実施形態に係る貫通孔４０は、大孔
部４２と小孔部４４とから形成してある。大孔部４２
は、前記の実施形態と同様に、半導体ウエハ１０に素子
などを形成する前に、非能動面１２側からドライエッチ
ングまたはレーザ光によって有底に形成され、壁面が非
能動面１２と直交している。そして、小孔部４４は、前
記と同様に外部接続電極１８上のパッシベーション膜２
０を除去したのち、レーザ光を用いて形成する。
【００１９】この実施形態のように、レーザ光を用いて
大孔部４２を形成したとしても、大孔部４２の深さを半
導体ウエハ１０の能動面１６に影響を与えない深さにし
てあるため、半導体ウエハ１０の能動面にドロスが付着
して能動面１６に素子の形成に悪影響を与えたり、配線
間が短絡したりするのを防ぐことができる。
大孔部４２を形成したとしても、大孔部４２の深さを半
導体ウエハ１０の能動面１６に影響を与えない深さにし
てあるため、半導体ウエハ１０の能動面にドロスが付着
して能動面１６に素子の形成に悪影響を与えたり、配線
間が短絡したりするのを防ぐことができる。
【００２０】なお、前記実施形態においては、孔２２、
小孔部４４をレーザ光によって形成する場合について説
明したが、これらはウエットエッチングやドライエッチ
ングによって形成してもよい。
小孔部４４をレーザ光によって形成する場合について説
明したが、これらはウエットエッチングやドライエッチ
ングによって形成してもよい。
【００２１】
【発明の効果】以上に説明したように、本発明によれ
ば、半導体ウエハの非能動面側に有底孔を形成したの
ち、能動面側に素子や外部接続電極を形成し、その後、
レーザ孔を用いて外部接続電極と半導体ウエハとを貫通
する孔を形成したとしても、半導体ウエハの非能動面側
に予め有底孔が形成してあるために、レーザ光のわずか
な照射で貫通孔を形成することができ、半導体ウエハの
能動面側の汚染を抑制することができ、ドロスの除去も
容易となる。また、素子などを形成する前の半導体ウエ
ハに形成する孔は、貫通孔でなく有底孔であるため、半
導体ウエハの能動面に悪影響を与えるのを防ぐことがで
き、配線間の短絡などの発生を防止できる。
ば、半導体ウエハの非能動面側に有底孔を形成したの
ち、能動面側に素子や外部接続電極を形成し、その後、
レーザ孔を用いて外部接続電極と半導体ウエハとを貫通
する孔を形成したとしても、半導体ウエハの非能動面側
に予め有底孔が形成してあるために、レーザ光のわずか
な照射で貫通孔を形成することができ、半導体ウエハの
能動面側の汚染を抑制することができ、ドロスの除去も
容易となる。また、素子などを形成する前の半導体ウエ
ハに形成する孔は、貫通孔でなく有底孔であるため、半
導体ウエハの能動面に悪影響を与えるのを防ぐことがで
き、配線間の短絡などの発生を防止できる。
【図１】本発明の実施の形態に係る半導体チップの貫通
孔形成方法を説明する主要工程図である。
孔形成方法を説明する主要工程図である。
【図２】実施の形態により形成した貫通孔を有する半導
体チップを積層した半導体装置の一部断面図である。
体チップを積層した半導体装置の一部断面図である。
【図３】他の実施形態に係る貫通孔の説明図である。
１０ 半導体ウエハ １２ 非能動面 １４、２２ 貫通孔（有底孔、孔） １６ 能動面 １８ 外部接続電極 ２０ パッシベーション膜 ２６、４０ 貫通孔 ２８ａ〜２８ｄ 半導体チップ ３０ 半導体装置 ３２ 導電性接着剤
Claims (1)
- 【請求項１】 半導体装置を構成する複数の半導体チッ
プを積層して相互に電気的に接続する貫通孔の形成方法
であって、 前記半導体チップの外部接続電極の形成位置と対応した
半導体ウエハの非能動面側に有底孔を設ける工程と、 前記有底孔を形成した前記半導体ウエハの能動面側に素
子や前記外部接続電極などを形成する工程と、 前記半導体ウエハの前記有底孔と対応した前記外部接続
電極と半導体ウエハとに孔を形成して貫通孔を設ける工
程と、 前記半導体ウエハを切断線に沿って切断し、前記半導体
チップに分割する工程と、 を有することを特徴とする半導体チップの貫通孔形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11207909A JP2001035995A (ja) | 1999-07-22 | 1999-07-22 | 半導体チップの貫通孔形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11207909A JP2001035995A (ja) | 1999-07-22 | 1999-07-22 | 半導体チップの貫通孔形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001035995A true JP2001035995A (ja) | 2001-02-09 |
Family
ID=16547586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11207909A Withdrawn JP2001035995A (ja) | 1999-07-22 | 1999-07-22 | 半導体チップの貫通孔形成方法 |
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003078080A (ja) * | 2001-08-30 | 2003-03-14 | Fujitsu Ltd | 薄膜回路基板およびその製造方法、ビア形成基板およびその製造方法 |
| KR101073618B1 (ko) | 2010-07-23 | 2011-11-01 | 테세라, 인코포레이티드 | 미세 연마 입자의 분사를 이용해서 반도체 요소를 형성하는 방법 |
| JP2012520567A (ja) * | 2009-03-13 | 2012-09-06 | テッセラ，インコーポレイテッド | ボンドパッドを貫通して延在するバイアを有するスタック型マイクロ電子アセンブリ |
| US8349654B2 (en) | 2006-12-28 | 2013-01-08 | Tessera, Inc. | Method of fabricating stacked packages with bridging traces |
| US8426957B2 (en) | 2006-10-10 | 2013-04-23 | Tessera, Inc. | Edge connect wafer level stacking |
| US8431435B2 (en) | 2006-10-10 | 2013-04-30 | Tessera, Inc. | Edge connect wafer level stacking |
| US8461672B2 (en) | 2007-07-27 | 2013-06-11 | Tessera, Inc. | Reconstituted wafer stack packaging with after-applied pad extensions |
| US8476774B2 (en) | 2006-10-10 | 2013-07-02 | Tessera, Inc. | Off-chip VIAS in stacked chips |
| US8513794B2 (en) | 2007-08-09 | 2013-08-20 | Tessera, Inc. | Stacked assembly including plurality of stacked microelectronic elements |
| US8551815B2 (en) | 2007-08-03 | 2013-10-08 | Tessera, Inc. | Stack packages using reconstituted wafers |
| US8680662B2 (en) | 2008-06-16 | 2014-03-25 | Tessera, Inc. | Wafer level edge stacking |
-
1999
- 1999-07-22 JP JP11207909A patent/JP2001035995A/ja not_active Withdrawn
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003078080A (ja) * | 2001-08-30 | 2003-03-14 | Fujitsu Ltd | 薄膜回路基板およびその製造方法、ビア形成基板およびその製造方法 |
| JP4703061B2 (ja) * | 2001-08-30 | 2011-06-15 | 富士通株式会社 | 薄膜回路基板の製造方法およびビア形成基板の形成方法 |
| US8476774B2 (en) | 2006-10-10 | 2013-07-02 | Tessera, Inc. | Off-chip VIAS in stacked chips |
| US8513789B2 (en) | 2006-10-10 | 2013-08-20 | Tessera, Inc. | Edge connect wafer level stacking with leads extending along edges |
| US8426957B2 (en) | 2006-10-10 | 2013-04-23 | Tessera, Inc. | Edge connect wafer level stacking |
| US8431435B2 (en) | 2006-10-10 | 2013-04-30 | Tessera, Inc. | Edge connect wafer level stacking |
| US9899353B2 (en) | 2006-10-10 | 2018-02-20 | Tessera, Inc. | Off-chip vias in stacked chips |
| US8461673B2 (en) | 2006-10-10 | 2013-06-11 | Tessera, Inc. | Edge connect wafer level stacking |
| US9378967B2 (en) | 2006-10-10 | 2016-06-28 | Tessera, Inc. | Method of making a stacked microelectronic package |
| US9048234B2 (en) | 2006-10-10 | 2015-06-02 | Tessera, Inc. | Off-chip vias in stacked chips |
| US8999810B2 (en) | 2006-10-10 | 2015-04-07 | Tessera, Inc. | Method of making a stacked microelectronic package |
| US8349654B2 (en) | 2006-12-28 | 2013-01-08 | Tessera, Inc. | Method of fabricating stacked packages with bridging traces |
| US8883562B2 (en) | 2007-07-27 | 2014-11-11 | Tessera, Inc. | Reconstituted wafer stack packaging with after-applied pad extensions |
| US8461672B2 (en) | 2007-07-27 | 2013-06-11 | Tessera, Inc. | Reconstituted wafer stack packaging with after-applied pad extensions |
| US8551815B2 (en) | 2007-08-03 | 2013-10-08 | Tessera, Inc. | Stack packages using reconstituted wafers |
| US8513794B2 (en) | 2007-08-09 | 2013-08-20 | Tessera, Inc. | Stacked assembly including plurality of stacked microelectronic elements |
| US8680662B2 (en) | 2008-06-16 | 2014-03-25 | Tessera, Inc. | Wafer level edge stacking |
| JP2012520567A (ja) * | 2009-03-13 | 2012-09-06 | テッセラ，インコーポレイテッド | ボンドパッドを貫通して延在するバイアを有するスタック型マイクロ電子アセンブリ |
| US8466542B2 (en) | 2009-03-13 | 2013-06-18 | Tessera, Inc. | Stacked microelectronic assemblies having vias extending through bond pads |
| KR101073618B1 (ko) | 2010-07-23 | 2011-11-01 | 테세라, 인코포레이티드 | 미세 연마 입자의 분사를 이용해서 반도체 요소를 형성하는 방법 |
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