JPH113965A - 露出したワイヤ・リードを有する半導体デバイス - Google Patents
露出したワイヤ・リードを有する半導体デバイスInfo
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- JPH113965A JPH113965A JP10109358A JP10935898A JPH113965A JP H113965 A JPH113965 A JP H113965A JP 10109358 A JP10109358 A JP 10109358A JP 10935898 A JP10935898 A JP 10935898A JP H113965 A JPH113965 A JP H113965A
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- semiconductor device
- integrated circuit
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 ワイヤ・リードを覆わずにチップのアクセス
面を絶縁した半導体デバイスを提供する。 【解決手段】 第１絶縁材料２２の内部に配置されて先
端部が露出した導電性リード２５を有する半導体デバイ
スであって、この第１絶縁材料が、絶縁された第１およ
び第２集積回路チップ１０、１６の間に交互に配置され
た半導体デバイスが開示される。第１絶縁材料をエッチ
ングして凹部を形成し、その後第２絶縁材料３４を第１
および第２集積回路チップのアクセス面３０上ならびに
凹部の内部に配置する。次にワイヤ・リードの先端部２
５を、化学式機械式研摩またはウェット・エッチング／
現像工程のどちらかによって露出させる。
面を絶縁した半導体デバイスを提供する。 【解決手段】 第１絶縁材料２２の内部に配置されて先
端部が露出した導電性リード２５を有する半導体デバイ
スであって、この第１絶縁材料が、絶縁された第１およ
び第２集積回路チップ１０、１６の間に交互に配置され
た半導体デバイスが開示される。第１絶縁材料をエッチ
ングして凹部を形成し、その後第２絶縁材料３４を第１
および第２集積回路チップのアクセス面３０上ならびに
凹部の内部に配置する。次にワイヤ・リードの先端部２
５を、化学式機械式研摩またはウェット・エッチング／
現像工程のどちらかによって露出させる。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、半導体加工
に関する。詳細には本発明は、ダイ間相互接続構造、な
らびに配線がキューブの面上に構築できるように、通常
キューブ（ＣＵＢＥ）として知られている、積み重ねて
貼り付けた三次元の半導体デバイス用のこの構造を製造
する方法に関する。
に関する。詳細には本発明は、ダイ間相互接続構造、な
らびに配線がキューブの面上に構築できるように、通常
キューブ（ＣＵＢＥ）として知られている、積み重ねて
貼り付けた三次元の半導体デバイス用のこの構造を製造
する方法に関する。
【０００２】
【従来の技術】キューブ技術の開発に伴い、キューブ面
の配線と電気的接触状態になければならないワイヤ・リ
ードを覆わずに、チップのアクセス面またはその端面縁
部を完全に絶縁する必要が生じてきた。リードの端部を
除いてキューブ面またはアクセス面を完全に絶縁するに
は、（ａ）ワイヤ・リードを覆う絶縁コーティングを貫
通してホールまたはビア（ｖｉａｓ）を選択的にエッチ
ングするフォトリソグラフィ法と、（ｂ）積み重ねたチ
ップのアクセス面端部を選択的にエッチングし、絶縁層
を付着させ、シリコン・チップの縁部から絶縁層を剥が
さずに、リードの先端部が露出するようラッピングする
フォトリソグラフィ法を含めて、様々な方法が利用でき
る。
の配線と電気的接触状態になければならないワイヤ・リ
ードを覆わずに、チップのアクセス面またはその端面縁
部を完全に絶縁する必要が生じてきた。リードの端部を
除いてキューブ面またはアクセス面を完全に絶縁するに
は、（ａ）ワイヤ・リードを覆う絶縁コーティングを貫
通してホールまたはビア（ｖｉａｓ）を選択的にエッチ
ングするフォトリソグラフィ法と、（ｂ）積み重ねたチ
ップのアクセス面端部を選択的にエッチングし、絶縁層
を付着させ、シリコン・チップの縁部から絶縁層を剥が
さずに、リードの先端部が露出するようラッピングする
フォトリソグラフィ法を含めて、様々な方法が利用でき
る。
【０００３】１９８５年７月２日に発行され、Ｉｒｖｉ
ｎｅ Ｓｅｎｓｏｒｓ Ｃｏｒｐｏｒａｔｉｏｎに譲渡
された、カーソン（Ｃａｒｓｏｎ）他の「Ｈｉｇｈ−Ｄ
ｅｎｓｉｔｙ Ｅｌｅｃｔｒｏｎｉｃ Ｐｒｏｃｅｓｓ
ｉｎｇ Ｐａｃｋａｇｅ −Ｓｔｒｕｃｔｕｒｅ ａｎ
ｄ Ｆａｂｒｉｃａｔｉｏｎ（高密度電子処理パッケー
ジ−構造および製造方法）」という名称の米国特許第４
５２５９２１号は、各チップ上に回路を有する半導体チ
ップのスタック、および積層されたリードの端部を除い
てキューブ面を絶縁するための工程を含む、このスタッ
クの製造方法に関するものである。この方法は、キュー
ブ面でシリコン・チップをエッチングし、絶縁材料でキ
ューブ面を覆い、次いでラッピングしてワイヤ・リード
の端部を露出させる工程を含む。シリコン・チップのキ
ューブ面と、チップ間にある酸化シリコンのエッチング
は、プラズマまたは帯電ガスがフォトレジストを含まな
い基板（即ち、シリコン・チップと絶縁材料）と反応す
ることにより達成される。
ｎｅ Ｓｅｎｓｏｒｓ Ｃｏｒｐｏｒａｔｉｏｎに譲渡
された、カーソン（Ｃａｒｓｏｎ）他の「Ｈｉｇｈ−Ｄ
ｅｎｓｉｔｙ Ｅｌｅｃｔｒｏｎｉｃ Ｐｒｏｃｅｓｓ
ｉｎｇ Ｐａｃｋａｇｅ −Ｓｔｒｕｃｔｕｒｅ ａｎ
ｄ Ｆａｂｒｉｃａｔｉｏｎ（高密度電子処理パッケー
ジ−構造および製造方法）」という名称の米国特許第４
５２５９２１号は、各チップ上に回路を有する半導体チ
ップのスタック、および積層されたリードの端部を除い
てキューブ面を絶縁するための工程を含む、このスタッ
クの製造方法に関するものである。この方法は、キュー
ブ面でシリコン・チップをエッチングし、絶縁材料でキ
ューブ面を覆い、次いでラッピングしてワイヤ・リード
の端部を露出させる工程を含む。シリコン・チップのキ
ューブ面と、チップ間にある酸化シリコンのエッチング
は、プラズマまたは帯電ガスがフォトレジストを含まな
い基板（即ち、シリコン・チップと絶縁材料）と反応す
ることにより達成される。
【０００４】１９９２年４月２８日に発行され、ゼネラ
ル・エレクトリック社（Ｇｅｎｅｒａｌ Ｅｌｅｃｔｒ
ｉｃ Ｃｏｍｐａｎｙ）に譲渡されたアイヒェルベルガ
ー（Ｅｉｃｈｅｌｂｅｒｇｅｒ）他の「Ｍｅｔｈｏｄ
ｆｏｒ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｎｇ ａ Ｓｔａ
ｃｋ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ
ａｔ ａ Ｖｅｒｙ Ｈｉｇｈ Ｄｅｎｓｉｔｙ（積
層された集積回路を超高密度で相互接続させるための方
法）」という名称の米国特許第５１０７５８６号は、チ
ップの積層体のキューブ面に絶縁フィルムを塗布し、次
いでフォトリソグラフィにより絶縁層を貫通するビアを
作成し、この絶縁層の上面に相互接続パターンを形成
し、次いでこの相互接続パターンを電気めっきすること
により、チップのスタックを相互接続する方法に関す
る。
ル・エレクトリック社（Ｇｅｎｅｒａｌ Ｅｌｅｃｔｒ
ｉｃ Ｃｏｍｐａｎｙ）に譲渡されたアイヒェルベルガ
ー（Ｅｉｃｈｅｌｂｅｒｇｅｒ）他の「Ｍｅｔｈｏｄ
ｆｏｒ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｎｇ ａ Ｓｔａ
ｃｋ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ
ａｔ ａ Ｖｅｒｙ Ｈｉｇｈ Ｄｅｎｓｉｔｙ（積
層された集積回路を超高密度で相互接続させるための方
法）」という名称の米国特許第５１０７５８６号は、チ
ップの積層体のキューブ面に絶縁フィルムを塗布し、次
いでフォトリソグラフィにより絶縁層を貫通するビアを
作成し、この絶縁層の上面に相互接続パターンを形成
し、次いでこの相互接続パターンを電気めっきすること
により、チップのスタックを相互接続する方法に関す
る。
【０００５】上記に引用した各特許に記載されるよう
に、フォトリソグラフィ手段によるビアのエッチングお
よびシリコン・チップのエッチングは、キューブ面の絶
縁を可能にしながらチップの表面に沿って走るリード・
ワイヤをキューブ面で相互接続するための方法として用
いられてきた。米国特許第４２３８７５５号（チップを
検出器チップに挿入し、チップと検出器チップとの間の
絶縁材料のみがチップを取り囲む、多層集積回路）、米
国特許第４６２７７３７号（エッチング、絶縁、ラッピ
ング法によって形成した半導体チップの積層体を有する
光検出器アレイ・モジュール）、米国特許第４７７０６
４０号（絶縁コーティングを貫通するビアを選択的にエ
ッチングするフォトリソグラフィ法によって製造した、
集積回路用電気相互接続装置）、米国特許第５０１６１
３８号（絶縁材料からなる基板層上にチップを設け、次
いでそれを積層した、集積回路用高密度パッケージ）、
米国特許第５０５１８６５号（積層されたチップ構造に
おいて、その表面を研磨することによりチップ表面の導
体への表面ワイヤ接続を調製する方法）および米国特許
第５２７９９９１号（短い積層体間の平面上に熱可塑性
接着剤によって形成された、より大きな積層体を分割し
てなる集積回路チップの積層体を製造する方法、ワイヤ
・リードを除いて、キューブ面を絶縁するための特別な
方法は示されていない）を参照されたい。ここに開示し
た全ての引例を、参照により本明細書に合体する。
に、フォトリソグラフィ手段によるビアのエッチングお
よびシリコン・チップのエッチングは、キューブ面の絶
縁を可能にしながらチップの表面に沿って走るリード・
ワイヤをキューブ面で相互接続するための方法として用
いられてきた。米国特許第４２３８７５５号（チップを
検出器チップに挿入し、チップと検出器チップとの間の
絶縁材料のみがチップを取り囲む、多層集積回路）、米
国特許第４６２７７３７号（エッチング、絶縁、ラッピ
ング法によって形成した半導体チップの積層体を有する
光検出器アレイ・モジュール）、米国特許第４７７０６
４０号（絶縁コーティングを貫通するビアを選択的にエ
ッチングするフォトリソグラフィ法によって製造した、
集積回路用電気相互接続装置）、米国特許第５０１６１
３８号（絶縁材料からなる基板層上にチップを設け、次
いでそれを積層した、集積回路用高密度パッケージ）、
米国特許第５０５１８６５号（積層されたチップ構造に
おいて、その表面を研磨することによりチップ表面の導
体への表面ワイヤ接続を調製する方法）および米国特許
第５２７９９９１号（短い積層体間の平面上に熱可塑性
接着剤によって形成された、より大きな積層体を分割し
てなる集積回路チップの積層体を製造する方法、ワイヤ
・リードを除いて、キューブ面を絶縁するための特別な
方法は示されていない）を参照されたい。ここに開示し
た全ての引例を、参照により本明細書に合体する。
【０００６】上述の引例は、絶縁コーティングを貫通す
るフォトリソグラフィによってビアを画定しエッチング
することや、これに付随して処理時間、単位時間、工具
コストおよびキューブ組立てコストが増加することに関
する問題に十分に対処してはいない。そのうえ、現在の
フォトリソグラフィ方法は、不連続なリード先端部／ポ
リイミド構造を金属被覆が覆うという問題が生じること
もある。
るフォトリソグラフィによってビアを画定しエッチング
することや、これに付随して処理時間、単位時間、工具
コストおよびキューブ組立てコストが増加することに関
する問題に十分に対処してはいない。そのうえ、現在の
フォトリソグラフィ方法は、不連続なリード先端部／ポ
リイミド構造を金属被覆が覆うという問題が生じること
もある。
【０００７】
【発明が解決しようとする課題】従って本発明は、フォ
トリソグラフィによって絶縁コーティングを貫通するビ
アを画定およびエッチングせずに、また積層したチップ
のアクセス面縁部をエッチングせず、したがってチップ
自体を劣化させずに、キューブの面上に電気的接触を実
現することを目的とする。
トリソグラフィによって絶縁コーティングを貫通するビ
アを画定およびエッチングせずに、また積層したチップ
のアクセス面縁部をエッチングせず、したがってチップ
自体を劣化させずに、キューブの面上に電気的接触を実
現することを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、第１絶
縁材料内に配置された導電性リードを有する半導体デバ
イスが開示される。この第１絶縁材料は、第１集積回路
チップと第２集積回路チップの間に配置される。この第
１絶縁材料は、エッチングされて凹部を形成する。絶縁
層は、チップのアクセス面上でかつ凹部内に配置される
が、ワイヤ・リードの端部上には配置されない。また、
チップを実質的にエッチングせずに絶縁材料を選択的に
エッチングすることにより半導体デバイスを製造する方
法も開示される。
縁材料内に配置された導電性リードを有する半導体デバ
イスが開示される。この第１絶縁材料は、第１集積回路
チップと第２集積回路チップの間に配置される。この第
１絶縁材料は、エッチングされて凹部を形成する。絶縁
層は、チップのアクセス面上でかつ凹部内に配置される
が、ワイヤ・リードの端部上には配置されない。また、
チップを実質的にエッチングせずに絶縁材料を選択的に
エッチングすることにより半導体デバイスを製造する方
法も開示される。
【０００９】
【発明の実施の形態】図１（Ａ）ないし図１（Ｄ）、図
２（Ａ）ないし図２（Ｄ）、および図３（Ａ）ないし図
３（Ｂ）を参照すると、全体的に符号８で示した半導体
デバイスが段階を順に追って示してあり、工程の各段階
における半導体デバイス８の部分横断面図が示されてい
る。完成した半導体デバイス８は、少なくとも１つの反
復単位を含んでおり、その基本単位について以下にさら
に詳細に述べる。
２（Ａ）ないし図２（Ｄ）、および図３（Ａ）ないし図
３（Ｂ）を参照すると、全体的に符号８で示した半導体
デバイスが段階を順に追って示してあり、工程の各段階
における半導体デバイス８の部分横断面図が示されてい
る。完成した半導体デバイス８は、少なくとも１つの反
復単位を含んでおり、その基本単位について以下にさら
に詳細に述べる。
【００１０】図１（Ａ）に示すように、第１チップ面１
２と第１キューブ面１４を有する第１集積回路チップ１
０が設けられている。図では、第２集積回路チップ１６
は、第２チップ面１８と第２キューブ面２０を有する。
第１絶縁材料２２は露出端部２３を有し、第１チップ面
１２と第２チップ面１８の間に配置される。ワイヤ・リ
ード２４はコンタクト端部２５と側部２６を有し、側部
２６が第１チップ面１２または第２チップ面１８のどち
らかと接触するよう、または接触しないように第１絶縁
材料２２内に配置される。第１集積回路チップ１０のキ
ューブ面１４と第２集積回路チップ１６のキューブ面２
０、ワイヤ・リード２４のコンタクト端部２５、および
第１絶縁材料２２の露出端部２３が、アクセス面３０を
画定し、この面は工程の開始時には研摩表面である。
２と第１キューブ面１４を有する第１集積回路チップ１
０が設けられている。図では、第２集積回路チップ１６
は、第２チップ面１８と第２キューブ面２０を有する。
第１絶縁材料２２は露出端部２３を有し、第１チップ面
１２と第２チップ面１８の間に配置される。ワイヤ・リ
ード２４はコンタクト端部２５と側部２６を有し、側部
２６が第１チップ面１２または第２チップ面１８のどち
らかと接触するよう、または接触しないように第１絶縁
材料２２内に配置される。第１集積回路チップ１０のキ
ューブ面１４と第２集積回路チップ１６のキューブ面２
０、ワイヤ・リード２４のコンタクト端部２５、および
第１絶縁材料２２の露出端部２３が、アクセス面３０を
画定し、この面は工程の開始時には研摩表面である。
【００１１】Ｏ2プラズマ・アッシングがアクセス面３
０上で行われ、第１絶縁材料２２の露出端部２３に凹部
３２が形成される。Ｏ2プラズマ・アッシングでは有機
絶縁材料２２と選択的に反応し、主として第１絶縁材料
２２内に凹部３２を形成する。この段階によって、シリ
コン・チップ自体をエッチングする必要がなくなり、従
ってシリコン・チップの劣化が回避される。あるいは、
フォトリソグラフィによってビアをエッチングする全段
階が不要となり、しかも目に見える厚さの間隙層なしに
チップを積み重ねることが可能である。
０上で行われ、第１絶縁材料２２の露出端部２３に凹部
３２が形成される。Ｏ2プラズマ・アッシングでは有機
絶縁材料２２と選択的に反応し、主として第１絶縁材料
２２内に凹部３２を形成する。この段階によって、シリ
コン・チップ自体をエッチングする必要がなくなり、従
ってシリコン・チップの劣化が回避される。あるいは、
フォトリソグラフィによってビアをエッチングする全段
階が不要となり、しかも目に見える厚さの間隙層なしに
チップを積み重ねることが可能である。
【００１２】次いでアクセス面３０の全体を、低温、即
ち約３５０℃以下の共形材料を用いて化学的気相付着法
により、第２絶縁材料３４、好ましくはＳｉＯ2または
オルトケイ酸テトラエチル（「ＴＥＯＳ」）の１〜２μ
ｍの層でコーティングする。第２絶縁材料３４は一般
に、図１（Ｃ）に示すように本質的に共形に付着され、
従って、第１集積回路チップ１０のキューブ面１４なら
びに第２集積回路チップ１６のキューブ面２０上の第２
絶縁材料３４の厚さとほぼ等しい厚さの、第２絶縁材料
３４がワイヤ・リード２４のコンタクト端部２５上に残
る。付着温度は、現在の工程で記録されている最高のキ
ューブ工程温度に相当する３５０℃を超えないことが好
ましい。
ち約３５０℃以下の共形材料を用いて化学的気相付着法
により、第２絶縁材料３４、好ましくはＳｉＯ2または
オルトケイ酸テトラエチル（「ＴＥＯＳ」）の１〜２μ
ｍの層でコーティングする。第２絶縁材料３４は一般
に、図１（Ｃ）に示すように本質的に共形に付着され、
従って、第１集積回路チップ１０のキューブ面１４なら
びに第２集積回路チップ１６のキューブ面２０上の第２
絶縁材料３４の厚さとほぼ等しい厚さの、第２絶縁材料
３４がワイヤ・リード２４のコンタクト端部２５上に残
る。付着温度は、現在の工程で記録されている最高のキ
ューブ工程温度に相当する３５０℃を超えないことが好
ましい。
【００１３】第２絶縁材料３４を付着した後、指定され
たＳｉＯ2スラリおよび軟質パッドを用いて標準的な制
御可能な方法で、キューブを短時間化学機械式研摩にか
ける（「ＣＭＰ」）。ＣＭＰの操作は、ワイヤ・リード
２４のコンタクト端部２５上から第２絶縁材料３４が除
去されたとき、かつ第１集積回路チップ１０のキューブ
面１４と第２集積回路チップ１６のキューブ面２０が露
出する前に終了するように最適化し制御する。この工程
で、図１（Ｄ）に示すように、ワイヤ・リード２４のコ
ンタクト端部２５が周囲の基板と同一平面になり、これ
により金属被覆に関する問題が生じる可能性が少なくな
る。
たＳｉＯ2スラリおよび軟質パッドを用いて標準的な制
御可能な方法で、キューブを短時間化学機械式研摩にか
ける（「ＣＭＰ」）。ＣＭＰの操作は、ワイヤ・リード
２４のコンタクト端部２５上から第２絶縁材料３４が除
去されたとき、かつ第１集積回路チップ１０のキューブ
面１４と第２集積回路チップ１６のキューブ面２０が露
出する前に終了するように最適化し制御する。この工程
で、図１（Ｄ）に示すように、ワイヤ・リード２４のコ
ンタクト端部２５が周囲の基板と同一平面になり、これ
により金属被覆に関する問題が生じる可能性が少なくな
る。
【００１４】本発明の半導体デバイス８を製造するため
の代替工程を、図２（Ａ）ないし図２（Ｄ）に段階を順
に追って示す。図２（Ａ）に示すように、第１チップ面
１２と第１キューブ面１４を有する第１集積回路チップ
１０と、第２チップ面１８と第２キューブ面２０を有す
る第２集積回路チップ１６が設けられる。第１絶縁材料
２２は露出端部２３を有し、これは第１チップ面１２と
第２チップ面１８の間に配置される。ワイヤ・リード２
４はコンタクト端部２５と側部２６を有し、側部２６が
第１チップ面１２または第２チップ面１８のどちらかと
接触するよう、または接触しないように第１絶縁材料２
２内に配置される。第１集積回路チップ１０のキューブ
面１４および第２集積回路チップ１６のキューブ面２
０、ワイヤ・リード２４のコンタクト端部２５と第１絶
縁材料２２の露出端部２３は、アクセス面３０を画定
し、この面は、本発明の第１の実施の形態と同様に、工
程の開始時には研摩表面である。
の代替工程を、図２（Ａ）ないし図２（Ｄ）に段階を順
に追って示す。図２（Ａ）に示すように、第１チップ面
１２と第１キューブ面１４を有する第１集積回路チップ
１０と、第２チップ面１８と第２キューブ面２０を有す
る第２集積回路チップ１６が設けられる。第１絶縁材料
２２は露出端部２３を有し、これは第１チップ面１２と
第２チップ面１８の間に配置される。ワイヤ・リード２
４はコンタクト端部２５と側部２６を有し、側部２６が
第１チップ面１２または第２チップ面１８のどちらかと
接触するよう、または接触しないように第１絶縁材料２
２内に配置される。第１集積回路チップ１０のキューブ
面１４および第２集積回路チップ１６のキューブ面２
０、ワイヤ・リード２４のコンタクト端部２５と第１絶
縁材料２２の露出端部２３は、アクセス面３０を画定
し、この面は、本発明の第１の実施の形態と同様に、工
程の開始時には研摩表面である。
【００１５】図２（Ｂ）は、第１絶縁材料２２がエッチ
ングによって除去された後の半導体デバイス８の部分横
断面図である。エッチングは上記と同様の方法で、第１
絶縁材料２２のアクセス面３０の上で実施される。上記
と同様に、Ｏ2アッシングを実施して凹部３２を形成
し、その深さは図１（Ｂ）に示した凹部３２と同様に数
ミクロンである。
ングによって除去された後の半導体デバイス８の部分横
断面図である。エッチングは上記と同様の方法で、第１
絶縁材料２２のアクセス面３０の上で実施される。上記
と同様に、Ｏ2アッシングを実施して凹部３２を形成
し、その深さは図１（Ｂ）に示した凹部３２と同様に数
ミクロンである。
【００１６】次いでアクセス面３０の全体を第２絶縁材
料３４の１〜２μｍの層でコーティングする。第２絶縁
材料３４の層は、当技術分野で公知のスピン塗布技術に
よって塗布する。この実施の形態における第２絶縁材料
３４は、コーティングを実施することができるように、
ポリイミドまたは他の何らかの半平坦化材料である。図
２（Ｃ）に示すように、キューブ面１４および２０と第
１絶縁材料２２上におけるコーティングの厚さは、ワイ
ヤ・リード２４のコンタクト端部２５上における厚さよ
りも厚く形成され、独立した構造上で実施される公知の
平坦化操作と一致するものとなる。
料３４の１〜２μｍの層でコーティングする。第２絶縁
材料３４の層は、当技術分野で公知のスピン塗布技術に
よって塗布する。この実施の形態における第２絶縁材料
３４は、コーティングを実施することができるように、
ポリイミドまたは他の何らかの半平坦化材料である。図
２（Ｃ）に示すように、キューブ面１４および２０と第
１絶縁材料２２上におけるコーティングの厚さは、ワイ
ヤ・リード２４のコンタクト端部２５上における厚さよ
りも厚く形成され、独立した構造上で実施される公知の
平坦化操作と一致するものとなる。
【００１７】この工程に引き続き、第２絶縁材料３４が
ポリイミである場合はポリイミドをホットプレートまた
はオーブンで１５０〜１６０℃になるまでベーキング
し、これにより、例えば５％テトラメチルアンモニウム
ヒドロキシド（「ＴＭＡＨ」）などの塩基性現像液によ
る湿式現像速度が制御される。現像液は、ポリイミド・
フィルムを制御可能に剥離するために用いられる。この
ため、第１集積回路チップ１０のキューブ面１４や第２
集積回路チップ１６のキューブ面２０が露出するよりも
先に、まずワイヤ・リード２４のコンタクト端部２５が
露出して、図２（Ｄ）に示すような構造を形成する。こ
の方法を最適な状態で実施する上での重要な変数は、ポ
リイミドを使用したフィルムの厚さ、凹部の深さ、ベー
キング温度／時間と現像液の種類、濃度および浸漬時間
である。
ポリイミである場合はポリイミドをホットプレートまた
はオーブンで１５０〜１６０℃になるまでベーキング
し、これにより、例えば５％テトラメチルアンモニウム
ヒドロキシド（「ＴＭＡＨ」）などの塩基性現像液によ
る湿式現像速度が制御される。現像液は、ポリイミド・
フィルムを制御可能に剥離するために用いられる。この
ため、第１集積回路チップ１０のキューブ面１４や第２
集積回路チップ１６のキューブ面２０が露出するよりも
先に、まずワイヤ・リード２４のコンタクト端部２５が
露出して、図２（Ｄ）に示すような構造を形成する。こ
の方法を最適な状態で実施する上での重要な変数は、ポ
リイミドを使用したフィルムの厚さ、凹部の深さ、ベー
キング温度／時間と現像液の種類、濃度および浸漬時間
である。
【００１８】上記方法における変数はときに変化し、ワ
イヤ・リード２４が周囲の第２絶縁材料３４の表面より
も突出するように延び、このため図３（Ａ）に示すよう
に側部２６が露出した状態になる。この問題を解決する
ため、図３（Ｂ）に示すように第３絶縁材料３６を回転
塗布により形成する。第３絶縁材料３６は、第２絶縁材
料３４と同様の材料であることが好ましく、特にポリイ
ミドであることが好ましい。この第３絶縁材料３６から
なる層は、ワイヤ・リード２４のコンタクト端部２５を
被覆することのないように十分薄いフィルムに形成され
たものか、あるいは可能ならば、新しく用いる材料３６
が、ワイヤ・リード２４のコンタクト端部２５を十分に
再度露出させることができるよう、選択的かつ制御可能
にアッシングされるものとする。
イヤ・リード２４が周囲の第２絶縁材料３４の表面より
も突出するように延び、このため図３（Ａ）に示すよう
に側部２６が露出した状態になる。この問題を解決する
ため、図３（Ｂ）に示すように第３絶縁材料３６を回転
塗布により形成する。第３絶縁材料３６は、第２絶縁材
料３４と同様の材料であることが好ましく、特にポリイ
ミドであることが好ましい。この第３絶縁材料３６から
なる層は、ワイヤ・リード２４のコンタクト端部２５を
被覆することのないように十分薄いフィルムに形成され
たものか、あるいは可能ならば、新しく用いる材料３６
が、ワイヤ・リード２４のコンタクト端部２５を十分に
再度露出させることができるよう、選択的かつ制御可能
にアッシングされるものとする。
【００１９】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２０】（１）少なくとも１つの反復単位を含む半
導体デバイスであって、前記反復単位が、第１集積回路
チップと第２集積回路チップの間に配置され、エッチン
グされて凹部を形成している第１絶縁材料の内部に配置
されたワイヤ・リードと、前記集積回路チップ上および
前記凹部の内部に配置され、前記第１および第２集積回
路チップを絶縁しかつ前記リード・ワイヤのコンタクト
端部を接続のため露出させながら、前記リード・ワイヤ
の側部を支持しかつ絶縁する、第２絶縁材料層とを備え
る半導体デバイス。 （２）前記第１絶縁材料が有機絶縁材料である、上記
（１）に記載の半導体デバイス。 （３）前記第２絶縁材料が共形絶縁材料である、上記
（１）に記載の半導体デバイス。 （４）前記第２絶縁材料が低温絶縁材料である、上記
（１）に記載の半導体デバイス。 （５）前記第２絶縁材料が半平坦化材料である、上記
（１）に記載の半導体デバイス。 （６）前記第１絶縁材料がポリイミドである、上記
（１）に記載の半導体デバイス。 （７）前記第２絶縁材料がポリイミドである、上記
（１）に記載の半導体デバイス。 （８）前記第２絶縁材料が、二酸化ケイ素およびテトラ
エチルオルトシリコーンから成る群から選択される、上
記（１）に記載の半導体デバイス。 （９）前記半導体デバイスがさらに、前記第２絶縁材料
上に配置された第３絶縁材料を含む、上記（１）に記載
の半導体デバイス。 （１０）前記第２絶縁材料が化学的気相付着法により付
着される、上記（１）に記載の半導体デバイス。 （１１）前記凹部がＯ2プラズマ・アッシングにより形
成される、上記（１）に記載の半導体デバイス。 （１２）前記第２絶縁材料が約１〜２μｍの厚さであ
る、上記（１）に記載の半導体デバイス。
導体デバイスであって、前記反復単位が、第１集積回路
チップと第２集積回路チップの間に配置され、エッチン
グされて凹部を形成している第１絶縁材料の内部に配置
されたワイヤ・リードと、前記集積回路チップ上および
前記凹部の内部に配置され、前記第１および第２集積回
路チップを絶縁しかつ前記リード・ワイヤのコンタクト
端部を接続のため露出させながら、前記リード・ワイヤ
の側部を支持しかつ絶縁する、第２絶縁材料層とを備え
る半導体デバイス。 （２）前記第１絶縁材料が有機絶縁材料である、上記
（１）に記載の半導体デバイス。 （３）前記第２絶縁材料が共形絶縁材料である、上記
（１）に記載の半導体デバイス。 （４）前記第２絶縁材料が低温絶縁材料である、上記
（１）に記載の半導体デバイス。 （５）前記第２絶縁材料が半平坦化材料である、上記
（１）に記載の半導体デバイス。 （６）前記第１絶縁材料がポリイミドである、上記
（１）に記載の半導体デバイス。 （７）前記第２絶縁材料がポリイミドである、上記
（１）に記載の半導体デバイス。 （８）前記第２絶縁材料が、二酸化ケイ素およびテトラ
エチルオルトシリコーンから成る群から選択される、上
記（１）に記載の半導体デバイス。 （９）前記半導体デバイスがさらに、前記第２絶縁材料
上に配置された第３絶縁材料を含む、上記（１）に記載
の半導体デバイス。 （１０）前記第２絶縁材料が化学的気相付着法により付
着される、上記（１）に記載の半導体デバイス。 （１１）前記凹部がＯ2プラズマ・アッシングにより形
成される、上記（１）に記載の半導体デバイス。 （１２）前記第２絶縁材料が約１〜２μｍの厚さであ
る、上記（１）に記載の半導体デバイス。
【図面の簡単な説明】
【図１】（Ａ）は、加工前の本発明の半導体デバイスの
部分横断面図である。（Ｂ）は、Ｏ2プラズマ・アッシ
ングを実施した後の、本発明の半導体デバイスの部分横
断面図である。（Ｃ）は、絶縁材料を共形付着した後
の、本発明の半導体デバイスの部分横断面図である。
（Ｄ）は、化学式機械式研摩後の本発明の半導体デバイ
スの部分横断面図である。
部分横断面図である。（Ｂ）は、Ｏ2プラズマ・アッシ
ングを実施した後の、本発明の半導体デバイスの部分横
断面図である。（Ｃ）は、絶縁材料を共形付着した後
の、本発明の半導体デバイスの部分横断面図である。
（Ｄ）は、化学式機械式研摩後の本発明の半導体デバイ
スの部分横断面図である。
【図２】（Ａ）は、加工前の本発明の半導体デバイスの
部分横断面図である。（Ｂ）は、Ｏ2プラズマ・アッシ
ングを実施した後の、本発明の半導体デバイスの部分横
断面図である。（Ｃ）は、半平坦化可能な絶縁材料を付
着した後の、本発明の半導体デバイスの部分横断面図で
ある。（Ｄ）は、ウェット・エッチング／現像工程後の
本発明の半導体デバイスの部分横断面図である。
部分横断面図である。（Ｂ）は、Ｏ2プラズマ・アッシ
ングを実施した後の、本発明の半導体デバイスの部分横
断面図である。（Ｃ）は、半平坦化可能な絶縁材料を付
着した後の、本発明の半導体デバイスの部分横断面図で
ある。（Ｄ）は、ウェット・エッチング／現像工程後の
本発明の半導体デバイスの部分横断面図である。
【図３】（Ａ）は、リード先端部と第２絶縁材料との間
の間隙を示す、ウェット・エッチング／現像工程後の本
発明の半導体デバイスの部分横断面図である。（Ｂ）
は、第２の絶縁材料の第２層を付着した後の、本発明の
半導体デバイスの部分横断面図である。
の間隙を示す、ウェット・エッチング／現像工程後の本
発明の半導体デバイスの部分横断面図である。（Ｂ）
は、第２の絶縁材料の第２層を付着した後の、本発明の
半導体デバイスの部分横断面図である。
８ 半導体デバイス １０ 第１集積回路チップ １２ 第１チップ面 １４ 第１キューブ面 １６ 第２集積回路チップ １８ 第２チップ面 ２０ 第２キューブ面 ２２ 第１絶縁材料 ２３ 露出端部 ２４ ワイヤ・リード ２５ コンタクト端部 ２６ 側部 ３０ アクセス面 ３２ 凹部 ３４ 第２絶縁材料 ３６ 第３絶縁材料
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トマス・ジー・フェレンス アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション サシャ・レーン 38 ナンバー・シー６ (72)発明者 スティーブン・ジェイ・ホームズ アメリカ合衆国05468 バーモント州ミル トン 私書箱897
Claims (12)
- 【請求項１】少なくとも１つの反復単位を含む半導体デ
バイスであって、前記反復単位が、 第１集積回路チップと第２集積回路チップの間に配置さ
れ、エッチングされて凹部を形成している第１絶縁材料
の内部に配置されたワイヤ・リードと、 前記集積回路チップ上および前記凹部の内部に配置さ
れ、前記第１および第２集積回路チップを絶縁しかつ前
記リード・ワイヤのコンタクト端部を接続のため露出さ
せながら、前記リード・ワイヤの側部を支持しかつ絶縁
する、第２絶縁材料層とを備える半導体デバイス。 - 【請求項２】前記第１絶縁材料が有機絶縁材料である、
請求項１に記載の半導体デバイス。 - 【請求項３】前記第２絶縁材料が共形絶縁材料である、
請求項１に記載の半導体デバイス。 - 【請求項４】前記第２絶縁材料が低温絶縁材料である、
請求項１に記載の半導体デバイス。 - 【請求項５】前記第２絶縁材料が半平坦化材料である、
請求項１に記載の半導体デバイス。 - 【請求項６】前記第１絶縁材料がポリイミドである、請
求項１に記載の半導体デバイス。 - 【請求項７】前記第２絶縁材料がポリイミドである、請
求項１に記載の半導体デバイス。 - 【請求項８】前記第２絶縁材料が、二酸化ケイ素および
テトラエチルオルトシリコーンから成る群から選択され
る、請求項１に記載の半導体デバイス。 - 【請求項９】前記半導体デバイスがさらに、前記第２絶
縁材料上に配置された第３絶縁材料を含む、請求項１に
記載の半導体デバイス。 - 【請求項１０】前記第２絶縁材料が化学的気相付着法に
より付着される、請求項１に記載の半導体デバイス。 - 【請求項１１】前記凹部がＯ2プラズマ・アッシングに
より形成される、請求項１に記載の半導体デバイス。 - 【請求項１２】前記第２絶縁材料が約１〜２μｍの厚さ
である、請求項１に記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/849459 | 1997-05-08 | ||
| US08/848,459 US5793103A (en) | 1997-05-08 | 1997-05-08 | Insulated cube with exposed wire lead |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113965A true JPH113965A (ja) | 1999-01-06 |
Family
ID=25303332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10109358A Pending JPH113965A (ja) | 1997-05-08 | 1998-04-20 | 露出したワイヤ・リードを有する半導体デバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5793103A (ja) |
| JP (1) | JPH113965A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7371676B2 (en) | 2005-04-08 | 2008-05-13 | Micron Technology, Inc. | Method for fabricating semiconductor components with through wire interconnects |
| US7393770B2 (en) | 2005-05-19 | 2008-07-01 | Micron Technology, Inc. | Backside method for fabricating semiconductor components with conductive interconnects |
| US7307348B2 (en) | 2005-12-07 | 2007-12-11 | Micron Technology, Inc. | Semiconductor components having through wire interconnects (TWI) |
| US7659612B2 (en) | 2006-04-24 | 2010-02-09 | Micron Technology, Inc. | Semiconductor components having encapsulated through wire interconnects (TWI) |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4283755A (en) * | 1980-02-05 | 1981-08-11 | The United States Of America As Represented By The Secretary Of The Air Force | Modulator multilayer detector |
| US4525921A (en) * | 1981-07-13 | 1985-07-02 | Irvine Sensors Corporation | High-density electronic processing package-structure and fabrication |
| US4770640A (en) * | 1983-06-24 | 1988-09-13 | Walter Howard F | Electrical interconnection device for integrated circuits |
| US4672737A (en) * | 1984-01-23 | 1987-06-16 | Irvine Sensors Corporation | Detector array module fabrication process |
| JPS61288455A (ja) * | 1985-06-17 | 1986-12-18 | Fujitsu Ltd | 多層半導体装置の製造方法 |
| US5016138A (en) * | 1987-10-27 | 1991-05-14 | Woodman John K | Three dimensional integrated circuit package |
| US5107586A (en) * | 1988-09-27 | 1992-04-28 | General Electric Company | Method for interconnecting a stack of integrated circuits at a very high density |
| US5202754A (en) * | 1991-09-13 | 1993-04-13 | International Business Machines Corporation | Three-dimensional multichip packages and methods of fabrication |
| US5279991A (en) * | 1992-05-15 | 1994-01-18 | Irvine Sensors Corporation | Method for fabricating stacks of IC chips by segmenting a larger stack |
| US5561622A (en) * | 1993-09-13 | 1996-10-01 | International Business Machines Corporation | Integrated memory cube structure |
| US5596226A (en) * | 1994-09-06 | 1997-01-21 | International Business Machines Corporation | Semiconductor chip having a chip metal layer and a transfer metal and corresponding electronic module |
| US5466634A (en) * | 1994-12-20 | 1995-11-14 | International Business Machines Corporation | Electronic modules with interconnected surface metallization layers and fabrication methods therefore |
| US5657537A (en) * | 1995-05-30 | 1997-08-19 | General Electric Company | Method for fabricating a stack of two dimensional circuit modules |
| US5609772A (en) * | 1995-06-05 | 1997-03-11 | International Business Machines Corporation | Cube maskless lead open process using chemical mechanical polish/lead-tip expose process |
-
1997
- 1997-05-08 US US08/848,459 patent/US5793103A/en not_active Expired - Fee Related
-
1998
- 1998-04-20 JP JP10109358A patent/JPH113965A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5793103A (en) | 1998-08-11 |
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