JP3229208B2 - 集積回路チップのエッジを正確に画定する方法 - Google Patents
集積回路チップのエッジを正確に画定する方法Info
- Publication number
- JP3229208B2 JP3229208B2 JP17785096A JP17785096A JP3229208B2 JP 3229208 B2 JP3229208 B2 JP 3229208B2 JP 17785096 A JP17785096 A JP 17785096A JP 17785096 A JP17785096 A JP 17785096A JP 3229208 B2 JP3229208 B2 JP 3229208B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wafer
- trench
- edge
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06551—Conductive connections on the side of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/028—Dicing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/977—Thinning or removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Dicing (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【0001】
【発明の属する技術分野】本発明は一般に、集積回路
(「IC」)チップの製造に関する。さらに詳細には、
本発明は、ウエハ・レベルの製造時にICチップのエッ
ジを正確に画定する方法、および後工程でそのようなI
Cチップをマルチチップ電子モジュール内で使用するこ
とに関する。
(「IC」)チップの製造に関する。さらに詳細には、
本発明は、ウエハ・レベルの製造時にICチップのエッ
ジを正確に画定する方法、および後工程でそのようなI
Cチップをマルチチップ電子モジュール内で使用するこ
とに関する。
【0002】
【従来の技術】集積回路技術の開発以来、コンピュータ
およびコンピュータ記憶素子は、複数の集積回路を含む
半導体材料のウエハから作製されるようになった。ウエ
ハを作製した後、回路は一般に、ウエハを小さいチップ
にダイシングすることによって互いに分離される。その
後、個々のチップは、各種のキャリヤにボンディングさ
れ、ワイヤによって相互接続された後、パッケージング
される。そのようなチップの「2次元」パッケージで
は、所与のスペース内に製造できる回路の個数を最適化
することができず、また、信号がチップ間を伝搬する際
に、望ましくない信号遅延、キャパシタンス、およびイ
ンダクタンスがもたらされる。
およびコンピュータ記憶素子は、複数の集積回路を含む
半導体材料のウエハから作製されるようになった。ウエ
ハを作製した後、回路は一般に、ウエハを小さいチップ
にダイシングすることによって互いに分離される。その
後、個々のチップは、各種のキャリヤにボンディングさ
れ、ワイヤによって相互接続された後、パッケージング
される。そのようなチップの「2次元」パッケージで
は、所与のスペース内に製造できる回路の個数を最適化
することができず、また、信号がチップ間を伝搬する際
に、望ましくない信号遅延、キャパシタンス、およびイ
ンダクタンスがもたらされる。
【0003】最近、重要なパッケージング方法としてチ
ップの3次元アレイが出現した。代表的なマルチチップ
電子モジュールは、モノリシック構造として互いに接着
固定された多数のICチップから構成される。金属被覆
パターンは、ICチップを相互接続するため、およびI
Cチップをモジュールの外部の回路に電気的に接続する
ために、モジュールの1つ(または複数の)側面上に直
接設けられることが多い。金属被覆パターンは、個別の
接点とバス付き接点の両方を含むことができる。本明細
書では、ICチップのスタックを含むマルチチップ・モ
ジュールを「スタック」と呼ぶ。
ップの3次元アレイが出現した。代表的なマルチチップ
電子モジュールは、モノリシック構造として互いに接着
固定された多数のICチップから構成される。金属被覆
パターンは、ICチップを相互接続するため、およびI
Cチップをモジュールの外部の回路に電気的に接続する
ために、モジュールの1つ(または複数の)側面上に直
接設けられることが多い。金属被覆パターンは、個別の
接点とバス付き接点の両方を含むことができる。本明細
書では、ICチップのスタックを含むマルチチップ・モ
ジュールを「スタック」と呼ぶ。
【0004】
【発明が解決しようとする課題】現行のスタック製造プ
ロセスには、全体的なスタック製造の収率および効率に
悪影響を及ぼす問題がある。その結果、スタックの製造
コストは高いままであり、利潤差額は低いままである。
これらの問題のうちのいくつかは次のようなものであ
る。(1)ウエハ・ダイシングの際のエッジ・チッピン
グのために、ICチップがスタック内で使用できなくな
る。(2)側面チャネル・ビアの製造が困難である。
(3)側面ポリイミドのエッジ・ビードの厚さ。(4)
可変T接続部の質。これらの問題それぞれについて以下
に詳細に考察する。
ロセスには、全体的なスタック製造の収率および効率に
悪影響を及ぼす問題がある。その結果、スタックの製造
コストは高いままであり、利潤差額は低いままである。
これらの問題のうちのいくつかは次のようなものであ
る。(1)ウエハ・ダイシングの際のエッジ・チッピン
グのために、ICチップがスタック内で使用できなくな
る。(2)側面チャネル・ビアの製造が困難である。
(3)側面ポリイミドのエッジ・ビードの厚さ。(4)
可変T接続部の質。これらの問題それぞれについて以下
に詳細に考察する。
【0005】エッジ・チッピング(Chipping) スタック内で使用されるICチップでは、エッジがきわ
めて均一であることが重要である。ICチップを成層し
てスタックにする場合、ICチップのエッジは、チップ
の相互接続に必要な薄膜金属をその上に付着させるスタ
ックの側面を画定する。欠陥を制御するために、この薄
膜加工は欠陥のないスタック側面を必要とする。したが
って、チップ・エッジの欠陥は、スタック側面薄膜構造
を製造できる能力に直接影響を及ぼす。
めて均一であることが重要である。ICチップを成層し
てスタックにする場合、ICチップのエッジは、チップ
の相互接続に必要な薄膜金属をその上に付着させるスタ
ックの側面を画定する。欠陥を制御するために、この薄
膜加工は欠陥のないスタック側面を必要とする。したが
って、チップ・エッジの欠陥は、スタック側面薄膜構造
を製造できる能力に直接影響を及ぼす。
【0006】ICチップ・エッジのチッピングは、厚い
ポリイミド層とシリコン基板を通る従来の機械ウエハ・
ダイシング(すなわち、ソーイングやレーザ切断)によ
って生じる。従来の1つの解決法として、ICチップ・
エッジの欠陥が最小となるように、ウエハ・ダイシング
・プロセスを代表的なダイシング速度の1/10で動作
させた。この方法では、ICチップ・エッジのチッピン
グが依然として起こるので、最低限の成功であった。さ
らに、使用したダイシング速度が極めて遅いことの他
に、後工程のダイシング・チップ・エッジ検査プロセス
に費用と時間がかかる。この従来のダイシング・プロセ
スの純収率は予見できず、例えば、30%〜90%の範
囲である。
ポリイミド層とシリコン基板を通る従来の機械ウエハ・
ダイシング(すなわち、ソーイングやレーザ切断)によ
って生じる。従来の1つの解決法として、ICチップ・
エッジの欠陥が最小となるように、ウエハ・ダイシング
・プロセスを代表的なダイシング速度の1/10で動作
させた。この方法では、ICチップ・エッジのチッピン
グが依然として起こるので、最低限の成功であった。さ
らに、使用したダイシング速度が極めて遅いことの他
に、後工程のダイシング・チップ・エッジ検査プロセス
に費用と時間がかかる。この従来のダイシング・プロセ
スの純収率は予見できず、例えば、30%〜90%の範
囲である。
【0007】チャネル・ビア(Via)の製造 T接続部は、スタック内の各ICチップとスタック側面
上の配線との間の電気的インタフェースを行うのに使用
される。さらに詳細には、T接続部は、ICチップの表
面上の電気接点から延びるトランスファ金属リードを、
スタックの側面に対応するICチップのエッジに接合す
る。スタックの側面上にT接続部を形成する現行のプロ
セスでは、側面上に配置されたポリイミド不動態化層を
通るチャネル・ビアをウェット・エッチングする。この
ビアは、ICチップのエッジへ延びるトランスファ金属
リードに数ミクロン以内で正確に整合され、したがって
スタックの側面に設ける必要がある。
上の配線との間の電気的インタフェースを行うのに使用
される。さらに詳細には、T接続部は、ICチップの表
面上の電気接点から延びるトランスファ金属リードを、
スタックの側面に対応するICチップのエッジに接合す
る。スタックの側面上にT接続部を形成する現行のプロ
セスでは、側面上に配置されたポリイミド不動態化層を
通るチャネル・ビアをウェット・エッチングする。この
ビアは、ICチップのエッジへ延びるトランスファ金属
リードに数ミクロン以内で正確に整合され、したがって
スタックの側面に設ける必要がある。
【0008】従来のダイシング・プロセスに起因する不
規則なICチップ・サイズのために、スタック内のIC
チップを整合する場合、スタック内の各チップごとにビ
ア・エッジを個別に(すなわち、ステップ・アンド・リ
ピート方式で)実施する必要がある。不整合があると、
T接続パッドと接地された基板との間が短絡することに
なるので、ビアの整合は重要である。不整合ビアは、ス
タックの製造コストをさらに増加させる後工程のポリイ
ミド・エッチ検査プロセス時に検出される。問題が検出
された場合、再加工により、さらに別に時間のかかるか
つ困難なプロセスであるスタックの側面の再研磨が必要
となる。さらに、スタック全体を廃棄する前に実施でき
る側面の再加工の回数は、わずか数回である。ビアの厳
密な整合は、スタックの側面上に整合マークがないため
にさらに複雑になる。
規則なICチップ・サイズのために、スタック内のIC
チップを整合する場合、スタック内の各チップごとにビ
ア・エッジを個別に(すなわち、ステップ・アンド・リ
ピート方式で)実施する必要がある。不整合があると、
T接続パッドと接地された基板との間が短絡することに
なるので、ビアの整合は重要である。不整合ビアは、ス
タックの製造コストをさらに増加させる後工程のポリイ
ミド・エッチ検査プロセス時に検出される。問題が検出
された場合、再加工により、さらに別に時間のかかるか
つ困難なプロセスであるスタックの側面の再研磨が必要
となる。さらに、スタック全体を廃棄する前に実施でき
る側面の再加工の回数は、わずか数回である。ビアの厳
密な整合は、スタックの側面上に整合マークがないため
にさらに複雑になる。
【0009】他の問題として、スタック側面ポリイミド
層は比較的薄く、現在例えば約2μmである。これによ
り、所要の公差内でのビアのエッチングが容易になる。
しかしながら、側面ポリイミド層が薄いと、例えば、欠
陥のあるICチップ・エッジ、研磨欠陥、混入物などを
含めて、スタックの側面欠陥が発生しやすくなる。した
がって、T接続パッドとシリコンICチップ・エッジと
の間の電気的短絡の原因となる穴または欠陥がポリイミ
ド中に発生する可能性が高くなる。
層は比較的薄く、現在例えば約2μmである。これによ
り、所要の公差内でのビアのエッチングが容易になる。
しかしながら、側面ポリイミド層が薄いと、例えば、欠
陥のあるICチップ・エッジ、研磨欠陥、混入物などを
含めて、スタックの側面欠陥が発生しやすくなる。した
がって、T接続パッドとシリコンICチップ・エッジと
の間の電気的短絡の原因となる穴または欠陥がポリイミ
ド中に発生する可能性が高くなる。
【0010】エッジ・ビード(Bead) 上述のスタック側面ポリイミド層を塗布した場合、通
常、大きい周囲エッジ・ビードが発生する。これらのエ
ッジ・ビードは、高さも横寸法も大きい。例えば、エッ
ジ・ビードは、塗布したスタック側面ポリイミド層の厚
さの2〜3倍(またはそれ以上)の高さ、および500
μm〜1000μmの横寸法になる。
常、大きい周囲エッジ・ビードが発生する。これらのエ
ッジ・ビードは、高さも横寸法も大きい。例えば、エッ
ジ・ビードは、塗布したスタック側面ポリイミド層の厚
さの2〜3倍(またはそれ以上)の高さ、および500
μm〜1000μmの横寸法になる。
【0011】上述の厳しい公差内でビアを適切に形成
(すなわちエッチング)するためには、側面ポリイミド
層の厚さが均一である必要がある。エッジ・ビーディン
グのために厚さが均一でない場合、エッチング・パター
ンがチャネル・ビアの公差に適合しない。例えば、側面
ポリイミド層の厚さが不均一であると、チャネル・ビア
の寸法が不均一になる。チャネル・ビアのある部分は小
さくなりすぎ(すなわち、十分に除去されない)、他の
領域は大きくなりすぎる。前者の場合には、ポリイミド
がトランスファ金属配線の端部の上に残り、電気伝導性
T接続部が形成できなくなる。後者の場合には、シリコ
ン・チップ・エッジが露出し、T接続パッドとシリコン
・チップとの間が短絡することになる。ビア形成への影
響の他に、エッジ・ビードの高さの変動が大きいため
に、フォトリソグラフィによる画定を必要とする薄膜金
属フィーチャ(例えば、スタック側面配線やT接続パッ
ド)の形成が不可能になる。
(すなわちエッチング)するためには、側面ポリイミド
層の厚さが均一である必要がある。エッジ・ビーディン
グのために厚さが均一でない場合、エッチング・パター
ンがチャネル・ビアの公差に適合しない。例えば、側面
ポリイミド層の厚さが不均一であると、チャネル・ビア
の寸法が不均一になる。チャネル・ビアのある部分は小
さくなりすぎ(すなわち、十分に除去されない)、他の
領域は大きくなりすぎる。前者の場合には、ポリイミド
がトランスファ金属配線の端部の上に残り、電気伝導性
T接続部が形成できなくなる。後者の場合には、シリコ
ン・チップ・エッジが露出し、T接続パッドとシリコン
・チップとの間が短絡することになる。ビア形成への影
響の他に、エッジ・ビードの高さの変動が大きいため
に、フォトリソグラフィによる画定を必要とする薄膜金
属フィーチャ(例えば、スタック側面配線やT接続パッ
ド)の形成が不可能になる。
【0012】これらの問題を回避するのに使用される現
行の技法は、スタック側面上のエッジ・ビード領域を
「グラウンド・ルール・アウト」することである。これ
は、フォトリソグラフィ・フィーチャ(例えば、ビアや
薄膜配線やT接続パッド)をその中に製造できるスタッ
ク側面の周囲のエッジ・ビード領域の識別を行うもので
ある。広いスタック側面面積が使用できなくなるので、
スタック側面の配線密度が小さくなる。
行の技法は、スタック側面上のエッジ・ビード領域を
「グラウンド・ルール・アウト」することである。これ
は、フォトリソグラフィ・フィーチャ(例えば、ビアや
薄膜配線やT接続パッド)をその中に製造できるスタッ
ク側面の周囲のエッジ・ビード領域の識別を行うもので
ある。広いスタック側面面積が使用できなくなるので、
スタック側面の配線密度が小さくなる。
【0013】T接続部の質 電気的に良好なT接続部の形成は、スタック側面に提供
されるトランスファ金属リードの端部の質および清浄度
に依存する。スタック側面の研磨により物質(例えば、
ポリイミドの薄片、研磨媒質および混入物)がトランス
ファ金属リードの端部の上に付着し、T接続部の電気抵
抗または電気伝導度が変化することが分かっている。代
表的な抵抗値は、完全な零から数オームまでである。残
念ながら、この混入は予見できず、肉眼で簡単に検出で
きない(現在まで、走査型電子顕微鏡を使用して混入を
観察するだけであった)。したがって、T接続部を付着
し、パラメトリック電気テストを実施し終えるまで、特
定のスタックに関してT接続部の抵抗の問題があるかど
うか分からない。問題が見つかった場合、スタック側面
全体を再加工する必要がある。上述のように、スタック
全体を廃棄する前に可能な側面再加工の回数には限界が
ある。
されるトランスファ金属リードの端部の質および清浄度
に依存する。スタック側面の研磨により物質(例えば、
ポリイミドの薄片、研磨媒質および混入物)がトランス
ファ金属リードの端部の上に付着し、T接続部の電気抵
抗または電気伝導度が変化することが分かっている。代
表的な抵抗値は、完全な零から数オームまでである。残
念ながら、この混入は予見できず、肉眼で簡単に検出で
きない(現在まで、走査型電子顕微鏡を使用して混入を
観察するだけであった)。したがって、T接続部を付着
し、パラメトリック電気テストを実施し終えるまで、特
定のスタックに関してT接続部の抵抗の問題があるかど
うか分からない。問題が見つかった場合、スタック側面
全体を再加工する必要がある。上述のように、スタック
全体を廃棄する前に可能な側面再加工の回数には限界が
ある。
【0014】上述の問題の他に、現行のスタック製造プ
ロセスでは、現在単一ICチップ・プラスチック・カプ
セル封入型パッケージングに関連するICチップ・ダイ
シングに必要なダイシング公差よりもはるかに厳しいダ
イシング公差が必要である。プラスチック・パッケージ
ングのダイシング公差は、例えば約±20μmである
が、スタック・プロセスでは、例えば約±5μmのダイ
シング公差が必要である。
ロセスでは、現在単一ICチップ・プラスチック・カプ
セル封入型パッケージングに関連するICチップ・ダイ
シングに必要なダイシング公差よりもはるかに厳しいダ
イシング公差が必要である。プラスチック・パッケージ
ングのダイシング公差は、例えば約±20μmである
が、スタック・プロセスでは、例えば約±5μmのダイ
シング公差が必要である。
【0015】公差の不十分なICチップを重畳し成層し
た場合、ICチップ・サイズが異なると、ICチップが
スタック内で偏移することになる。そのような偏移は、
例えば、スタック内の各ICチップのトランスファ金属
リードの不整合を引き起こす。したがって、スタックの
側面を研磨してすべてのトランスファ金属リードを露出
させ、それによりスタック側面を再加工できる合計回数
を減らす必要がある。さらに、ICチップの不整合の結
果、すべての側面接続を「キャプチャ」するのにより幅
広な側面配線が必要となる。したがって、側面配線密度
が小さくなる。
た場合、ICチップ・サイズが異なると、ICチップが
スタック内で偏移することになる。そのような偏移は、
例えば、スタック内の各ICチップのトランスファ金属
リードの不整合を引き起こす。したがって、スタックの
側面を研磨してすべてのトランスファ金属リードを露出
させ、それによりスタック側面を再加工できる合計回数
を減らす必要がある。さらに、ICチップの不整合の結
果、すべての側面接続を「キャプチャ」するのにより幅
広な側面配線が必要となる。したがって、側面配線密度
が小さくなる。
【0016】他の問題として、ICチップ・サイズが異
なる場合、スタックのアセンブリに使用するスタックま
たは成層設備は、最大規格限界までの異なるサイズのI
Cチップに対応するように十分大きくなければならな
い。これにより、ICチップが偏移する機会が増加す
る。さらに、成層設備と直接接触するために、スタック
内の最大のチップに成層時にスタックに加わる力が集中
する。したがって、これらの大きいチップは成層時に破
損しやすい。このためさらに、スタックの収率が低下
し、また側面の研磨を多くする必要がある。
なる場合、スタックのアセンブリに使用するスタックま
たは成層設備は、最大規格限界までの異なるサイズのI
Cチップに対応するように十分大きくなければならな
い。これにより、ICチップが偏移する機会が増加す
る。さらに、成層設備と直接接触するために、スタック
内の最大のチップに成層時にスタックに加わる力が集中
する。したがって、これらの大きいチップは成層時に破
損しやすい。このためさらに、スタックの収率が低下
し、また側面の研磨を多くする必要がある。
【0017】
【課題を解決するための手段】本発明は、上述の問題を
解決することを目的とするものである。
解決することを目的とするものである。
【0018】第1の様態では、本発明は、ウエハの一部
をなす集積回路(「IC」)チップの少なくとも1つの
エッジを画定する方法を含む。ウエハは、第1の主平坦
面と第2の主平坦面とを有する。ウエハの第2の主平坦
面の一部は、ICチップの主平坦面に平行である。
をなす集積回路(「IC」)チップの少なくとも1つの
エッジを画定する方法を含む。ウエハは、第1の主平坦
面と第2の主平坦面とを有する。ウエハの第2の主平坦
面の一部は、ICチップの主平坦面に平行である。
【0019】この方法は、その第1の主平坦面を横切る
ウエハ内に第1のトレンチをリソグラフィによって作成
するステップを含む。第1のトレンチは底部を含む。さ
らに、第1のトレンチがICチップの少なくとも1つの
エッジを画定するように、ICチップの主平坦面を第1
のトレンチの底部に向かって研磨してICチップを薄化
する。
ウエハ内に第1のトレンチをリソグラフィによって作成
するステップを含む。第1のトレンチは底部を含む。さ
らに、第1のトレンチがICチップの少なくとも1つの
エッジを画定するように、ICチップの主平坦面を第1
のトレンチの底部に向かって研磨してICチップを薄化
する。
【0020】改善策として、この方法は、ICチップの
主表面を研磨する前に、第1のトレンチに絶縁材料を充
填するステップを含む。また、トランスファ金属層をウ
エハの第1の主平坦面の上に形成する。トランスファ金
属層は、ICチップに機械的および電気的に結合する。
その後、トランスファ金属層中に第1のトレンチと一致
する第2のトレンチを形成する。したがって、ICチッ
プの少なくとも1つのエッジはさらに画定され、トラン
スファ金属層のトランスファ金属リードの端部は、IC
チップの少なくとも1つのエッジと整合する。
主表面を研磨する前に、第1のトレンチに絶縁材料を充
填するステップを含む。また、トランスファ金属層をウ
エハの第1の主平坦面の上に形成する。トランスファ金
属層は、ICチップに機械的および電気的に結合する。
その後、トランスファ金属層中に第1のトレンチと一致
する第2のトレンチを形成する。したがって、ICチッ
プの少なくとも1つのエッジはさらに画定され、トラン
スファ金属層のトランスファ金属リードの端部は、IC
チップの少なくとも1つのエッジと整合する。
【0021】ICチップをウエハから分離するために、
機械ダイシングを第1のトレンチ内の経路に沿って、第
1のトレンチと同一直線上で実施する。機械ダイシング
の後、絶縁材料を含むカーフを除去して、ICチップの
少なくとも1つのエッジを露出させる。
機械ダイシングを第1のトレンチ内の経路に沿って、第
1のトレンチと同一直線上で実施する。機械ダイシング
の後、絶縁材料を含むカーフを除去して、ICチップの
少なくとも1つのエッジを露出させる。
【0022】他の様態では、本発明は、ICチップの少
なくとも1つのエッジを画定するのに使用する他の方法
を含む。この方法は、ウエハの第1の主平坦面を横切る
ウエハ内の第1のトレンチをリソグラフィによって生成
するステップを含む。第1のトレンチ内には、2つの絶
縁層が形成される。第1の絶縁層は、ICチップの少な
くとも1つのエッジを含む面を有し、第2の絶縁層は、
除去可能なカーフ領域を含む。さらに、この方法は、ウ
エハからのICチップの分離、およびICチップの少な
くとも1つのエッジを画定するための除去可能なカーフ
領域の除去を容易にするために、その主平坦面からのI
Cチップを薄化するステップを含む。
なくとも1つのエッジを画定するのに使用する他の方法
を含む。この方法は、ウエハの第1の主平坦面を横切る
ウエハ内の第1のトレンチをリソグラフィによって生成
するステップを含む。第1のトレンチ内には、2つの絶
縁層が形成される。第1の絶縁層は、ICチップの少な
くとも1つのエッジを含む面を有し、第2の絶縁層は、
除去可能なカーフ領域を含む。さらに、この方法は、ウ
エハからのICチップの分離、およびICチップの少な
くとも1つのエッジを画定するための除去可能なカーフ
領域の除去を容易にするために、その主平坦面からのI
Cチップを薄化するステップを含む。
【0023】改善策として、この方法は、第1のトレン
チの内表面上に共形絶縁層として第1の絶縁層を形成す
るステップを含む。第1の絶縁層は、第1のトレンチか
らウエハの第1の主平坦面の上へ延びるリップを有す
る。第2の絶縁層の形成は、第1のトレンチ内の残りの
空間に第2の絶縁材料を充填するステップを含む。
チの内表面上に共形絶縁層として第1の絶縁層を形成す
るステップを含む。第1の絶縁層は、第1のトレンチか
らウエハの第1の主平坦面の上へ延びるリップを有す
る。第2の絶縁層の形成は、第1のトレンチ内の残りの
空間に第2の絶縁材料を充填するステップを含む。
【0024】前の様態の場合と同様に、トランスファ金
属層をウエハの第1の主平坦面上に形成し、第2のトレ
ンチをその中に形成する。この様態では、第2のトレン
チは、第1のトレンチ内の第1の絶縁層の垂直内側部分
と一致する。したがって、ICチップの少なくとも1つ
のエッジがさらに画定され、トランスファ金属層のトラ
ンスファ金属リードの端部が、ICチップの少なくとも
1つのエッジと整合する。
属層をウエハの第1の主平坦面上に形成し、第2のトレ
ンチをその中に形成する。この様態では、第2のトレン
チは、第1のトレンチ内の第1の絶縁層の垂直内側部分
と一致する。したがって、ICチップの少なくとも1つ
のエッジがさらに画定され、トランスファ金属層のトラ
ンスファ金属リードの端部が、ICチップの少なくとも
1つのエッジと整合する。
【0025】さらに、この方法は、ウエハからICチッ
プを分離し、かつICチップの少なくとも1つのエッジ
を画定するために第2の絶縁層を除去するステップを含
む。この除去ステップでは、例えば、化学除去プロセス
または第2の絶縁層を通る機械ダイシング・プロセスを
行い、その後ICチップの少なくとも1つのエッジの上
の残りの第2の絶縁層を化学除去する。
プを分離し、かつICチップの少なくとも1つのエッジ
を画定するために第2の絶縁層を除去するステップを含
む。この除去ステップでは、例えば、化学除去プロセス
または第2の絶縁層を通る機械ダイシング・プロセスを
行い、その後ICチップの少なくとも1つのエッジの上
の残りの第2の絶縁層を化学除去する。
【0026】他の様態では、本発明は、ICチップの少
なくとも1つのエッジを画定する方法を含む。この方法
は、ウエハの第1の主平坦面を横切るウエハ内の第1の
トレンチをリソグラフィによって生成するステップを含
む。第1のトレンチは、ICチップの少なくとも1つの
エッジを画定する。その後、絶縁層を第1のトレンチ内
に形成する。
なくとも1つのエッジを画定する方法を含む。この方法
は、ウエハの第1の主平坦面を横切るウエハ内の第1の
トレンチをリソグラフィによって生成するステップを含
む。第1のトレンチは、ICチップの少なくとも1つの
エッジを画定する。その後、絶縁層を第1のトレンチ内
に形成する。
【0027】この方法では、続いて第1のトレンチにほ
ぼ平行なICチップの外側の経路に沿ってウエハをダイ
シングして、第1のトレンチと経路の間にカーフ領域を
形成する。その後、カーフ領域と絶縁層を除去してIC
チップの少なくとも1つのエッジを形成する。
ぼ平行なICチップの外側の経路に沿ってウエハをダイ
シングして、第1のトレンチと経路の間にカーフ領域を
形成する。その後、カーフ領域と絶縁層を除去してIC
チップの少なくとも1つのエッジを形成する。
【0028】改善策として、この方法は、ウエハからの
ICチップの分離を容易にするために、第1のトレンチ
の底部に向かってウエハを薄化するステップを含む。第
1のトレンチを生成するステップは、1対の第1のトレ
ンチをリソグラフィによって生成するステップを含む。
一方のトレンチはICチップの少なくとも1つのエッジ
を画定し、他方のトレンチは他の隣接するICチップの
少なくとも1つのエッジを画定する。ダイシングは、1
対のトレンチの間の経路に沿って実施される。
ICチップの分離を容易にするために、第1のトレンチ
の底部に向かってウエハを薄化するステップを含む。第
1のトレンチを生成するステップは、1対の第1のトレ
ンチをリソグラフィによって生成するステップを含む。
一方のトレンチはICチップの少なくとも1つのエッジ
を画定し、他方のトレンチは他の隣接するICチップの
少なくとも1つのエッジを画定する。ダイシングは、1
対のトレンチの間の経路に沿って実施される。
【0029】再び、トランスファ金属層をウエハの第1
の主平坦面上に形成し、第2のトレンチをその中に形成
する。この様態では、第2のトレンチは、対の第1のト
レンチの外部限界と一致する。
の主平坦面上に形成し、第2のトレンチをその中に形成
する。この様態では、第2のトレンチは、対の第1のト
レンチの外部限界と一致する。
【0030】上述のどの様態においても、この方法を繰
り返して、少なくとも1つのエッジを有する複数のIC
チップを形成する。これらのチップを成層して電子モジ
ュールを形成する。
り返して、少なくとも1つのエッジを有する複数のIC
チップを形成する。これらのチップを成層して電子モジ
ュールを形成する。
【0031】他の様態では、本発明は、少なくとも1つ
のエッジ表面を有する少なくとも1つのICチップの平
坦なグループを含むウエハ・セグメントを含む。ウエハ
・セグメントの電子モジュール内への成層を容易にする
ために、少なくとも1つのエッジ表面上に絶縁層を配置
する。
のエッジ表面を有する少なくとも1つのICチップの平
坦なグループを含むウエハ・セグメントを含む。ウエハ
・セグメントの電子モジュール内への成層を容易にする
ために、少なくとも1つのエッジ表面上に絶縁層を配置
する。
【0032】本発明は、多数の利点およびそれに関連す
る多数の特徴を有する。本明細書に開示した技法によれ
ば、非常に正確なICチップ・サイズおよびエッジ精度
が得られる。この正確なサイズおよびエッジ精度を有す
るICチップの成層が大きく強化される。詳細には、ス
タックの個々のICチップのトランスファ金属リードの
端部の正確な整合は、本明細書に開示したICチップ・
エッジ画定プロセスから得られる。したがって、従来必
要とされたよりも少ない再加工ステップおよび整合ステ
ップで、スタック側面加工が実施される。さらに、本発
明のいくつかの様態では、スタック・レベル側面絶縁層
加工が不要となる。要するに、本発明の原理は、本明細
書に開示したウエハ・レベル加工技法によってスタック
製造の全体的な効率およびコスト競合度を改善するもの
である。
る多数の特徴を有する。本明細書に開示した技法によれ
ば、非常に正確なICチップ・サイズおよびエッジ精度
が得られる。この正確なサイズおよびエッジ精度を有す
るICチップの成層が大きく強化される。詳細には、ス
タックの個々のICチップのトランスファ金属リードの
端部の正確な整合は、本明細書に開示したICチップ・
エッジ画定プロセスから得られる。したがって、従来必
要とされたよりも少ない再加工ステップおよび整合ステ
ップで、スタック側面加工が実施される。さらに、本発
明のいくつかの様態では、スタック・レベル側面絶縁層
加工が不要となる。要するに、本発明の原理は、本明細
書に開示したウエハ・レベル加工技法によってスタック
製造の全体的な効率およびコスト競合度を改善するもの
である。
【0033】
【発明の実施の形態】本発明の技法は、正確に画定され
たエッジを有するICチップの形成を容易にする。した
がって、正確に画定されたICチップ・エッジが従来の
スタック製造技法に関連する多くの問題を軽減するの
で、そのようなICチップのスタックの形成が簡単にな
る。例として、図14のスタック61は、本発明の一実
施形態の原理に従って画定されたエッジを有する多数の
ICチップ12を含む。ICチップ12のトランスファ
金属リード39は、スタックの側面と、スタック内の他
のICチップのトランスファ金属リード39とに正確に
整合する。さらに、この例では、各ICチップ12は、
スタック化する前に実施した側面絶縁層35を有する。
したがって、1つの利点として、スタック61は、側面
金属被覆を形成するのに必要なプロセス・ステップがよ
り少なく、したがってより高い収率およびより低いコス
トで製造できる。
たエッジを有するICチップの形成を容易にする。した
がって、正確に画定されたICチップ・エッジが従来の
スタック製造技法に関連する多くの問題を軽減するの
で、そのようなICチップのスタックの形成が簡単にな
る。例として、図14のスタック61は、本発明の一実
施形態の原理に従って画定されたエッジを有する多数の
ICチップ12を含む。ICチップ12のトランスファ
金属リード39は、スタックの側面と、スタック内の他
のICチップのトランスファ金属リード39とに正確に
整合する。さらに、この例では、各ICチップ12は、
スタック化する前に実施した側面絶縁層35を有する。
したがって、1つの利点として、スタック61は、側面
金属被覆を形成するのに必要なプロセス・ステップがよ
り少なく、したがってより高い収率およびより低いコス
トで製造できる。
【0034】本発明の第1の実施形態では、本明細書に
記載の技法は、能動回路領域13、15、および17が
その中に形成されたウエハ11から始まる(図1)。パ
ターン形成した絶縁層19をウエハ(例えば、窒化シリ
コン)上に配置し、電気接点21を能動回路15に接続
する。電気接点21は、ウエハから形成したICチップ
のエッジに電気伝導を提供する後で形成するトランスフ
ァ金属リード用の接触点となる。能動回路領域13、1
5および17を分離するのは、カーフ領域23である。
記載の技法は、能動回路領域13、15、および17が
その中に形成されたウエハ11から始まる(図1)。パ
ターン形成した絶縁層19をウエハ(例えば、窒化シリ
コン)上に配置し、電気接点21を能動回路15に接続
する。電気接点21は、ウエハから形成したICチップ
のエッジに電気伝導を提供する後で形成するトランスフ
ァ金属リード用の接触点となる。能動回路領域13、1
5および17を分離するのは、カーフ領域23である。
【0035】図1の構造の製造は周知のものであり、当
業者には明らかであろう。本明細書では、「ICチッ
プ」という用語は、例えば、下地の基板、能動回路、隣
接するカーフ領域の部分、上位レベル絶縁および配線を
含む、ICチップに関連するすべての構造を表すのに使
用するが、これらに限定されない。
業者には明らかであろう。本明細書では、「ICチッ
プ」という用語は、例えば、下地の基板、能動回路、隣
接するカーフ領域の部分、上位レベル絶縁および配線を
含む、ICチップに関連するすべての構造を表すのに使
用するが、これらに限定されない。
【0036】図1のウエハを設けた後、トレンチ25を
ウエハのカーフ領域23内に形成する(図2)。プロセ
スの一例としては、ドライ・エッチングを使用してトレ
ンチ25を生成する。これは、マスクを画定するフォト
リソグラフィ・ステップと、トレンチ25を形成するた
めの後工程の反応性イオン・エッチング(「RIE」)
プロセスを含む。トレンチは、ウエハ内の能動回路の下
で、以下に説明するウエハを薄化するステップの後のウ
エハの所望の厚さに対応する所定の深さまで延びる必要
がある。例えば、ウエハを100μmまで薄化する場
合、トレンチ25は、少なくとも100μmの深さが必
要である。トレンチの幅は、カーフ領域の幅よりもやや
小さい必要があり、したがって製造中の実際のICチッ
プによって決まる。例えば、カーフ領域が幅300μm
である場合、トレンチ25は幅250μmとなる。
ウエハのカーフ領域23内に形成する(図2)。プロセ
スの一例としては、ドライ・エッチングを使用してトレ
ンチ25を生成する。これは、マスクを画定するフォト
リソグラフィ・ステップと、トレンチ25を形成するた
めの後工程の反応性イオン・エッチング(「RIE」)
プロセスを含む。トレンチは、ウエハ内の能動回路の下
で、以下に説明するウエハを薄化するステップの後のウ
エハの所望の厚さに対応する所定の深さまで延びる必要
がある。例えば、ウエハを100μmまで薄化する場
合、トレンチ25は、少なくとも100μmの深さが必
要である。トレンチの幅は、カーフ領域の幅よりもやや
小さい必要があり、したがって製造中の実際のICチッ
プによって決まる。例えば、カーフ領域が幅300μm
である場合、トレンチ25は幅250μmとなる。
【0037】上述の能動回路領域13、15および17
は、図3の上面図に能動回路領域28および31ととも
に示されている。さらに詳細には、図4に示される図3
の拡大領域は、カーフ領域23およびトレンチ25を示
す。この例では、トレンチ25は、ウエハのICチップ
の4つのエッジすべてを囲むが、これは必要ではない。
例えば、ICチップの単一のエッジ上で正確なエッジ整
合が必要な場合、ウエハのICチップの単一辺上のトレ
ンチを画定する。同様に、2つまたは3つのICチップ
・エッジ上の正確なエッジ整合が必要な場合、ぞれぞれ
ウエハのICチップの2つまたは3つの辺上のトレンチ
を画定する。
は、図3の上面図に能動回路領域28および31ととも
に示されている。さらに詳細には、図4に示される図3
の拡大領域は、カーフ領域23およびトレンチ25を示
す。この例では、トレンチ25は、ウエハのICチップ
の4つのエッジすべてを囲むが、これは必要ではない。
例えば、ICチップの単一のエッジ上で正確なエッジ整
合が必要な場合、ウエハのICチップの単一辺上のトレ
ンチを画定する。同様に、2つまたは3つのICチップ
・エッジ上の正確なエッジ整合が必要な場合、ぞれぞれ
ウエハのICチップの2つまたは3つの辺上のトレンチ
を画定する。
【0038】続いて、前に形成した各トレンチ25内に
絶縁層35を形成する(図5)。さらに詳細には、例え
ば、酸化物の共形層35は、各トレンチ25内に形成さ
れ、トレンチのエッジの上にわずかに延びるリップを有
する。従来の熱酸化プロセスを使用して、酸化物層を形
成できる(酸化物は、窒化シリコン絶縁層19の上には
形成しない)。酸化物層35は、ウエハから形成した各
ICチップのエッジを画定する。
絶縁層35を形成する(図5)。さらに詳細には、例え
ば、酸化物の共形層35は、各トレンチ25内に形成さ
れ、トレンチのエッジの上にわずかに延びるリップを有
する。従来の熱酸化プロセスを使用して、酸化物層を形
成できる(酸化物は、窒化シリコン絶縁層19の上には
形成しない)。酸化物層35は、ウエハから形成した各
ICチップのエッジを画定する。
【0039】以下のプロセス・ステップでは、トレンチ
25に第2の絶縁層37を充填する(図6)。絶縁層3
7は、後工程の加工ステップ時にICチップを互いに機
械的に固定し、例えば、ポリイミドや機械的に硬いエポ
キシを含む。その付着は、使用可能な多数のプロセスの
うちの1つによって達成できる。例示のプロセスには、
マスク式化学気相付着(CVD)プロセス、またはウエ
ハの両端間に共形層を付着し、その後研磨によってパタ
ーン形成した絶縁層19に戻すプロセスがある。
25に第2の絶縁層37を充填する(図6)。絶縁層3
7は、後工程の加工ステップ時にICチップを互いに機
械的に固定し、例えば、ポリイミドや機械的に硬いエポ
キシを含む。その付着は、使用可能な多数のプロセスの
うちの1つによって達成できる。例示のプロセスには、
マスク式化学気相付着(CVD)プロセス、またはウエ
ハの両端間に共形層を付着し、その後研磨によってパタ
ーン形成した絶縁層19に戻すプロセスがある。
【0040】従来のバック・エンド・オブ・ライン(B
EOL)加工をウエハ上で実施して、トランスファ金属
リード39を含むトランスファ金属層を形成する(図
7)。トランスファ金属リードは、絶縁層41の間に配
置された薄膜配線から構成される。さらに、スタック内
に編成した際にICチップが互いにボンディングするの
を容易にするために接着層43を設ける。周知のよう
に、トランスファ金属リード39は、電気接点21と、
ICチップを含む後で形成するスタックの側面を含むI
Cチップ・エッジとの間に電気伝導を提供する。トラン
スファ金属リード39と、関連する絶縁層41および接
着層43を形成するのに使用する例示のプロセスは、
「Polyimide Insulated Cube Package of Stacked Semi
conductor Device Chips」1993年6月21日出願に
記載されている。
EOL)加工をウエハ上で実施して、トランスファ金属
リード39を含むトランスファ金属層を形成する(図
7)。トランスファ金属リードは、絶縁層41の間に配
置された薄膜配線から構成される。さらに、スタック内
に編成した際にICチップが互いにボンディングするの
を容易にするために接着層43を設ける。周知のよう
に、トランスファ金属リード39は、電気接点21と、
ICチップを含む後で形成するスタックの側面を含むI
Cチップ・エッジとの間に電気伝導を提供する。トラン
スファ金属リード39と、関連する絶縁層41および接
着層43を形成するのに使用する例示のプロセスは、
「Polyimide Insulated Cube Package of Stacked Semi
conductor Device Chips」1993年6月21日出願に
記載されている。
【0041】ICチップのエッジをさらに画定して、ト
ランスファ金属リード39および関連する絶縁層41お
よび接着層43の中に第2のトレンチ45(図8)をエ
ッチングする。第2のトレンチ45は、酸化物層35の
内側垂直面と整合する。したがって、ウエハから個々の
ICチップを分離した際に、トランスファ金属リード3
9がそれに対して延びる正確なエッジが形成される。
ランスファ金属リード39および関連する絶縁層41お
よび接着層43の中に第2のトレンチ45(図8)をエ
ッチングする。第2のトレンチ45は、酸化物層35の
内側垂直面と整合する。したがって、ウエハから個々の
ICチップを分離した際に、トランスファ金属リード3
9がそれに対して延びる正確なエッジが形成される。
【0042】次のプロセス・ステップでは、例えば化学
機械研磨(「CMP」)またはウェット・エッチング
(図9)を使用して、ウエハの背面11を薄化する。し
かしながら、CMPには、侵襲性の化学エッチング環境
からウエハを保護する対策を必要としない独自の利点が
ある。プロセスの例として、CMPは、米国特許第49
44836号「Chem-Mech Polishing Method for Produ
cing Coplanar Metal/Insulator Films on a Substrat
e」、1990年6月31日発行に記載されているが、
ウェット・エッチングは、例えば、KOHのアルコール
溶液を含む全面シリコン・ウェット・エッチング液を使
用して実施できる。薄化するステップは、トレンチ25
の底部が現われるまで、さらに詳細には、第2の絶縁層
37が現われるまで実施する。したがって、薄化した
後、第2の絶縁層37だけがウエハのICチップに機械
的に結合する。あるいは、トレンチ25または絶縁層3
7の底部に遭遇する前に、薄化を停止することもでき
る。ただし、トレンチ25よりも幅広の鋸刃を使用する
背面ダイシング、背面フォト・パターン、シリコン・エ
ッチング、およびレジスト除去など、追加の背面加工が
必要となる。
機械研磨(「CMP」)またはウェット・エッチング
(図9)を使用して、ウエハの背面11を薄化する。し
かしながら、CMPには、侵襲性の化学エッチング環境
からウエハを保護する対策を必要としない独自の利点が
ある。プロセスの例として、CMPは、米国特許第49
44836号「Chem-Mech Polishing Method for Produ
cing Coplanar Metal/Insulator Films on a Substrat
e」、1990年6月31日発行に記載されているが、
ウェット・エッチングは、例えば、KOHのアルコール
溶液を含む全面シリコン・ウェット・エッチング液を使
用して実施できる。薄化するステップは、トレンチ25
の底部が現われるまで、さらに詳細には、第2の絶縁層
37が現われるまで実施する。したがって、薄化した
後、第2の絶縁層37だけがウエハのICチップに機械
的に結合する。あるいは、トレンチ25または絶縁層3
7の底部に遭遇する前に、薄化を停止することもでき
る。ただし、トレンチ25よりも幅広の鋸刃を使用する
背面ダイシング、背面フォト・パターン、シリコン・エ
ッチング、およびレジスト除去など、追加の背面加工が
必要となる。
【0043】ウエハ薄化プロセスの後、ICチップを接
合する絶縁層37を除去することによって、個々のIC
チップをウエハから分離する(図10)。プロセスの例
として、酸素アッシュの後の機械除去プロセス(すなわ
ち、ドクターブレード)を使用してポリイミドかまたは
エポキシを含む場合の層37を除去できる。また、層3
7を選択的に除去するのに適した化学プロセスを使用し
てICチップを分離することもできる。
合する絶縁層37を除去することによって、個々のIC
チップをウエハから分離する(図10)。プロセスの例
として、酸素アッシュの後の機械除去プロセス(すなわ
ち、ドクターブレード)を使用してポリイミドかまたは
エポキシを含む場合の層37を除去できる。また、層3
7を選択的に除去するのに適した化学プロセスを使用し
てICチップを分離することもできる。
【0044】他のプロセスの例として、従来のソーイン
グ・プロセスやレーザ切断プロセスを使用してウエハを
機械的にダイシングすることもできる。詳細には、第2
のトレンチ45内の経路に沿って、絶縁層37の中にダ
イシングを実施する(図9)。その後、各ICチップに
は、そこから延びる本願でカーフと呼ばれる絶縁層37
の一部ができる(同様な例については、以下に記載する
図20〜図22を参照されたい)。上述の同じ酸素アッ
シュ・プロセスを使用して絶縁層37の残りの部分を除
去すると、完成したICチップができる(図10)。
グ・プロセスやレーザ切断プロセスを使用してウエハを
機械的にダイシングすることもできる。詳細には、第2
のトレンチ45内の経路に沿って、絶縁層37の中にダ
イシングを実施する(図9)。その後、各ICチップに
は、そこから延びる本願でカーフと呼ばれる絶縁層37
の一部ができる(同様な例については、以下に記載する
図20〜図22を参照されたい)。上述の同じ酸素アッ
シュ・プロセスを使用して絶縁層37の残りの部分を除
去すると、完成したICチップができる(図10)。
【0045】絶縁層37を除去するのにどの特定のプロ
セスを使用しても、上述のプロセスの最終結果は、きわ
めて均一に寸法決定されかつきわめてよく画定されたエ
ッジを有するICチップになる。ICチップ・サイズお
よびエッジ整合は、フォトリソグラフィ公差内で画定さ
れ、これは前の機械ダイシング・プロセスに勝る著しい
進歩である。さらに、ICチップのエッジは、ウエハ・
レベル加工の際に絶縁され、したがってスタック・レベ
ル側面絶縁層加工の必要がない。
セスを使用しても、上述のプロセスの最終結果は、きわ
めて均一に寸法決定されかつきわめてよく画定されたエ
ッジを有するICチップになる。ICチップ・サイズお
よびエッジ整合は、フォトリソグラフィ公差内で画定さ
れ、これは前の機械ダイシング・プロセスに勝る著しい
進歩である。さらに、ICチップのエッジは、ウエハ・
レベル加工の際に絶縁され、したがってスタック・レベ
ル側面絶縁層加工の必要がない。
【0046】本発明の他の実施形態では、ウエハ・レベ
ル加工の順序の早いほうでプロセスを開始する。ウエハ
上に能動回路を形成する前に、トレンチ25をウエハ1
1内に画定する(図11)。一例として、図2に関して
上述のように、従来のRIE加工を使用してトレンチを
形成する。
ル加工の順序の早いほうでプロセスを開始する。ウエハ
上に能動回路を形成する前に、トレンチ25をウエハ1
1内に画定する(図11)。一例として、図2に関して
上述のように、従来のRIE加工を使用してトレンチを
形成する。
【0047】トレンチ25を形成した後、2つの絶縁層
35および37をトレンチ25内に形成する(図1
2)。これらの絶縁層を形成するプロセスは、このウエ
ハ加工の段階で窒化シリコン層19(例えば、図2)が
ないので、上述のものと異なる。さらに、この実施形態
では、後工程で能動回路を形成するための高温加工に耐
えられる酸化物層および窒化シリコン層が絶縁層として
使用される。まず、例えばCVDプロセスを使用して共
形窒化シリコン絶縁層35を付着する。その後、例えば
CVDプロセスを使用して厚い共形酸化物層37を付着
する。次いで、窒化シリコン層35を研磨停止剤として
使用してCMPを絶縁層上で実施する。最後に、リソグ
ラフィ・プロセスを使用してトレンチ25の内部および
ウエハの表面上の「リップ」を除く残りのすべての窒化
シリコンを除去する。
35および37をトレンチ25内に形成する(図1
2)。これらの絶縁層を形成するプロセスは、このウエ
ハ加工の段階で窒化シリコン層19(例えば、図2)が
ないので、上述のものと異なる。さらに、この実施形態
では、後工程で能動回路を形成するための高温加工に耐
えられる酸化物層および窒化シリコン層が絶縁層として
使用される。まず、例えばCVDプロセスを使用して共
形窒化シリコン絶縁層35を付着する。その後、例えば
CVDプロセスを使用して厚い共形酸化物層37を付着
する。次いで、窒化シリコン層35を研磨停止剤として
使用してCMPを絶縁層上で実施する。最後に、リソグ
ラフィ・プロセスを使用してトレンチ25の内部および
ウエハの表面上の「リップ」を除く残りのすべての窒化
シリコンを除去する。
【0048】他の実施形態では、窒化シリコン層37の
「リップ」を除去するか、またはウエハ11の表面と同
一平面に凹所を設ける。リップが望ましくない場合、窒
化層35の中で直前に述べたCMPを続行し、ウエハの
表面で停止する。凹形リップが望ましい場合、深いトレ
ンチ25の他に、狭いトレンチをエッチングする。狭い
トレンチを凹形窒化シリコン「リップ」に適合するよう
に寸法決定する。それに応じて窒化シリコン層35およ
び酸化物層37を付着し、ウエハ11の表面にCMPを
実施する。したがって、凹形リップ絶縁構造その中に配
置されたトレンチが得られる。
「リップ」を除去するか、またはウエハ11の表面と同
一平面に凹所を設ける。リップが望ましくない場合、窒
化層35の中で直前に述べたCMPを続行し、ウエハの
表面で停止する。凹形リップが望ましい場合、深いトレ
ンチ25の他に、狭いトレンチをエッチングする。狭い
トレンチを凹形窒化シリコン「リップ」に適合するよう
に寸法決定する。それに応じて窒化シリコン層35およ
び酸化物層37を付着し、ウエハ11の表面にCMPを
実施する。したがって、凹形リップ絶縁構造その中に配
置されたトレンチが得られる。
【0049】プロセスを続行すべく、次に従来のウエハ
加工ステップを使用して能動回路をICチップ上に形成
する(図6)。その後、本質上図6〜図10に関して上
述のようにプロセスを続行して個々のICチップを形成
する。プロセスの1つの変化として、絶縁層37が前に
使用したポリイミドやエポキシではなく酸化物を含むの
で、この層を除去するのに使用する最終ディップまたは
エッチング・ステップが異なる。したがって、希釈フッ
化水素酸プロセスを使用して酸化物層37を除去する。
このようにして上述の利点および特徴を有する個々のI
Cチップが作成される。
加工ステップを使用して能動回路をICチップ上に形成
する(図6)。その後、本質上図6〜図10に関して上
述のようにプロセスを続行して個々のICチップを形成
する。プロセスの1つの変化として、絶縁層37が前に
使用したポリイミドやエポキシではなく酸化物を含むの
で、この層を除去するのに使用する最終ディップまたは
エッチング・ステップが異なる。したがって、希釈フッ
化水素酸プロセスを使用して酸化物層37を除去する。
このようにして上述の利点および特徴を有する個々のI
Cチップが作成される。
【0050】上述の実施形態のICチップを製造した
後、それらをICチップのスタック内に組み込む。IC
チップ・サイズの固有の均一さ、エッジ精度およびトラ
ンスファ金属リード整合により、従来可能であったより
も簡単なスタック製造が容易になる。例示のICチップ
のスタッキングまたは整合設備を図13に示す。スタッ
ク側面の研磨が不要となるように、配線すべきスタック
側面は、平坦度が高いことが重要である。したがって、
配線すべきスタックの側面がサポート57の光学的に平
坦な表面55上に静止するように、スタック61を固定
具案内53および59内に配置する。光学的に平坦な表
面55に関連して、上述の正確なICチップ・エッジ画
定によりほぼ自己整合するスタックが得られるので、部
材51からの軽い圧力だけが必要である。
後、それらをICチップのスタック内に組み込む。IC
チップ・サイズの固有の均一さ、エッジ精度およびトラ
ンスファ金属リード整合により、従来可能であったより
も簡単なスタック製造が容易になる。例示のICチップ
のスタッキングまたは整合設備を図13に示す。スタッ
ク側面の研磨が不要となるように、配線すべきスタック
側面は、平坦度が高いことが重要である。したがって、
配線すべきスタックの側面がサポート57の光学的に平
坦な表面55上に静止するように、スタック61を固定
具案内53および59内に配置する。光学的に平坦な表
面55に関連して、上述の正確なICチップ・エッジ画
定によりほぼ自己整合するスタックが得られるので、部
材51からの軽い圧力だけが必要である。
【0051】成層スタックを図14〜図15に示す。ス
タックのICチップをそれぞれトランスファ金属リード
39を介して相互接続するのに使用する側面金属被覆6
3を、スタック61の側面上に直接製造する。絶縁層を
付着するための従来の側面加工およびトランスファ金属
リードへのオープン・ビアは不要である。さらに、ある
チップのトランスファ金属リードと隣接するチップとの
整合は、すべての方向でフォトリソグラフィ公差内で行
われる。したがって、不整合トランスファ金属リードを
キャプチャするための側面配線の余分な「幅」が不要と
なるので、前に可能であったよりもはるかに細かいピッ
チで側面金属被覆を製造できる。したがって、側面配線
密度および対応するスタック機能性が高くなる。
タックのICチップをそれぞれトランスファ金属リード
39を介して相互接続するのに使用する側面金属被覆6
3を、スタック61の側面上に直接製造する。絶縁層を
付着するための従来の側面加工およびトランスファ金属
リードへのオープン・ビアは不要である。さらに、ある
チップのトランスファ金属リードと隣接するチップとの
整合は、すべての方向でフォトリソグラフィ公差内で行
われる。したがって、不整合トランスファ金属リードを
キャプチャするための側面配線の余分な「幅」が不要と
なるので、前に可能であったよりもはるかに細かいピッ
チで側面金属被覆を製造できる。したがって、側面配線
密度および対応するスタック機能性が高くなる。
【0052】この構造の他の利点は、スタック・レベル
側面絶縁層付着プロセスがないので、スタックの側面上
の絶縁ビーディングがないことである。したがって、従
来使用できなかったかなりの領域にまでアクセスが達成
される。例えば、薄膜配線やT接続パッドを含むフォト
リソグラフィによって画定したフィーチャをこの新しい
領域に形成できる。したがって、スタック側面配線密度
の著しい増加が達成される。
側面絶縁層付着プロセスがないので、スタックの側面上
の絶縁ビーディングがないことである。したがって、従
来使用できなかったかなりの領域にまでアクセスが達成
される。例えば、薄膜配線やT接続パッドを含むフォト
リソグラフィによって画定したフィーチャをこの新しい
領域に形成できる。したがって、スタック側面配線密度
の著しい増加が達成される。
【0053】スタック製造収率は、上述の実施形態の技
法によって著しく高くなる。詳細には、以下の従来のプ
ロセスによる製造収率の低下がなくなる。 1)ICチップの機械ダイシングによる収率低下。 2)スタック側面チャネル・ビアの欠陥による収率低
下。 3)成層に可変サイズのチップを使用することによって
生じるチップ・エッジの欠陥に関連する収率低下。 4)スタック側面絶縁層の欠陥による収率低下。 5)スタック側面研磨の欠陥による収率低下。
法によって著しく高くなる。詳細には、以下の従来のプ
ロセスによる製造収率の低下がなくなる。 1)ICチップの機械ダイシングによる収率低下。 2)スタック側面チャネル・ビアの欠陥による収率低
下。 3)成層に可変サイズのチップを使用することによって
生じるチップ・エッジの欠陥に関連する収率低下。 4)スタック側面絶縁層の欠陥による収率低下。 5)スタック側面研磨の欠陥による収率低下。
【0054】さらに、大きいスタック・プロセス・スル
ープットおよび次のような製造コストの利点が実現され
る。 1)機械ダイシング・プロセスおよび関連する厳しいプ
ロセス公差が不要である。 2)スタック側面チャネル・ビアの画定プロセスおよび
形成プロセスが不要である。 3)スタック側面絶縁物塗布プロセスが不要である。 4)スタック側面研磨プロセスが不要である。 5)上述のプロセスに関連する検査が不要である。 6)上述のプロセスに関連する再加工プロセスが不要で
ある。
ープットおよび次のような製造コストの利点が実現され
る。 1)機械ダイシング・プロセスおよび関連する厳しいプ
ロセス公差が不要である。 2)スタック側面チャネル・ビアの画定プロセスおよび
形成プロセスが不要である。 3)スタック側面絶縁物塗布プロセスが不要である。 4)スタック側面研磨プロセスが不要である。 5)上述のプロセスに関連する検査が不要である。 6)上述のプロセスに関連する再加工プロセスが不要で
ある。
【0055】したがって、スタック製造プロセスの全体
的な品質、製造効率およびコスト効率が向上する。
的な品質、製造効率およびコスト効率が向上する。
【0056】上記のプロセスの変化として、上述の技法
を使用してICチップの個々のグループをウエハから分
離できる。例えば、ICチップの平坦な行、列およびア
レイをウエハから分離する。そのような平坦な行、列ま
たはアレイ、または単一のチップをも本明細書では「ウ
エハ・セグメント」と呼ぶ。ウエハ・セグメントの電子
モジュールへのスタッキングを容易にするために、本明
細書に開示した技法を使用して、ウエハ・セグメントの
すべてのエッジ表面に対する1つのエッジ表面の上に絶
縁層を配置する。ウエハ・セグメントのスタッキングに
ついては一般に、Cockerill他による「Method
for Forming A Monolithic ElectronicModule by Stac
king Planar Arrays of Intergrated Circuit Chips」
米国特許願第08/293991号、1994年8月2
2日出願に記載されている。ウエハ・セグメントのエッ
ジを画定するトレンチを形成する場合、ウエハ・セグメ
ントの個々のICチップはウエハ・セグメントの一部と
してともに残っているので、それらの間のカーフ領域に
トレンチを形成する必要はないことに留意されたい。
を使用してICチップの個々のグループをウエハから分
離できる。例えば、ICチップの平坦な行、列およびア
レイをウエハから分離する。そのような平坦な行、列ま
たはアレイ、または単一のチップをも本明細書では「ウ
エハ・セグメント」と呼ぶ。ウエハ・セグメントの電子
モジュールへのスタッキングを容易にするために、本明
細書に開示した技法を使用して、ウエハ・セグメントの
すべてのエッジ表面に対する1つのエッジ表面の上に絶
縁層を配置する。ウエハ・セグメントのスタッキングに
ついては一般に、Cockerill他による「Method
for Forming A Monolithic ElectronicModule by Stac
king Planar Arrays of Intergrated Circuit Chips」
米国特許願第08/293991号、1994年8月2
2日出願に記載されている。ウエハ・セグメントのエッ
ジを画定するトレンチを形成する場合、ウエハ・セグメ
ントの個々のICチップはウエハ・セグメントの一部と
してともに残っているので、それらの間のカーフ領域に
トレンチを形成する必要はないことに留意されたい。
【0057】本発明の他の実施形態では、正確なサイズ
およびエッジ精度を有するICチップを製造するが、上
述の固有のエッジ表面絶縁層(例えば、図14の35)
はない。したがって、スタック製造には、従来の側面絶
縁層付着プロセスおよびエッチング・プロセスが必要と
なるが、ウエハ・レベル加工は上述の実施形態よりも複
雑でなくなる。本発明の原理に従ってICチップの正確
な整合を行えば、関連する従来のスタック側面加工が簡
単になる。したがって、後述する実施形態では、上述の
ものよりも簡単なウエハ製造プロセスが容易になり、こ
れは周知であるが簡単化されたスタック側面加工ととも
に使用できる。
およびエッジ精度を有するICチップを製造するが、上
述の固有のエッジ表面絶縁層(例えば、図14の35)
はない。したがって、スタック製造には、従来の側面絶
縁層付着プロセスおよびエッチング・プロセスが必要と
なるが、ウエハ・レベル加工は上述の実施形態よりも複
雑でなくなる。本発明の原理に従ってICチップの正確
な整合を行えば、関連する従来のスタック側面加工が簡
単になる。したがって、後述する実施形態では、上述の
ものよりも簡単なウエハ製造プロセスが容易になり、こ
れは周知であるが簡単化されたスタック側面加工ととも
に使用できる。
【0058】プロセスは、前述の実施形態と同様に、能
動回路を形成する前に、ウエハ11内にトレンチ25を
エッチングすることから開始する(図16)。エッチン
グは、例えば、マスクまたはRIEプロセスによって実
施できる。次に、例えば酸化物を含む絶縁層35をトレ
ンチに充填する(図17)。酸化物は、例えば、ウエハ
を熱酸化してトレンチ25に酸化物を充填し、その後ウ
エハ11の表面のCMPを実施して、トレンチ25の外
側の酸化物を除去するプロセスを含めて、各種の個々の
プロセスによって形成できる。
動回路を形成する前に、ウエハ11内にトレンチ25を
エッチングすることから開始する(図16)。エッチン
グは、例えば、マスクまたはRIEプロセスによって実
施できる。次に、例えば酸化物を含む絶縁層35をトレ
ンチに充填する(図17)。酸化物は、例えば、ウエハ
を熱酸化してトレンチ25に酸化物を充填し、その後ウ
エハ11の表面のCMPを実施して、トレンチ25の外
側の酸化物を除去するプロセスを含めて、各種の個々の
プロセスによって形成できる。
【0059】次いで、従来の加工を使用して能動回路を
ウエハ上に形成する(図18)。この例では、電子接点
21およびパターン形成した窒素絶縁層19に沿って、
能動回路領域13、15および17を形成する。その
後、上述のようにBEOL加工を実施して、トランスフ
ァ金属リード39および関連する絶縁層41および接着
層43を形成する(図19)。さらに、上述のように、
ウエハの個々のICチップの分離を容易にするために、
第2のトレンチ45を前に形成したトレンチ25の下ま
でエッチングする(図20)。その後、例えばCMPを
使用してウエハを薄化する。
ウエハ上に形成する(図18)。この例では、電子接点
21およびパターン形成した窒素絶縁層19に沿って、
能動回路領域13、15および17を形成する。その
後、上述のようにBEOL加工を実施して、トランスフ
ァ金属リード39および関連する絶縁層41および接着
層43を形成する(図19)。さらに、上述のように、
ウエハの個々のICチップの分離を容易にするために、
第2のトレンチ45を前に形成したトレンチ25の下ま
でエッチングする(図20)。その後、例えばCMPを
使用してウエハを薄化する。
【0060】次いで、従来のソーイングまたはレーザ切
断プロセスを使用してウエハ11を機械ダイシングす
る。詳細には、ダイシングは、絶縁層37の中で、トレ
ンチ(25および45)と同一直線の切断経路71に沿
って実施する。その後、各ICチップには、そこから延
びる絶縁層37のカーフができる(図21)。上述の同
じディップ・プロセスを使用して絶縁層37のカーフを
除去すると、完成したICチップができる(図22)。
例えば、希釈HFディップを使用して絶縁層37の残り
の酸化物カーフを除去することができる。
断プロセスを使用してウエハ11を機械ダイシングす
る。詳細には、ダイシングは、絶縁層37の中で、トレ
ンチ(25および45)と同一直線の切断経路71に沿
って実施する。その後、各ICチップには、そこから延
びる絶縁層37のカーフができる(図21)。上述の同
じディップ・プロセスを使用して絶縁層37のカーフを
除去すると、完成したICチップができる(図22)。
例えば、希釈HFディップを使用して絶縁層37の残り
の酸化物カーフを除去することができる。
【0061】本発明の他の実施形態では、正確なエッジ
整合を有するICチップを形成するプロセスは、ウエハ
11内に二重トレンチ26の組をエッチングすることか
ら開始する(図23)。二重トレンチの組の各トレンチ
は、各ICチップの所望のエッジに隣接する。二重トレ
ンチ26の組には、例えば、酸化物を含む絶縁物35を
充填する(図24)。上述のように(例えば、図1
7)、熱酸化プロセスを使用してトレンチ26を充填
し、その後CMP研磨を実施して余分な酸化物を除去す
る。
整合を有するICチップを形成するプロセスは、ウエハ
11内に二重トレンチ26の組をエッチングすることか
ら開始する(図23)。二重トレンチの組の各トレンチ
は、各ICチップの所望のエッジに隣接する。二重トレ
ンチ26の組には、例えば、酸化物を含む絶縁物35を
充填する(図24)。上述のように(例えば、図1
7)、熱酸化プロセスを使用してトレンチ26を充填
し、その後CMP研磨を実施して余分な酸化物を除去す
る。
【0062】その後、従来の加工を使用して、能動回路
領域13、15および17およびトランスファ金属リー
ド39(図25)を形成する。その後、すべて上述した
ように、トランスファ金属リード39および関連する絶
縁層41および接着層43の中に第2のトレンチ45を
エッチングし、ウエハを背面から薄化する。第2のトレ
ンチ45は、図のようにトレンチ26の外部側壁と一致
する。次いで、従来のソーイングまたはレーザ切断を使
用して、二重トレンチの組のトレンチに平行でありかつ
トレンチの間に配置された切断経路71に沿ってウエハ
を機械ダイシングして個々のICチップを形成する(図
26)。
領域13、15および17およびトランスファ金属リー
ド39(図25)を形成する。その後、すべて上述した
ように、トランスファ金属リード39および関連する絶
縁層41および接着層43の中に第2のトレンチ45を
エッチングし、ウエハを背面から薄化する。第2のトレ
ンチ45は、図のようにトレンチ26の外部側壁と一致
する。次いで、従来のソーイングまたはレーザ切断を使
用して、二重トレンチの組のトレンチに平行でありかつ
トレンチの間に配置された切断経路71に沿ってウエハ
を機械ダイシングして個々のICチップを形成する(図
26)。
【0063】プロセスを完成させるべく、酸化物35を
溶解するディップ・プロセスを使用して、残りの酸化物
35および付属した残りのシリコン・カーフ11'を除
去する。例えば、希釈HFディップを使用して残りの酸
化物層35を除去し、それによりシリコン・カーフ1
1'を落とす。それにより別個のICチップができる
(図22)。
溶解するディップ・プロセスを使用して、残りの酸化物
35および付属した残りのシリコン・カーフ11'を除
去する。例えば、希釈HFディップを使用して残りの酸
化物層35を除去し、それによりシリコン・カーフ1
1'を落とす。それにより別個のICチップができる
(図22)。
【0064】上述のプロセスの他の変形も可能である。
例えば、上述の2つのプロセスをそれぞれ修正し、それ
によりウエハ上に能動回路を形成した後で、ただしBE
OL加工の前にトレンチ25または26を形成できる
(図16〜図22および図23〜図26)。そのような
プロセスについての個々の技法は、上述の開示に基づけ
ば当業者には明らかであろう。
例えば、上述の2つのプロセスをそれぞれ修正し、それ
によりウエハ上に能動回路を形成した後で、ただしBE
OL加工の前にトレンチ25または26を形成できる
(図16〜図22および図23〜図26)。そのような
プロセスについての個々の技法は、上述の開示に基づけ
ば当業者には明らかであろう。
【0065】例えば、図22のICチップをスタック6
1内に成層することができる(図27)。本発明の技法
によって提供される正確なICチップ12のエッジ画定
および寸法決定によって、スタックの整合が容易にな
る。図16〜図26の実施形態では、本来的に、従来の
実施形態の場合と同様なスタック側面絶縁が得られな
い。しかしながら、そのような側面絶縁65および関連
する配線63の製造(図28)は、上述の正確なICチ
ップ整合によって簡単化される。
1内に成層することができる(図27)。本発明の技法
によって提供される正確なICチップ12のエッジ画定
および寸法決定によって、スタックの整合が容易にな
る。図16〜図26の実施形態では、本来的に、従来の
実施形態の場合と同様なスタック側面絶縁が得られな
い。しかしながら、そのような側面絶縁65および関連
する配線63の製造(図28)は、上述の正確なICチ
ップ整合によって簡単化される。
【0066】配線すべき側面は、最初にスタッキングす
る場合、平坦度が高く、欠陥がないことが有利である。
トランスファ金属リードの端部は、ICチップ間でもス
タックに対しても正確に整合される。したがって、側面
薄膜絶縁および配線に関連する研磨および整合の問題の
多くは解消される。
る場合、平坦度が高く、欠陥がないことが有利である。
トランスファ金属リードの端部は、ICチップ間でもス
タックに対しても正確に整合される。したがって、側面
薄膜絶縁および配線に関連する研磨および整合の問題の
多くは解消される。
【0067】以上、本発明のいくつかの好ましい実施形
態に従って本発明について本明細書で詳細に説明した
が、当業者は本明細書に多くの修正および変更を実施で
きる。したがって、首記の請求項によって、本発明の真
の精神および範囲に入るそのようなすべての修正および
変更を網羅するものとする。
態に従って本発明について本明細書で詳細に説明した
が、当業者は本明細書に多くの修正および変更を実施で
きる。したがって、首記の請求項によって、本発明の真
の精神および範囲に入るそのようなすべての修正および
変更を網羅するものとする。
【0068】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0069】(1)ICチップが第1の主平坦面と第2
の主平坦面とを有するウエハの一部をなし、前記ウエハ
の前記第2の主平坦面の一部が前記ICチップの主平坦
面に平行になっている、前記ICチップの少なくとも1
つのエッジを画定する方法であって、 (a)前記ウエハ内に、該ウエハの前記第1の主平坦面
を横切る第1のトレンチをリソグラフィによって生成す
るステップと、 (b)前記第1のトレンチを絶縁材料で充填するステッ
プと、 (c)前記ICチップに機械的および電気的に結合する
トランスファ金属層を前記ウエハの前記第1の主平坦面
の上に、前記第1トレンチの上にまで延びるように形成
するステップと、 (d)前記トランスファ金属層を通り前記第1のトレン
チと一致する第2のトレンチを形成し、前記トランスフ
ァ金属層の端部を前記第2のトレンチに整列させるステ
ップと、 (e)前記第1のトレンチ内の前記絶縁材料に達するま
で前記ICチップの前記主平坦面を前記ウエハの前記第
1の主平坦面に向かって研磨して前記ICチップを薄化
し、前記第1のトレンチ及び前記第2のトレンチにより
前記ICチップの少なくとも1つのエッジを画定させる
ステップとを含む方法。 (2)前記ステップ(e)の間に前記ウエハに対して前
記ICチップの機械安定度をもたらすために、前記ステ
ップ(b)が、前記第1のトレンチに機械的に硬い絶縁
材料を充填することを特徴とする、前記(1)に記載の
方法。 (3)前記ICチップが前記ウエハから分離されるよう
に、前記第1のトレンチ内の経路に沿ってそれと同一直
線上で前記ウエハを機械ダイシングするステップをさら
に含むことを特徴とする、前記(1)に記載の方法。 (4)前記機械ダイシングの後、前記絶縁材料を含むカ
ーフを除去して、前記ICチップの少なくとも1つのエ
ッジを露出させるステップをさらに含むことを特徴とす
る、前記(3)に記載の方法。 (5)前記方法を繰り返して、それぞれ前記少なくとも
1つのエッジを有する複数のICチップを形成するステ
ップと、各ICチップの少なくとも1つのエッジを互い
に整列させて、前記複数のICチップのスタックの側面
を形成するステップとをさらに含むことを特徴とする、
前記(1)に記載の方法。 (6)ICチップが第1の主平坦面と第2の主平坦面と
を有するウエハの一部をなし、前記ウエハの前記第2の
主平坦面の一部が前記ICチップの主平坦面に平行にな
っている、前記ICチップの少なくとも1つのエッジを
画定する方法であって、 (a)前記ウエハ内に、該ウエハの前記第1の主平坦面
を横切る第1のトレンチをリソグラフィによって生成す
るステップと、 (b)前記ICチップの少なくとも1つのエッジを画定
する表面を有する第1の絶縁層と、除去可能なカーフ領
域である第2の絶縁層を前記第1のトレンチ内に形成す
るステップと、 (c)前記ICチップに機械的および電気的に結合する
トランスファ金属層を前記ウエハの前記第1の主平坦面
の上に、前記第1トレンチの上にまで延びるように形成
するステップと、 (d)前記トランスファ金属層を通り前記第1の絶縁層
の表面と一致する第2のトレンチを形成し、前記トラン
スファ金属層の端部を前記第2のトレンチに整列させる
ステップと、 (e)前記ウエハからの前記ICチップの分離、および
ICチップの少なくとも1つのエッジを画定するための
前記除去可能なカーフ領域の除去を容易にするために、
前記第1のトレンチ内の前記第2の絶縁層に達するまで
前記ICチップの前記主平坦面から前記ウエハの前記第
1の主平坦面に向かって前記ICチップを薄化するステ
ップとを含む方法。 (7)前記形成ステップ(b)が、前記第1のトレンチ
内に残りの空間を残すように、前記第1のトレンチの少
なくとも1つの側壁の上に共形絶縁層として前記第1の
絶縁層を形成するステップを含むことを特徴とする、前
記(6)に記載の方法。 (8)前記形成ステップ(b)が、熱酸化プロセスを使
用して、共形酸化物層として前記第1の絶縁層を形成す
るステップを含むことを特徴とする、前記(7)に記載
の方法。 (9)前記形成ステップ(b)が、前記第1のトレンチ
から前記ウエハの前記第1の主平坦面の上へ延びるリッ
プを有するように前記第1の絶縁層を形成するステップ
を含むことを特徴とする、前記(7)に記載の方法。 (10)前記形成ステップ(b)が、前記第1のトレン
チ内の前記残りの空間に第2の絶縁材料を充填すること
によって、前記第2の絶縁層を形成するステップを含む
ことを特徴とする、前記(7)に記載の方法。 (11)前記形成ステップ(b)が、前記第1のトレン
チ内の前記残りの空間にポリイミドとエポキシの一方を
充填するステップを含むことを特徴とする、前記(1
0)に記載の方法。 (12)ウエハからICチップを分離し、かつICチッ
プの少なくとも1つのエッジを画定するために、前記第
2の絶縁層を除去するステップをさらに含むことを特徴
とする、前記(6)に記載の方法。 (13)前記第2の絶縁層を除去する前記ステップが、
化学除去プロセスを実施することを特徴とする、前記
(12)に記載の方法。 (14)前記第2の絶縁層を除去する前記ステップが、
前記第2の絶縁層を通るように機械ダイシングし、その
後ICチップの少なくとも1つのエッジ上の残りの第2
の絶縁層を化学的に除去するステップを含むことを特徴
とする、前記(12)に記載の方法。 (15)前記方法を繰り返して、それぞれ前記少なくと
も1つのエッジを有する複数のICチップを形成するス
テップと、各ICチップの少なくとも1つのエッジを互
いに整列させて、前記複数のICチップのスタックの側
面を形成するステップとをさらに含むことを特徴とす
る、前記(6)に記載の方法。 (16)ICチップが第1の主平坦面と第2の主平坦面
とを有するウエハの一部をなし、前記ウエハの前記第2
の主平坦面の一部が前記ICチップの主平坦面に平行に
なっている、前記ICチップの少なくとも1つのエッジ
を画定する方法であって、 (a)前記ICチップの少なくとも1つのエッジを画定
する、隣接した2つの第1トレンチの組を前記ウエハの
前記第1の主平坦面を横切るように、前記ウエハ内にリ
ソグラフィによって生成するステップと、 (b)前記第1のトレンチ内に絶縁層を形成するステッ
プと、 (c)前記ICチップに機械的および電気的に結合する
トランスファ金属層を前記ウエハの前記第1の主平坦面
の上に、少なくとも前記第1トレンチの上にまで延びる
ように形成するステップと、 (d)前記トランスファ金属層を通り、前記隣接した2
つの第1のトレンチの側壁のうち外側の側壁と一致する
第2のトレンチを形成し、前記トランスファ金属層の端
部を前記第2のトレンチに整列させるステップと、 (e)前記第1のトレンチに実質上平行でありかつ前記
2つの第1トレンチの間にある経路に沿って前記ウエハ
をダイシングして、前記第1のトレンチと前記経路との
間に前記ウエハの材料のカーフ領域を残すステップと、 (f)前記カーフ領域および前記絶縁層を除去して、前
記ICチップの少なくとも1つのエッジを形成するステ
ップとを含む方法。 (17)前記除去ステップ(f)を容易にするために、
前記第1のトレンチの前記絶縁層に達するまで前記ウエ
ハの前記第1の主平坦面に向かって前記ウエハを薄化す
るステップをさらに含むことを特徴とする、前記(1
6)に記載の方法。 (18)前記隣接する2つの第1のトレンチの一方のト
レンチは1つのICチップの少なくとも1つのエッジを
画定し、前記隣接する2つの第1のトレンチの他方のト
レンチは前記1つのICチップに隣接する他のICチッ
プの少なくとも1つのエッジを画定することを特徴とす
る、前記(16)に記載の方法。 (19)前記方法を繰り返して、それぞれ前記少なくと
も1つのエッジを有する複数のICチップを形成するス
テップと、各ICチップの少なくとも1つのエッジを互
いに整列させて、前記複数のICチップのスタックの側
面を形成するステップとをさらに含むことを特徴とす
る、前記(16)に記載の方法。 (20)前記除去ステップ(f)が、化学ディッピング
を使用して実施されることを特徴とする、前記(16)
に記載の方法。 (21)前記形成ステップ(b)が、熱酸化を使用し
て、前記第1のトレンチ内に酸化物絶縁層を形成するス
テップを含むことを特徴とする、前記(16)に記載の
方法。
の主平坦面とを有するウエハの一部をなし、前記ウエハ
の前記第2の主平坦面の一部が前記ICチップの主平坦
面に平行になっている、前記ICチップの少なくとも1
つのエッジを画定する方法であって、 (a)前記ウエハ内に、該ウエハの前記第1の主平坦面
を横切る第1のトレンチをリソグラフィによって生成す
るステップと、 (b)前記第1のトレンチを絶縁材料で充填するステッ
プと、 (c)前記ICチップに機械的および電気的に結合する
トランスファ金属層を前記ウエハの前記第1の主平坦面
の上に、前記第1トレンチの上にまで延びるように形成
するステップと、 (d)前記トランスファ金属層を通り前記第1のトレン
チと一致する第2のトレンチを形成し、前記トランスフ
ァ金属層の端部を前記第2のトレンチに整列させるステ
ップと、 (e)前記第1のトレンチ内の前記絶縁材料に達するま
で前記ICチップの前記主平坦面を前記ウエハの前記第
1の主平坦面に向かって研磨して前記ICチップを薄化
し、前記第1のトレンチ及び前記第2のトレンチにより
前記ICチップの少なくとも1つのエッジを画定させる
ステップとを含む方法。 (2)前記ステップ(e)の間に前記ウエハに対して前
記ICチップの機械安定度をもたらすために、前記ステ
ップ(b)が、前記第1のトレンチに機械的に硬い絶縁
材料を充填することを特徴とする、前記(1)に記載の
方法。 (3)前記ICチップが前記ウエハから分離されるよう
に、前記第1のトレンチ内の経路に沿ってそれと同一直
線上で前記ウエハを機械ダイシングするステップをさら
に含むことを特徴とする、前記(1)に記載の方法。 (4)前記機械ダイシングの後、前記絶縁材料を含むカ
ーフを除去して、前記ICチップの少なくとも1つのエ
ッジを露出させるステップをさらに含むことを特徴とす
る、前記(3)に記載の方法。 (5)前記方法を繰り返して、それぞれ前記少なくとも
1つのエッジを有する複数のICチップを形成するステ
ップと、各ICチップの少なくとも1つのエッジを互い
に整列させて、前記複数のICチップのスタックの側面
を形成するステップとをさらに含むことを特徴とする、
前記(1)に記載の方法。 (6)ICチップが第1の主平坦面と第2の主平坦面と
を有するウエハの一部をなし、前記ウエハの前記第2の
主平坦面の一部が前記ICチップの主平坦面に平行にな
っている、前記ICチップの少なくとも1つのエッジを
画定する方法であって、 (a)前記ウエハ内に、該ウエハの前記第1の主平坦面
を横切る第1のトレンチをリソグラフィによって生成す
るステップと、 (b)前記ICチップの少なくとも1つのエッジを画定
する表面を有する第1の絶縁層と、除去可能なカーフ領
域である第2の絶縁層を前記第1のトレンチ内に形成す
るステップと、 (c)前記ICチップに機械的および電気的に結合する
トランスファ金属層を前記ウエハの前記第1の主平坦面
の上に、前記第1トレンチの上にまで延びるように形成
するステップと、 (d)前記トランスファ金属層を通り前記第1の絶縁層
の表面と一致する第2のトレンチを形成し、前記トラン
スファ金属層の端部を前記第2のトレンチに整列させる
ステップと、 (e)前記ウエハからの前記ICチップの分離、および
ICチップの少なくとも1つのエッジを画定するための
前記除去可能なカーフ領域の除去を容易にするために、
前記第1のトレンチ内の前記第2の絶縁層に達するまで
前記ICチップの前記主平坦面から前記ウエハの前記第
1の主平坦面に向かって前記ICチップを薄化するステ
ップとを含む方法。 (7)前記形成ステップ(b)が、前記第1のトレンチ
内に残りの空間を残すように、前記第1のトレンチの少
なくとも1つの側壁の上に共形絶縁層として前記第1の
絶縁層を形成するステップを含むことを特徴とする、前
記(6)に記載の方法。 (8)前記形成ステップ(b)が、熱酸化プロセスを使
用して、共形酸化物層として前記第1の絶縁層を形成す
るステップを含むことを特徴とする、前記(7)に記載
の方法。 (9)前記形成ステップ(b)が、前記第1のトレンチ
から前記ウエハの前記第1の主平坦面の上へ延びるリッ
プを有するように前記第1の絶縁層を形成するステップ
を含むことを特徴とする、前記(7)に記載の方法。 (10)前記形成ステップ(b)が、前記第1のトレン
チ内の前記残りの空間に第2の絶縁材料を充填すること
によって、前記第2の絶縁層を形成するステップを含む
ことを特徴とする、前記(7)に記載の方法。 (11)前記形成ステップ(b)が、前記第1のトレン
チ内の前記残りの空間にポリイミドとエポキシの一方を
充填するステップを含むことを特徴とする、前記(1
0)に記載の方法。 (12)ウエハからICチップを分離し、かつICチッ
プの少なくとも1つのエッジを画定するために、前記第
2の絶縁層を除去するステップをさらに含むことを特徴
とする、前記(6)に記載の方法。 (13)前記第2の絶縁層を除去する前記ステップが、
化学除去プロセスを実施することを特徴とする、前記
(12)に記載の方法。 (14)前記第2の絶縁層を除去する前記ステップが、
前記第2の絶縁層を通るように機械ダイシングし、その
後ICチップの少なくとも1つのエッジ上の残りの第2
の絶縁層を化学的に除去するステップを含むことを特徴
とする、前記(12)に記載の方法。 (15)前記方法を繰り返して、それぞれ前記少なくと
も1つのエッジを有する複数のICチップを形成するス
テップと、各ICチップの少なくとも1つのエッジを互
いに整列させて、前記複数のICチップのスタックの側
面を形成するステップとをさらに含むことを特徴とす
る、前記(6)に記載の方法。 (16)ICチップが第1の主平坦面と第2の主平坦面
とを有するウエハの一部をなし、前記ウエハの前記第2
の主平坦面の一部が前記ICチップの主平坦面に平行に
なっている、前記ICチップの少なくとも1つのエッジ
を画定する方法であって、 (a)前記ICチップの少なくとも1つのエッジを画定
する、隣接した2つの第1トレンチの組を前記ウエハの
前記第1の主平坦面を横切るように、前記ウエハ内にリ
ソグラフィによって生成するステップと、 (b)前記第1のトレンチ内に絶縁層を形成するステッ
プと、 (c)前記ICチップに機械的および電気的に結合する
トランスファ金属層を前記ウエハの前記第1の主平坦面
の上に、少なくとも前記第1トレンチの上にまで延びる
ように形成するステップと、 (d)前記トランスファ金属層を通り、前記隣接した2
つの第1のトレンチの側壁のうち外側の側壁と一致する
第2のトレンチを形成し、前記トランスファ金属層の端
部を前記第2のトレンチに整列させるステップと、 (e)前記第1のトレンチに実質上平行でありかつ前記
2つの第1トレンチの間にある経路に沿って前記ウエハ
をダイシングして、前記第1のトレンチと前記経路との
間に前記ウエハの材料のカーフ領域を残すステップと、 (f)前記カーフ領域および前記絶縁層を除去して、前
記ICチップの少なくとも1つのエッジを形成するステ
ップとを含む方法。 (17)前記除去ステップ(f)を容易にするために、
前記第1のトレンチの前記絶縁層に達するまで前記ウエ
ハの前記第1の主平坦面に向かって前記ウエハを薄化す
るステップをさらに含むことを特徴とする、前記(1
6)に記載の方法。 (18)前記隣接する2つの第1のトレンチの一方のト
レンチは1つのICチップの少なくとも1つのエッジを
画定し、前記隣接する2つの第1のトレンチの他方のト
レンチは前記1つのICチップに隣接する他のICチッ
プの少なくとも1つのエッジを画定することを特徴とす
る、前記(16)に記載の方法。 (19)前記方法を繰り返して、それぞれ前記少なくと
も1つのエッジを有する複数のICチップを形成するス
テップと、各ICチップの少なくとも1つのエッジを互
いに整列させて、前記複数のICチップのスタックの側
面を形成するステップとをさらに含むことを特徴とす
る、前記(16)に記載の方法。 (20)前記除去ステップ(f)が、化学ディッピング
を使用して実施されることを特徴とする、前記(16)
に記載の方法。 (21)前記形成ステップ(b)が、熱酸化を使用し
て、前記第1のトレンチ内に酸化物絶縁層を形成するス
テップを含むことを特徴とする、前記(16)に記載の
方法。
【図1】本発明による、それから形成すべきICチップ
の製造の中間段階の後のウエハの断面図である。
の製造の中間段階の後のウエハの断面図である。
【図2】本発明の一実施形態による、ICチップのエッ
ジを画定するトレンチを形成した後の図1のウエハの断
面図である。
ジを画定するトレンチを形成した後の図1のウエハの断
面図である。
【図3】本発明の一実施形態による、図2のウエハの上
面図である。
面図である。
【図4】本発明の一実施形態による、図2のウエハの上
面図である。
面図である。
【図5】本発明の一実施形態による、トレンチ内に絶縁
層を付着した後の図2のウエハの断面図である。
層を付着した後の図2のウエハの断面図である。
【図6】本発明の一実施形態による、トレンチに絶縁材
料を充填した後の図5のウエハの断面図である。
料を充填した後の図5のウエハの断面図である。
【図7】本発明の一実施形態による、トランスファ金属
層を形成した後の図6のウエハの断面図である。
層を形成した後の図6のウエハの断面図である。
【図8】本発明の一実施形態による、前に形成したトレ
ンチの下方に第2のトレンチを形成した後の図7のウエ
ハの断面図である。
ンチの下方に第2のトレンチを形成した後の図7のウエ
ハの断面図である。
【図9】本発明の一実施形態による、ウエハを薄化した
後の図8のウエハの断面図である。
後の図8のウエハの断面図である。
【図10】本発明の一実施形態による、そのエッジが正
確に画定された図9のウエハの完成したICチップの断
面図である。
確に画定された図9のウエハの完成したICチップの断
面図である。
【図11】本発明の一実施形態による、能動回路を形成
する前の、ただしウエハから形成したICチップのエッ
ジを画定するのに使用するトレンチを形成した後のウエ
ハ製造の段階の断面図である。
する前の、ただしウエハから形成したICチップのエッ
ジを画定するのに使用するトレンチを形成した後のウエ
ハ製造の段階の断面図である。
【図12】本発明の一実施形態による、各トレンチ内に
2つの絶縁層を形成した後の図11のウエハの断面図で
ある。
2つの絶縁層を形成した後の図11のウエハの断面図で
ある。
【図13】本発明の一実施形態による、製造設備内のI
Cチップのスタックの断面図である。
Cチップのスタックの断面図である。
【図14】本発明の一実施形態による、図13のスタッ
クの断面図である。
クの断面図である。
【図15】本発明の一実施形態による、側面金属被覆を
形成した後の図14のスタックの断面図である。
形成した後の図14のスタックの断面図である。
【図16】本発明の一実施形態による、能動回路を形成
する前の、ただしウエハから形成したICチップのエッ
ジを画定するのに使用するトレンチを形成した後のウエ
ハ製造の段階の断面図である。
する前の、ただしウエハから形成したICチップのエッ
ジを画定するのに使用するトレンチを形成した後のウエ
ハ製造の段階の断面図である。
【図17】本発明の一実施形態による、トレンチに絶縁
材料を充填した後の図16のウエハの断面図である。
材料を充填した後の図16のウエハの断面図である。
【図18】本発明の一実施形態による、能動回路を形成
した後の図17のウエハの断面図である。
した後の図17のウエハの断面図である。
【図19】本発明の一実施形態による、トランスファ金
属層を形成した後の図18のウエハの断面図である。
属層を形成した後の図18のウエハの断面図である。
【図20】本発明の一実施形態による、前のトレンチの
下方に第2のトレンチを形成し、かつウエハを薄化した
後の図19のウエハの断面図である。
下方に第2のトレンチを形成し、かつウエハを薄化した
後の図19のウエハの断面図である。
【図21】本発明の一実施形態による、図20のウエハ
からダイシングしたICチップの断面図である。
からダイシングしたICチップの断面図である。
【図22】本発明の一実施形態による、そのエッジ表面
を除去した後の図21のICチップの断面図である。
を除去した後の図21のICチップの断面図である。
【図23】本発明の一実施形態による、能動回路を形成
する前の、ただしウエハから形成したICチップのエッ
ジを画定するのに使用する双対トレンチの組を形成した
後のウエハ製造の段階の断面図である。
する前の、ただしウエハから形成したICチップのエッ
ジを画定するのに使用する双対トレンチの組を形成した
後のウエハ製造の段階の断面図である。
【図24】本発明の一実施形態による、双対トレンチの
組に絶縁材料を充填した後の図23のウエハの断面図で
ある。
組に絶縁材料を充填した後の図23のウエハの断面図で
ある。
【図25】本発明の一実施形態による、トランスファ金
属層を形成し、双対トレンチの組の下方に第2のトレン
チを形成し、ウエハを薄化した後の図24のウエハの断
面図である。
属層を形成し、双対トレンチの組の下方に第2のトレン
チを形成し、ウエハを薄化した後の図24のウエハの断
面図である。
【図26】本発明の一実施形態による、図25のウエハ
からダイシングしたICチップの断面図である。
からダイシングしたICチップの断面図である。
【図27】本発明の一実施形態による、図22のICチ
ップのスタックの断面図である。
ップのスタックの断面図である。
【図28】本発明の一実施形態による、側面配線を形成
した後の図27のスタックの断面図である。
した後の図27のスタックの断面図である。
11 ウエハ 11' シリコン・カーフ 12 ICチップ 13 能動回路領域 15 能動回路領域 17 能動回路領域 19 絶縁層 21 電気接点 23 カーフ領域 25 トレンチ 28 能動回路領域 31 能動回路領域 35 絶縁層 37 絶縁層 39 トランスファ金属リード 41 絶縁層 43 接着層 45 第2のトレンチ 51 部材 53 設備案内 55 光学的に平坦な表面 57 サポート 59 設備案内 61 スタック 63 側面金属被覆 65 側面絶縁
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイン・ジョン・ハウェル アメリカ合衆国05495 バーモント州ウ ィリストンタマラック・ドライブ 4 (72)発明者 ハワード・レオ・カルター アメリカ合衆国05446 バーモント州コ ルチェスター ビレッジ・ドライブ 14 (72)発明者 パトリシア・エレン・マルミリオン アメリカ合衆国05446 バーモント州コ ルチェスター サイヤー・ビーチ・ロー ド 26 (72)発明者 アンソニー・マイケル・パラゴニア アメリカ合衆国05489 バーモント州ア ンダーヒルボックス 4520 ロード・ナ ンバー 1 (72)発明者 バーナデット・アン・ピアソン アメリカ合衆国05486 バーモント州サ ウス・ヒーロー ランバード・レイン 90 (72)発明者 デニス・アーサー・シュミット アメリカ合衆国05403 バーモント州サ ウス・バーリントン ディアフィール ド・ロード 4 (56)参考文献 特開 平7−74130(JP,A) 特開 平7−6982(JP,A) 特開 平3−191549(JP,A) 特開 平5−259375(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/301 H01L 21/304
Claims (21)
- 【請求項1】ICチップが第1の主平坦面と第2の主平
坦面とを有するウエハの一部をなし、前記ウエハの前記
第2の主平坦面の一部が前記ICチップの主平坦面に平
行になっている、前記ICチップの少なくとも1つのエ
ッジを画定する方法であって、 (a)前記ウエハ内に、該ウエハの前記第1の主平坦面
を横切る第1のトレンチをリソグラフィによって生成す
るステップと、 (b)前記第1のトレンチを絶縁材料で充填するステッ
プと、 (c)前記ICチップに機械的および電気的に結合する
トランスファ金属層を前記ウエハの前記第1の主平坦面
の上に、前記第1トレンチの上にまで延びるように形成
するステップと、 (d)前記トランスファ金属層を通り前記第1のトレン
チと一致する第2のトレンチを形成し、前記トランスフ
ァ金属層の端部を前記第2のトレンチに整列させるステ
ップと、 (e)前記第1のトレンチ内の前記絶縁材料に達するま
で前記ICチップの前記主平坦面を前記ウエハの前記第
1の主平坦面に向かって研磨して前記ICチップを薄化
し、前記第1のトレンチ及び前記第2のトレンチにより
前記ICチップの少なくとも1つのエッジを画定させる
ステップとを含む方法。 - 【請求項2】前記ステップ(e)の間に前記ウエハに対
して前記ICチップの機械安定度をもたらすために、前
記ステップ(b)が、前記第1のトレンチに機械的に硬
い絶縁材料を充填することを特徴とする、請求項1に記
載の方法。 - 【請求項3】前記ICチップが前記ウエハから分離され
るように、前記第1のトレンチ内の経路に沿ってそれと
同一直線上で前記ウエハを機械ダイシングするステップ
をさらに含むことを特徴とする、請求項1に記載の方
法。 - 【請求項4】前記機械ダイシングの後、前記絶縁材料を
含むカーフを除去して、前記ICチップの少なくとも1
つのエッジを露出させるステップをさらに含むことを特
徴とする、請求項3に記載の方法。 - 【請求項5】前記方法を繰り返して、それぞれ前記少な
くとも1つのエッジを有する複数のICチップを形成す
るステップと、各ICチップの少なくとも1つのエッジ
を互いに整列させて、前記複数のICチップのスタック
の側面を形成するステップとをさらに含むことを特徴と
する、請求項1に記載の方法。 - 【請求項6】ICチップが第1の主平坦面と第2の主平
坦面とを有するウエハの一部をなし、前記ウエハの前記
第2の主平坦面の一部が前記ICチップの主平坦面に平
行になっている、前記ICチップの少なくとも1つのエ
ッジを画定する方法であって、 (a)前記ウエハ内に、該ウエハの前記第1の主平坦面
を横切る第1のトレンチをリソグラフィによって生成す
るステップと、 (b)前記ICチップの少なくとも1つのエッジを画定
する表面を有する第1の絶縁層と、除去可能なカーフ領
域である第2の絶縁層を前記第1のトレンチ内に形成す
るステップと、 (c)前記ICチップに機械的および電気的に結合する
トランスファ金属層を前記ウエハの前記第1の主平坦面
の上に、前記第1トレンチの上にまで延びるように形成
するステップと、 (d)前記トランスファ金属層を通り前記第1の絶縁層
の表面と一致する第2のトレンチを形成し、前記トラン
スファ金属層の端部を前記第2のトレンチに整列させる
ステップと、 (e)前記ウエハからの前記ICチップの分離、および
ICチップの少なくとも1つのエッジを画定するための
前記除去可能なカーフ領域の除去を容易にするために、
前記第1のトレンチ内の前記第2の絶縁層に達するまで
前記ICチップの前記主平坦面から前記ウエハの前記第
1の主平坦面に向かって前記ICチップを薄化するステ
ップとを含む方法。 - 【請求項7】前記形成ステップ(b)が、前記第1のト
レンチ内に残りの空間を残すように、前記第1のトレン
チの少なくとも1つの側壁の上に共形絶縁層として前記
第1の絶縁層を形成するステップを含むことを特徴とす
る、請求項6に記載の方法。 - 【請求項8】前記形成ステップ(b)が、熱酸化プロセ
スを使用して、共形酸化物層として前記第1の絶縁層を
形成するステップを含むことを特徴とする、請求項7に
記載の方法。 - 【請求項9】前記形成ステップ(b)が、前記第1のト
レンチから前記ウエハの前記第1の主平坦面の上へ延び
るリップを有するように前記第1の絶縁層を形成するス
テップを含むことを特徴とする、請求項7に記載の方
法。 - 【請求項10】前記形成ステップ(b)が、前記第1の
トレンチ内の前記残りの空間に第2の絶縁材料を充填す
ることによって、前記第2の絶縁層を形成するステップ
を含むことを特徴とする、請求項7に記載の方法。 - 【請求項11】前記形成ステップ(b)が、前記第1の
トレンチ内の前記残りの空間にポリイミドとエポキシの
一方を充填するステップを含むことを特徴とする、請求
項10に記載の方法。 - 【請求項12】ウエハからICチップを分離し、かつI
Cチップの少なくとも1つのエッジを画定するために、
前記第2の絶縁層を除去するステップをさらに含むこと
を特徴とする、請求項6に記載の方法。 - 【請求項13】前記第2の絶縁層を除去する前記ステッ
プが、化学除去プロセスを実施することを特徴とする、
請求項12に記載の方法。 - 【請求項14】前記第2の絶縁層を除去する前記ステッ
プが、前記第2の絶縁層を通るように機械ダイシング
し、その後ICチップの少なくとも1つのエッジ上の残
りの第2の絶縁層を化学的に除去するステップを含むこ
とを特徴とする、請求項12に記載の方法。 - 【請求項15】前記方法を繰り返して、それぞれ前記少
なくとも1つのエッジを有する複数のICチップを形成
するステップと、各ICチップの少なくとも1つのエッ
ジを互いに整列させて、前記複数のICチップのスタッ
クの側面を形成するステップとをさらに含むことを特徴
とする、請求項6に記載の方法。 - 【請求項16】ICチップが第1の主平坦面と第2の主
平坦面とを有するウエハの一部をなし、前記ウエハの前
記第2の主平坦面の一部が前記ICチップの主平坦面に
平行になっている、前記ICチップの少なくとも1つの
エッジを画定する方法であって、 (a)前記ICチップの少なくとも1つのエッジを画定
する、隣接した2つの第1トレンチの組を前記ウエハの
前記第1の主平坦面を横切るように、前記ウエハ内にリ
ソグラフィによって生成するステップと、 (b)前記第1のトレンチ内に絶縁層を形成するステッ
プと、 (c)前記ICチップに機械的および電気的に結合する
トランスファ金属層を前記ウエハの前記第1の主平坦面
の上に、少なくとも前記第1トレンチの上にまで延びる
ように形成するステップと、 (d)前記トランスファ金属層を通り、前記隣接した2
つの第1のトレンチの側壁のうち外側の側壁と一致する
第2のトレンチを形成し、前記トランスファ金属層の端
部を前記第2のトレンチに整列させるステップと、 (e)前記第1のトレンチに実質上平行でありかつ前記
2つの第1トレンチの間にある経路に沿って前記ウエハ
をダイシングして、前記第1のトレンチと前記経路との
間に前記ウエハの材料のカーフ領域を残すステップと、 (f)前記カーフ領域および前記絶縁層を除去して、前
記ICチップの少なくとも1つのエッジを形成するステ
ップとを含む方法。 - 【請求項17】前記除去ステップ(f)を容易にするた
めに、前記第1のトレンチの前記絶縁層に達するまで前
記ウエハの前記第1の主平坦面に向かって前記ウエハを
薄化するステップをさらに含むことを特徴とする、請求
項16に記載の方法。 - 【請求項18】前記隣接する2つの第1のトレンチの一
方のトレンチは1つのICチップの少なくとも1つのエ
ッジを画定し、前記隣接する2つの第1のトレンチの他
方のトレンチは前記1つのICチップに隣接する他のI
Cチップの少なくとも1つのエッジを画定することを特
徴とする、請求項16に記載の方法。 - 【請求項19】前記方法を繰り返して、それぞれ前記少
なくとも1つのエッジを有する複数のICチップを形成
するステップと、各ICチップの少なくとも1つのエッ
ジを互いに整列させて、前記複数のICチップのスタッ
クの側面を形成するステップとをさらに含むことを特徴
とする、請求項16に記載の方法。 - 【請求項20】前記除去ステップ(f)が、化学ディッ
ピングを使用して実施されることを特徴とする、請求項
16に記載の方法。 - 【請求項21】前記形成ステップ(b)が、熱酸化を使
用して、前記第1のトレンチ内に酸化物絶縁層を形成す
るステップを含むことを特徴とする、請求項16に記載
の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/507186 | 1995-07-26 | ||
US08/507,186 US5691248A (en) | 1995-07-26 | 1995-07-26 | Methods for precise definition of integrated circuit chip edges |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09106968A JPH09106968A (ja) | 1997-04-22 |
JP3229208B2 true JP3229208B2 (ja) | 2001-11-19 |
Family
ID=24017597
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17785096A Expired - Fee Related JP3229208B2 (ja) | 1995-07-26 | 1996-07-08 | 集積回路チップのエッジを正確に画定する方法 |
Country Status (2)
Country | Link |
---|---|
US (3) | US5691248A (ja) |
JP (1) | JP3229208B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105206506A (zh) * | 2014-06-30 | 2015-12-30 | 中芯国际集成电路制造(上海)有限公司 | 晶圆的处理方法 |
Families Citing this family (167)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5691248A (en) * | 1995-07-26 | 1997-11-25 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
CZ54899A3 (cs) * | 1996-08-23 | 1999-08-11 | Cook Biotech, Incorporated | Štěpová protéza, materiály s ní spojené a způsoby její výroby |
US6882030B2 (en) | 1996-10-29 | 2005-04-19 | Tru-Si Technologies, Inc. | Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate |
US6498074B2 (en) | 1996-10-29 | 2002-12-24 | Tru-Si Technologies, Inc. | Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners |
EP2270845A3 (en) | 1996-10-29 | 2013-04-03 | Invensas Corporation | Integrated circuits and methods for their fabrication |
US6448153B2 (en) * | 1996-10-29 | 2002-09-10 | Tru-Si Technologies, Inc. | Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners |
KR100222299B1 (ko) * | 1996-12-16 | 1999-10-01 | 윤종용 | 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법 |
TW448524B (en) * | 1997-01-17 | 2001-08-01 | Seiko Epson Corp | Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment |
US7786562B2 (en) * | 1997-11-11 | 2010-08-31 | Volkan Ozguz | Stackable semiconductor chip layer comprising prefabricated trench interconnect vias |
KR100253352B1 (ko) * | 1997-11-19 | 2000-04-15 | 김영환 | 적층가능한 반도체 칩 및 적층된 반도체 칩 모듈의 제조 방법 |
US6114221A (en) * | 1998-03-16 | 2000-09-05 | International Business Machines Corporation | Method and apparatus for interconnecting multiple circuit chips |
US6265314B1 (en) * | 1998-06-09 | 2001-07-24 | Advanced Micro Devices, Inc. | Wafer edge polish |
US7381642B2 (en) | 2004-09-23 | 2008-06-03 | Megica Corporation | Top layers of metal for integrated circuits |
US6495442B1 (en) * | 2000-10-18 | 2002-12-17 | Magic Corporation | Post passivation interconnection schemes on top of the IC chips |
US6936531B2 (en) | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
US7405149B1 (en) | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
US8021976B2 (en) | 2002-10-15 | 2011-09-20 | Megica Corporation | Method of wire bonding over active area of a semiconductor circuit |
US6211050B1 (en) * | 1999-03-03 | 2001-04-03 | Chartered Semiconductor Manufacturing Ltd. | Fill pattern in kerf areas to prevent localized non-uniformities of insulating layers at die corners on semiconductor substrates |
EP1041620A3 (en) * | 1999-04-02 | 2005-01-05 | Interuniversitair Microelektronica Centrum Vzw | Method of transferring ultrathin substrates and application of the method to the manufacture of a multi-layer thin film device |
US6214703B1 (en) | 1999-04-15 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Method to increase wafer utility by implementing deep trench in scribe line |
JP3575001B2 (ja) | 1999-05-07 | 2004-10-06 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージ及びその製造方法 |
JP3398721B2 (ja) | 1999-05-20 | 2003-04-21 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージ及びその製造方法 |
USRE40112E1 (en) | 1999-05-20 | 2008-02-26 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
JP2001077301A (ja) * | 1999-08-24 | 2001-03-23 | Amkor Technology Korea Inc | 半導体パッケージ及びその製造方法 |
US6984571B1 (en) | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
US6500694B1 (en) | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
US6882045B2 (en) * | 1999-10-28 | 2005-04-19 | Thomas J. Massingill | Multi-chip module and method for forming and method for deplating defective capacitors |
KR20010064907A (ko) | 1999-12-20 | 2001-07-11 | 마이클 디. 오브라이언 | 와이어본딩 방법 및 이를 이용한 반도체패키지 |
JP4251421B2 (ja) * | 2000-01-13 | 2009-04-08 | 新光電気工業株式会社 | 半導体装置の製造方法 |
US6414396B1 (en) | 2000-01-24 | 2002-07-02 | Amkor Technology, Inc. | Package for stacked integrated circuits |
JP3339485B2 (ja) * | 2000-01-24 | 2002-10-28 | 日本電気株式会社 | 半導体装置 |
US6902987B1 (en) | 2000-02-16 | 2005-06-07 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
US6344401B1 (en) | 2000-03-09 | 2002-02-05 | Atmel Corporation | Method of forming a stacked-die integrated circuit chip package on a water level |
KR100559664B1 (ko) | 2000-03-25 | 2006-03-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
WO2001075966A1 (de) * | 2000-04-04 | 2001-10-11 | Synova S.A. | Verfahren zum schneiden eines gegenstands und zur weiterverarbeitung des schnittguts sowie träger zum halten des gegenstands bzw. des schnittguts |
EP1151962B1 (en) * | 2000-04-28 | 2007-06-13 | STMicroelectronics S.r.l. | Structure for electrically connecting a first body of semiconductor material overlaid by a second body of semiconductor material, composite structure using the electric connection structure, and manufacturing process thereof |
US6531784B1 (en) | 2000-06-02 | 2003-03-11 | Amkor Technology, Inc. | Semiconductor package with spacer strips |
US6452278B1 (en) | 2000-06-30 | 2002-09-17 | Amkor Technology, Inc. | Low profile package for plural semiconductor dies |
US6743697B2 (en) * | 2000-06-30 | 2004-06-01 | Intel Corporation | Thin silicon circuits and method for making the same |
US6472758B1 (en) | 2000-07-20 | 2002-10-29 | Amkor Technology, Inc. | Semiconductor package including stacked semiconductor dies and bond wires |
US6563133B1 (en) * | 2000-08-09 | 2003-05-13 | Ziptronix, Inc. | Method of epitaxial-like wafer bonding at low temperature and bonded structure |
US6577013B1 (en) | 2000-09-05 | 2003-06-10 | Amkor Technology, Inc. | Chip size semiconductor packages with stacked dies |
US6552416B1 (en) | 2000-09-08 | 2003-04-22 | Amkor Technology, Inc. | Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring |
US6674161B1 (en) * | 2000-10-03 | 2004-01-06 | Rambus Inc. | Semiconductor stacked die devices |
US7271489B2 (en) | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
US6340846B1 (en) | 2000-12-06 | 2002-01-22 | Amkor Technology, Inc. | Making semiconductor packages with stacked dies and reinforced wire bonds |
US6518679B2 (en) | 2000-12-15 | 2003-02-11 | International Business Machines Corporation | Capacitive alignment structure and method for chip stacking |
US6383893B1 (en) * | 2000-12-28 | 2002-05-07 | International Business Machines Corporation | Method of forming a crack stop structure and diffusion barrier in integrated circuits |
US20020117753A1 (en) * | 2001-02-23 | 2002-08-29 | Lee Michael G. | Three dimensional packaging |
US8158508B2 (en) | 2001-03-05 | 2012-04-17 | Megica Corporation | Structure and manufacturing method of a chip scale package |
US20020163072A1 (en) * | 2001-05-01 | 2002-11-07 | Subhash Gupta | Method for bonding wafers to produce stacked integrated circuits |
JP3788268B2 (ja) * | 2001-05-14 | 2006-06-21 | ソニー株式会社 | 半導体装置の製造方法 |
US6483174B1 (en) * | 2001-08-16 | 2002-11-19 | Jds Uniphase Corporation | Apparatus and method for dicing and testing optical devices, including thin film filters |
US20030049889A1 (en) * | 2001-09-07 | 2003-03-13 | Yamaguchi James Satsuo | Method of manufacturing multilayer modules |
CN100369235C (zh) * | 2001-10-01 | 2008-02-13 | 埃克赛尔技术有限公司 | 加工衬底的方法及系统 |
US6838299B2 (en) * | 2001-11-28 | 2005-01-04 | Intel Corporation | Forming defect prevention trenches in dicing streets |
US6955989B2 (en) * | 2001-11-30 | 2005-10-18 | Xerox Corporation | Use of a U-groove as an alternative to using a V-groove for protection against dicing induced damage in silicon |
US7932603B2 (en) | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
TW544882B (en) | 2001-12-31 | 2003-08-01 | Megic Corp | Chip package structure and process thereof |
TW584950B (en) | 2001-12-31 | 2004-04-21 | Megic Corp | Chip packaging structure and process thereof |
US6673698B1 (en) | 2002-01-19 | 2004-01-06 | Megic Corporation | Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers |
TW503496B (en) | 2001-12-31 | 2002-09-21 | Megic Corp | Chip packaging structure and manufacturing process of the same |
DE10202881B4 (de) * | 2002-01-25 | 2007-09-20 | Infineon Technologies Ag | Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips |
US6762076B2 (en) * | 2002-02-20 | 2004-07-13 | Intel Corporation | Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices |
EP1361516A3 (en) * | 2002-04-30 | 2011-05-18 | Hitachi, Ltd. | Method and system for backing up power supply of disk array device |
SG107595A1 (en) * | 2002-06-18 | 2004-12-29 | Micron Technology Inc | Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods |
SG111069A1 (en) * | 2002-06-18 | 2005-05-30 | Micron Technology Inc | Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods |
CN100405615C (zh) * | 2002-09-09 | 2008-07-23 | 陈俊华 | 整合式晶片型二极管 |
FR2848023B1 (fr) * | 2002-11-28 | 2005-02-18 | Gemplus Card Int | Isolation de puce par depot isolant dans des chemins d'individualisation partielle avant amincissement |
DE10258509B4 (de) * | 2002-12-14 | 2005-10-20 | Infineon Technologies Ag | Verfahren zur Herstellung eines dünnen bruchfesten Halbleiterwafers |
JP2004221125A (ja) * | 2003-01-09 | 2004-08-05 | Sharp Corp | 半導体装置及びその製造方法 |
US7436494B1 (en) | 2003-03-28 | 2008-10-14 | Irvine Sensors Corp. | Three-dimensional ladar module with alignment reference insert circuitry |
US8198576B2 (en) | 2003-03-28 | 2012-06-12 | Aprolase Development Co., Llc | Three-dimensional LADAR module with alignment reference insert circuitry comprising high density interconnect structure |
US20040188596A1 (en) * | 2003-03-28 | 2004-09-30 | Ludwig David E. | Three-dimensional imaging device incorporating stacked layers containing microelectronic circuits |
US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
DE10326507A1 (de) * | 2003-06-12 | 2005-01-13 | Infineon Technologies Ag | Verfahren zur Herstellung eines bruchfesten scheibenförmigen Gegenstands sowie zugehörige Halbleiterschaltungsanordung |
DE10326508A1 (de) | 2003-06-12 | 2005-01-13 | Infineon Technologies Ag | Verfahren zur Herstellung eines bruchfesten scheibenförmigen Gegenstands sowie zugehörige Halbleiterschaltungsanordnung |
US7173325B2 (en) * | 2003-08-29 | 2007-02-06 | C-Core Technologies, Inc. | Expansion constrained die stack |
CN100364112C (zh) * | 2003-09-11 | 2008-01-23 | 祝孝平 | 可表面安装的晶片型二极管 |
DE10342980B3 (de) * | 2003-09-17 | 2005-01-05 | Disco Hi-Tec Europe Gmbh | Verfahren zur Bildung von Chip-Stapeln |
SG120123A1 (en) * | 2003-09-30 | 2006-03-28 | Micron Technology Inc | Castellated chip-scale packages and methods for fabricating the same |
US7459790B2 (en) * | 2003-10-15 | 2008-12-02 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
US7394161B2 (en) | 2003-12-08 | 2008-07-01 | Megica Corporation | Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto |
JP4609985B2 (ja) * | 2004-06-30 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体チップおよびその製造方法ならびに半導体装置 |
US8022544B2 (en) | 2004-07-09 | 2011-09-20 | Megica Corporation | Chip structure |
US7465654B2 (en) * | 2004-07-09 | 2008-12-16 | Megica Corporation | Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures |
US7452803B2 (en) * | 2004-08-12 | 2008-11-18 | Megica Corporation | Method for fabricating chip structure |
US8008775B2 (en) * | 2004-09-09 | 2011-08-30 | Megica Corporation | Post passivation interconnection structures |
US7355282B2 (en) * | 2004-09-09 | 2008-04-08 | Megica Corporation | Post passivation interconnection process and structures |
EP1670055A1 (en) * | 2004-12-09 | 2006-06-14 | INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) | Method for chip singulation |
US7566634B2 (en) * | 2004-09-24 | 2009-07-28 | Interuniversitair Microelektronica Centrum (Imec) | Method for chip singulation |
EP1641038B1 (en) | 2004-09-24 | 2011-08-10 | Imec | Method for chip singulation |
US7521805B2 (en) * | 2004-10-12 | 2009-04-21 | Megica Corp. | Post passivation interconnection schemes on top of the IC chips |
US7547969B2 (en) | 2004-10-29 | 2009-06-16 | Megica Corporation | Semiconductor chip with passivation layer comprising metal interconnect and contact pads |
KR20060078252A (ko) * | 2004-12-31 | 2006-07-05 | 동부일렉트로닉스 주식회사 | 트렌치 소자 분리막 평탄화 공정의 모니터 패턴 |
KR100599124B1 (ko) * | 2005-02-14 | 2006-07-12 | 삼성전자주식회사 | 부유 구조체 제조방법 |
DE102005022017B3 (de) * | 2005-05-12 | 2006-10-26 | Infineon Technologies Ag | Verfahren zur Herstellung von Chip-Stapeln sowie zugehörige Chip-Stapel |
US7470927B2 (en) * | 2005-05-18 | 2008-12-30 | Megica Corporation | Semiconductor chip with coil element over passivation layer |
TWI305951B (en) | 2005-07-22 | 2009-02-01 | Megica Corp | Method for forming a double embossing structure |
US7829989B2 (en) * | 2005-09-07 | 2010-11-09 | Alpha & Omega Semiconductor, Ltd. | Vertical packaged IC device modules with interconnected 3D laminates directly contacts wafer backside |
US7473999B2 (en) * | 2005-09-23 | 2009-01-06 | Megica Corporation | Semiconductor chip and process for forming the same |
US8153464B2 (en) * | 2005-10-18 | 2012-04-10 | International Rectifier Corporation | Wafer singulation process |
US7397121B2 (en) | 2005-10-28 | 2008-07-08 | Megica Corporation | Semiconductor chip with post-passivation scheme formed over passivation layer |
US7947978B2 (en) * | 2005-12-05 | 2011-05-24 | Megica Corporation | Semiconductor chip with bond area |
KR100753528B1 (ko) | 2006-01-04 | 2007-08-30 | 삼성전자주식회사 | 웨이퍼 레벨 패키지 및 이의 제조 방법 |
TWI293499B (en) * | 2006-01-25 | 2008-02-11 | Advanced Semiconductor Eng | Three dimensional package and method of making the same |
TWI287273B (en) * | 2006-01-25 | 2007-09-21 | Advanced Semiconductor Eng | Three dimensional package and method of making the same |
US8836146B2 (en) * | 2006-03-02 | 2014-09-16 | Qualcomm Incorporated | Chip package and method for fabricating the same |
TW200737506A (en) * | 2006-03-07 | 2007-10-01 | Sanyo Electric Co | Semiconductor device and manufacturing method of the same |
US8420520B2 (en) * | 2006-05-18 | 2013-04-16 | Megica Corporation | Non-cyanide gold electroplating for fine-line gold traces and gold pads |
KR100884238B1 (ko) * | 2006-05-22 | 2009-02-17 | 삼성전자주식회사 | 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법 |
US8022552B2 (en) | 2006-06-27 | 2011-09-20 | Megica Corporation | Integrated circuit and method for fabricating the same |
US8421227B2 (en) * | 2006-06-28 | 2013-04-16 | Megica Corporation | Semiconductor chip structure |
JP5258567B2 (ja) * | 2006-08-11 | 2013-08-07 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置及びその製造方法 |
US7928590B2 (en) * | 2006-08-15 | 2011-04-19 | Qimonda Ag | Integrated circuit package with a heat dissipation device |
US7928549B2 (en) * | 2006-09-19 | 2011-04-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit devices with multi-dimensional pad structures |
TWI370515B (en) * | 2006-09-29 | 2012-08-11 | Megica Corp | Circuit component |
JP5010247B2 (ja) * | 2006-11-20 | 2012-08-29 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
US9466545B1 (en) | 2007-02-21 | 2016-10-11 | Amkor Technology, Inc. | Semiconductor package in package |
US8193636B2 (en) | 2007-03-13 | 2012-06-05 | Megica Corporation | Chip assembly with interconnection by metal bump |
US8629532B2 (en) * | 2007-05-08 | 2014-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor wafer with assisting dicing structure and dicing method thereof |
US7888236B2 (en) * | 2007-05-14 | 2011-02-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and fabrication methods thereof |
EP1998371A1 (en) * | 2007-05-31 | 2008-12-03 | Infineon Technologies SensoNor AS | Method of manufacturing electrical conductors for a semiconductor device |
US8723332B2 (en) | 2007-06-11 | 2014-05-13 | Invensas Corporation | Electrically interconnected stacked die assemblies |
TWI473183B (zh) * | 2007-06-19 | 2015-02-11 | Invensas Corp | 可堆疊的積體電路晶片的晶圓水平表面鈍化 |
TW200917391A (en) * | 2007-06-20 | 2009-04-16 | Vertical Circuits Inc | Three-dimensional circuitry formed on integrated circuit device using two-dimensional fabrication |
TWI353667B (en) * | 2007-07-13 | 2011-12-01 | Xintec Inc | Image sensor package and fabrication method thereo |
US8030775B2 (en) | 2007-08-27 | 2011-10-04 | Megica Corporation | Wirebond over post passivation thick metal |
US8704379B2 (en) | 2007-09-10 | 2014-04-22 | Invensas Corporation | Semiconductor die mount by conformal die coating |
US7989930B2 (en) * | 2007-10-25 | 2011-08-02 | Infineon Technologies Ag | Semiconductor package |
JP5296386B2 (ja) * | 2008-01-11 | 2013-09-25 | 株式会社ディスコ | 積層デバイスの製造方法 |
KR101554761B1 (ko) | 2008-03-12 | 2015-09-21 | 인벤사스 코포레이션 | 지지부에 실장되는 전기적으로 인터커넥트된 다이 조립체 |
US9153517B2 (en) | 2008-05-20 | 2015-10-06 | Invensas Corporation | Electrical connector between die pad and z-interconnect for stacked die assemblies |
US7863159B2 (en) * | 2008-06-19 | 2011-01-04 | Vertical Circuits, Inc. | Semiconductor die separation method |
US7846772B2 (en) | 2008-06-23 | 2010-12-07 | Headway Technologies, Inc. | Layered chip package and method of manufacturing same |
US7767494B2 (en) * | 2008-06-30 | 2010-08-03 | Headway Technologies, Inc. | Method of manufacturing layered chip package |
US7868442B2 (en) * | 2008-06-30 | 2011-01-11 | Headway Technologies, Inc. | Layered chip package and method of manufacturing same |
US7964976B2 (en) * | 2008-08-20 | 2011-06-21 | Headway Technologies, Inc. | Layered chip package and method of manufacturing same |
JP5963671B2 (ja) * | 2009-06-26 | 2016-08-03 | インヴェンサス・コーポレーション | ジグザクの構成でスタックされたダイに関する電気的相互接続 |
WO2011056668A2 (en) | 2009-10-27 | 2011-05-12 | Vertical Circuits, Inc. | Selective die electrical insulation additive process |
TWI544604B (zh) | 2009-11-04 | 2016-08-01 | 英維瑟斯公司 | 具有降低應力電互連的堆疊晶粒總成 |
US8299633B2 (en) * | 2009-12-21 | 2012-10-30 | Advanced Micro Devices, Inc. | Semiconductor chip device with solder diffusion protection |
FR2969377B1 (fr) | 2010-12-16 | 2013-09-27 | St Microelectronics Crolles 2 | Procédé de fabrication de puces de circuits intégrés |
FR2969376B1 (fr) | 2010-12-16 | 2013-09-27 | St Microelectronics Crolles 2 | Procédé de fabrication de puces de circuits intégrés |
US20140097544A1 (en) * | 2012-10-05 | 2014-04-10 | Altera Corporation | Side Stack Interconnection for Integrated Circuits and The Like |
KR101971202B1 (ko) * | 2012-11-22 | 2019-04-23 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조방법 |
JP6062254B2 (ja) * | 2013-01-15 | 2017-01-18 | 株式会社ディスコ | ウエーハの加工方法 |
US9105644B2 (en) | 2013-07-23 | 2015-08-11 | Analog Devices, Inc. | Apparatus and method for forming alignment features for back side processing of a wafer |
DE102013219733B4 (de) * | 2013-09-30 | 2015-05-07 | Siemens Aktiengesellschaft | Verfahren zur Kantenbeschichtung eines monolithisch integrierten Halbleiterbauelementes |
US9490173B2 (en) * | 2013-10-30 | 2016-11-08 | Infineon Technologies Ag | Method for processing wafer |
JP6302644B2 (ja) * | 2013-11-11 | 2018-03-28 | 株式会社ディスコ | ウェーハの加工方法 |
US9059333B1 (en) | 2013-12-04 | 2015-06-16 | International Business Machines Corporation | Facilitating chip dicing for metal-metal bonding and hybrid wafer bonding |
US9543208B2 (en) | 2014-02-24 | 2017-01-10 | Infineon Technologies Ag | Method of singulating semiconductor devices using isolation trenches |
US9502270B2 (en) | 2014-07-08 | 2016-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device packages, packaging methods, and packaged semiconductor devices |
US9825002B2 (en) | 2015-07-17 | 2017-11-21 | Invensas Corporation | Flipped die stack |
US9490195B1 (en) | 2015-07-17 | 2016-11-08 | Invensas Corporation | Wafer-level flipped die stacks with leadframes or metal foil interconnects |
US9871019B2 (en) | 2015-07-17 | 2018-01-16 | Invensas Corporation | Flipped die stack assemblies with leadframe interconnects |
US10290588B2 (en) * | 2015-09-09 | 2019-05-14 | Infineon Technologies Americas Corp. | Ultra-thin semiconductor component fabrication using a dielectric skeleton structure |
US9508691B1 (en) | 2015-12-16 | 2016-11-29 | Invensas Corporation | Flipped die stacks with multiple rows of leadframe interconnects |
CN108701652B (zh) | 2016-03-01 | 2023-11-21 | 英飞凌科技股份有限公司 | 复合晶片,半导体器件,电子部件和制造半导体器件的方法 |
US10566310B2 (en) | 2016-04-11 | 2020-02-18 | Invensas Corporation | Microelectronic packages having stacked die and wire bond interconnects |
US9595511B1 (en) | 2016-05-12 | 2017-03-14 | Invensas Corporation | Microelectronic packages and assemblies with improved flyby signaling operation |
US9728524B1 (en) | 2016-06-30 | 2017-08-08 | Invensas Corporation | Enhanced density assembly having microelectronic packages mounted at substantial angle to board |
US10636791B1 (en) | 2018-10-16 | 2020-04-28 | International Business Machines Corporation | Vertical field-effect transistors for monolithic three-dimensional semiconductor integrated circuit devices |
TWI825178B (zh) | 2018-10-29 | 2023-12-11 | 日商索尼半導體解決方案公司 | 攝像裝置 |
WO2021092777A1 (zh) * | 2019-11-12 | 2021-05-20 | 深圳市汇顶科技股份有限公司 | 堆叠式的芯片、制造方法、图像传感器和电子设备 |
Family Cites Families (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5314560A (en) * | 1976-07-26 | 1978-02-09 | Mitsubishi Electric Corp | Production of semiconductor device |
US4325182A (en) * | 1980-08-25 | 1982-04-20 | General Electric Company | Fast isolation diffusion |
JPS57133647A (en) * | 1981-02-12 | 1982-08-18 | Toshiba Corp | Method for separating chip from semiconductor wafer |
JPS58108748A (ja) * | 1981-12-22 | 1983-06-28 | Nec Corp | 半導体装置 |
US4754316A (en) * | 1982-06-03 | 1988-06-28 | Texas Instruments Incorporated | Solid state interconnection system for three dimensional integrated circuit structures |
US4954458A (en) * | 1982-06-03 | 1990-09-04 | Texas Instruments Incorporated | Method of forming a three dimensional integrated circuit structure |
JPS59186345A (ja) * | 1983-04-06 | 1984-10-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
US4893174A (en) * | 1985-07-08 | 1990-01-09 | Hitachi, Ltd. | High density integration of semiconductor circuit |
US4807021A (en) * | 1986-03-10 | 1989-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device having stacking structure |
US4707218A (en) * | 1986-10-28 | 1987-11-17 | International Business Machines Corporation | Lithographic image size reduction |
JPS63119536A (ja) * | 1986-11-07 | 1988-05-24 | Nec Corp | メサ型半導体装置の製造方法 |
JPH07112041B2 (ja) * | 1986-12-03 | 1995-11-29 | シャープ株式会社 | 半導体装置の製造方法 |
US4784970A (en) * | 1987-11-18 | 1988-11-15 | Grumman Aerospace Corporation | Process for making a double wafer moated signal processor |
US4822755A (en) * | 1988-04-25 | 1989-04-18 | Xerox Corporation | Method of fabricating large area semiconductor arrays |
JPH0215652A (ja) * | 1988-07-01 | 1990-01-19 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5107586A (en) * | 1988-09-27 | 1992-04-28 | General Electric Company | Method for interconnecting a stack of integrated circuits at a very high density |
US4925808A (en) * | 1989-03-24 | 1990-05-15 | Sprague Electric Company | Method for making IC die with dielectric isolation |
US5075253A (en) * | 1989-04-12 | 1991-12-24 | Advanced Micro Devices, Inc. | Method of coplanar integration of semiconductor IC devices |
US4990462A (en) * | 1989-04-12 | 1991-02-05 | Advanced Micro Devices, Inc. | Method for coplanar integration of semiconductor ic devices |
US5104820A (en) * | 1989-07-07 | 1992-04-14 | Irvine Sensors Corporation | Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting |
US5019943A (en) * | 1990-02-14 | 1991-05-28 | Unisys Corporation | High density chip stack having a zigzag-shaped face which accommodates connections between chips |
US5293061A (en) * | 1990-04-09 | 1994-03-08 | Seiko Instruments Inc. | Semiconductor device having an isolation layer region on the side wall of a groove |
JP2610703B2 (ja) * | 1990-09-05 | 1997-05-14 | 住友電気工業株式会社 | 半導体素子の製造方法 |
US5162251A (en) * | 1991-03-18 | 1992-11-10 | Hughes Danbury Optical Systems, Inc. | Method for making thinned charge-coupled devices |
US5270261A (en) * | 1991-09-13 | 1993-12-14 | International Business Machines Corporation | Three dimensional multichip package methods of fabrication |
US5266511A (en) * | 1991-10-02 | 1993-11-30 | Fujitsu Limited | Process for manufacturing three dimensional IC's |
WO1993008596A1 (en) * | 1991-10-14 | 1993-04-29 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
KR940016630A (ko) * | 1992-12-23 | 1994-07-23 | 프레데릭 얀 스미트 | 반도체 장치 및 제조방법 |
JPH06244359A (ja) * | 1993-02-19 | 1994-09-02 | Takashi Murai | 多層チップ |
CA2118994A1 (en) * | 1993-06-21 | 1994-12-22 | Claude L. Bertin | Polyimide-insulated cube package of stacked semiconductor device chips |
US5502667A (en) * | 1993-09-13 | 1996-03-26 | International Business Machines Corporation | Integrated multichip memory module structure |
US5455445A (en) * | 1994-01-21 | 1995-10-03 | Kulite Semiconductor Products, Inc. | Multi-level semiconductor structures having environmentally isolated elements |
WO1995025341A1 (en) * | 1994-03-15 | 1995-09-21 | Irvine Sensors Corporation | 3d stack of ic chips having leads reached by vias through passivation covering access plane |
US5517754A (en) * | 1994-06-02 | 1996-05-21 | International Business Machines Corporation | Fabrication processes for monolithic electronic modules |
US5567653A (en) * | 1994-09-14 | 1996-10-22 | International Business Machines Corporation | Process for aligning etch masks on an integrated circuit surface using electromagnetic energy |
US5691248A (en) * | 1995-07-26 | 1997-11-25 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
-
1995
- 1995-07-26 US US08/507,186 patent/US5691248A/en not_active Expired - Fee Related
-
1996
- 1996-07-08 JP JP17785096A patent/JP3229208B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-11 US US08/815,452 patent/US5872025A/en not_active Expired - Fee Related
- 1997-04-14 US US08/843,177 patent/US5925924A/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105206506A (zh) * | 2014-06-30 | 2015-12-30 | 中芯国际集成电路制造(上海)有限公司 | 晶圆的处理方法 |
CN105206506B (zh) * | 2014-06-30 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 晶圆的处理方法 |
Also Published As
Publication number | Publication date |
---|---|
US5925924A (en) | 1999-07-20 |
US5691248A (en) | 1997-11-25 |
US5872025A (en) | 1999-02-16 |
JPH09106968A (ja) | 1997-04-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3229208B2 (ja) | 集積回路チップのエッジを正確に画定する方法 | |
TWI847991B (zh) | 用於混合接合的後化學機械研磨處理 | |
JP3986575B2 (ja) | 3次元集積回路の製造方法 | |
US8970047B2 (en) | Method for creating a 3D stacked multichip module | |
KR100201672B1 (ko) | 멀티칩 스택용 단부캡 칩, 멀티칩 스택 및 단부캡 칩 형성 방법 | |
KR101018419B1 (ko) | 싱글 마스크 비아 방법 및 장치 | |
US8222121B2 (en) | Fiducial scheme adapted for stacked integrated circuits | |
EP2313923B1 (en) | 3d integrated circuit device fabrication | |
JPH08204123A (ja) | 3次元集積回路の製造方法 | |
JP2007129233A (ja) | 電子デバイス、マルチチップ・スタック、半導体デバイスおよび方法(アクセス可能チップ・スタックおよびその製造方法) | |
WO2022110348A1 (zh) | 半导体器件及其制作方法、芯片键合结构 | |
CN116230556B (zh) | 芯片载体、其形成方法、晶圆键合结构及其形成方法 | |
WO2022066364A1 (en) | Very fine pitch and wiring density organic side by side chiplet integration | |
US11646223B2 (en) | Metal lead, semiconductor device and methods of fabricating the same | |
TWI803013B (zh) | 製造半導體裝置的方法 | |
EP2672511B1 (en) | 3d stacked multichip module and method of fabrication | |
US20170179101A1 (en) | Bridge structure for embedding semiconductor die | |
KR100969947B1 (ko) | 3차원 ic 집적화 시 두께 및 하부 층 구조에 무관한 웨이퍼 얼라인먼트 방법 | |
US5691239A (en) | Method for fabricating an electrical connect above an integrated circuit | |
EP1906441A1 (en) | Wafer with semiconductor devices and method of manufacturing the same | |
CN116230555B (zh) | 芯片载体、其形成方法以及晶圆键合结构的形成方法 | |
US20240332246A1 (en) | Compensation method for wafer bonding | |
US20240038686A1 (en) | Semiconductor packages and methods of manufacturing thereof | |
US20240203965A1 (en) | Method for bonding and interconnecting micro-electronic components | |
CN116759335A (zh) | 键合装置、键合装置的形成方法及键合方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |