CN116230556B - 芯片载体、其形成方法、晶圆键合结构及其形成方法 - Google Patents
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Abstract
一种芯片载体、芯片载体的形成方法、晶圆键合结构以及晶圆键合结构的形成方法,其中,芯片载体的形成方法包括:提供初始基板;在所述初始基板内形成若干初始凹槽,形成基板;在所述初始凹槽侧壁表面形成侧墙结构,在所述初始凹槽内形成第一开口,所述侧墙结构暴露出所述基板表面,所述侧墙结构底部的厚度大于所述侧墙结构顶部的厚度,各所述第一开口用于固定芯片结构。所述芯片载体、芯片载体的形成方法、晶圆键合结构及其形成方法,提高了芯片与晶圆键合过程中的对准精度,降低了对准难度,提升了键合集成工艺的效率。
Description
技术领域
本发明涉及半导体技术领域,具体涉及一种芯片载体、芯片载体的形成方法、晶圆键合结构以及晶圆键合结构的形成方法。
背景技术
电子集成封装是半导体集成工艺的重要环节。其中,传统的电子封装技术主要以2D堆叠为主,即,电子元器件平铺安装在PCB基板表面,这样的2D堆叠的芯片在性能、数量、运行速度等方面都有较大的局限性。
近年来,晶圆上芯片(die on wafer)集成方式通过将不同大小的芯片(die)通过混合键合(Hybrid bond)的方式集成在目标晶圆上,可使其在三维方向堆叠的密度更大,并且大大改善芯片速度和功耗。
然而,现有的晶圆上芯片的集成方式中,芯片与晶圆的对准精度仍有较大的提升空间,且该键合集成工艺的效率较低,实际量产的难度较大。
发明内容
本发明解决的技术问题是,提供一种芯片载体、芯片载体的形成方法、晶圆键合结构及其形成方法,提高了芯片与晶圆键合过程中的对准精度,降低了对准难度,提升了键合集成工艺的效率。
为解决上述技术问题,本发明的技术方案提供一种芯片载体的形成方法,包括:提供初始基板;在所述初始基板内形成若干初始凹槽,形成基板;在所述初始凹槽侧壁表面形成侧墙结构,在所述初始凹槽内形成第一开口,所述侧墙结构暴露出所述基板表面,所述侧墙结构底部的厚度大于所述侧墙结构顶部的厚度,各所述第一开口用于固定芯片结构。
可选的,所述侧墙结构的形成方法包括:在所述初始凹槽底部表面、侧壁表面以及基板顶部表面形成侧墙材料层;回刻蚀所述侧墙材料层,直至暴露出所述基板顶部表面以及初始凹槽底部表面,在所述初始凹槽侧壁表面形成侧墙结构。
可选的,所述侧墙结构为单层结构。
可选的,所述侧墙结构的材料包括氮化硅或柔性材料。
可选的,所述侧墙结构为双层结构,所述侧墙结构包括位于初始凹槽侧壁表面第一侧墙以及位于第一侧墙表面的第二侧墙,所述第二侧墙的材料硬度小于所述第一侧墙的材料硬度。
可选的,所述第一侧墙的材料包括氮化硅;所述第二侧墙的材料包括聚乙烯醇、聚酯或聚酰亚胺或聚萘二甲酸乙二醇酯。
可选的,所述侧墙结构包括多层侧墙,所述侧墙的层数大于2;各所述侧墙的材料硬度相同或不同。
可选的,各所述第一开口的底部尺寸与各芯片结构的尺寸相等。
可选的,所述初始基板的材料包括硅或玻璃。
相应的,本发明的技术方案还提供一种芯片载体,包括:基板,所述基板内具有若干初始凹槽;位于所述初始凹槽侧壁表面的侧墙结构,所述侧墙结构暴露出所述基板表面,所述侧墙结构底部的厚度大于所述侧墙结构顶部的厚度;位于所述初始凹槽内的第一开口,各所述第一开口用于固定芯片结构。
可选的,所述侧墙结构为单层结构。
可选的,所述侧墙结构的材料包括氮化硅或柔性材料。
可选的,所述侧墙结构为双层结构,所述侧墙结构包括位于初始凹槽侧壁表面第一侧墙以及位于第一侧墙表面的第二侧墙,所述第一侧墙的材料硬度小于所述第二侧墙的材料硬度。
可选的,所述第一侧墙的材料包括聚乙烯醇、聚酯或聚酰亚胺或聚萘二甲酸乙二醇酯;所述第二侧墙的材料包括氮化硅。
本发明的技术方案提供一种晶圆键合结构的形成方法,其特征在于,包括:形成若干相互分立的芯片结构,各所述芯片结构包括相对的第一面以及第二面;提供芯片载体,所述芯片载体包括:基板,所述基板内具有若干初始凹槽;位于所述初始凹槽侧壁表面的侧墙结构,所述侧墙结构暴露出所述基板表面,所述侧墙结构底部的厚度大于所述侧墙结构顶部的厚度;位于所述初始凹槽内的第一开口;在各第一开口内固定芯片结构,各芯片结构的第一面与所述基板表面直接接触;提供目标晶圆,所述目标晶圆具有相对的第三面和第四面;将芯片结构固定于所述芯片载体之后,将所述芯片载体和所述芯片结构的第二面朝向目标晶圆的第三面进行键合,使芯片结构与目标晶圆电连接。
可选的,各芯片结构的形成方法包括:提供初始晶圆结构,所述初始晶圆结构具有若干芯片区以及位于相邻芯片区之间的切割道区;沿切割道区将所述初始晶圆结构切割为若干芯片结构。
可选的,切割所述初始晶圆结构的工艺包括:等离子体干法刻蚀切割工艺。
可选的,所述初始晶圆结构包括:初始晶圆器件层;位于初始晶圆器件层上的初始介质层;位于初始介质层内的第一电互连层;位于第一电互连层和初始介质层表面的初始第一保护层;将初始晶圆结构切割后,所述初始晶圆器件层成为第一器件层,所述初始介质层成为第一介质层,所述初始第一保护层成为第一保护层,暴露出的第一器件层表面为各芯片结构的第一面,暴露出的第一保护层的表面为各芯片结构的第二面。
可选的,在切割所述初始晶圆结构之前,还包括:将所述初始第一保护层与初始载体贴合;将所述初始晶圆器件层贴合于粘合结构表面;去除所述初始载体,暴露出所述初始第一保护层表面;在形成各芯片结构之后,还包括:去除所述粘合结构。
可选的,将各芯片结构固定于所述芯片载体之后,还包括:在各所述芯片结构表面以及基板表面填充第二保护层;平坦化所述第二保护层;在所述第二保护层内形成第一混合键合插塞。
可选的,所述目标晶圆包括:第二器件层,所述第二器件层内具有电连接插塞;位于所述第二器件层表面的第三介质层;位于所述第三介质层内的第二电互连层;位于所述第三介质层以及第二电互连层表面的第四介质层;位于所述第四介质层内的第二混合键合插塞,所述第三面暴露出所述第二混合键合插塞,所述第四面暴露出所述第二器件层。
可选的,在芯片结构与目标晶圆键合之后,还包括:对所述第二器件层进行减薄处理,直至暴露出所述电连接插塞;在所述电连接插塞表面形成焊球。
相应的,本发明的技术方案还提供一种晶圆键合结构,包括:芯片载体,所述芯片载体包括:基板,所述基板内具有若干初始凹槽;位于所述初始凹槽侧壁表面的侧墙结构,所述侧墙结构暴露出所述基板表面,所述侧墙结构底部的厚度大于所述侧墙结构顶部的厚度;位于所述初始凹槽内的第一开口;固定于各第一开口内的芯片结构,各芯片结构具有相对的第一面和第二面,各芯片结构的第一面与所述基板表面直接接触;目标晶圆,所述目标晶圆具有相对的第三面和第四面,所述芯片结构的第二面与目标晶圆的第三面键合,使所述芯片结构与目标晶圆电连接。
可选的,所述基板的材料包括硅或玻璃。
与现有技术相比,本发明实施例的技术方案具有以下有益效果:
本发明的技术方案提供的芯片载体的形成方法中,在所述基板内形成了初始凹槽,并且在所述初始凹槽侧壁表面形成侧墙结构,所述侧墙结构底部的厚度大于所述侧墙结构顶部的厚度,从而,在所述侧墙结构暴露出的部分形成了第一开口,通过侧墙结构调整初始凹槽的开口形貌,使所述第一开口顶部的尺寸大于底部的尺寸,因此,较大的顶部开口为芯片结构的放置提供了更多的冗余空间,降低了精准定位的难度;在芯片结构放入相应的第一开口后,又可以通过第一开口自上而下逐渐收缩的侧壁形貌实现芯片结构在基板内的自对准定位,最终使芯片结构更精准的与基板的预定位置贴合,从而提升了芯片结构的定位精度、降低了精准定位的难度,同时减少了定位所需的时间,提升了定位的效率。
进一步,所述侧墙结构的材料包括柔性材料,在所述芯片结构在第一开口内的自对准过程中,所述柔性材料对于芯片结构的侧壁有保护作用,且所述柔性材料更易于变形,从而使芯片结构与第一开口侧壁的贴合度更好,减少了芯片结构与周围结构之间的缝隙和气泡。
本发明的技术方案提供的芯片载体中,所述初始凹槽侧壁表面具有侧墙结构,所述侧墙结构底部的厚度大于所述侧墙结构顶部的厚度,从而,所述侧墙结构暴露出的部分成为了第一开口,通过侧墙结构调整初始凹槽的开口形貌,使所述第一开口顶部的尺寸大于底部的尺寸,因此,较大的顶部开口为芯片结构的放置提供了更多的冗余空间,降低了精准定位的难度;在芯片结构放入相应的第一开口后,又可以通过第一开口自上而下逐渐收缩的侧壁形貌实现芯片结构在基板内的自对准定位,最终使芯片结构更精准的与基板的预定位置贴合,从而提升了芯片结构的定位精度、降低了精准定位的难度,同时减少了定位所需的时间,提升了定位的效率。
本发明的技术方案提供的晶圆键合结构的形成方法中,所述芯片载体包括的所述侧墙结构调整了基板初始凹槽的开口形貌,使所述第一开口顶部的尺寸大于底部的尺寸,从而提升了芯片结构在基板上的定位精度、降低了精准定位的难度,同时减少了定位所需的时间,提升了定位的效率,进而,也提升了芯片结构与目标晶圆键合的精度和效率。
本发明的技术方案提供的晶圆键合结构中,所述芯片载体包括的所述侧墙结构调整了基板初始凹槽的开口形貌,使所述第一开口顶部的尺寸大于底部的尺寸,从而提升了芯片结构在基板上的定位精度、降低了精准定位的难度,进而,也提升了芯片结构与目标晶圆键合的精度。
附图说明
图1至图4是本发明实施例的芯片载体的形成过程的剖面结构示意图;
图5至图15是本发明实施例的晶圆键合结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述,现有的“晶圆上芯片”的集成方式中,芯片与晶圆的对准精度仍有较大的提升空间,且该键合集成工艺的效率较低,实际量产的难度较大。
在一“晶圆上芯片”的键合工艺中,在初始晶圆制备完成后,将初始晶圆切割成若干芯片(die);提供目标晶圆,所述目标晶圆表面标记有芯片预定键合位置;根据芯片预定键合位置,将各芯片键合于目标晶圆表面的相应预定键合位置。在芯片与目标晶圆进行键合的过程中,将各芯片与目标晶圆上的预定键合位置对准的难度较高,对准误差较大,且对准耗时较长,不利于量产。
在另一“晶圆上芯片”的键合工艺中,在初始晶圆切割成若干芯片(die)后,通过机械装置抓取芯片,所述机械装置与芯片的接触面上涂覆有粘胶;根据芯片预定键合位置,将芯片预先粘附于载体表面,形成预集成的芯片组;再将预集成的芯片组与目标晶圆键合,从而实现各芯片与目标晶圆的键合。其中,在将芯片预先粘附于载体表面的过程中,各芯片与载体表面的预定键合位置对准的误差较大,对准耗时较长;此外,在机械装置抓取芯片的过程中,所述机械装置与芯片的接触面上涂覆有粘胶,该粘胶难以清除,残留的粘胶容易影响芯片与目标晶圆的键合质量,导致键合性能差。
为解决上述技术问题,本发明的技术方案提供一种芯片载体、芯片载体的形成方法、晶圆键合结构以及晶圆键合结构的形成方法,在基板内形成了初始凹槽,并且在所述初始凹槽侧壁表面形成侧墙结构,所述侧墙结构底部的厚度大于所述侧墙结构顶部的厚度,从而,在所述侧墙结构暴露出的部分形成了第一开口,通过侧墙结构调整初始凹槽的开口形貌,使所述第一开口顶部的尺寸大于底部的尺寸,因此,较大的顶部开口为芯片结构的放置提供了更多的冗余空间,降低了精准定位的难度;在芯片结构放入相应的第一开口后,又可以通过第一开口自上而下逐渐收缩的侧壁形貌实现芯片结构在基板内的自对准定位,最终使芯片结构更精准的与基板的预定位置贴合,从而提升了芯片结构的定位精度、降低了精准定位的难度,同时减少了定位所需的时间,提升了定位的效率。
为使本发明的上述目的、特征和有益效果能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图1至图4是本发明实施例的芯片载体的形成过程的剖面结构示意图。
请参考图1,提供初始基板140;在所述初始基板140表面形成掩膜层156。
在本实施例中,所述初始基板140为后续芯片结构的集成提供空间和平台。
在本实施例中,所述初始基板140的材料包括硅或玻璃。
在本实施例中,所述掩膜层156暴露出部分所述初始基板140表面,所述掩膜层156定义了后续形成的初始凹槽的位置和尺寸。
请参考图2,以所述掩膜层156为掩膜,刻蚀所述初始基板140,在所述初始基板140内形成若干初始凹槽151;去除所述掩膜层156;在所述初始凹槽151侧壁表面、底部表面以及初始基板140顶部表面形成初始氧化层(未图示),从而形成基板150。
在本实施例中,所述初始凹槽151为后续集成于基板150上的芯片结构提供了空间,且各所述初始凹槽151的位置定位了后续芯片结构在基板150上的集成位置,且初始凹槽151的开口尺寸与各芯片结构的尺寸一一对应。
为了便于理解,基于所述初始氧化层的作用在于调整初始基板140与其他结构的接触应力,因此,在后续的实施例描述中,将所述初始氧化层作为基板150的一部分,与所述初始氧化层表面接触的其他结构即视作与基板150表面直接接触。
在本实施例中,刻蚀所述初始基板140的工艺包括干法刻蚀工艺。
请参考图3,在所述初始凹槽151底部、侧壁以及基板150顶部形成侧墙材料层155。
具体的,所述侧墙材料层155位于所述初始氧化层(未图示)表面。
在本实施例中,所述侧墙材料层155为后续形成的侧墙结构提供原材料。
请参考图4,回刻蚀所述侧墙材料层155,直至暴露出所述基板150顶部表面以及初始凹槽151底部表面,在所述初始凹槽151侧壁表面形成侧墙结构153,在所述初始凹槽151内形成第一开口161,所述侧墙结构153暴露出所述基板150表面,所述侧墙结构153底部的厚度大于所述侧墙结构153顶部的厚度,各所述第一开口161用于固定芯片结构。
在本实施例中,所述侧墙结构153的侧壁表面为圆弧面,所述侧墙结构153的厚度自侧墙结构153顶部向底部逐渐增大,所述厚度为侧墙结构153在垂直于所述初始凹槽151侧壁表面方向上的尺寸。由于所述侧墙结构153的存在,从而使各所述第一开口161顶部的尺寸H2大于底部的尺寸H1,所述尺寸是指,第一开口161在平行于所述基板150底部表面方向上的宽度。
通过在初始基板140内形成初始凹槽151,能够更精确的定位芯片结构在基板150上的贴合位置,相较传统工艺中读取基板上键合标记的方式进行芯片结构的粘合,本实施例中通过初始凹槽151定位芯片结构的预定贴合位置,能够使芯片结构贴合的位置误差更小。此外,形成于所述初始凹槽151侧壁的所述侧墙结构153底部的厚度大于所述侧墙结构153顶部的厚度,因此,可以通过侧墙结构153调整初始凹槽151的开口形貌,使位于相邻侧墙结构153之间的第一开口161顶部的尺寸H2大于底部的尺寸H1。在后续将芯片结构放置入各第一开口161的过程中,较大的顶部开口为芯片结构的放置提供了更多的冗余空间,降低了精准定位的难度;在芯片结构放入相应的第一开口161后,又可以通过第一开口161自上而下逐渐收缩的侧壁形貌实现芯片结构在基板150内的自对准定位,最终使芯片结构更精准的与基板150的预定位置贴合,从而提升了芯片结构的定位精度、降低了精准定位的难度,同时减少了精准定位所需的时间,提升了定位的效率。
在本实施例中,所述侧墙结构153为单层结构,所述侧墙结构153的材料为氮化硅。在刻蚀所述侧墙材料层155的过程中,回刻蚀氮化硅的工艺较为成熟,能够更灵活的控制形成的侧墙结构153的顶部以及底部的厚度尺寸,从而形成顶部厚度小、底部厚度大的侧墙结构153。
在本实施例中,所述侧墙结构153底部的厚度尺寸范围为1微米~3微米,从而使所述第一开口161顶部尺寸H2与底部尺寸H1之差的范围为2微米~10微米。
在另一实施例中,所述侧墙结构的材料为柔性材料。因此,在所述芯片结构在第一开口内的自对准过程中,所述柔性材料对于芯片结构的侧壁有保护作用,且所述柔性材料更易于变形,从而使芯片结构与第一开口侧壁的贴合度更好,减少了芯片结构与周围结构之间的缝隙和气泡,提升了后续键合的稳定性。
具体的,所述柔性材料包括:聚乙烯醇、聚酯或聚酰亚胺、聚萘二甲酸乙二醇酯或光刻胶。
在另一实施例中,所述侧墙结构为双层结构,所述侧墙结构包括位于初始凹槽侧壁表面的第一侧墙以及位于第一侧墙表面的第二侧墙,所述第一侧墙的材料硬度小于所述第二侧墙的材料硬度。具体的,所述第一侧墙的材料为柔性材料,具体包括聚乙烯醇、聚酯或聚酰亚胺、聚萘二甲酸乙二醇酯或光刻胶;所述第二侧墙的材料包括氮化硅。所述第一侧墙位于初始凹槽侧壁表面,从而,后续在芯片结构放置入第一开口之后,所述第一侧墙能够使芯片结构更好的贴合在第一开口内,减少了芯片结构与周围结构之间的缝隙和气泡,提升了后续键合的稳定性。
在此实施例中,所述侧墙结构为双层结构,且包括的第一侧墙与第二侧墙的材料硬度不同。因此,通过将不同材料进行组合,从而不仅能够通过硬性材料更成熟的刻蚀工艺控制侧墙结构的形貌,以形成顶部厚度小、底部厚度大的侧墙结构,同时,在初始凹槽侧壁表面先形成柔性材料,又能够利用柔性材料更易于变形的特点,使芯片结构与第一开口侧壁的贴合度更好。
在其他实施例中,所述侧墙结构包括多层侧墙,所述侧墙的层数大于2;各所述侧墙的材料硬度相同或不同,从而能够为侧墙结构的形貌、硬度设计提供更多的选择。
在本实施例中,在形成所述侧墙结构153后,相邻侧墙结构153之间的初始凹槽151区域即为第一开口161。各所述第一开口161的底部尺寸等于各后续放置于其内的芯片结构的尺寸。
相应的,本发明实施例还提供一种采用上述方法所形成的芯片载体。
请继续参考图4,所述芯片载体包括:基板150,所述基板150内具有若干初始凹槽151;位于所述初始凹槽151侧壁表面的侧墙结构153,所述侧墙结构153暴露出所述基板150表面,所述侧墙结构153底部的厚度大于所述侧墙结构153顶部的厚度;位于所述初始凹槽151内的第一开口161,各所述第一开口161用于固定芯片结构。
在本实施例中,所述侧墙结构153为单层结构。
在本实施例中,所述侧墙结构153的材料包括氮化硅
在另一实施例中,所述侧墙结构的材料包括柔性材料。
在另一实施例中,所述侧墙结构为双层结构,所述侧墙结构包括位于初始凹槽侧壁表面第一侧墙以及位于第一侧墙表面的第二侧墙,所述第二侧墙的材料硬度小于所述第一侧墙的材料硬度。所述第一侧墙的材料包括氮化硅;所述第二侧墙的材料包括聚乙烯醇、聚酯或聚酰亚胺或聚萘二甲酸乙二醇酯。
相应的,本发明实施例还提供一种基于上述芯片载体的晶圆键合结构的形成方法。
图5至图15是本发明实施例的晶圆键合结构的形成过程的剖面结构示意图。
首先,形成若干相互分立的芯片结构,各所述芯片结构包括相对的第一面以及第二面。具体的,形成芯片结构的过程如图5至图9所示。
请参考图5,提供初始晶圆结构(未标示)。
具体的,所述初始晶圆结构包括:初始晶圆器件层131;位于初始晶圆器件层131上的初始介质层132;位于初始介质层132内的第一电互连层104;位于第一电互连层104和初始介质层132表面第一刻蚀停止层103;位于第一刻蚀停止层103表面的初始第一保护层134。
在本实施例中,所述初始介质层132的材料包括氧化硅,所述初始第一保护层134的材料包括氧化硅。
在本实施例中,所述初始晶圆结构具有若干芯片区(未图示)以及位于相邻芯片区之间的切割道区(未图示),后续切割初始晶圆结构的工艺沿所述切割道区进行。
请参考图6,将所述初始第一保护层134与初始载体110贴合。
在本实施例中,所述初始载体110的材料包括氧化硅。
在本实施例中,所述初始载体110用于辅助初始晶圆结构的翻转过程。
请参考图7,将所述初始晶圆器件层贴合于粘合结构111表面。
在本实施例中,所述粘合结构111的作用在于,固定所述初始晶圆结构,从而有利于后续切割过程的进行。
请参考图8,去除所述初始载体110,暴露出所述初始第一保护层134表面;沿切割道区将所述初始晶圆结构切割为若干芯片结构120。
在本实施例中,切割所述初始晶圆结构的工艺包括:等离子体干法刻蚀切割工艺。
相比传统晶圆切割工艺,等离子体干法刻蚀切割工艺能够进一步优化切割后的芯片结构120的边界形貌,减小切割尺寸误差。
在本实施例中,将初始晶圆结构切割后,所述初始晶圆器件层131成为第一器件层100,所述初始介质层132成为第一介质层101,所述初始第一保护层134成为第一保护层102。所述芯片结构120包括:第一器件层100、第一介质层101、第一电互连层104、第一刻蚀停止层103以及第一保护层102。其中,暴露出的第一器件层100表面为各芯片结构120的第一面,暴露出的第一保护层102的表面为各芯片结构120的第二面。
在本实施例中,所述第一保护层102为第一电互连层104提供保护,所述第一刻蚀停止层103用于后续进行的平坦化工艺中的停止层。
请参考图9,去除所述粘合结构111,使各芯片结构120相互分立。
在另一实施例中,切割所述初始晶圆结构的工艺包括激光切割、刀片切割或两者的结合。
在其他实施例中,可以省略初始载体、粘合结构与初始晶圆结构的贴合过程,直接对所述初始晶圆结构进行切割。
请参考图10,提供芯片载体,所述芯片载体包括:基板150,所述基板150内具有若干初始凹槽(未标示);位于所述初始凹槽侧壁表面的侧墙结构153,所述侧墙结构153暴露出所述基板150表面,所述侧墙结构153底部的厚度大于所述侧墙结构153顶部的厚度;位于所述初始凹槽内的若干第一开口161(如图4所示);在各第一开口161内固定芯片结构120,各芯片结构120的第一面与所述基板150表面直接接触。
在本实施例中,所述芯片载体的形成方法和结构如图1至图4所述,在此不再赘述。
在本实施例中,所述侧墙结构153调整了初始凹槽的开口形貌,使所述第一开口161顶部的尺寸大于底部的尺寸,因此,较大的顶部开口为芯片结构120的放置提供了更多的冗余空间,降低了精准定位的难度。在芯片结构120放入相应的第一开口161后,又可以通过第一开口161自上而下逐渐收缩的侧壁形貌实现芯片结构120在基板150内的自对准定位,最终使芯片结构120更精准的与基板150的预定位置贴合,从而提升了芯片结构120的定位精度、降低了精准定位的难度,并且能够实现更小尺寸的芯片结构120的精准贴合,同时减少了定位所需的时间,提升了定位的效率。
在本实施例中,各芯片结构120的第一面朝向所述基板150表面,通过对芯片结构120施加压力,使各芯片结构120固定于所述第一开口161内。
在本实施例中,各所述第一开口161的底部尺寸与各芯片结构120的尺寸相等,所述芯片结构120的尺寸是芯片结构120在平行于基板150底部表面方向上的宽度。
请参考图11,平坦化第一保护层102,直至暴露出所述第一刻蚀停止层103表面;在各所述芯片结构120表面以及基板150表面填充第二保护层170。
在本实施例中,所述第二保护层170的材料包括氧化硅。
其中,所述第二保护层170填充了所述芯片结构120与侧墙结构153之间的间隙,且所述第二保护层170顶部表面高于所述芯片结构120表面。
请参考图12,平坦化所述第二保护层170;在所述第二保护层170内形成第一混合键合插塞171。
在本实施例中,在平坦化第二保护层170之前,还在所述第二保护层170上形成了第二刻蚀停止层172,所述第二刻蚀停止层172用作平坦化所述第二保护层170的停止层。
在本实施例中,所述第一混合键合插塞171的作用在于,在后续芯片结构120与目标晶圆键合过程中用作键合插塞。具体的,所述第一混合键合插塞171位于所述第一电互连层104表面,且与所述第一电互连层104电连接。
请参考图13,对芯片结构120表面进行等离子体活化处理。
在本实施例中,所述等离子体活化处理用于辅助后续芯片结构120与目标晶圆的键合过程。
请参考图14,提供目标晶圆(未标示),所述目标晶圆具有相对的第三面和第四面。
具体的,所述目标晶圆包括:第二器件层180,所述第二器件层180内具有电连接插塞190;位于所述第二器件层180表面的第三介质层181,所述电连接插塞190还部分位于所述第三介质层181内;位于所述第三介质层181内的第二电互连层184;位于所述第三介质层181以及第二电互连层184表面第三刻蚀停止层183;位于所述第三刻蚀停止层183表面的第四介质层182;位于所述第四介质层182内的第二混合键合插塞185,所述第三面暴露出所述第二混合键合插塞185,所述第四面暴露出所述第二器件层180。
在本实施例中,所述第二混合键合插塞185的作用在于,在后续芯片结构120与目标晶圆键合过程中用作键合插塞。具体的,所述第二混合键合插塞185位于所述第二电互连层184表面,且与所述第二电互连层184电连接。
接着,对所述目标晶圆的第三面进行等离子体活化处理,用于辅助后续目标晶圆与芯片结构120的键合过程。
请参考图15,将所述芯片载体和所述芯片结构120的第二面朝向目标晶圆的第三面进行键合,使芯片结构120与目标晶圆电连接;对所述第二器件层180进行减薄处理,直至暴露出所述电连接插塞190;在所述电连接插塞190表面形成焊球191。
在本实施例中,所述第一混合键合插塞171与第二混合键合插塞185电连接,从而使所述芯片结构120与所述目标晶圆电连接,完成了芯片结构120与目标晶圆的对准与键合过程。
在本实施例中,所述电连接插塞190贯穿第二器件层180。所述焊球191可用作与PCB基板之间的电连接焊点。
在本实施例中,所述基板150的材料包括硅或玻璃。
在本实施例中,由于所述芯片载体包括的侧墙结构153调整了基板150初始凹槽的开口形貌,使所述第一开口161顶部的尺寸大于底部的尺寸,从而提升了芯片结构120在芯片载体上的定位精度、降低了精准定位的难度,同时减少了定位所需的时间,提升了定位的效率;进而,在芯片结构120与目标晶圆键合的过程中,由于所述芯片结构120在芯片载体上的实际定位与设计的预定贴合位置的误差很小,因此,最终提升了芯片结构120与目标晶圆键合的精度和效率。
其次,由于各芯片结构120与目标晶圆在键合之前,各芯片结构120预先在各芯片载体上进行了集成,因此,在对所述芯片结构120以及第一混合键合插塞171进行活化处理后,至所述芯片结构120与目标晶圆完成键合期间,需要的操作时间较短,芯片结构120表面的活化处理不容易失效,进一步提升了键合的效果。
在其他实施例中,所述第一开口中还可以形成其他所需要的器件,例如电容器、隔离结构等,从而增加了工艺的兼容度,拓展了应用场景,也提升了晶圆键合结构的功能丰富度。
相应的,本发明实施例还提供一种采用上述方法所形成的晶圆键合结构。
请继续参考图15,所述晶圆键合结构,其特征在于,包括:芯片载体,所述芯片载体包括:基板150,所述基板150内具有若干初始凹槽;位于所述初始凹槽侧壁表面的侧墙结构153,所述侧墙结构153暴露出所述基板150表面,所述侧墙结构153底部的厚度大于所述侧墙结构153顶部的厚度;位于所述初始凹槽内的若干第一开口161(如图4所示);固定于各第一开口161内的芯片结构120,各芯片结构120具有相对的第一面和第二面,各芯片结构120的第一面与所述基板150表面直接接触;目标晶圆,所述目标晶圆具有相对的第三面和第四面,所述芯片结构120的第二面与目标晶圆的第三面键合,使所述芯片结构120与目标晶圆电连接。
在本实施例中,所述基板150的材料包括硅或玻璃。
其中,所述芯片载体包括的所述侧墙结构153调整了基板150初始凹槽的开口形貌,使所述第一开口161顶部的尺寸大于底部的尺寸,从而提升了芯片结构120在基板150上的定位精度、降低了精准定位的难度,进而,也提升了芯片结构120与目标晶圆键合的精度。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (23)
1.一种芯片载体的形成方法,所述芯片载体用于固定芯片结构后使芯片结构与目标晶圆键合,其特征在于,包括:
提供初始基板;
在所述初始基板内形成若干初始凹槽,形成基板;
在所述初始凹槽侧壁表面形成侧墙结构,在所述初始凹槽内形成第一开口,所述侧墙结构暴露出所述基板表面,所述侧墙结构底部的厚度大于所述侧墙结构顶部的厚度,各所述第一开口用于固定芯片结构,且各所述第一开口的底部尺寸与各芯片结构的尺寸相等,所述侧墙结构的材料与基板的材料不同。
2.如权利要求1所述的芯片载体的形成方法,其特征在于,所述侧墙结构的形成方法包括:在所述初始凹槽底部表面、侧壁表面以及基板顶部表面形成侧墙材料层;回刻蚀所述侧墙材料层,直至暴露出所述基板顶部表面以及初始凹槽底部表面,在所述初始凹槽侧壁表面形成侧墙结构。
3.如权利要求1所述的芯片载体的形成方法,其特征在于,所述侧墙结构为单层结构。
4.如权利要求3所述的芯片载体的形成方法,其特征在于,所述侧墙结构的材料包括氮化硅或柔性材料。
5.如权利要求1所述的芯片载体的形成方法,其特征在于,所述侧墙结构为双层结构,所述侧墙结构包括位于初始凹槽侧壁表面第一侧墙以及位于第一侧墙表面的第二侧墙,所述第一侧墙的材料硬度小于所述第二侧墙的材料硬度。
6.如权利要求5所述的芯片载体的形成方法,其特征在于,所述第一侧墙的材料包括聚乙烯醇、聚酯或聚酰亚胺或聚萘二甲酸乙二醇酯;所述第二侧墙的材料包括氮化硅。
7.如权利要求1所述的芯片载体的形成方法,其特征在于,所述侧墙结构包括多层侧墙,所述侧墙的层数大于2;各所述侧墙的材料硬度相同或不同。
8.如权利要求1所述的芯片载体的形成方法,其特征在于,所述初始基板的材料包括硅或玻璃。
9.一种芯片载体,所述芯片载体用于固定芯片结构后使芯片结构与目标晶圆键合,其特征在于,包括:
基板,所述基板内具有若干初始凹槽;
位于所述初始凹槽侧壁表面的侧墙结构,所述侧墙结构暴露出所述基板表面,所述侧墙结构底部的厚度大于所述侧墙结构顶部的厚度,所述侧墙结构的材料与基板的材料不同;
位于各所述初始凹槽内的第一开口,各所述第一开口用于固定芯片结构,且各第一开口底部尺寸等于各芯片结构的尺寸。
10.如权利要求9所述的芯片载体,其特征在于,所述侧墙结构为单层结构。
11.如权利要求10所述的芯片载体,其特征在于,所述侧墙结构的材料包括氮化硅或柔性材料。
12.如权利要求9所述的芯片载体,其特征在于,所述侧墙结构为双层结构,所述侧墙结构包括位于初始凹槽侧壁表面第一侧墙以及位于第一侧墙表面的第二侧墙,所述第一侧墙的材料硬度小于所述第二侧墙的材料硬度。
13.如权利要求12所述的芯片载体,其特征在于,所述第一侧墙的材料包括聚乙烯醇、聚酯或聚酰亚胺或聚萘二甲酸乙二醇酯;所述第二侧墙的材料包括氮化硅。
14.一种晶圆键合结构的形成方法,其特征在于,包括:
形成若干相互分立的芯片结构,各所述芯片结构包括相对的第一面以及第二面;
提供芯片载体,所述芯片载体包括:基板,所述基板内具有若干初始凹槽;位于所述初始凹槽侧壁表面的侧墙结构,所述侧墙结构暴露出所述基板表面,所述侧墙结构底部的厚度大于所述侧墙结构顶部的厚度,所述侧墙结构的材料与基板的材料不同;位于各所述初始凹槽内的第一开口;
在各第一开口内固定芯片结构,各第一开口底部尺寸等于各芯片结构的尺寸,各芯片结构的第一面与所述基板表面直接接触;
提供目标晶圆,所述目标晶圆具有相对的第三面和第四面;
将芯片结构固定于所述芯片载体之后,将所述芯片载体和所述芯片结构的第二面朝向目标晶圆的第三面进行键合,使芯片结构与目标晶圆电连接。
15.如权利要求14所述的晶圆键合结构的形成方法,其特征在于,各芯片结构的形成方法包括:提供初始晶圆结构,所述初始晶圆结构具有若干芯片区以及位于相邻芯片区之间的切割道区;沿切割道区将所述初始晶圆结构切割为若干芯片结构。
16.如权利要求15所述的晶圆键合结构的形成方法,其特征在于,切割所述初始晶圆结构的工艺包括:等离子体干法刻蚀切割工艺。
17.如权利要求15所述的晶圆键合结构的形成方法,其特征在于,所述初始晶圆结构包括:初始晶圆器件层;位于初始晶圆器件层上的初始介质层;位于初始介质层内的第一电互连层;位于第一电互连层和初始介质层表面的初始第一保护层;将初始晶圆结构切割后,所述初始晶圆器件层成为第一器件层,所述初始介质层成为第一介质层,所述初始第一保护层成为第一保护层,暴露出的第一器件层表面为各芯片结构的第一面,暴露出的第一保护层的表面为各芯片结构的第二面。
18.如权利要求17所述的晶圆键合结构的形成方法,其特征在于,在切割所述初始晶圆结构之前,还包括:将所述初始第一保护层与初始载体贴合;将所述初始晶圆器件层贴合于粘合结构表面;去除所述初始载体,暴露出所述初始第一保护层表面;在形成各芯片结构之后,还包括:去除所述粘合结构。
19.如权利要求14所述的晶圆键合结构的形成方法,其特征在于,将各芯片结构固定于所述芯片载体之后,还包括:在各所述芯片结构表面以及基板表面填充第二保护层;平坦化所述第二保护层;在所述第二保护层内形成第一混合键合插塞。
20.如权利要求14所述的晶圆键合结构的形成方法,其特征在于,所述目标晶圆包括:第二器件层,所述第二器件层内具有电连接插塞;位于所述第二器件层表面的第三介质层;位于所述第三介质层内的第二电互连层;位于所述第三介质层以及第二电互连层表面的第四介质层;位于所述第四介质层内的第二混合键合插塞,所述第三面暴露出所述第二混合键合插塞,所述第四面暴露出所述第二器件层。
21.如权利要求20所述的晶圆键合结构的形成方法,其特征在于,在芯片结构与目标晶圆键合之后,还包括:对所述第二器件层进行减薄处理,直至暴露出所述电连接插塞;在所述电连接插塞表面形成焊球。
22.一种晶圆键合结构,其特征在于,包括:
芯片载体,所述芯片载体包括:基板,所述基板内具有若干初始凹槽;位于所述初始凹槽侧壁表面的侧墙结构,所述侧墙结构暴露出所述基板表面,所述侧墙结构底部的厚度大于所述侧墙结构顶部的厚度,所述侧墙结构的材料与基板的材料不同;位于各所述初始凹槽内的第一开口;
固定于各第一开口内的芯片结构,各第一开口底部尺寸等于各芯片结构的尺寸,各芯片结构具有相对的第一面和第二面,各芯片结构的第一面与所述基板表面直接接触;
目标晶圆,所述目标晶圆具有相对的第三面和第四面,所述芯片结构的第二面与目标晶圆的第三面键合,使所述芯片结构与目标晶圆电连接。
23.如权利要求22所述的晶圆键合结构,其特征在于,所述基板的材料包括硅或玻璃。
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CN117038629A (zh) * | 2023-10-09 | 2023-11-10 | 之江实验室 | 基于玻璃载板的无塑封嵌入式晶上系统结构及制备方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103426777A (zh) * | 2012-05-18 | 2013-12-04 | 精工爱普生株式会社 | 电子部件的制造方法和电子设备 |
TW201535603A (zh) * | 2014-03-12 | 2015-09-16 | Invensas Corp | 空腔基板保護之積體電路與製造方法 |
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Patent Citations (4)
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Legal Events
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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