CN117153839A - 一种封装结构及其制造方法 - Google Patents

一种封装结构及其制造方法 Download PDF

Info

Publication number
CN117153839A
CN117153839A CN202311099342.9A CN202311099342A CN117153839A CN 117153839 A CN117153839 A CN 117153839A CN 202311099342 A CN202311099342 A CN 202311099342A CN 117153839 A CN117153839 A CN 117153839A
Authority
CN
China
Prior art keywords
semiconductor structure
heat dissipation
slide
heat sink
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311099342.9A
Other languages
English (en)
Inventor
田应超
胡杏
张越
刘威
刘天建
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hubei 3d Semiconductor Integrated Innovation Center Co ltd
Original Assignee
Hubei 3d Semiconductor Integrated Innovation Center Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hubei 3d Semiconductor Integrated Innovation Center Co ltd filed Critical Hubei 3d Semiconductor Integrated Innovation Center Co ltd
Priority to CN202311099342.9A priority Critical patent/CN117153839A/zh
Publication of CN117153839A publication Critical patent/CN117153839A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

公开了一种封装结构及其制造方法。封装结构包括：基板，基板上具有多个分立设置的半导体结构，半导体结构包括至少一个芯片；散热载片，包括第一表面和与第一表面相对的第二表面，第一表面上设置有多个分立的第一沟槽；其中，散热载片的第一表面与基板设置有半导体结构的一侧对应键合连接，多个第一沟槽一一对应容纳多个半导体结构。

Description

一种封装结构及其制造方法
技术领域
本公开涉及半导体制造领域，尤其涉及一种封装结构及其制造方法。
背景技术
在封装结构的制造过程中，在将多个芯片或芯片堆叠体通过键合工艺(例如芯片-晶圆键合(D2W)工艺)固定在基板上之后，需要采用模塑工艺形成封装材料以填充多个芯片或芯片堆叠体之间的间隙。
然而，通过模塑工艺形成的封装材料通常为有机材质，导热性较差，且与基板的热匹配差，会引起基板翘曲、形变，降低封装结构的性能。
发明内容
本公开提供一种封装结构，包括：
基板，所述基板上具有多个分立设置的半导体结构，所述半导体结构包括至少一个芯片；
散热载片，包括第一表面和与所述第一表面相对的第二表面，所述第一表面上设置有多个分立的第一沟槽；其中，所述散热载片的所述第一表面与所述基板设置有所述半导体结构的一侧对应键合连接，多个所述第一沟槽一一对应容纳多个所述半导体结构。
在一些实施例中，所述散热载片的材料包括硅。
在一些实施例中，所述封装结构还包括：散热胶，所述散热胶至少覆盖所述半导体结构的顶部，并至少填充所述半导体结构的顶部和所述第一沟槽内壁的顶部之间的空隙。
在一些实施例中，所述半导体结构的侧壁或者所述半导体结构的侧壁和顶部与所述第一沟槽的内壁之间形成有具有预定尺寸的间隙；所述散热载片还包括：位于所述散热载片的第一表面的至少一个第二沟槽，所述第二沟槽连通相邻的两个所述第一沟槽，所述间隙和所述第二沟槽相互连通构成微流通道。
在一些实施例中，所述半导体结构的侧壁与所述第一沟槽的侧壁之间的距离的范围在0.1μm至1000μm之间；当所述微流通道还包括位于所述半导体结构的顶部和所述第一沟槽内壁的顶部之间的间隙时，所述半导体结构的顶部与所述第一沟槽内壁的顶部之间的距离的范围在0.5μm至1000μm之间。
在一些实施例中，所述散热载片还包括至少一个第一开口，所述第一开口从所述散热载片的第二表面和/或所述散热载片的侧壁延伸至所述微流通道，所述微流通道内具有从所述第一开口注入的散热剂。
本公开实施例还提供一种封装结构的制造方法，包括：
提供初始基板，所述初始基板上设置有多个分立设置的半导体结构，所述半导体结构包括至少一个芯片；
提供散热载片，所述散热载片包括第一表面和与所述第一表面相对的第二表面，并刻蚀所述散热载片，以在所述散热载片的第一表面形成多个分立的第一沟槽；
将所述散热载片的所述第一表面与所述初始基板设置有所述半导体结构的一侧对应键合连接，多个所述第一沟槽一一对应容纳多个所述半导体结构。
在一些实施例中，在将所述散热载片和所述初始基板对应键合连接之前，所述方法还包括：刻蚀所述散热载片，以在所述散热载片的第一表面形成至少一个第二沟槽，所述第二沟槽连通相邻的两个所述第一沟槽；
根据所述半导体结构的尺寸确定所述第一沟槽的尺寸，以使在将所述散热载片的所述第一表面与所述初始基板设置有所述半导体结构的一侧对应键合连接之后，所述半导体结构的侧壁或者所述半导体结构的侧壁和顶部与所述第一沟槽的内壁之间形成有具有预定尺寸的间隙，所述间隙与所述第二沟槽相互连通构成微流通道。
在一些实施例中，所述方法还包括：
刻蚀所述散热载片以形成至少一个第一开口，所述第一开口从所述散热载片的第二表面和/或所述散热载片的侧壁延伸至所述微流通道；
从所述第一开口注入散热剂，所述散热剂填充所述微流通道。
在一些实施例中，在将所述散热载片和所述初始基板对应键合连接之前，所述方法还包括：
通过点胶工艺在所述半导体结构的表面和/或所述第一沟槽的内壁上形成散热胶，以使在将所述散热载片的所述第一表面与所述初始基板设置有所述半导体结构的一侧对应键合连接之后，所述散热胶至少填充所述半导体结构的顶部和所述第一沟槽的内壁顶部之间的空隙。
本公开实施例提供的封装结构及其制造方法，其中，封装结构包括：基板，所述基板上具有多个分立设置的半导体结构，所述半导体结构包括至少一个芯片；散热载片，包括第一表面和与所述第一表面相对的第二表面，所述第一表面上设置有多个分立的第一沟槽；其中，所述散热载片的所述第一表面与所述基板设置有所述半导体结构的一侧对应键合连接，多个所述第一沟槽一一对应容纳多个所述半导体结构。本公开实施例中，相比通过模塑工艺形成的无机材质的封装材料，散热载片具有良好的导热性能、抗机械性能，且散热载片与基板的热适配度较高，从而在提高封装结构的散热效率的同时降低基板和散热载片之间的热失配，防止基板产生形变、翘曲等问题，提高基板的性能；此外，半导体结构可以为单层芯片或者由多个芯片组成的芯片堆叠体，相邻的半导体结构之间往往具有较深的空隙，不适用于采用沉积工艺(例如化学气相沉积工艺)在基板上形成散热载片，本公开实施例提供了一种新的封装工艺，即采用键合工艺将散热载片与基板连接，相比采用沉积工艺形成封装材料，降低了工艺难度。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图变得明显。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的封装结构的示意图；
图2为图1中散热载片的结构示意图；
图3为图1中散热载片的俯视示意图，且图2为沿图3中的线AA′截取的剖面结构示意图；
图4为本公开另一实施例提供的封装结构的示意图；
图5为图4沿线DD′截面的俯视示意图；
图6为图4中散热载片的结构示意图；
图7为图4中散热载片的俯视示意图，且图6为沿图7中的线AA′截取的剖面结构示意图；
图8为沿图7中的线BB′截取的剖面结构示意图；
图9为沿图7中的线CC′截取的剖面结构示意图；
图10为本公开再一实施例提供的散热载片的俯视示意图；
图11为本公开又一实施例提供的封装结构的示意图；
图12为本公开实施例提供的封装结构的制造方法的流程框图；
图13至图18为本公开实施例提供的封装结构的制造方法的工艺流程图；
图19至图27为本公开另一实施例提供的封装结构的制造方法的工艺流程图；
图28至图29为本公开又一实施例提供的封装结构的制造方法的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在封装结构的制造过程中，在将多个芯片或芯片堆叠体通过键合工艺(例如芯片-晶圆键合(D2W)工艺)固定在基板上之后，需要采用模塑工艺形成封装材料以填充多个芯片或芯片堆叠体之间的间隙。
然而，通过模塑工艺形成的封装材料通常为有机材质，导热性较差，且与基板的热匹配差，会引起基板翘曲、形变，降低封装结构的性能。
基于此，提出了本公开实施例的以下技术方案。下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。
图1为本公开实施例提供的封装结构的示意图；图2为图1中散热载片的结构示意图；图3为图1中散热载片的俯视示意图，且图2为沿图3中的线AA′截取的剖面结构示意图；图4为本公开另一实施例提供的封装结构的示意图；图5为图4沿线DD′截面的俯视示意图；图6为图4中散热载片的结构示意图；图7为图4中散热载片的俯视示意图，且图6为沿图7中的线AA′截取的剖面结构示意图；图8为沿图7中的线BB′截取的剖面结构示意图；图9为沿图7中的线CC′截取的剖面结构示意图；图11为本公开又一实施例提供的封装结构的示意图。以下结合图1至图11对本公开实施例提供的封装结构再作进一步说明。
如图1至图2所示，封装结构包括：基板10，基板10上具有多个分立设置的半导体结构12，半导体结构12包括至少一个芯片C；散热载片20，包括第一表面S1和与第一表面S1相对的第二表面S2，第一表面S1上设置有多个分立的第一沟槽T1；其中，散热载片20的第一表面S1与基板10设置有半导体结构12的一侧对应键合连接，多个第一沟槽T1一一对应容纳多个半导体结构12。
这里，基板10的材料可以为半导体材料，例如硅，基板10内可以形成有器件结构，例如MOS器件、传感器件、存储器件和/或其他无源器件。但不限于此，基板10还可以为包括陶瓷、玻璃、无机材料或任何其他适当的材料所形成的衬底。
在一实施例中，基板10的表面设置有第一焊盘111以及形成在第一焊盘111周边的第一介质层11，第一焊盘111的表面暴露于第一介质层11之外。在一些实施例中，第一介质层11内还形成有互连层113，互连层113和第一焊盘111之间通过第一导电通孔112电连接。
图1中示出的互连层只有一层，但不限于此，互连层的数量可以为多层，例如2层、3层、4层或者更多，相邻的两个互连层之间由导电通孔电连接，多个互连层和多个导电通孔在垂直于基板的方向上交替分布。
半导体结构12的数量为多个，多个半导体结构12在基板10上分立设置。多个半导体结构12可以包括相同或不同的电子元器件，并具有相同或不同的功能，至少部分半导体结构12为具有相应电路的功能芯片，功能芯片包括非易失性存储器(如NOR型闪存或NAND型闪存等)、随机存储器等，或者其它类型的有源器件或无源器件。示例性地，至少一个半导体结构12为高带宽内存(HBM)芯片或者图像信号处理器(ISP)芯片。可选地，部分半导体结构12可以为填充芯片，填充芯片用于调整功能芯片之间尺寸不匹配以及间距不均匀等问题。半导体结构12的数量及排布方式可根据三维集成装置的功能进行设置。
在实际操作中，半导体结构12可以通过晶圆级半导体工艺制造并切割晶圆获得，例如，半导体结构12可以是通过单片晶圆制作得到的单层芯片，也可以是通过三维集成工艺得到的芯片堆叠体。具体的，图1中示出的各半导体结构12仅包括一个芯片C，但不限于此，多个半导体结构12中的至少一个还可以包括多个芯片C，例如2个、3个、4个、5个、10个、十几个、几十个、上百个等等，多个芯片C在垂直于基板10的方向上依次堆叠构成芯片堆叠体，且多个芯片C中相邻的两个芯片C彼此键合连接。
在一实施例中，半导体结构12和基板10之间通过混合键合的方式进行连接，以将半导体结构12固定于基板10上。具体的，参见图1，芯片C邻近基板10的一侧形成有第二焊盘131以及形成在第二焊盘131周边的第二介质层13，第二焊盘131的表面暴露于第二介质层13之外，通过将芯片C的第二焊盘131及第二介质层13与基板10的第一焊盘111及第一介质层11分别对应键合实现基板10和半导体结构12之间的电连接。这里，当半导体结构12为多个芯片C构成的芯片堆叠体时，与基板10进行键合的芯片C为位于最底层的芯片C。
但不限于此，在一些实施例中，其他能够实现基板10和半导体结构12之间电连接的键合方式均可以应用在本公开实施例中，具体可根据实际情况进行选择，在此不做具体限制。
在一些实施例中，第一介质层11和第二介质层13的材料包括氧化物、氮化物、氮氧化物等中的一种或组合；第一焊盘111和第二焊盘131的材料包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。
参见图2至图3中示出的散热载片20，散热载片20的第一表面S1还形成有键合对准标记21，在将散热载片20和基板10对应键合时，利用键合对准标记21进行对准控制，实现散热载片20中第一沟槽T1和半导体结构12之间的对准。
在实际操作中，键合对准标记21可以通过如下方法形成：首先，刻蚀散热载片20的第一表面S1以形成沟槽T；接着，在沟槽T内填充材料层以形成键合对准标记21。键合对准标记21的材料包括金属材料或绝缘材料，例如铝、铜、钨等中的一种或组合。
图3中示出的键合对准标记21的形状为矩形，并且位于相邻的两个第一沟槽T1之间。应当明白，附图中示出的键合对准标记21的形状和分布位置仅是本公开实施例的一种示例，不应当作为本公开的唯一限定，键合对准标记21的形状还可以是圆形、不规则形等，键合对准标记21还可以分布在第一表面S1的其他任何区域。
在一实施例中，散热载片20还包括覆盖第一表面S1和键合对准标记21的第三介质层22。在实际操作中，散热载片20的第三介质层22和基板10的第一介质层11对应键合连接，例如，可以采用熔融键合、真空键合等工艺进行键合。第三介质层22的材料包括但不限于氧化物、氮化物、氮氧化物等中的一种或组合。
再次参见图1，第一沟槽T1的数量为多个，多个半导体结构12对应嵌合在多个第一沟槽T1内，散热载片20用于封装多个半导体结构12并对多个半导体结构12和基板10进行散热。与通过模塑工艺形成的有机材质的封装材料相比，本公开实施例提供的散热载片20具有更好的导热性能，使得半导体结构12和基板10在工作时产生的热量得到快速散逸，且本公开实施例提供的散热载片20与基板10的热适配度较高，从而在提高封装结构的散热效率的同时降低基板10和散热载片20之间的热失配，防止基板10产生形变、翘曲等问题，提高基板10的性能，进而提高封装结构的性能和使用寿命；同时，散热载片20具有更好的抗机械性能，能够提高封装结构的机械稳定性。在一实施例中，散热载片20的材料包括硅、氮化硅、氧化硅、钛、氮化钛、氮化钽等中的至少一种或其组合，例如，硅。
但不限于此，任何满足上述对散热性、抗机械性、与基板10的热适配性要求的材料都可以作为本公开实施例中散热载片20的材料使用。
此外，相邻的半导体结构12之间往往具有较深的空隙(例如深度大于50μm)，不适用于采用沉积工艺(例如化学气相沉积工艺)在基板10上形成散热载片20(例如硅基散热载片)，本公开实施例通过采用键合工艺将散热载片20与基板10连接，相比采用沉积工艺形成封装材料，降低了工艺难度。
继续参见图1，在一实施例中，封装结构还包括：散热胶23，散热胶23至少覆盖半导体结构12的顶部，并填充半导体结构12的顶部和第一沟槽T1内壁的顶部之间的空隙。在一些实施例中，散热胶23还覆盖半导体结构12的侧壁，并填充半导体结构12的侧壁和第一沟槽T1的侧壁之间的空隙。但不限于此，散热胶还可以仅填充半导体结构12的顶部和第一沟槽T1内壁的顶部之间的空隙。
在将散热载片20和基板10进行键合时，第一沟槽T1的内壁和半导体结构12的外壁之间可能会留有空隙，这将影响半导体结构12的散热效率，因此，本公开实施例采用散热胶23至少填充半导体结构12的顶部和第一沟槽T1内壁的顶部之间的空隙，散热胶23具有良好的导热性能且能够起到支撑作用，如此，提高了半导体结构12的散热效率，并增加半导体结构12和散热载片20之间结合的牢固性以及封装结构的机械稳定性。
在实际操作中，在将散热载片20和基板10进行键合之前，可以通过点胶工艺在半导体结构12的表面和/或第一沟槽T1的内壁形成散热胶23，在将散热载片20和基板10进行键合时，使半导体结构12的顶部或者侧壁和顶部与第一沟槽T1的内壁实现软接触。散热胶23的材料包括铟、导热银胶等。
图1至图3中示出的多个第一沟槽T1彼此分立互不连通。但不限于此，如图4至图9所示，在本公开的一些其他的实施例中，还可以使多个第一沟槽T1彼此连通。
具体的，在一实施例中，散热载片20还包括：位于散热载片20的第一表面S1的至少一个第二沟槽T2，第二沟槽T2连通相邻的两个第一沟槽T1。在一些实施例中，可以根据半导体结构12的尺寸确定与半导体结构12对应的第一沟槽T1的尺寸，以使在将散热载片20的第一表面S1与基板10设置有半导体结构12的一侧对应键合连接之后，半导体结构12的侧壁和顶部与第一沟槽T1的内壁之间形成有具有预定尺寸的间隙24，间隙24和第二沟槽T2相互连通构成微流通道25。
在一实施例中，散热载片20还包括至少一个第一开口H1，第一开口H1从散热载片20的第二表面S2和/或散热载片20的侧壁延伸至微流通道25，微流通道25内具有从第一开口H1注入的散热剂26。在一些实施例中，散热载片20还包括从散热载片20的第二表面S2和/或散热载片20的侧壁延伸至微流通道25的至少一个第二开口H2，当从第一开口H1注入散热剂26时，微流通道25内的气体得以从第二开口H2排出，以使散热剂26能够注满微流通道25。
在实际操作中，可以通过刻蚀散热载片20以在第一表面S1形成相互连通的第一沟槽T1和第二沟槽T2；接着采用真空键合工艺将散热载片20和基板10进行键合，键合完成后，形成真空且闭合的微流通道25；接着，采用激光打孔工艺形成第一开口H1和第二开口H2，并从第一开口H1向微流通道25内注入散热剂26。
散热剂26具有良好的导热性，包括水或导热油，如此，通过在微流通道25内填充散热剂26可以实现对位于封装结构内部的半导体结构12进行散热处理。
在向微流通道25内注入散热剂26之后，可以对第一开口H1和第二开口H2进行封口。但不限于此，第一开口H1和第二开口H2还可以通过管道与外置冷却系统相连，组成环绕半导体结构12分布且能驱动散热剂26循环流动的微循环结构，散热剂26通过从第一开口H1流入并从第二开口H2流出，以在微流通道25内循环流动，从而快速带走半导体结构12在工作时产生的热量，进一步提高散热效率。
图4中示出的封装结构中包括一个第一开口H1和一个第二开口H2，但不限于此，还可以形成多个第一开口H1和多个第二开口H2，以增大散热剂26流入和流出的速度，从而增大散热剂26在微流通道25内的流动速度，进一步提高散热效率。
可以理解的，第一沟槽T1的尺寸越大，在第一沟槽T1的内壁和半导体结构12之间形成的间隙24的尺寸越大，散热剂26的散热效果越好，但为避免影响散热载片20的机械稳定性以及散热载片20和基板10结合的牢固性，间隙24的尺寸不宜过大。在一实施例中，半导体结构12的侧壁与第一沟槽T1的侧壁之间的距离L1的范围在0.1μm至1000μm之间(包括端点值)，例如，5μm、10μm、100μm、200μm、500μm、900μm等；半导体结构12的顶部与第一沟槽T1内壁的顶部之间的距离L2的范围在0.5μm至1000μm之间(包括端点值)，例如1μm、10μm、100μm、200μm、500μm、900μm等。
参见图7至图9，在一实施例中，第二沟槽T2位于相邻的两个第一沟槽T1之间，且相邻的两个第一沟槽T1之间形成有至少一个第二沟槽T2。在一具体实施例中，相邻的两个第一沟槽T1之间形成有多个平行排布的第二沟槽T2，例如2个、3个、4个、5个、6个或者更多，从而提高散热剂26在微流通道25内的流动速度。第二沟槽T2的深度与第一沟槽T1的深度相同或者小于第一沟槽T1的深度。
但不限于此，如图10所示，在本公开的另一实施例中，在多个第一沟槽T1的排布方向上，还可以在相邻的两个第一沟槽T1的一侧或两侧形成一个或多个第二沟槽T2。这里，形成在第一沟槽T1一侧或两侧的第二沟槽T2的形状可以是弧形、折线形、波浪形等。在一些实施例中，在图10所示的结构的基础上，还可以同时在相邻的两个第一沟槽T1之间设置一个或多个第二沟槽T2，以进一步增大散热剂26的流动速度以及微流通道25的长度，以提高散热效率。
本公开实施例中，还可以在散热载片20内形成更多与间隙24和第二沟槽T2连通的沟槽，以共同构成微流通道25，从而增加微流通道25的长度，提高散热效率。
应当理解的是，上述在微流通道25内注入散热剂以提高封装结构的散热效率是一些可能的实施方式的举例，并非为本公开实施例应用场景的唯一限定，实质上，本公开实施例提供的微流通道25还可以具有其他作用，例如，半导体结构12还可以为微流控芯片，通过第一开口H1向微流通道25内注入待检测液体或待检测气体以对待检测液体或待检测气体进行检测。
图4中示出的封装结构中，半导体结构12的侧壁和顶部均与第一沟槽T1的内壁之间形成了有具有预定尺寸的间隙24，微流通道25包括形成于半导体结构12顶部的间隙24以及形成于半导体结构12侧壁的间隙24。但不限于此，参见图11，在本公开的又一实施例中，仅在半导体结构12的侧壁和第一沟槽T1的侧壁之间形成具有预定尺寸的间隙24，位于半导体结构12的侧壁的间隙24和第二沟槽T2构成微流通道25；半导体结构12的顶部和第一沟槽T1内壁的顶部之间填充有散热胶23，散热胶23用于支撑散热载片20并增加散热载片20和半导体结构12之间结合的牢固性。
图11中示出的第一开口H1和第二开口H2由散热载片20的侧壁延伸至位于半导体结构12侧壁的间隙24。但不限于此，第一开口H1和第二开口H2还可以由散热载片20的第二表面S2延伸至第二沟槽T2。
再次参见图1、图4和图11，在一实施例中，封装结构还包括：第四介质层14，位于基板10远离散热载片20的一侧并覆盖基板10的表面；多个分立的第三焊盘16，位于第四介质层14远离基板10的一侧；多个第二导电通孔15，从第四介质层14远离基板10的一侧延伸至基板10内，第二导电通孔15的两端分别连接第三焊盘16和互连层113；多个导电触点17，对应形成在多个第三焊盘16上。在实际操作中，可以通过导电触点17将基板10固定在封装基板(未图示)上，第二导电通孔15用于实现封装基板(未图示)、基板10以及半导体结构12之间的垂直互连。封装基板(未图示)包括但不限于印刷电路板(PCB)。
本公开还提供一种封装结构的制造方法，如图12所示，方法包括如下步骤：
步骤S101、提供初始基板，初始基板上设置有多个分立设置的半导体结构，半导体结构包括至少一个芯片；
步骤S102、提供散热载片，散热载片包括第一表面和与第一表面相对的第二表面，并刻蚀散热载片，以在散热载片的第一表面形成多个分立的第一沟槽；
步骤S103、将散热载片的第一表面与初始基板设置有半导体结构的一侧对应键合连接，多个第一沟槽一一对应容纳多个半导体结构。
图13至图18为本公开实施例提供的封装结构的制造方法的工艺流程图；其中，图16为图15提供的散热载片的俯视示意图，图15为沿图16中的线AA′截取的剖面结构示意图；图19至图27为本公开另一实施例提供的封装结构的制造方法的工艺流程图；图20为图19提供的散热载片的俯视示意图，图19为沿图20中的线AA′截取的剖面结构示意图；图21为沿图20中的线BB′截取的剖面结构示意图；图22为沿图20中的线CC′截取的剖面结构示意图；图23为本公开再一实施例提供的散热载片的俯视示意图；图25为图24沿线DD′截面的俯视示意图；图28至图29为本公开又一实施例提供的封装结构的制造方法的工艺流程图。下面结合图13至图29对本公开实施例的封装结构的制造方法再做进一步详细的说明。
首先，执行步骤S101，如图13所示，提供初始基板10′，初始基板10′上设置有多个分立设置的半导体结构12，半导体结构12包括至少一个芯片C。
这里，初始基板10′的材料可以为半导体材料，例如硅，初始基板10′内可以形成有器件结构，例如MOS器件、传感器件、存储器件和/或其他无源器件。但不限于此，初始基板10′还可以为包括陶瓷、玻璃、无机材料或任何其他适当的材料所形成的衬底。
在一实施例中，初始基板10′的表面设置有第一焊盘111以及形成在第一焊盘111周边的第一介质层11，第一焊盘111的表面暴露于第一介质层11之外。在一些实施例中，第一介质层11内还形成有互连层113，互连层113和第一焊盘111之间通过第一导电通孔112电连接。
图13中示出的互连层只有一层，但不限于此，互连层的数量可以为多层，例如2层、3层、4层或者更多，相邻的两个互连层之间由导电通孔电连接，多个互连层和多个导电通孔在垂直于初始基板的方向上交替分布。
半导体结构12的数量为多个，多个半导体结构12在初始基板10′上分立设置。多个半导体结构12可以包括相同或不同的电子元器件，并具有相同或不同的功能，至少部分半导体结构12为具有相应电路的功能芯片，功能芯片包括非易失性存储器(如NOR型闪存或NAND型闪存等)、随机存储器等，或者其它类型的有源器件或无源器件。示例性地，至少一个半导体结构12为高带宽内存(HBM)芯片或者图像信号处理器(ISP)芯片。可选地，部分半导体结构12可以为填充芯片，填充芯片用于调整功能芯片之间尺寸不匹配以及间距不均匀等问题。半导体结构12的数量及排布方式可根据三维集成装置的功能进行设置。
在实际操作中，半导体结构12可以通过晶圆级半导体工艺制造并切割晶圆获得，例如，半导体结构12可以是通过单片晶圆制作得到的单层芯片，也可以是通过三维集成工艺得到的芯片堆叠体。具体的，图1中示出的各半导体结构12仅包括一个芯片C，但不限于此，多个半导体结构12中的至少一个还可以包括多个芯片C，例如2个、3个、4个、5个、10个、十几个、几十个、上百个等等，多个芯片C在垂直于初始基板10′的方向上依次堆叠构成芯片堆叠体，且多个芯片C中相邻的两个芯片C彼此键合连接。
在一实施例中，半导体结构12和初始基板10′之间通过混合键合的方式进行连接，以将半导体结构12固定于初始基板10′上。具体的，参见图13，芯片C邻近初始基板10′的一侧形成有第二焊盘131以及形成在第二焊盘131周边的第二介质层13，第二焊盘131的表面暴露于第二介质层13之外，通过将芯片C的第二焊盘131及第二介质层13与初始基板10′的第一焊盘111及第一介质层11分别对应键合实现初始基板10′和半导体结构12之间的电连接。这里，当半导体结构12为多个芯片C构成的芯片堆叠体时，与初始基板10′进行键合的芯片C为位于最底层的芯片C。
但不限于此，在一些实施例中，其他能够实现初始基板10′和半导体结构12之间电连接的键合方式均可以应用在本公开实施例中，具体可根据实际情况进行选择，在此不做具体限制。
在一些实施例中，第一介质层11和第二介质层13的材料包括氧化物、氮化物、氮氧化物等中的一种或组合；第一焊盘111和第二焊盘131的材料包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。
接着，执行步骤S102，如图14至图16所示，提供散热载片20，散热载片20包括第一表面S1和与第一表面S1相对的第二表面S2，并刻蚀散热载片20，以在散热载片20的第一表面S1形成多个分立的第一沟槽T1。
参见图14，在一实施例中，在刻蚀散热载片20以形成第一沟槽T1之前，还在散热载片20的第一表面S1形成了键合对准标记21。具体的，在实际操作中，键合对准标记21可以通过如下方法形成：首先，刻蚀散热载片20的第一表面S1以形成沟槽T；接着，在沟槽T内填充材料层以形成键合对准标记21。键合对准标记21的材料包括金属材料或绝缘材料，例如铝、铜、钨等中的一种或组合。
继续参见图14，在形成键合对准标记21之后，还包括：形成第三介质层22，第三介质层22覆盖第一表面S1和键合对准标记21。第三介质层22的材料包括但不限于氧化物、氮化物、氮氧化物等中的一种或组合。
接着，参见图15至图16，刻蚀第三介质层22和散热载片20以形成多个第一沟槽T1。
图16中示出的键合对准标记21的形状为矩形，并且位于相邻的两个第一沟槽T1之间。应当明白，附图中示出的键合对准标记21的形状和分布位置仅是本公开实施例的一种示例，不应当作为本公开的唯一限定，键合对准标记21的形状还可以是圆形、不规则形等，键合对准标记21还可以分布在第一表面S1的其他任何区域。
接着，执行步骤S103，如图17所示，将散热载片20的第一表面S1与初始基板10′设置有半导体结构12的一侧对应键合连接，多个第一沟槽T1一一对应容纳多个半导体结构12。
具体的，散热载片20的第三介质层22和初始基板10′的第一介质层11对应键合连接，例如，可以采用熔融键合、真空键合等工艺进行键合。
在实际操作中，在将散热载片20和初始基板10′对应键合时，利用键合对准标记21进行对准控制，实现散热载片20中第一沟槽T1和半导体结构12之间的对准。
接下来，如图18所示，在将散热载片20和初始基板10′进行键合之后，方法还包括：对初始基板10′远离散热载片20的一侧执行减薄工艺，以形成基板10。散热载片20用于封装多个半导体结构12并对多个半导体结构12和基板10进行散热。
与通过模塑工艺形成的有机材质的封装材料相比，本公开实施例提供的散热载片20具有更好的导热性能，使得半导体结构12和基板10在工作时产生的热量得到快速散逸，且本公开实施例提供的散热载片20与基板10的热适配度较高，从而在提高封装结构的散热效率的同时降低基板10和散热载片20之间的热失配，防止基板10产生形变、翘曲等问题，提高基板10的性能，进而提高封装结构的性能和使用寿命；同时，散热载片20具有更好的抗机械性能，能够提高封装结构的机械稳定性。在一实施例中，散热载片20的材料包括硅、氮化硅、氧化硅、钛、氮化钛、氮化钽等中的至少一种或其组合，例如，硅。
但不限于此，任何满足上述对散热性、抗机械性、与基板10的热适配性要求的材料都可以作为本公开实施例中散热载片20的材料使用。
此外，相邻的半导体结构12之间往往具有较深的空隙(例如深度大于50μm)，不适用于采用沉积工艺(例如化学气相沉积工艺)在初始基板10′上形成散热载片20(例如硅基散热载片)，本公开实施例通过采用键合工艺将散热载片20与初始基板10′连接，相比采用沉积工艺形成封装材料，降低了工艺难度。
再次参见图17，在一实施例中，在将散热载片20和初始基板10′对应键合连接之前，方法还包括：
通过点胶工艺在半导体结构12的表面和/或第一沟槽T1的内壁上形成散热胶23，以使在将散热载片20的第一表面S1与初始基板10′设置有半导体结构12的一侧对应键合连接之后，散热胶23至少填充半导体结构12的顶部和第一沟槽T1内壁的顶部之间的空隙。在一些实施例中，散热胶23还覆盖半导体结构12的侧壁，并填充半导体结构12的侧壁和第一沟槽T1的侧壁之间的空隙。但不限于此，散热胶还可以仅填充半导体结构12的顶部和第一沟槽T1内壁的顶部之间的空隙。
在将散热载片20和初始基板10′进行键合时，第一沟槽T1的内壁和半导体结构12的外壁之间可能会留有空隙，这将影响半导体结构12的散热效率，因此，本公开实施例采用散热胶23至少填充半导体结构12的顶部和第一沟槽T1内壁的顶部之间的空隙，散热胶23具有良好的导热性能且能够起到支撑作用，如此，提高了半导体结构12的散热效率，并增加半导体结构12和散热载片20之间结合的牢固性以及封装结构的机械稳定性。
可选的，散热胶23的材料包括铟、导热银胶。
接下来，如图1所示，在对初始基板10′远离散热载片20的一侧执行减薄工艺，以形成基板10之后，还包括：形成第四介质层14，第四介质层14位于基板10远离散热载片20的一侧并覆盖基板10的表面；形成多个第二导电通孔15，第二导电通孔15从第四介质层14远离基板10的一侧延伸至基板10内并连接互连层113；形成多个分立的第三焊盘16，第三焊盘16位于第四介质层14远离基板10的一侧并与第二导电通孔15的端部连接，第二导电通孔15的两端分别连接第三焊盘16和互连层113；在多个第三焊盘16上对应形成多个导电触点17。在实际操作中，后续可以通过导电触点17将基板10固定在封装基板(未图示)上，第二导电通孔15用于实现封装基板(未图示)、基板10以及半导体结构12之间的垂直互连。封装基板(未图示)包括但不限于印刷电路板(PCB)。
图15至图18以及图1中示出的多个第一沟槽T1彼此分立且互不连通。但不限于此，如图19至图22所示，在本公开的另一实施例中，在将散热载片20和初始基板10′对应键合连接之前，方法还包括：刻蚀散热载片20，以在散热载片20的第一表面S1形成至少一个第二沟槽T2，第二沟槽T2连通相邻的两个第一沟槽T1。这里，第一沟槽T1和第二沟槽T2可以在一道刻蚀工艺中形成。
参见图20至图22，在一实施例中，第二沟槽T2位于相邻的两个第一沟槽T1之间，且相邻的两个第一沟槽T1之间形成有至少一个第二沟槽T2。在一具体实施例中，相邻的两个第一沟槽T1之间形成有多个平行排布的第二沟槽T2，例如2个、3个、4个、5个、6个或者更多。第二沟槽T2的深度与第一沟槽T1的深度相同或者小于第一沟槽T1的深度。
但不限于此，如图10所示，在本公开的另一实施例中，在多个第一沟槽T1的排布方向上，还可以在相邻的两个第一沟槽T1的一侧或两侧形成一个或多个第二沟槽T2。这里，形成在第一沟槽T1一侧或两侧的第二沟槽T2的形状可以是弧形、折线形、波浪形等。在一些实施例中，在图23所示的结构的基础上，还可以同时在相邻的两个第一沟槽T1之间设置一个或多个第二沟槽T2。
接着，如图24至图25所示，将散热载片20的第一表面S1与初始基板10′设置有半导体结构12的一侧对应键合连接。
在实际操作中，可以根据半导体结构12的尺寸确定与半导体结构12对应的第一沟槽T1的尺寸，以使在将散热载片20的第一表面S1与初始基板10′设置有半导体结构12的一侧对应键合连接之后，半导体结构12的侧壁和顶部与第一沟槽T1的内壁之间形成有具有预定尺寸的间隙24，间隙24与第二沟槽T2相互连通构成微流通道25。
这里，可以采用真空键合工艺将散热载片20和初始基板10′进行键合，键合完成后，形成真空且闭合的微流通道25。
接着，如图26所示，在图24的基础上，对封装结构执行与图18和图1相同的步骤，对初始基板10′进行减薄以形成基板10，并形成第四介质层14、第二导电通孔16、第三焊盘16以及导电触点17。
接着，如图27以及图4至图5所示，方法还包括：
刻蚀散热载片20以形成至少一个第一开口H1，第一开口H1从散热载片20的第二表面S2和/或散热载片20的侧壁延伸至微流通道25；
从第一开口H1注入散热剂26，散热剂26填充微流通道25。
再次参见图27，方法还包括：刻蚀散热载片20以形成至少一个第二开口H2，第二开口H2从散热载片20的第二表面S2和/或散热载片20的侧壁延伸至微流通道25。当从第一开口H1注入散热剂26时，微流通道25内的气体得以从第二开口H2排出，以使散热剂26能够注满微流通道25。这里，可以采用激光打孔工艺形成第一开口H1和第二开口H2。
散热剂26具有良好的导热性，包括水或导热油，如此，通过在微流通道25内填充散热剂26可以实现对位于封装结构内部的半导体结构12进行散热处理，提高散热效率。
在向微流通道25内注入散热剂26之后，可以对第一开口H1和第二开口H2进行封口。但不限于此，第一开口H1和第二开口H2还可以通过管道与外置冷却系统相连，组成环绕半导体结构12分布且能驱动散热剂26循环流动的微循环结构，散热剂26通过从第一开口H1流入并从第二开口H2流出，以在微流通道25内循环流动，从而快速带走半导体结构12在工作时产生的热量，进一步提高散热效率。
图27和图4中示出的封装结构中包括一个第一开口H1和一个第二开口H2，但不限于此，还可以形成多个第一开口H1和多个第二开口H2，以增大散热剂26流入和流出的速度，从而增大散热剂26在微流通道25内的流动速度，进一步提高散热效率。
可以理解的，第一沟槽T1的尺寸越大，在第一沟槽T1的内壁和半导体结构12之间形成的间隙24的尺寸越大，散热剂26的散热效果越好，但为避免影响散热载片20的机械稳定性以及散热载片20和基板10结合的牢固性，间隙24的尺寸不宜过大。在一实施例中，半导体结构12的侧壁与第一沟槽T1的侧壁之间的距离L1的范围在0.1μm至1000μm之间(包括端点值)，例如，5μm、10μm、100μm、200μm、500μm、900μm等；半导体结构12的顶部与第一沟槽T1内壁的顶部之间的距离L2的范围在0.5μm至1000μm之间(包括端点值)，例如1μm、10μm、100μm、200μm、500μm、900μm等。
参见图20，本公开实施例在相邻的两个第一沟槽T1之间形成多个平行排布的第二沟槽T2，或者，在图23的基础上，同时在相邻的两个第一沟槽T1之间设置一个或多个第二沟槽T2，可以进一步增大散热剂26的流动速度以及微流通道25的长度，以提高散热效率。
本公开实施例中，还可以在散热载片20内形成更多与间隙24和第二沟槽T2连通的沟槽，以共同构成微流通道25，从而进一步增加微流通道25的长度，提高散热效率。
应当理解的是，上述在微流通道25内注入散热剂26以提高封装结构的散热效率是一些可能的实施方式的举例，并非为本公开实施例应用场景的唯一限定，实质上，本公开实施例提供的微流通道25还可以具有其他作用，例如，半导体结构12还可以为微流控芯片，通过第一开口H1向微流通道25内注入待检测液体或待检测气体以对待检测液体或待检测气体进行检测。
图4中示出的封装结构中，半导体结构12的侧壁和顶部均与第一沟槽T1的内壁之间形成了有具有预定尺寸的间隙24，微流通道25包括形成于半导体结构12顶部的间隙24以及形成于半导体结构12侧壁的间隙24。但不限于此，参见图28，在本公开的又一实施例中，仅在半导体结构12的侧壁和第一沟槽T1的侧壁之间形成具有预定尺寸的间隙24，位于半导体结构12的侧壁的间隙24和第二沟槽T2构成微流通道25；半导体结构12的顶部和第一沟槽T1内壁的顶部之间通过点胶工艺填充散热胶23，散热胶23用于支撑散热载片20并增加散热载片20和半导体结构12之间结合的牢固性。
接着，在图28示出的封装结构的基础上，执行如图26至图27所示的步骤，形成如图29所示的结构。其中，图29中示出的第一开口H1和第二开口H2由散热载片20的侧壁延伸至位于半导体结构12侧壁的间隙24。但不限于此，第一开口H1和第二开口H2还可以由散热载片20的第二表面S2延伸至第二沟槽T2。
接着，从第一开口H1向微流通道25内注入散热剂26，形成如图11所示的封装结构。
应当说明的是，以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种封装结构，其特征在于，包括：
基板，所述基板上具有多个分立设置的半导体结构，所述半导体结构包括至少一个芯片；
散热载片，包括第一表面和与所述第一表面相对的第二表面，所述第一表面上设置有多个分立的第一沟槽；其中，所述散热载片的所述第一表面与所述基板设置有所述半导体结构的一侧对应键合连接，多个所述第一沟槽一一对应容纳多个所述半导体结构。
2.根据权利要求1所述的封装结构，其特征在于，所述散热载片的材料包括硅。
3.根据权利要求1所述的封装结构，其特征在于，所述封装结构还包括：散热胶，所述散热胶至少覆盖所述半导体结构的顶部，并至少填充所述半导体结构的顶部和所述第一沟槽内壁的顶部之间的空隙。
4.根据权利要求1所述的封装结构，其特征在于，所述半导体结构的侧壁或者所述半导体结构的侧壁和顶部与所述第一沟槽的内壁之间形成有具有预定尺寸的间隙；所述散热载片还包括：位于所述散热载片的第一表面的至少一个第二沟槽，所述第二沟槽连通相邻的两个所述第一沟槽，所述间隙和所述第二沟槽相互连通构成微流通道。
5.根据权利要求4所述的封装结构，其特征在于，所述半导体结构的侧壁与所述第一沟槽的侧壁之间的距离的范围在0.1μm至1000μm之间；当所述微流通道还包括位于所述半导体结构的顶部和所述第一沟槽内壁的顶部之间的间隙时，所述半导体结构的顶部与所述第一沟槽内壁的顶部之间的距离的范围在0.5μm至1000μm之间。
6.根据权利要求5所述的封装结构，其特征在于，所述散热载片还包括至少一个第一开口，所述第一开口从所述散热载片的第二表面和/或所述散热载片的侧壁延伸至所述微流通道，所述微流通道内具有从所述第一开口注入的散热剂。
7.一种封装结构的制造方法，其特征在于，包括：
提供初始基板，所述初始基板上设置有多个分立设置的半导体结构，所述半导体结构包括至少一个芯片；
提供散热载片，所述散热载片包括第一表面和与所述第一表面相对的第二表面，并刻蚀所述散热载片，以在所述散热载片的第一表面形成多个分立的第一沟槽；
将所述散热载片的所述第一表面与所述初始基板设置有所述半导体结构的一侧对应键合连接，多个所述第一沟槽一一对应容纳多个所述半导体结构。
8.根据权利要求7所述的制造方法，其特征在于，在将所述散热载片和所述初始基板对应键合连接之前，所述方法还包括：刻蚀所述散热载片，以在所述散热载片的第一表面形成至少一个第二沟槽，所述第二沟槽连通相邻的两个所述第一沟槽；
根据所述半导体结构的尺寸确定所述第一沟槽的尺寸，以使在将所述散热载片的所述第一表面与所述初始基板设置有所述半导体结构的一侧对应键合连接之后，所述半导体结构的侧壁或者所述半导体结构的侧壁和顶部与所述第一沟槽的内壁之间形成有具有预定尺寸的间隙，所述间隙与所述第二沟槽相互连通构成微流通道。
9.根据权利要求8所述的制造方法，其特征在于，所述方法还包括：
刻蚀所述散热载片以形成至少一个第一开口，所述第一开口从所述散热载片的第二表面和/或所述散热载片的侧壁延伸至所述微流通道；
从所述第一开口注入散热剂，所述散热剂填充所述微流通道。
10.根据权利要求7所述的制造方法，其特征在于，在将所述散热载片和所述初始基板对应键合连接之前，所述方法还包括：
通过点胶工艺在所述半导体结构的表面和/或所述第一沟槽的内壁上形成散热胶，以使在将所述散热载片的所述第一表面与所述初始基板设置有所述半导体结构的一侧对应键合连接之后，所述散热胶至少填充所述半导体结构的顶部和所述第一沟槽内壁的顶部之间的空隙。
CN202311099342.9A 2023-08-28 2023-08-28 一种封装结构及其制造方法 Pending CN117153839A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311099342.9A CN117153839A (zh) 2023-08-28 2023-08-28 一种封装结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311099342.9A CN117153839A (zh) 2023-08-28 2023-08-28 一种封装结构及其制造方法

Publications (1)

Publication Number Publication Date
CN117153839A true CN117153839A (zh) 2023-12-01

Family

ID=88886134

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311099342.9A Pending CN117153839A (zh) 2023-08-28 2023-08-28 一种封装结构及其制造方法

Country Status (1)

Country Link
CN (1) CN117153839A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158316A (ja) * 2000-11-16 2002-05-31 Towa Corp 半導体装置及びその製造方法
TW201535603A (zh) * 2014-03-12 2015-09-16 Invensas Corp 空腔基板保護之積體電路與製造方法
CN107993994A (zh) * 2017-12-29 2018-05-04 睿力集成电路有限公司 半导体封装结构及其制造方法
CN116230556A (zh) * 2023-05-06 2023-06-06 芯盟科技有限公司 芯片载体、其形成方法、晶圆键合结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158316A (ja) * 2000-11-16 2002-05-31 Towa Corp 半導体装置及びその製造方法
TW201535603A (zh) * 2014-03-12 2015-09-16 Invensas Corp 空腔基板保護之積體電路與製造方法
CN107993994A (zh) * 2017-12-29 2018-05-04 睿力集成电路有限公司 半导体封装结构及其制造方法
CN116230556A (zh) * 2023-05-06 2023-06-06 芯盟科技有限公司 芯片载体、其形成方法、晶圆键合结构及其形成方法

Similar Documents

Publication Publication Date Title
US11594462B2 (en) Stacked semiconductor die assemblies with multiple thermal paths and associated systems and methods
US10916487B2 (en) Method for manufacturing a semiconductor device assembly with through-mold cooling channel formed in encapsulant
US10636678B2 (en) Semiconductor die assemblies with heat sink and associated systems and methods
US7528483B2 (en) Cooling system for a semiconductor device and method of fabricating same
KR101996154B1 (ko) 고 효율 열 경로들을 가진 적층형 반도체 다이 어셈블리들 및 관련 시스템들
US8466060B2 (en) Stackable power MOSFET, power MOSFET stack, and process of manufacture
KR101739939B1 (ko) 반도체 장치의 제조 방법
US20220013502A1 (en) Semiconductor packages
JP6550140B2 (ja) アンダーフィル収容キャビティを伴う半導体デバイス・アセンブリ
JP2024504487A (ja) 三次元メモリデバイスおよび三次元メモリデバイスの製造方法、ならびに三次元メモリ
KR20120106366A (ko) 반도체 장치 및 이의 제조 방법
KR20170029575A (ko) 고 효율 열 경로들을 가진 적층형 반도체 다이 어셈블리들을 제조하는 방법들
CN117153839A (zh) 一种封装结构及其制造方法
KR20230043271A (ko) 반도체 칩 및 반도체 패키지
US20240145342A1 (en) Package with Heat Dissipation Structure and Method for Forming the Same
US20240006270A1 (en) Package with Improved Heat Dissipation Efficiency and Method for Forming the Same
US20240213120A1 (en) Micro-electronic component combining power delivery and cooling from the back side
CN115050730A (zh) 一种具有双面散热结构的封装结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination