JPS58108748A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58108748A JPS58108748A JP20741481A JP20741481A JPS58108748A JP S58108748 A JPS58108748 A JP S58108748A JP 20741481 A JP20741481 A JP 20741481A JP 20741481 A JP20741481 A JP 20741481A JP S58108748 A JPS58108748 A JP S58108748A
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- JP
- Japan
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- substrate
- diffused
- region
- impurities
- protective film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰ層とＮ層の間に高比抵抗の１層を有する、い
わゆるＰＩＮ構＠を有する半導体装置に関するものであ
る。
わゆるＰＩＮ構＠を有する半導体装置に関するものであ
る。
第１図は従来のＰＩＮ構造を有する半導体装置の断面図
であシ、高比抵抗領域１全有する半導体基板に、拡散又
はイオン注入法によシこの基板とは逆の導電型不純物を
有する領域２を設ける。更にこの領域２より外側に、任
意な形状で、基板と同一導電型の不純物拡散領域３を基
板裏面にまで同時に設ける。父、４は、アノード、カソ
ードそれぞれ外部ケースへの引出し電極を取るための金
属であり、５は酸化保護膜である。
であシ、高比抵抗領域１全有する半導体基板に、拡散又
はイオン注入法によシこの基板とは逆の導電型不純物を
有する領域２を設ける。更にこの領域２より外側に、任
意な形状で、基板と同一導電型の不純物拡散領域３を基
板裏面にまで同時に設ける。父、４は、アノード、カソ
ードそれぞれ外部ケースへの引出し電極を取るための金
属であり、５は酸化保護膜である。
ＰＩＮダイオードは、順方向に電圧を印加した状態で変
流信号を入力として加え、出力側から変流信号を収シ出
す時、変流抵抗を高比抵抗領域１の厚さｔ、によって自
由に制御することができる。
流信号を入力として加え、出力側から変流信号を収シ出
す時、変流抵抗を高比抵抗領域１の厚さｔ、によって自
由に制御することができる。
即ち高比抵抗領域１においては、その厚さ１． に比べ
て電子及び正孔の拡散長は非常に長いから、電子及び正
孔の到達拡散距離は１． によって支配される。そし
て変流抵抗Ｒｄは次のような式で表わされる。
て電子及び正孔の拡散長は非常に長いから、電子及び正
孔の到達拡散距離は１． によって支配される。そし
て変流抵抗Ｒｄは次のような式で表わされる。
ここでτはキャリアのライ）イム、μは電子及び正孔移
動度の合計値、工Ｆは順方向へ印加した時の電流値であ
る。
動度の合計値、工Ｆは順方向へ印加した時の電流値であ
る。
今、利用分野から望まれる１、の厚さが３０μｍ以上と
した時工層の部分が極めて高比抵抗であるがゆえに、ア
ノード、カソード間に逆方向の電圧を印加した場合、低
い電圧（列えば３０Ｖ〜７０Ｖ前後）を印加した状態で
空乏層は基板側面のシリコン露出部分迄到達してしまう
。しかも側面のシリコン時のリーク電流が増大するとい
う欠点があった。
した時工層の部分が極めて高比抵抗であるがゆえに、ア
ノード、カソード間に逆方向の電圧を印加した場合、低
い電圧（列えば３０Ｖ〜７０Ｖ前後）を印加した状態で
空乏層は基板側面のシリコン露出部分迄到達してしまう
。しかも側面のシリコン時のリーク電流が増大するとい
う欠点があった。
本発明は上記欠点金除き、電気的特性劣化のないＰＩＮ
構造の半導体装置を提供するものである。
構造の半導体装置を提供するものである。
不発明は素子表面の任意な形状から、該菓子側面全面に
基板と同−型の導伝型の不純物を拡散し、この側面拡散
部分を絶縁膜（例えば酸化保護膜）で覆っていること全
特徴とする。
基板と同−型の導伝型の不純物を拡散し、この側面拡散
部分を絶縁膜（例えば酸化保護膜）で覆っていること全
特徴とする。
本発明によれば逆方向へ電圧を印加した時の空乏層の広
が９は、素子側面に到達する直前に、基板と同一導電型
の高濃度側面拡散領域によってとめられ、又、該拡散領
域は、電気的汚染が付層しないように絶縁膜によって大
気と離間されているためリーク電流が極めて小さいＰＩ
Ｎ構造の牛導体装置會得ることができる。
が９は、素子側面に到達する直前に、基板と同一導電型
の高濃度側面拡散領域によってとめられ、又、該拡散領
域は、電気的汚染が付層しないように絶縁膜によって大
気と離間されているためリーク電流が極めて小さいＰＩ
Ｎ構造の牛導体装置會得ることができる。
以下図面を参照して本発明の一実施例を説明する。
第２図は、本発明をＰＩＮダイオードに適用した一実施
例の素子断面図である。第３〜７図はその製造工程順に
沿った各断面図である。
例の素子断面図である。第３〜７図はその製造工程順に
沿った各断面図である。
高比抵抗（ＩＫｎ鑞以上）を有する半導体基板１１の表
面上に熱酸化により酸化保護膜１２全形成し、該酸化保
護膜１２の上に窒化膜１３全形成する。次に該表面の酸
化保護膜１２及び窒化膜１３を任意な形状に除去する（
第３図）。この除去部分全任意な形状でダイサによシ切
Ｌ ＃Ｈ４全入れる。溝の深さは１． と等しくする
万がよい。
面上に熱酸化により酸化保護膜１２全形成し、該酸化保
護膜１２の上に窒化膜１３全形成する。次に該表面の酸
化保護膜１２及び窒化膜１３を任意な形状に除去する（
第３図）。この除去部分全任意な形状でダイサによシ切
Ｌ ＃Ｈ４全入れる。溝の深さは１． と等しくする
万がよい。
溝切り後に、基板と同−型の導伝形不純物金熱拡散して
拡散領域１５を設ける（第４図）。この拡散部分を熱酸
化によって酸化保護膜１６で覆う（第５図）。前記酸化
保護膜１６を設は友後、表面の窒化膜１３を全面除去し
、該窒化膜の下に設けられである酸化保護膜１２を化学
蝕刻法によシ任意な形状に除去し、熱拡散（又はイオン
注入法）によシ基板とは逆の導電型の不純物拡散領域１
７全設け、前記拡散領域１７０部分に、表面引出電極１
８１ｆｔ：得るためのメタル層を設ける（第６図）。
拡散領域１５を設ける（第４図）。この拡散部分を熱酸
化によって酸化保護膜１６で覆う（第５図）。前記酸化
保護膜１６を設は友後、表面の窒化膜１３を全面除去し
、該窒化膜の下に設けられである酸化保護膜１２を化学
蝕刻法によシ任意な形状に除去し、熱拡散（又はイオン
注入法）によシ基板とは逆の導電型の不純物拡散領域１
７全設け、前記拡散領域１７０部分に、表面引出電極１
８１ｆｔ：得るためのメタル層を設ける（第６図）。
上Ｒｅのように表面の処理がすべて完了後、表面側を石
英板にエレクトロンワックスで貼付け、裏面を研摩、又
はエツチングによシ、ダイサによる切シ溝部分迄除去し
、該石英板に貼付けた状態で、基板と同一導電型の不純
物をイオン注入法によシ注入し、該注入部分音レーザ光
又は電子ビーム照射によりアニールし裏面不純物領域２
０を設ける（第７図）。この領域部分に裏面オーミック
性を良好ならしめるための電極金属層１９を設けると終
了する。上記裏面処理完了後、素子を石英板よシ取９は
すす。
英板にエレクトロンワックスで貼付け、裏面を研摩、又
はエツチングによシ、ダイサによる切シ溝部分迄除去し
、該石英板に貼付けた状態で、基板と同一導電型の不純
物をイオン注入法によシ注入し、該注入部分音レーザ光
又は電子ビーム照射によりアニールし裏面不純物領域２
０を設ける（第７図）。この領域部分に裏面オーミック
性を良好ならしめるための電極金属層１９を設けると終
了する。上記裏面処理完了後、素子を石英板よシ取９は
すす。
以上説明したように、本発明による構造および方法によ
れば、′リーク電流の極めて少ない、電気的特性のすぐ
れたＰＩＮダイオードを提供することができる。特に、
側面の高濃度層１５はその全体が絶縁膜１６によって覆
われているため、外米イオン等の影響ｔうけることがな
く高信頼性の素子が得られる。又、製造方法においても
溝形成と５− 裏面研摩とを用いて容易にかつ正確に高濃度側面拡散領
域と裏面不純物領域とを形成することができる。
れば、′リーク電流の極めて少ない、電気的特性のすぐ
れたＰＩＮダイオードを提供することができる。特に、
側面の高濃度層１５はその全体が絶縁膜１６によって覆
われているため、外米イオン等の影響ｔうけることがな
く高信頼性の素子が得られる。又、製造方法においても
溝形成と５− 裏面研摩とを用いて容易にかつ正確に高濃度側面拡散領
域と裏面不純物領域とを形成することができる。
第１図は従来のＰＩＮ構造を有する素子の断面図、第２
図は本発明によるＰＩＮ構造ｔ”有する素子の一実′１
ＩｆＪｆｐＩＪによる断面図、第３〜７図は夫々その製
造工程順での各断面図である。 １・・・・・・高抵抗中導体基板、２・・・・・・基板
とは逆の導電型不純物拡散領域、３・・・・・・基板と
同一導電型不純物拡散領域、４・・・・・・引出し電極
、５・・・・・・酸化保護膜、１１・・・・・・高比抵
抗基板、１２．１６・・・・・・酸化膜、１３・・・・
・・窒化膜、１４・・・・・・溝、１５・・・・・・側
面高濃度拡散層、１６・・・・・・側面酸化膜、１７・
・・・・・不純物領域、１８．１９・旧・・引出し電極
、２゜・・・・・・裏面不純物領域。 ６− 牛３Ｔ￥Ｉ 茅＋圀 峯（図 聾ｌ洒 第７図
図は本発明によるＰＩＮ構造ｔ”有する素子の一実′１
ＩｆＪｆｐＩＪによる断面図、第３〜７図は夫々その製
造工程順での各断面図である。 １・・・・・・高抵抗中導体基板、２・・・・・・基板
とは逆の導電型不純物拡散領域、３・・・・・・基板と
同一導電型不純物拡散領域、４・・・・・・引出し電極
、５・・・・・・酸化保護膜、１１・・・・・・高比抵
抗基板、１２．１６・・・・・・酸化膜、１３・・・・
・・窒化膜、１４・・・・・・溝、１５・・・・・・側
面高濃度拡散層、１６・・・・・・側面酸化膜、１７・
・・・・・不純物領域、１８．１９・旧・・引出し電極
、２゜・・・・・・裏面不純物領域。 ６− 牛３Ｔ￥Ｉ 茅＋圀 峯（図 聾ｌ洒 第７図
Claims (1)
- Ｐ型またはＮ型の高比抵抗基板の側面全体にわたって前
記基板と同一の導電型の不純物領域が形成され、かつそ
の衆面全体が絶縁保護膜によシ被覆されていること全特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20741481A JPS58108748A (ja) | 1981-12-22 | 1981-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20741481A JPS58108748A (ja) | 1981-12-22 | 1981-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58108748A true JPS58108748A (ja) | 1983-06-28 |
Family
ID=16539346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20741481A Pending JPS58108748A (ja) | 1981-12-22 | 1981-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108748A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691248A (en) * | 1995-07-26 | 1997-11-25 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
-
1981
- 1981-12-22 JP JP20741481A patent/JPS58108748A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691248A (en) * | 1995-07-26 | 1997-11-25 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
| US5925924A (en) * | 1995-07-26 | 1999-07-20 | International Business Machines Corporation | Methods for precise definition of integrated circuit chip edges |
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