CN105206506B - 晶圆的处理方法 - Google Patents

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Abstract

一种晶圆的处理方法，包括：提供覆盖基底和待处理基底，待处理基底的第一表面具有若干器件区、以及位于器件区之间的切割道区；将覆盖基底的第一表面与待处理基底的第一表面键合，待处理基底和覆盖基底的边缘重合，待处理基底的切割道区与覆盖基底的第一表面形成空腔；对待处理基底进行修边工艺，使待处理基底的半径小于覆盖基底的半径；对覆盖基底的第二表面进行减薄；之后，对覆盖基底的第二表面进行清洗；之后，刻蚀部分覆盖基底，直至暴露出待处理基底第一表面的切割道区。待处理晶圆受到的损伤较少，对待处理晶圆进行检测的结果更准确。

Description

晶圆的处理方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶圆的处理方法。
背景技术
在半导体制程中，需要将表面已形成有半导体器件的晶圆(Wafer)切割为多个芯片，之后再对各个芯片进行封装，以形成所需的集成电路或芯片器件。以晶圆级芯片尺寸封装(Wafer Level Chip Size Packaging，WLCSP)技术为例，对晶圆进行封装测试后再切割得到单个成品芯片，封装后的芯片尺寸与裸片完全一致。经晶圆级芯片尺寸封装技术封装后的芯片尺寸能够达到高度微型化，芯片成本随着芯片尺寸的减小和晶圆尺寸的增加而显著降低。
随着半导体制造技术的不断发展，半导体器件的制造方法以及半导体器件的结构也日益复杂，因此，仅在晶圆的一侧表面进行半导体工艺制程已不能满足持续发展的技术需求。例如，MEMS压力传感器的制造工艺、背照式(BSI，Backside Illuminated)图像传感器的制造工艺、硅通孔(TSV，Through Silicon Via)结构的制造工艺、或者晶圆的封装工艺均需要在晶圆的一侧表面形成半导体器件结构之后，在晶圆的另一侧表面进行后段工艺制程，并且在完成后段制程之后，再对晶圆进行单片切割。
为了避免在对晶圆的另一侧表面进行后段工艺制程时，造成晶圆一侧表面已形成的器件结构造成损伤，现有技术会在已形成器件结构的晶圆表面键合承载基底，所述承载基底能够在后段工艺制程、以及后续对所述晶圆进行修边、减薄和单片切割的过程中，保护所述晶圆表面的器件结构。
由于所述键合工艺包括压合以及热处理制程，因此所述键合工艺会对晶圆表面的器件结构性能造成影响。为了测试所述键合工艺对器件结构性能的影响，现有技术会在测试晶圆表面形成器件结构、并在器件结构上键合承载基底之后，刻蚀所述承载基底至暴露出晶圆表面的测试键，通过所述测试键能够对器件结构进行电性检测，以此判断键合工艺对晶圆表面的器件结构的性能影响。
然而，在现有技术中，于键合工艺之后再对测试晶圆进行检测，其测试结果不准确，容易对工艺制程的改进造成妨碍。
发明内容
本发明解决的问题是提供一种晶圆处理方法，使得待处理晶圆受到的损伤较少，对待处理晶圆进行检测的结果更准确。
为解决上述问题，本发明提供一种晶圆处理方法，包括：提供覆盖基底，所述覆盖基底具有第一表面以及与第一表面相对的第二表面；提供待处理基底，所述待处理基底具有第一表面以及与第一表面相对的第二表面，所述待处理基底的第一表面具有若干器件区、以及位于器件区之间的切割道区；将所述覆盖基底的第一表面与所述待处理基底的第一表面键合，所述待处理基底和覆盖基底的边缘重合，所述待处理基底的切割道区与所述覆盖基底的第一表面形成空腔；对所述待处理基底进行修边工艺，使所述待处理基底的半径小于覆盖基底的半径；对所述覆盖基底的第二表面进行减薄；在对所述覆盖基底的第二表面进行减薄之后，对所述覆盖基底的第二表面进行清洗；在对所述覆盖基底的第二表面进行清洗之后，刻蚀部分所述覆盖基底，直至暴露出待处理基底第一表面的切割道区。
可选的，所述待处理基底第一表面的器件区具有器件层，相邻器件层之间具有切割沟槽，所述切割沟槽位于切割道区内，所述器件层与所述覆盖基底的第一表面相键合，且所述切割沟槽与覆盖基底的第一表面形成空腔。
可选的，所述器件层包括：位于待处理基底第一表面器件区的器件结构；位于待处理基底第一表面的介质层，所述介质层覆盖所述器件结构；位于所述介质层内的电互连结构，所述电互连结构与所述器件结构、待处理基底电连接，且所述介质层暴露出所述电互连结构的顶部表面。
可选的，所述键合工艺包括：将所述待处理基底的第一表面压合于所述覆盖基底的第一表面；在压合所述待处理基底和覆盖基底之后，进行热处理工艺，使所述电互连结构的顶部表面熔接于所述覆盖基底的第一表面。
可选的，所述覆盖基底的第一表面具有若干导电层，所述导电层的位置与所述电互连结构的顶部表面相互对应，所述导电层与所述电互连结构的顶部表面相互熔接。
可选的，所述覆盖基底的第一表面具有绝缘层，所述绝缘层与待处理基底第一表面的介质层相互熔接。
可选的，所述清洗工艺为湿法清洗工艺，清洗液包括去离子水。
可选的，所述清洗液以朝向所述覆盖基底第二表面的方向进行喷淋，所述清洗液的喷淋方向垂直于所述覆盖基底的第二表面、或者相对于覆盖基底第二表面具有倾斜角度。
可选的，还包括：在所述清洗工艺之后，刻蚀所述覆盖基底之前，对所述待处理基底和覆盖基底进行甩干工艺。
可选的，所述修边工艺使所述待处理基底的半径减小3毫米～5毫米。
可选的，所述修边工艺采用刀具自待处理基底的边缘向中心进给，使所述待处理基底的半径减小。
可选的，所述刀具的转速为2000转/分钟～3000转/分钟，所述刀具的进给速度为5微米/秒～10微米/秒，所述进给的深度为400微米～750微米。
可选的，在对所述覆盖基底的第二表面进行减薄之后，所述覆盖基底的厚度为3微米～400微米。
可选的，刻蚀所述覆盖基底的工艺包括：在所述覆盖基底表面形成掩膜层，所述掩膜层暴露出与待处理基底切割道区位置对应的部分覆盖基底第二表面；以所述掩膜层为掩膜，刻蚀所述覆盖基底，直至暴露出待处理基底切割道区为止。
可选的，所述待处理基底第一表面的切割道区内具有若干测试键。
可选的，还包括：在刻蚀所述覆盖基底并暴露出待处理基底第一表面的切割道区之后，通过所述待处理基底切割道区内的若干测试键对待处理基底的器件区性能进行测试。
可选的，在修边工艺之后，对所述覆盖基底的第二表面进行减薄之前，采用贴膜工艺在待处理基底的第二表面粘附保护膜；在减薄工艺之后，去除所述保护膜。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的晶圆处理方法中，所述待处理基底的第一表面具有若干器件区、以及位于器件区之间的切割道区，在将所述覆盖基底的第一表面与所述待处理基底的第一表面相键合后，所述待处理基底的切割道区能够与所述覆盖基底的第一表面形成空腔。由于后续需要刻蚀所述覆盖基底以暴露出所述切割道区，因此需要先对所述覆盖基底的第二表面进行减薄，以减少刻蚀覆盖基底的厚度，而在减薄工艺之后，还需要对所述覆盖基底的第二表面进行清洗，以去除杂质。为了避免所述清洗工艺的清洗液进入切割道区与覆盖基底第一表面所形成空腔内，需要在进行减薄工艺之前，对所述待处理基底进行修边工艺，使待处理基底的半径小于覆盖基底的半径。在后续对覆盖基底的第二表面进行清洗时，由于覆盖基底的半径较大，所述覆盖基底的边缘突出于所述待处理基底的边缘，则所述覆盖基底的边缘能够阻挡清洗工艺的清洗液流入切割道区和覆盖基底之间的空腔内，以此避免所述待处理基底的器件区受到腐蚀。因此，在刻蚀覆盖基底并暴露出待处理基底的切割道区之后，对器件区的性能检测结果更为准确，检测结果不会因器件层受到清洗液腐蚀而发生偏差。
进一步，所述待处理基底的器件区具有器件层，而相邻器件层之间具有切割沟槽，所述切割沟槽位于切割道区内，在键合待处理基底和覆盖基底之后，所述切割沟槽即与覆盖基底的第一表面形成空腔。由于所述空腔与外部连通，因此容易引导清洗工艺的清洗液流入所述空腔，且清洗液在空腔内难以排出。因此需要在减薄工艺之前，对待处理基底进行修边，使覆盖基底的半径大于待处理基底，以此阻挡清洗液流入所述空腔内。
进一步，在所述清洗工艺之后，刻蚀所述覆盖基底之前，对所述待处理基底和覆盖基底进行甩干工艺。所述甩干工艺能够进一步去除空腔内残余的清洗工艺的液，从而防止待处理基底表面的器件区受到腐蚀，保证后续对器件区进行检测的结果准确。
附图说明
图1至图4是本发明一实施例的测试晶圆处理过程的剖面结构示意图；
图5至图13是本发明另一实施例的晶圆处理方过程的剖面结构示意图；
图14是不同工艺对待处理基底器件区造成损伤的分布示意图。
具体实施方式
如背景技术所述，于键合工艺之后再对测试晶圆进行检测，其测试结果不准确，容易对工艺制程的改进造成妨碍。
经过研究发现，由于测试晶圆与承载基底键合之后，测试晶圆的切割道区与所述承载基底之间会形成空腔，而在刻蚀所述承载基底之前，需要先对所述承载基底进行抛光减薄，并进行清洗，导致清洗工艺的清洗液容易流进所述空腔内，而且进入空腔内的清洗液难以排出，进而造成测试晶圆表面形成的器件结构发生腐蚀，导致器件结构的性能变差，使得对测试晶圆的检测结果不准确。
具体如图1至图4所示，是本发明实施例的测试晶圆的处理过程的剖面结构示意图。
请参考图1，提供测试晶圆100，所述测试晶圆100具有相对的第一表面和第二表面，所述测试晶圆100的第一表面具有若干呈阵列排列的芯片区、以及位于芯片区之间的切割道区，所述测试晶圆100的芯片区表面具有器件层；提供承载晶圆200，所述承载晶圆200具有相对的第一表面和第二表面220；将所述承载晶圆200的第一表面与测试晶圆100的第一表面相键合，所述器件层与承载基底200的第一表面相接触。
请参考图2，图2是图1区域A的局部放大示意图，由于所述测试晶圆100的芯片区111表面具有器件层101，而相邻器件层101之间的切割道区112具有切割沟槽，当所述测试晶圆100与承载基底200相键合之后，所述切割沟槽与承载基底200构成的了空腔103，且所述空腔103与外部连通。
请参考图3，在键合工艺之后，对所述承载基底200的第二表面220进行减薄；在减薄工艺之后，对所述承载基底200的第二表面220进行湿法清洗。
由于所述切割沟槽与承载基底200构成空腔103(如图2所示)，且所述空腔103与外部连通，因此所述湿法清洗的清洗液容易进入所述空腔103内，尤其是未经过修边的承载基底200和测试晶圆100的边缘均为圆边，而所述承载基底200和测试晶圆100相接触的圆边更容易在清洗液的冲击下引导所述清洗液流入空腔103内。而且，进入空腔103内的清洗液难以被排出，继而对器件层101(如图2所示)造成腐蚀。
请参考图4，在清洗工艺之后，对承载基底200的第二表面220进行刻蚀，直至暴露出测试晶圆100的切割道区止。
由于测试晶圆100的切割道区内具有芯片测试键，通过所述测试键能够检测到各芯片的电性能。然而，由于空腔103(如图2所示)内的清洗液对器件层101(如图2所示)造成了腐蚀，导致由所述测试键测得的检测结构不准确，妨碍了对芯片制成的工艺改进。
为了解决上述问题，本发明提出一种晶圆处理方法。其中，通过修边工艺使待处理基底的半径小于覆盖基底的半径，从而在后续对覆盖基底的第二表面进行清洗时，所述覆盖基底能够阻挡清洗液进入侵入待处理基底和覆盖基底之间的区域，避免所述待处理基底的器件区受到腐蚀。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图13是本发明实施例的晶圆处理方过程的剖面结构示意图。
请参考图5，提供覆盖基底300，所述覆盖基底300具有第一表面301以及与第一表面301相对的第二表面302。
所述覆盖基底300用于与待处理基底相键合，以便后续对待处理基底进行后续制程，例如对待处理基底进行背面工艺、对待处理基底进行修边、减薄或切割工艺。
所述覆盖基底300为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底或玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)；本实施例中，所述覆盖基底为硅衬底。由于在晶圆的形成过程中，刚切下来的晶圆外边缘很锋利，尤其是硅单晶为脆性材料，为了避免晶圆边角崩裂影响晶片强度、破坏晶圆表面光洁和对后工序带来污染颗粒，会对晶圆进行圆边(Edge Profiling)工艺，以对晶圆的边缘的形状和外径尺寸修整，使得晶圆的边缘呈圆角。因此，本实施例中，所述覆盖基底300的边缘为圆边。
所述覆盖基底300的第一表面301用于在后续与待处理基底相键合。在一实施例中，所述覆盖基底300的第一表面301具有若干导电层，通过将所述导电层与待处理基底第一表面的电互连结构相熔接，以实现键合；在另一实施例中，所述覆盖基底300的第一表面301具有绝缘层，通过将所述绝缘层与待处理基底第一表面的介质层相熔接，以实现键合。
在其它实施例中，所述覆盖基底300的第一表面301具有呈阵列排布的若干器件区，相邻器件区之间具有切割道区，所述器件区用于形成独立芯片，所述覆盖基底300第一表面的器件区表面形成有器件结构，后续通过将覆盖基底300与待处理基底相键合，能够实现待处理基底和覆盖基底300的重叠设置，能够以此形成重叠设置的三维芯片封装结构。
请参考图6和图7，图7是图6中区域B的局部放大示意图，提供待处理基底400，所述待处理基底400具有第一表面401以及与第一表面401相对的第二表面402，所述待处理基底400的第一表面401具有若干器件区411、以及位于器件区411之间的切割道区412。
所述待处理基底400为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底或玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。所述待处理基底400的边缘为圆边。本实施例中，所述待处理基底400为硅衬底，所述待处理基底400的第一表面401用于与覆盖基底相键合。
所述器件区411呈阵列排布，所述器件区411的待处理基底400用于形成独立芯片，所述切割道区412为后续对待处理基底400进行单片切割的位置，使得器件区411切割成为单片芯片。
本实施例中，所述待处理基底400第一表面401的器件区411具有器件层422，相邻器件层422之间具有切割沟槽421，所述切割沟槽421位于切割道区412内。
所述器件层422包括：位于待处理基底400第一表面401器件区411的器件结构；位于待处理基底400第一表面401的介质层，所述介质层覆盖所述器件结构；位于所述介质层内的电互连结构，所述电互连结构与所述器件结构、待处理基底电连接，且所述电互连结构的顶部表面高于或齐平于所述介质层表面，所述电互连结构和器件结构构成芯片电路。
本实施例中，所述器件结构包括MEMS器件结构，例如MEMS压力传感器结构；在其它实施例中，所述器件结构还能够为用于构成背照式图像传感器的器件结构，或者为晶体管栅极结构、电阻结构、电容结构、电感结构、熔丝结构等。所述电互连结构包括位于器件结构表面或待处理基底400表面的导电插塞、以及位于所述导电插塞顶部的互连线；所述导电插塞和互连线的材料为金属，所述金属包括铜、钨、铝中的一种或多种，此外，所述金属还能够包括钛、钽、氮化钛、氮化钽中的一种或多种。所述介质层用于电隔离所述器件结构和电互连结构，所述介质层的材料包括氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料中的一种或多种。
为了后续在键合覆盖基底300之后，能够对待处理基底400器件层内的芯片电路进行性能检测，所述待处理基底400第一表面401的切割道区412内还形成有若干测试键。本实施例中，所述测试键形成于所述切割沟槽421的底部，后续在键合所述覆盖基底300之后，需要刻蚀所述覆盖基底300以暴露出待处理基底400的切割道区412，从而暴露出所述测试键以进行检测。
请参考图8，将所述覆盖基底300的第一表面301与所述待处理基底400的第一表面401键合，所述待处理基底400和覆盖基底300的边缘重合，所述待处理基底400的切割道区412(如图7所示)与所述覆盖基底300的第一表面301形成空腔。
所述键合工艺用于使待处理基底400的第一表面401固定于覆盖基底300的第一表面301。所述键合工艺包括：将所述待处理基底400的第一表面401压合于所述覆盖基底300的第一表面301；在压合所述待处理基底400和覆盖基底300之后，进行热处理工艺，使所述电互连结构的顶部表面熔接于所述覆盖基底300的第一表面301。
所述压合工艺为通过对待处理基底400的第二表面402和覆盖基底300的第二表面302分别施加相向的压力而实现；在本实施例中，所述压合工艺为真空压合。
在一实施例中，所述覆盖基底300的第一表面301具有若干导电层，所述导电层的位置与所述电互连结构的顶部表面相互对应，在所述热处理工艺中，所述导电层与所述电互连结构的顶部表面相互熔接，以此实现待处理基底400和覆盖基底300的键合。
在另一实施例中，所述覆盖基底300的第一表面301具有绝缘层，在所述热处理工艺中，所述绝缘层与待处理基底400第一表面401的介质层相互熔接，以此实现待处理基底400和覆盖基底300的键合。
在本实施例中，由于待处理基底400的切割道区412内具有切割沟槽421，在键合工艺之后，所述切割沟槽421能够与覆盖基底300的第一表面301形成空腔，且所述空腔与外部环境连通。此外，本实施例中，器件层422(如图7所示)内的器件结构包括MEMS器件结构，例如压力传感器等，而MEMS器件结构内往往也具有与外部连通的空腔，用于获取外部信息。
且所述切割沟槽421的底部具有测试键，在所述键合工艺之后，需要刻蚀所述覆盖基底300以暴露出切割道区内的测试键，以便对待处理基底400器件区411内的芯片电路进行测试，以判断工艺制程是否符合设计需求；并且，在所述键合工艺之后对芯片电路进行测试，所获得的结果包括所述键合工艺对器件层422性能的影响，更有利于对芯片电路可靠性判断，并且有利于进一步改进工艺制程。
由于所述覆盖基底300厚度较厚，因此在后续刻蚀所述覆盖基底300以暴露出待处理基底400的切割道区412之前，需要自所述覆盖基底300的第二表面302进行减薄。
而在减薄所述覆盖基底300之后，需要对所述覆盖基底300的第二表面302进行湿法清洗，以去除残留于覆盖基底300第二表面302的附着物。然而，由于所述覆盖基底300和待处理基底400之间具有与外部环境连通的空腔，而且所述覆盖基底300和待处理基底400的边缘均为圆边，所述相键合的覆盖基底300和待处理基底400边缘容易引导湿法清洗的清洗液流入所述空腔内部，而且，进入所述空腔内的清洗液难以被排出，容易对切割道区412内的测试键、以及器件区411的器件层422造成腐蚀，影响芯片电路的性能，并且影响到后续对芯片电路测试结果的准确性。
因此，在后续对覆盖基底300的第二表面302进行减薄之前，需要先对所述待处理基底400进行修边，使所述待处理基底的边缘小于覆盖基底的300的边缘，使得所述覆盖基底300能够阻挡清洗液流入所述待处理基底400和覆盖基底300之间的空腔内。
请参考图9，对所述待处理基底400进行修边工艺，使所述待处理基底400的半径小于覆盖基底301的半径。
所述修边工艺使所述待处理基底400的半径小于覆盖基底301的半径，则所述覆盖基底300的边缘突出于所述待处理基底400的边缘，后续对所述覆盖基底300的第二表面302进行湿法清洗时，所述覆盖基底300突出的边缘，使所述突出的边缘能够如伞檐般，能够阻挡向第二表面302冲击的清洗液向下流入待处理基底400与覆盖基底300之间的空腔内，从而防止器件层422(如图7所示)和测试键受到腐蚀。
而且，经过修边工艺之后，所述待处理基底400的边缘相对于待处理基底400的第一表面401垂直，而所述覆盖基底300的边缘为圆边，当所述清洗液向覆盖基底300第二表面302进行喷淋后，所述清洗液能够沿着所述覆盖基底的圆边边缘流下，而由于所述待处理基底400的边缘小于所述覆盖基底300的边缘，且所述待处理基底400的边缘垂直于第一表面401，沿着所述覆盖基底的圆边边缘流下的清洗液不会接触到所述待处理基底400边缘，也不会受到待处理基底400边缘的引导而流入待处理基底400与覆盖基底300之间的空腔内，以此防止器件层422和测试键受到腐蚀。
所述修边工艺使所述待处理基底400的半径减小3毫米～5毫米，使得所述修边工艺去除的待处理基底400位于若干器件区411的外围，因此所述修边工艺不会破坏已形成有器件层422的器件区411，而且，经过修边之后的待处理基底400适于在后续进行单片切割。
所述修边工艺采用刀具自待处理基底400的边缘向中心进给，使所述待处理基底400的半径减小。所述刀具的转速为2000转/分钟～3000转/分钟，所述刀具的进给速度为5微米/秒～10微米/秒，所述进给的深度为400微米～750微米。在所述修边工艺中，通过控制所述刀具的进给速度，能够精确控制待处理基底400的半径减小量。
请参考图10，对所述覆盖基底300的第二表面302进行减薄。
减薄所述覆盖基底300的工艺为抛光工艺，本实施例中为化学机械抛光工艺。通过对所述覆盖基底300的第二表面302进行抛光，能够使所述覆盖基底300的厚度减小，使得后续刻蚀所述覆盖基底300的深度减小，从而降低了后续刻蚀所述覆盖基底300的工艺难度。
在对所述覆盖基底300的第二表面302进行减薄之后，所述覆盖基底300的厚度为3微米～400微米。由于后续刻蚀所述覆盖基底300直至暴露出待处理基底400的切割道区412，因此后续刻蚀覆盖基底300的深度即所述覆盖基底300的厚度，而所述覆盖基底300的厚度为3微米～400微米时，有利于降低后续刻蚀工艺的难度。
在本实施例中，在修边工艺之后，对所述覆盖基底300的第二表面302进行减薄之前，采用贴膜工艺在待处理基底400的第二表面402粘附保护膜500；并且在减薄工艺之后，去除所述保护膜500。所述保护膜在所述减薄工艺过程中，用于保护所述待处理基底400的第二表面402，防止待处理基底400的第二表面402与工艺设备的基座之间因发生摩擦而造成损伤。
请参考图11，在对所述覆盖基底300的第二表面302进行减薄之后，对所述覆盖基底300的第二表面302进行清洗。
所述清洗工艺用于去除前序减薄工艺残留于覆盖基底300第二表面302的杂质或附着物。本实施例中，所述清洗工艺为湿法清洗工艺，且所述湿法清洗的清洗液包括去离子水。
所述清洗液以朝向所述覆盖基底300第二表面302的方向进行喷淋，所述去清洗液的喷淋方向垂直于所述覆盖基底300的第二表面302、或者相对于覆盖基底300第二表面302具有倾斜角度。本实施例中，所述清洗液以相对于覆盖基底300的第二表面302倾斜的角度向覆盖基底300冲击。
由于在减薄工艺之前，对待处理基底400进行修边，减小了所述待处理基底400的半径，使得覆盖基底300的边缘突出于所述待处理基底400的边缘，在所述清洗工艺过程中，自所述覆盖基底300的边缘流下的清洗液不易进入所述半径较小的待处理基底400内，因此，所述待处理基底400和覆盖基底300之间的空腔内不易侵入清洗液，避免了待处理基底400表面的器件层422(如图7所示)和测试键受到清洗液的侵蚀，保证了器件层422内芯片电路的性能，并且保证了后续以测试键进型芯片电路检测的结果准确。
在一实施例中，在所述清洗工艺之后，刻蚀所述覆盖基底300之前，对所述待处理基底400和覆盖基底300进行甩干工艺。所述甩干工艺能够进一步去除残留于覆盖基底300和待处理基底400表面、以及覆盖基底300和待处理基底400之间的清洗液，进一步避免了器件层422和测试键受到损伤。
在本实施例中，在所述清洗工艺之后，去除保护膜500(如图10所示)。
请参考图12和图13，图13是图12中区域C的局部放大示意图，在对所述覆盖基底300的第二表面302进行清洗之后，刻蚀部分所述覆盖基底300，直至暴露出待处理基底400第一表面401的切割道区412。
刻蚀所述覆盖基底300的工艺包括：在所述覆盖基底300表面形成掩膜层，所述掩膜层暴露出与待处理基底400切割道区412位置对应的部分覆盖基底300第二表面302；以所述掩膜层为掩膜，刻蚀所述覆盖基底300，直至暴露出待处理基底400切割道区412为止。
本实施例中，所述覆盖基底300为硅衬底，所述刻蚀工艺为各向异性的干法刻蚀工艺，包括：刻蚀气体包括SF6，流量为20标准毫升每分钟～200标准毫升每分钟，偏置功率大于或等于100瓦，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为5秒～60秒。
在刻蚀所述覆盖基底300并暴露出待处理基底400第一表面401的切割道区412之后，通过所述待处理基底400切割道区412内的若干测试键对待处理基底400的器件区411性能进行测试。
在经过所述测试，并且所形成的芯片电路性能符合设计要求之后，还能够对所述待处理基底400进行单片切割，自所述切割道区412将若干器件区411切割为独立芯片。
为了验证本实施例的晶圆处理方法能够防止待处理基底400第一表面401受到的损伤减少，在完成前序清洗工艺之后，对所述待处理基底400第一表面401的缺陷进行了检测。请参考图14，图14是不同工艺对待处理基底器件区造成损伤的分布示意图。其中，图(a)是在不对待处理基底400进行修边的情况下，不在清洗工艺之后进行甩干，并在清洗工艺之后，对待处理基底400第一表面401进行缺陷监测的检测结果示意图，图中的黑点即为待处理基底400第一表面401的缺陷位置分布点。图(b)是在不对待处理基底400进行修边的情况下，在清洗工艺之后进行甩干，并在清洗工艺之后，对待处理基底400第一表面401进行缺陷监测的检测结果示意图，由图(b)可知，待处理基底400第一表面401的缺陷数量相对于图(a)减少。图(c)是在对待处理基底400进行修边的情况下，对覆盖基底300第二表面302进行清洗工艺，并在清洗工艺之后，对待处理基底400第一表面401进行缺陷监测的检测结果示意图，由图(c)可知，待处理基底400第一表面401的缺陷数量相对于图(a)和图(b)均有减少。由此可见，采用本实施例的晶圆处理方法，能够降低待处理基底400第一表面401已形成的器件层422(如图7所示)、以及切割沟槽421内的测试键的腐蚀损伤。
本实施例中，所述待处理基底的第一表面具有若干器件区、以及位于器件区之间的切割道区，在将所述覆盖基底的第一表面与所述待处理基底的第一表面相键合后，所述待处理基底的切割道区能够与所述覆盖基底的第一表面形成空腔。由于后续需要刻蚀所述覆盖基底以暴露出所述切割道区，因此需要先对所述覆盖基底的第二表面进行减薄，以减少刻蚀覆盖基底的厚度，而在减薄工艺之后，还需要对所述覆盖基底的第二表面进行清洗，以去除杂质。为了避免所述清洗工艺的清洗液进入切割道区与覆盖基底第一表面所形成空腔内，需要在进行减薄工艺之前，对所述待处理基底进行修边工艺，使待处理基底的半径小于覆盖基底的半径。在后续对覆盖基底的第二表面进行清洗时，由于覆盖基底的半径较大，所述覆盖基底的边缘突出于所述待处理基底的边缘，则所述覆盖基底的边缘能够阻挡清洗工艺的清洗液流入切割道区和覆盖基底之间的空腔内，以此避免所述待处理基底的器件区受到腐蚀。因此，在刻蚀覆盖基底并暴露出待处理基底的切割道区之后，对器件区的性能检测结果更为准确，检测结果不会因器件层受到清洗液腐蚀而发生偏差。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种晶圆的处理方法，其特征在于，包括：
提供覆盖基底，所述覆盖基底具有第一表面以及与第一表面相对的第二表面；
提供待处理基底，所述待处理基底具有第一表面以及与第一表面相对的第二表面，所述待处理基底的第一表面具有若干器件区、以及位于器件区之间的切割道区；
将所述覆盖基底的第一表面与所述待处理基底的第一表面键合，所述待处理基底和覆盖基底的边缘重合，所述待处理基底的切割道区与所述覆盖基底的第一表面形成空腔；
在所述键合之后，对所述待处理基底进行修边工艺，使所述待处理基底的半径小于覆盖基底的半径；
在修边工艺之后，对所述覆盖基底的第二表面进行减薄；
在对所述覆盖基底的第二表面进行减薄之后，对所述覆盖基底的第二表面进行清洗；
在对所述覆盖基底的第二表面进行清洗之后，刻蚀部分所述覆盖基底，直至暴露出待处理基底第一表面的切割道区。
2.如权利要求1所述的晶圆的处理方法，其特征在于，所述待处理基底第一表面的器件区具有器件层，相邻器件层之间具有切割沟槽，所述切割沟槽位于切割道区内，所述器件层与所述覆盖基底的第一表面相键合，且所述切割沟槽与覆盖基底的第一表面形成空腔。
3.如权利要求2所述的晶圆的处理方法，其特征在于，所述器件层包括：位于待处理基底第一表面器件区的器件结构；位于待处理基底第一表面的介质层，所述介质层覆盖所述器件结构；位于所述介质层内的电互连结构，所述电互连结构与所述器件结构、待处理基底电连接，且所述介质层暴露出所述电互连结构的顶部表面。
4.如权利要求3所述的晶圆的处理方法，其特征在于，所述键合工艺包括：
将所述待处理基底的第一表面压合于所述覆盖基底的第一表面；在压合所述待处理基底和覆盖基底之后，进行热处理工艺，使所述电互连结构的顶部表面熔接于所述覆盖基底的第一表面。
5.如权利要求4所述的晶圆的处理方法，其特征在于，所述覆盖基底的第一表面具有若干导电层，所述导电层的位置与所述电互连结构的顶部表面相互对应，所述导电层与所述电互连结构的顶部表面相互熔接。
6.如权利要求4所述的晶圆的处理方法，其特征在于，所述覆盖基底的第一表面具有绝缘层，所述绝缘层与待处理基底第一表面的介质层相互熔接。
7.如权利要求1所述的晶圆的处理方法，其特征在于，所述清洗工艺为湿法清洗工艺，清洗液包括去离子水。
8.如权利要求7所述的晶圆的处理方法，其特征在于，所述清洗液以朝向所述覆盖基底第二表面的方向进行喷淋，所述清洗液的喷淋方向垂直于所述覆盖基底的第二表面、或者相对于覆盖基底第二表面具有倾斜角度。
9.如权利要求1所述的晶圆的处理方法，其特征在于，还包括：在所述清洗工艺之后，刻蚀所述覆盖基底之前，对所述待处理基底和覆盖基底进行甩干工艺。
10.如权利要求1所述的晶圆的处理方法，其特征在于，所述修边工艺使所述待处理基底的半径减小3毫米～5毫米。
11.如权利要求1所述的晶圆的处理方法，其特征在于，所述修边工艺采用刀具自待处理基底的边缘向中心进给，使所述待处理基底的半径减小。
12.如权利要求11所述的晶圆的处理方法，其特征在于，所述刀具的转速为2000转/分钟～3000转/分钟，所述刀具的进给速度为5微米/秒～10微米/秒，所述进给的深度为400微米～750微米。
13.如权利要求1所述的晶圆的处理方法，其特征在于，在对所述覆盖基底的第二表面进行减薄之后，所述覆盖基底的厚度为3微米～400微米。
14.如权利要求1所述的晶圆的处理方法，其特征在于，刻蚀所述覆盖基底的工艺包括：在所述覆盖基底表面形成掩膜层，所述掩膜层暴露出与待处理基底切割道区位置对应的部分覆盖基底第二表面；以所述掩膜层为掩膜，刻蚀所述覆盖基底，直至暴露出待处理基底切割道区为止。
15.如权利要求1所述的晶圆的处理方法，其特征在于，所述待处理基底第一表面的切割道区内具有若干测试键。
16.如权利要求15所述的晶圆的处理方法，其特征在于，还包括：在刻蚀所述覆盖基底并暴露出待处理基底第一表面的切割道区之后，通过所述待处理基底切割道区内的若干测试键对待处理基底的器件区性能进行测试。
17.如权利要求1所述的晶圆的处理方法，其特征在于，在修边工艺之后，对所述覆盖基底的第二表面进行减薄之前，采用贴膜工艺在待处理基底的第二表面粘附保护膜；在减薄工艺之后，去除所述保护膜。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107619019A (zh) * 2016-07-15 2018-01-23 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制造方法和电子装置
CN109065508B (zh) * 2018-08-14 2021-01-08 济南晶正电子科技有限公司 一种反向台面复合结构超薄晶片及其制备方法
JP7138062B2 (ja) * 2019-02-07 2022-09-15 Ｎｔｔエレクトロニクス株式会社 導波路素子製造方法
CN110534446B (zh) * 2019-09-09 2021-12-21 烟台睿创微纳技术股份有限公司 一种mems晶圆级封装测试的方法
CN113496912B (zh) * 2020-04-02 2023-10-17 长鑫存储技术有限公司 监测晶圆及监测系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3229208B2 (ja) * 1995-07-26 2001-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路チップのエッジを正確に画定する方法
CN1973362A (zh) * 2004-06-30 2007-05-30 飞思卡尔半导体公司 超薄管芯及其制造方法
CN102117770A (zh) * 2009-12-31 2011-07-06 台湾积体电路制造股份有限公司 支撑与握持半导体晶片的支撑结构的形成方法
JP2014511569A (ja) * 2011-02-18 2014-05-15 アプライド マテリアルズ インコーポレイテッド ウエハレベルのシンギュレーションのための方法およびシステム

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5279975A (en) * 1992-02-07 1994-01-18 Micron Technology, Inc. Method of testing individual dies on semiconductor wafers prior to singulation
WO2005006409A1 (de) * 2003-07-09 2005-01-20 Rena Sondermaschinen Gmbh Vorrichtung zur reinigung von wafern nach dem cmp-prozess
JP4817291B2 (ja) * 2005-10-25 2011-11-16 Ｏｋｉセミコンダクタ株式会社 半導体ウェハの製造方法
US7989246B2 (en) * 2009-09-11 2011-08-02 Pixart Imaging Incorporation Package method of micro-electro-mechanical system chip
WO2011037534A1 (en) * 2009-09-25 2011-03-31 Agency For Science, Technology And Research A wafer level package and a method of forming a wafer level package
US8329482B2 (en) * 2010-04-30 2012-12-11 Cree, Inc. White-emitting LED chips and method for making same
JP5591859B2 (ja) * 2012-03-23 2014-09-17 株式会社東芝 基板の分離方法及び分離装置
JP5962759B2 (ja) * 2012-06-29 2016-08-03 日立化成株式会社 半導体装置の製造方法
JP2014053510A (ja) * 2012-09-07 2014-03-20 Toshiba Corp 端面加工方法及び端面加工装置
KR102061695B1 (ko) * 2012-10-17 2020-01-02 삼성전자주식회사 웨이퍼 가공 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3229208B2 (ja) * 1995-07-26 2001-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路チップのエッジを正確に画定する方法
CN1973362A (zh) * 2004-06-30 2007-05-30 飞思卡尔半导体公司 超薄管芯及其制造方法
JP2008505486A (ja) * 2004-06-30 2008-02-21 フリースケール セミコンダクター インコーポレイテッド 極薄ダイおよびその製造方法
JP5390769B2 (ja) * 2004-06-30 2014-01-15 フリースケール セミコンダクター インコーポレイテッド 極薄ダイおよびその製造方法
CN102117770A (zh) * 2009-12-31 2011-07-06 台湾积体电路制造股份有限公司 支撑与握持半导体晶片的支撑结构的形成方法
JP2014511569A (ja) * 2011-02-18 2014-05-15 アプライド マテリアルズ インコーポレイテッド ウエハレベルのシンギュレーションのための方法およびシステム

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