KR100433311B1 - 후방방사현미경검출을위해웨이퍼의실리콘반도체다이및패키지된형태로다이어몬드를이용하여고속으로가공하는방법 - Google Patents

후방방사현미경검출을위해웨이퍼의실리콘반도체다이및패키지된형태로다이어몬드를이용하여고속으로가공하는방법 Download PDF

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Abstract

반도체 집적회로의 방사 현미경 검사는 패키지된 다이 또는 웨이퍼의 후방으로부터 수행되지만, 3 IPM에서 수평으로 변환되는 150 그리트 직경 0.125 인치의 고속(예를 들어, 40,000-60,000 rpm)밀링 공구를 사용하고 대략 0.00025인치(6 미크론)으로 절두함으로써 후방 표면을 선택적으로 밀링하게 된다. 패키지된 다이를 밀링하는 동안에는, 트렌치는 패키지 내의 다이를 고정하고 다이를 둘러싸는 몰딩 물질 내에서 일차로 밀링됨으로써 공구는 순간적으로 정지하여 다이면으로부터 방향을 전환할 수 있다. 다이 또는 웨이퍼는 방사 현미경 검사를 하는 동안에는 200 미크론 이하로 얇아질 수 있다.

Description

후방 방사 현미경 검출을 위해 웨이퍼의 실리콘 반도체 다이 및 패키지된 형태를 다이어몬드를 이용하여 고속으로 가공하는 방법{HIGH SPEED DIAMOND-BASED MACHINING OF SILICON SEMICONDUCTOR DIE IN WAFER AND PACKAGED FORM FOR BACKSIDE EMISSION MICROSCOPE DETECTION}

최근에 출원된 미국 특허 5,475,316 뿐만아니라 미국 특허 4,811,090 및 초기 관련 미국 특허 4,755,874, 4,680,635는 집적 회로 내의 결함 위치를 검출하는 이미지 방사 현미경을 개시하고 있다. 방사 현미경은 방사선 재조합이 기본적인 원리이다. 반도체 결함 모드 동안에 발생하는 것과 같은 과도 전류 도입 조건에서는, 실리콘 내의 전자 및 정공이 재결합되고 느슨해져서, 특수하게 강화된 CCD 센서에 의해 용이하게 검출되는 광자를 방출하게 된다. 이 기술은 반도체 제조업자에 의해 웨이퍼상에서 폭넓게 수행되고 집적 회로의 표면 위에서 직접 내려다 보는 정면으로부터 완성된 장치의 뚜껑을 열어야되고 해제되어야 한다. 이 기술의 우수한 점은, 신속한 검출 능력을 갖는 것과 4,000,000 이상의 트랜지스터를 가질 수있는 집적 회로 내에서 단일의 트랜지스터의 결합 레벨에 대한 결함 위치를 검출하는 것이다.

반도체 산업에서 속도가 더욱 요구됨에 따라, 패키지 설계에서 높은 레벨의 칩 집적 레벨 및 혁신이 요구되었다. 이들 혁신의 결과로서, 속도 증가는 성공적으로 이루어진 반면에, 방사선 검사에 대한 정면측 검사 기술을 사용해서는 검사할 수 없는 반도체 회로에서 성공적이 못한 분석이 이루어졌다. 이들 회로에서, 결함 위치로부터 방사되는 광자는 정면측에 도달할 수 없어서 검출될 수 없다. 상기한 형태의 예들의 직면되는 문제점은 4-5개의 금속층, 후방측 만이 검사를 위해 제공되는 플립-칩 패키지, 칩 면이 금속 접합 패드로 덮혀지고 과도하게 넓은 금속 라인 또는 완전한 접지면으로 덮혀지는 LOC(lead on chip) 패키징을 포함하고 있다. 인용된 예제에서, 방사선은 검출로부터 차단되거나 또는 전방측으로부터 검출될 수 없도록 대물렌즈에 대해 작은 경사각도로 제공된다. 방사 현미경은 일반적으로 고장 위치에 의존하기 때문에 새로운 세대의 집적 회로 및 새로운 패키지 구조로부터방사선을 계속해서 검출하기 위한 능력은 결함 분석을 위해 중요한 관심사이다. 그러나, 결함 위치로부터의 광자는 다이의 후방 측으로 방출된다. 이것은 점진적으로 패키지된 반도체를 후방측에서 검사하게 한다. 즉, 패키징 제거후, 다이의 박막화(thinning), 연마, 이어서 방사 현미경을 사용하는 단계를 수행한다.

방사가 이루어질 때, 광은 다이 실리콘의 후방으로 뿐만아니라 집적회로의 전방으로 동일하게 진행하는 비등방성이다. 포화, 게이트 유전체, 역 바이어스 접합 다이오드 및 순방향 바이어싱(래치-업)의 공지된 방사 형태 중에서, 단지 순방향 바이어스 방사만이 전방에서와 같이 후방에서도 동일한 세기를 가지고 방사된다. 이러한 예측할만한 결과는 850 nm 내지 1.1 um의 좁은 스펙트럼 신호와 관련된다.

다른 세가지 방사 형태(550 nm 내지 1.1 um의 광대역 에미터)에 대해서, 실리콘은 가시 스펙트럼(400-800 nm) 내에서 발생하는 방사선을 많이 흡수하는 필터로서의 역할을 한다. 이런 실리콘 필터 효과는 후방측으로부터 관찰되는 약한 방사선에 대해 중요할 수 있다. 1994년 11월 13-18에 제 20회 시험 및 고장 분석에 대한 국제 심포지엄에서 티. 이시 및 케이. 미야모토가 보여준 "VLSI 칩의 후방측으로부터의 기능적 결함 분석 기술"에서, 미리 계산된 실리콘의 흡수는 하기 실험 결과를 따른다:

Figure pct00001

여기서, a = 흡수 계수

r = 실리콘의 반사지수

x = 실리콘 두께

(o)= 표면의 초기 IR 강도

(X)= 방출 IR 강도

반도체 다이가 상향으로 750 um(33.8 mils)의 두께로 주어지면, 340 um 두께로 얇아진 다이에 대해, 약 1000 nm의 파장이 요구되는 것으로 계산될 수 있다. 실험 관측에 의해, 실리콘 필터 효과를 확인할 수 있는 950 nm 이하의 방사선이 보여지지 않는다. 특히 약해질 수 있는 게이트 유전체 결함에 대해서는, 검출 민감도를 최적화하는 박막화 샘플이 필요하게 되는 것이 분명하게 된다. 1992년 9월에 니케이 전자 아시아, 도시바 회사의 카주히코 에토에 의한 "다중 레벨 LSI 및 실리콘 벌크에서의 적외선 방사 현미경 분석 결함"에서는, 후방측 실리콘을 박막화하지 않고 모든 주지된 방사 형태에 대해 전방 및 후방으로부터의 광자 카운트 평가가 수행된다. npn 트랜지스터(세기)의 포화된 pn 결합으로부터 방사되는 광에 대해서는, 광자 카운트는 크기면에서 2정도 떨어지게 된다. 이와 유사하게, 2정도 떨어진 MOS 트랜지스터에 대한 게이트 유전체 및 방출기와 베이스 사이 또는 수집기와 베이스 사이의 역 바이어스는 검출 민감도에서 3 정도 떨어지게 된다. 순방향 바이어스 방사로부터의 광자 카운트 손실이 없는데, 그 이유는 상기 방사가 850-11 nm 범위에서 일어나고 대개 실리콘 필터 효과 이상을 가지기 때문이다.

1992년 10월 17-24일에 제 18회 시험 및 고장 분석에 대한 국제 심포지엄에서 조셉과 베리가 보여준 "도핑된 실리콘 상의 구조체의 적외선 레이저 현미경"에서, 진보된 로직 및 현미경 장치 내의 광범위한 사용을 수용하고 고도핑된 P+ 실리콘의 효과가 평가된다. 625 um 두께의 다이에 대해서, 고도핑되지 않은 P- 웨이퍼는, 이와 유사한 두께의 P+ 웨이퍼가 1.1 um에서 실리콘 밴드갭 주위의 아주 좁은 범위 상에서 최대 1-2 % 만의 광만을 전송하는 동안, 광을 50 % 이상 전송한다. 성능을 개선하기 위해, 상기 웨이퍼들은 다이를 평면층으로 얇게 하여 실리콘 필터 효과를 감소시키고 조명된 이미지 품질을 개선하게 된다.

후방 검사를 위한 샘플을 마련하는 종래 기술은 지난 3년동안 발전하였지만,기술 상의 심각한 결점 때문에 크게 활용되지는 않았다. 이들 기술은 다음을 포함한다:

A. 다이어몬드 슬러리를 갖는 평면 래핑(lapping). 플라스틱제 캡슐에 넣어진 장치와 같은 집적 패키지에서, 후방 박막화는 패키지, 리드 프레임 및 다이를 통한 리드 아웃, 리드 업 및 래핑을 벤딩함으로써 얻어진다. 다이가 노출되면, 분석가는 제거된 물질을 측정해야 한다. 일단 박막화가 되면, 리드는 재형성될 수 없고, 패키지는 소켓에 끼워 시험될 수 없다. 높은 리드 카운트 장치에 대해서는, 이것은 상당히 곤란한 점이다. 리드 피치가 특히 높은 핀 카운트 장치에서 작으면, 리드 백을 벤딩하는 공정은 패키징 공정중 완전한 리드 파손 및 분리를 유발할 수 있다. DIP(이중 인-라인 패키지)에 대해서, 리드프레임은 다이로부터 떨어져 접지될 수 있다.

웨이퍼의 박막화는 이 기술을 사용하여 용이하게 얻어질 수 있지만, 심각한 결점이 있다. 평면 래핑은 수백 미크론으로 실리콘의 벌크 특성을 감소시키도록 하는 전체 웨이퍼 래핑이다. 750 um 두께의 웨이퍼는 200 um(바람직하게는 100 um 이하)로 래핑되어 실리콘 흡수 효과를 감소시킬 필요가 있다. 이 레벨로 박막화된 8"(200 mm)의 웨이퍼는 특히 부서지기 쉽고, 프로브 카드를 가지고 웨이퍼를 고정하여 프로브할 필요가 있는 기구적 힘이 파열을 유도하기에 충분하기 때문에, 검사시 실제 장애를 제공한다.

B. 재반응제 박막화. 수소플루오르 산에 기본을 둔 에칭 화합물 및 재반응제가 활용되었다. 수소플루오르 산은 실리콘을 말끔하게 분해하지만 특히 유해하다. 상기 산은 피부 및 조직에서 뼈까지 부식시키는 공지된 산들 중 하나이다. 이런 이유 때문에, 일반적인 기준에서 사용하기에는 아주 바람직하지 않다. 계속적인 사용으로 인한 부담은 제어된 환경내에서조차 아주 높아서 나날이 FA 사용을 비실용적으로 만든다.

C. 딤플링(dimpling). 딤플링은 TEM(터널링 전자 현미경)을 위해 발전하였고, 낮은 RPM에서 회전하는 무게가 나가는 헤드 다이어몬드 휠을 사용하는 느린 속도 연마 동작이다. 휠은 상부에서 회전하기 때문에, 하부의 부품은 낮은 RPM에서 회전하게 된다. 이것에 의해, 딤플로서 알려진 보울 형상의 커트가 만들어진다. 평평한 영역은 휠의 하부에 있다. 만약 다이어몬드 휠이 장치에 직교방향으로 되고 중앙에 있게 되면, 딤플은 둥글게 되어 있는 측벽 및 연마 휠의 두께에 상응하는 평평한 스폿을 가지도록 제작된다. 최종 연마는 다이어몬드 슬러리 또는 페이스트(paste)에 의해 수행되어 미러(mirror) 마무리를 달성한다. 공구는 상업적으로 1-3mm인 작은 광택 샘플을 제공하도록 제작된다. 오늘날 다이 사이즈는 20 mm에 다다르고 그 이상으로 된다. 커트의 반경 가장자리는 남아 있는 실리콘의 경사면이 필터로서의 역할을 하게 되는 문제점이 있다. 검사 영역은, 증가하는 실리콘 두께 때문에, 그 차이를 갑자기 잃어버리는 평평한 스폿의 외부 영역으로 한정된다. 낮은 RPM 공구 속도가 패키지된 물질 및 실리콘을 통해 잘려지기에 수시간이 소요되기 때문에, 시간 소비적이다. 다이의 완전한 후방부와 같은 크기가 큰 평평한 영역은 얻어질 수 없다. 이 공구를 이용한 작업은 후방부 평면 작업보다는 차라리 보링 작업에 더 적합하다. 둥근 가장자리를 가지지 않는 부분을 마련하는 것은 불가능하다. 방사가 큰 다이 표면 위에 어느 점에서 발생하는 지를 검출하는데 관심이 있는 사용자를 위해서 상기 기술은 일부가 증가되는 큰 영역 위에 "테스트 구멍"을 보링하는 것으로 한정된다.

D. 이온 밀링. 포커스 이온 빔(FIB) 시스템은 반도체를 선택적으로 밀링하기 위해 광범위하게 사용되었다. 상기 시스템들은 사이즈에서 수 미크론 보다 크지 않은 영역 위에서 고진공 상태에서 작용한다. 상기 시스템들은 실리콘을 밀링할 수 있지만, 단지 빽빽하게 한정된 작은 영역 내에서일 뿐이다. 결함 위치의 구체적인 지식을 갖는 사용자에게는, 상기 시스템들은 이익이 될 수 있다. FIB 장비의 비용은 750,000 달러 이상이다. 한정된 검사 윈도우 및 고비용 소유 가격에 의해, 일반적인 FA 용도에는 사용되지 않는다. 상기한 바와 같이, 방사가 큰 다이 표면 위에 어느 점에서 발생하는 지를 검출하는데 관심이 있는 사용자에게, 상기 기술은 일부가 증가되는 큰 영역 위에 "테스트 구멍"을 보링하는데 한정된다.

E. 밀링. 밀링 장비는 몰딩 복합물을 제거하는 결함 분석가에 의해 활용되었다. 다이를 박막화하고 "패키지 내에서" 연마하기 위한 머신 공구를 사용하려는 것은 성공적이지 못하고, 조각화, 고깅(gouging)하게되고, 다이의 파열(cracking)을 발생시키게 된다. 저속에서 적당한 기술 및 기계적 가공 없이, 실제로 다이는 몰딩 복합물에 의해 지지될 때도 분쇄된다. 더욱이, 몰딩 복합물에 의해 지지되지 않은 웨이퍼 상의 각 다이를 아무도 박막화하려고 하지 않았다. 기계적 가공력이 웨이퍼를 분쇄하는 것으로 알았다. 이용할 수 있는 기술없이 후방부 검사를 위한 패키지 및 웨이퍼를 다루려고 하기 때문에, 이것은 모든 결함 분석가에 의해 첨에하게 느껴지는 결점으로서 후방부 샘플 상에 심각한 제한을 부과하게 된다.

본 발명은 후방부 방사 현미경에 의해 반도체 집적 회로를 시험하는 것에 관한 것이다. 본 발명은 방사 현미경에 의한 검사를 위해 높은 미러 마무리를 갖는 평평한 박막화된 반도체를 생성하는 새로운 방법을 정의한다. 많은 결함 분석가들은 종래 기술에 의해 해결책을 찾고 있으며, 부분적으로 검사될 때 조차 단일 제품에 요구할 수 있는 부분들 상에서 사용될 수 있는 몇 개의 해결책을 찾는다. 방사 현미경에 의해 결함 위치의 빠른 검출을 위한 분명하고 긴급한 요구가 존재하기 때문에, 후방측 검사를 위한 신속한 방법이 필요하다.

본 발명은 다음 문제를 처리하는 반도체 웨이퍼 및 패키지를 다이어몬드를 이용하여 고속으로 기계적 가공하는 방법을 포함하고 있다.

1. 이미 기술한 방법내에서 특정한 종류의 기구적 공구를 활용함으로써, 이 기술은 기구적 공구를 활용하는 후방 검사를 위해 평평하고 얇은 연마된 다이를 신속하게(1시간 동안) 생산하게 된다. 다이의 전체 후방 표면은, 파열없이 노출되고, 얇아지며 연마되어 다른 방법에 의해서는 달성될 수 없는 전방측 검사에 상응하는 최적 검사 윈도우를 제공한다. 종래 기술은 패키징 또는 웨이퍼 집적 품질을 저하시키지 않고 이러한 검사 윈도우를 달성할 수 없다.

2. 이 기술은 에폭시 몰딩 화합물, 알루미늄 산화물 및 구리/금, 구리 텅스텐 또는 이와 유사한 금속 방열 기판을 포함하는 패키지된 장치 내에 둥근 가장자리를 가지지 않고 직사각형 또는 정방형 커트를 생성한다.

3. 이 기술은 고정밀도를 위한 종래의 CNC 컴퓨터 수치 제어 밀링 장치를 활용한다. z 축의 정밀도는 5 미크론보다 더 좋다.

4. 이 기술은 부식성이 없거나 사용자에게 해롭지 않은 작은 잔류물의 비독성 커팅 유체 또는 리드 프레임과 같은 패키징 물질을 사용한다.

5. 이 기술은 리드 집적도를 유지한다. 이 패키지는 후방측으로부터 개방될 수 있고, 리드는 손상되지 않는다. 이에 의해, 상기 패키지들은 테스트 소켓에 용이하게 재삽입된다. 이것은 종래 기술에서 요구된 바와같이 리드가 구부러질 때 쉽게 손상되거나 파괴되는 다수의 미세한 피치 패키지를 위하여 중요하다.

6. 이 기술은 방사 현미경에 의해 검사하기 위하여 칩 후방 표면을 노출시키도록 플립되고 루팅되는 특정 설계된 소켓내에서 이루어지도록 박막화된 다이의 검사를 허용하는 새롭게 개발된 "플립된 소켓"을 이용한다.

7. 이 기술은 실리콘 웨이퍼 상의 각각의 박막화된 다이를 생산한다. 이것은 이전에 결코 행해지지 않았다. 박막화된 완전한 웨이퍼보다 웨이퍼 상의 선택된 다이는 얇아져서 웨이퍼 파손 걱정없이 고정하고 검사할 수 있다. 웨이퍼의 벌크 실리콘 두께를 유지하고 선택된 다이만을 박막화하는 새로운 방법이 통상의 웨이퍼가 검사되는 FAB 환경에서 개발된다.

8. 이 기술은 캐리어 패키지 내의 플립-칩 부품을 후방 박막화하기 위한 신속한 방법을 제공한다.

본 발명은 반도체 회로를 테스트하는 분야에 관한 것이다. 특히, 본 발명은 방사 현미경에 의한 검사를 위해 웨이퍼 및 패키지 형태로 실리콘 반도체를 준비하는 새로운 방법에 관한 것이다.

본 발명의 목적은 패키지된 형태 및 웨이퍼 상의 개별의 다이로서 후방측 검사를 위한 반도체 집적 회로를 성공적으로 제공하는 방법을 제공하는 것이다. 이기술은 방사선 검출 민감도 및 조명 모드에서의 이미지 콘트라스트를 감소시키는 필터 효과로서의 역할을 하는 실리콘 위에 놓인 벌크를 제거하는 요건을 충족시킨다. 본 발명은 종래 기술에서 나타나는 단점을 처리하고, 이전에는 결코 수행되지 못했던 방법으로 상업적으로 이용되는 기계적 가공 및 연마를 사용한다.

본 발명의 주 목적은:

패키지된 부분 및 웨이퍼상 개별 다이상 후방측 검사를 위해 편평하고 박막화되며 미러 연마된 표면으로서 전체 후방측 다이 표면을 노출시키는 검사용 윈도우를 생성하는 것이다.

위에 놓인 플라스틱 몰딩 화합물을 고속으로 효과적으로 제거하고 후방부 다이 부착 리드프레임을 노출시키는 것이다.

다이를 파손 및 분쇄하지 않고 다이로부터 리드프레임을 제거하는 것이다.

플런지 압력, 피드비, 각을 가진 가장자리 및 실리콘 결정 반도체 물질의 부서지기 쉬운 성질을 고려하여 다이를 파손하지 않고 실리콘 필터 효과를 극복하기 위해 100 um 이하로 다이의 벌크 두께를 감소시키는 것이다.

척 조립체의 미세 프로빙 및 장착을 위해 선택된 다이 및 완전한 웨이퍼의 기구적 집적도를 유지하는 동안, 웨이퍼에서 웨이퍼를 분쇄 또는 파손하지 않고 각 다이의 국부 영역상에 웨이퍼의 벌크 두께를 100-200 um로 또는 그 이하로 감소시키는 것이다. 이것은 이전에는 결코 달성되지 못했고, 완전히 최초로 이루어지는 것이며, 종래 기술에는 보여지지 않았다.

후방부 표면을 5 미크론 이하의 가장자리 및 가공마크를 갖는 미러 마무리로효율적으로 마무리하는 것이다. 최종 마무리 단계는 최종 검사에서 중요하고, 종래의 다이어몬드 페이스트 연마 기술을 활용하지만 신규한 것이다.

본 발명의 목적 및 특성은 다음의 구체적인 기술 및 부가된 청구항으로부터 더욱 분명하게 될 것이다.

이 발명에 따라, 후방 검사를 위해 웨이퍼 형태 및 패키지 형태의 샘플을 제공하기 위한 개선되고 안전하며 신뢰성있는 방법은 반도체 구역 내의 긴급한 필요에 대응하여 제공된다. 기술은 반도체의 후방측 마련을 위한 종래 기술로부터 출발하고, 종래 기술의 단점을 처리한다.

기술의 효과적인 활용 단계는 본 발명의 특정 실시예로 아래에서 제공된다. 본 발명의 활용은 반도체 분야의 당업자 및 결함 분석가에게는 명백하게 될 것이다.

반도체 박막화 공정은 패키지 장치 및 웨이퍼에서,

1. EMCO PC Mill 50 CNC 밀링 머신과 같은 프로그램 밀링 머신을 활용하여 "포켓"의 일반적인 속성(테스트 하에 있는 DUT 장치에서 커팅될 XYZ 형상의 구멍)이 입력된다. 또한, 공구의 변화를 포함하는 다중 단계 공정이 사용될 수 있다. 공구 변화, 속도, 깊이, 피드 및 냉각제의 변화를 포함하는 다중 공정은 모두 컴퓨터 제어 하에 있고, 그 제어하에서 이루어지는 모든 지시는 CNC(컴퓨터 수치제어) 환경에서 얻어진다. 특별히 제작된 지그는 칩을 홀딩하는 패키지된 장치에 사용되고, 가공 동작 동안 리드손상을 방지한다. 이것은 종래 기술과 다르다.

2. 위에놓인 벌크 패키징(웨이퍼에 적용되지 않는다)의 제거를 위해, 리드 프레임의 후방부가 노출되어 위에 놓인 물질 몰딩 화합물이 제거되기 까지, 1/16 트윈 플루트 엔드 밀은, 3 IPM(분당 인치수)의 피드 속도로 재순환되는 오일 윤활유를 갖는 NSK 유성 스핀들과 같은 고속 2 마력 공기 부양 구동 스핀들을 활용하여 40,000 rpm에서 0.005 인치의 커트를 얻는데 사용된다. 공구의 높은 토크 능력은 본질적이다. 종래기술은, 깔끔한 커팅 및 연마를 확실하게 하는 충분한 토크 또는 속도를 가지고 있지 않기 때문에, 부분적으로 실패이다. 패키지된 장치 내에서 발생하는 이런 속성은 아주 높다. 모든 패키지된 다이는 패키징(패키지 상으로부터 0인 공구)에 대해 약간 비평면이기 때문에, 공구는 비평면 표면의 경사로 잘려지게 한다. 높은 토크 스핀들은, 고속이지만 저토크 스핀들이 표면을 둥글게 가공하기 위해 묶여져 파지는 동안, 완료된다. 이들 고속 및 고토크 스핀들을 활용하는 것은 종래기술과는 다른 것이다.

세라믹 패키지에 대해서는, 다이어몬드 트립된 트윈 플루트 엔드 밀을 사용하는 것을 제외하고는, 상기 기술에 의한 몰딩 복합물을 갖는 밀봉된 공동부의 리포팅(repotting)을 요구하게 된다. 이 단계는 웨이퍼에 대해 분명하게 생략될 수 있다.

3. 모든 절삭은 지속적인 냉각제(Koolmist #378) 공급이 이루어지는 동안 수행된다. 상기 냉각제는 본 장치에 대해 3가지의 본질적인 기능을 제공한다. 첫 번째는, 공구 표면을 깨끗하게 유지하고 장해를 받지 않는 상태로 유지하는 동안, 상기 공구가 가열되어 파지는 것(digging)을 방지함으로써, 가열을 감소시키는 것이다. 둘째로, 섬세한 반도체 금속화중 국부적이고 잠재적인 열손상을 감소시키는 것이다. 셋째, 반도체 금속화에 손상을 입히는 정전기의 잠재적 형성을 감소시키는 것이다.

4. 포켓팅 프로그램의 개발에서, 트렌치는 전체 칩 주위에서 모두 제거된다. 이것은 패키지된 다이를 위한 기술의 결정적인 측면이다. 공구는 연속적으로 패스하고 회전하기 때문에, 회전점에서 마크를 새기고 둥글게 깎이도록 약간의 편향(스핀들 컴플라이언스)을 초래하는 다이 면상에서의 공구의 방향 전환이 순간적으로 멈춘다는 것이 발견된다. 칩으로부터 떨어진 개구 영역 내에서 공구를 회전시킴으로써, 이들은 제거된다. 이것은 종래기술에서 나타나지 않는다.

5. 다이와 긴밀하게 접촉하고 금 실리콘 공융 형성을 통해 공융적으로 결합될 수 있는 리드 프레임(다이 패들)은 적절하게 처리되지 않는다면 패이게 된다. 고속에서 커팅 공구는 부드러운 구리 리드프레임을 파손하고, 이 파손으로 인해, 리드 프레임이 다이의 피스로 벗겨지게 됨으로써, 다이가 패여지게 된다. 이런 문제점을 극복하기 위해, 150 그리트 0.125 직경 다이어몬드 엔드 밀 연마 공구는, 리드 프레임이 완전히 연마될 때까지 통과하는 0.00025 인치(약 6 um)의 커트를 가지고 3 IPM 및 60,000 RPM에서 사용된다. 사용자는 리드프레임 패들이 얇아지게 됨에 따라 이 상태를 모니터링할 필요가 있게되고, 상기 패들은 간단하게 요구되는 대로 벗겨내게 될 것이다. 이 방법은 종래기술로부터 출발한다.

6. 포켓 프로그램은 공구 속도, 플런지 및 피드 데이터를 사용하여 실리콘의 벌크 양을 제거하기 위해 설정된다. 더욱 심한 피드 또는 더 깊은 커트는 다이가파열되는 위험을 가지고 오게 된다. 고속 고토크 공구는 접합되지 않고 말끔한 커트를 제공하게 되고, 본 발명의 본질적인 측면이 된다. 제어된 피드 조건 및 컴퓨터 제어 하의 패키지된 장치 내의 60,000 rpm 연마 공구를 마련하는 것은 종래기술로부터 출발하는 중요한 사항이다. 많은 양의 실리콘은 실리콘 필터 효과를 극복하기 위해 이 방법에 의해 제거되어야만 한다. 패키지된 장치에 대해서, 박막화는 벌크 두께를 100 um 이하로 감소시켜야만 한다. 150 그리트 다이아몬드를 사용하는 것은 또한, 더욱 바람직하게 급속하게 방해되고, 연마에서 신속하게 비효율적으로 되는 동안, 미세 다이어몬드 그리트로서 중요하게 된다. 웨이퍼에서, 박막화는 200 um 이하에서 우수해야만 한다. 약간 더 두꺼운 다이는 패키지된 장치에서 필요없는 마이크로 프로빙을 지지하는데 필요하다. 웨이퍼를 200 mm 테프론 진공 척으로 지지하는 것은, 연마 동작동안, 웨이퍼를 안전하게 파지하기 위해 사용된다.

7. 150 그리트 다이어몬드 공구에 의해 남겨진 머신 소용돌이 마크를 제거하기 위해, 0.125 직경(1/8")의 400 그리트 마무리 다이어몬드 엔드 밀은 깊이에서 0.001 인치의 커트(플런지)를 가지고 3 IPM 및 60,000 rpm에서 사용된다. 4 패스는 대부분의 공구 마크를 제거하는 데 충분하고 표면을 평평하게 한다.

8. 마지막 마무리는 종래의 다이어몬드 페이스트를 사용하여 수행된다. 다양한 다이어몬드 페이스트는 세가지 연속 단계에서 마지막 미러 마무리로 광택되기 위해 사용된다. 이들은 냉각 액체 없이 부분적으로 운용된다. 미러 마무리가 완성되기 전까지는, 제 1 및 대부분의 확장 연마는, 2,400 rpm에서 부드러운 커튼 버핑 휠(buffing wheel) 또는 엔드 밀을 갖는 1 um의 다이어몬드 페이스트를 사용하여 수행된다. 미러 마무리가 400 그리트 공구 마크 수준으로 나타난 후에는, 5분 동안 1 um 물질로 연마를 계속하여 하는 것이 중요하다. 첫 번째 0.1 미크론 및 0.05 미크론에서 3-5분의 두 개의 마무리 및 빠른 패스가 마무리를 완성한다. 다이어몬드 페이스트의 각 변화에서 새로운 버핑 휠 또는 엔드 밀로 변하는 것은 중요하다.

9. 위에서 마련된 패키지된 장치는 "플립 소켓"이라고 불리어진 특별히 제작된 소켓 카드 내에 놓여진다. 리드는 손상되지 않기 때문에, 얇아진 장치는 바이어싱을 위해 소켓 내에 재삽입될 수 있다. 테스트 카드에 장착된 소켓은 다이 하부의 영역을 직접 제거하기 위해 특별히 커팅되고, 소켓 물질 및 인쇄 회로 카드 물질은 제거된다. 카드는 소켓 카드를 통해 제공된 바이어싱 조건 하에서 후방 방사의 검사를 위한 변환된 홀더 내에 놓여진다.

10. 웨이퍼는 변환된 프로브 스테이션에서 유사하게 검사될 수 있다. 새로운 방법의 장점은 전체 웨이퍼가 얇아져서 핸들링할 수 없고 깨지기 쉬운 부분으로 되는 종래기술에서 출발한다. 박막화를 하지 않고서는, 실리콘 필터 효과가 검출 민감도를 감소시킨다. 종래 기술로부터 출발하는 새로운 기술을 활용하여, 각 다이는 얇게 되어 웨이퍼의 벌크 두께를 유지하게 되고, 웨이퍼를 분쇄하지 않고 마이크로프로빙 및 진공 척에서 부착할 수 있다. 이것은 종래 기술로부터의 출발이고, 그 분야의 웨이퍼의 결함 분석에서 중요한 발전사항이다.

11. 플립된 칩 패키지된 조립체는 개방되어 다이의 후방부를 노출시키게 되고, 제거할 필요없이 패키지 내의 "인-시투"를 박막화하고 연마하게 된다. 플립-칩 패키지의 많은 구조에서, 새로운 기술은 방사 검출에 대해 가능한 가시 비파괴 방법이다.

패키지된 반도체 다이 또는 반도체 웨이퍼 내의 다이의 후방 표면을 가공하는 방법은 방사 현미경에 성공적인 것으로 판명되었다. 기술된 공구 사이즈, 선형 속도 및 회전 속도는 바람직하지만, 이들 속도의 10-15% 내의 속도가 발명을 실행하는데 만족스럽다. 그래서, 발명이 특정 실시예를 참조할 때는, 이 기술은 발명을 예증하는 것이지, 발명을 한정하는 것은 아니다. 다양한 수정 및 적용이 부가된 청구항에 의해 한정되는 발명의 범주로부터 출발하지 않고 당업자에 의해 일어날 수 있다.

Claims (16)

  1. 칩의 전방 표면에 집적 회로를 가지며 패키지 내의 몰딩 물질에 의해 고정되는 반도체 칩의 후방 방사 현미경법을 허용하는 반도체 칩의 후방 표면 가공방법으로서,
    a) 상기 패키지가 세 축을 따라 이동하도록 하는 밀링 머신 내에 상기 패키지를 장착하는 단계;
    b) 제 1 회전 속도로 작동되는 회전식 공구를 사용하여 상기 패키지의 몰딩 물질을 밀링함으로써 후방 표면 위에 있는 몰딩 물질을 제거하고 상기 반도체 칩 주위에 있는 상기 몰딩 물질 내에 트렌치를 형성하는 단계; 및
    c) 60,000 rpm 이상의 제 2 회전 속도에서 작동하는 회전식 공구를 사용하여 상기 반도체 칩의 상기 후방 표면으로부터 반도체 물질을 밀링하는 단계를 포함하는 것을 특징으로 하는 가공방법.
  2. 제 1항에 있어서, 상기 제 1 회전 속도는 40,000 rpm인 것을 특징으로 하는 가공방법.
  3. 제 2항에 있어서, 상기 제 2 회전 속도는 60,000 rpm인 것을 특징으로 하는 가공방법.
  4. 제 3항에 있어서, 단계c) 전에, 60,000 rpm 의 속도로 작동하는 회전식 공구를 사용하여 후방 표면 상의 리드 프레임 다이 패들을 밀링하는 단계를 더 포함하는 것을 특징으로 하는 가공방법.
  5. 제 4항에 있어서, d) 단계c) 후에, 상기 후방 표면 상의 소용돌이 마크를 제거하는 단계, 및
    e) 상기 후방 표면을 광택제로 연마하는 단계를 더 포함하는 것을 특징으로 하는 가공방법.
  6. 제 5항에 있어서, 단계c)는 반도체 칩 두께가 200 미크론 이하로 감소될 때, 완료되는 것을 특징으로 하는 가공방법.
  7. 제 6항에 있어서, 단계b)는 0.005 인치의 커트를 사용하고, 리드 프레임 패들을 밀링하는 단계는 3 IPM으로 이동하며 상기 패들 위를 통과하는 0.00025 인치의 커트를 가지는 150 그리트 0.125 직경 다이어몬드 엔드 밀 연마 공구를 사용하며, 단계c)는 150 그리트 다이어몬드를 사용하고, d) 단계는 3 IPM으로 이동하고 0.0001 인치의 커트를 갖는 직경 0.125 인치의 400 그리트 다이어몬드 엔드 밀을 사용하며, 단계e)는 2,400 rpm에서 버핑 휠을 갖는 1 미크론 다이어몬드 페이스트를 사용하는 것을 특징을 하는 가공방법.
  8. 제 7항에 있어서, e)단계는 0.1 미크론의 다이어몬드 페이스트 및 0.05 미크론의 다이어몬드 페이스트를 사용하는 것을 특징으로 하는 가공방법.
  9. 제 1항에 있어서, 단계c) 전에, 60,000 rpm의 속도로 작동하는 회전식 공구를 사용하여 상기 후방 표면 상의 리드 프레임 다이 패들을 밀링하는 단계를 더 포함하는 것을 특징으로 하는 가공방법.
  10. 제 9항에 있어서, d) 단계c) 후에, 상기 후방 표면 상의 소용돌이 마크를 제거하는 단계, 및
    e) 상기 후방 표면을 광택제로 연마하는 단계를 더 포함하는 것을 특징으로 하는 가공방법.
  11. 제 10항에 있어서, 단계c)는 반도체 칩 두께가 200 미크론 이하로 감소될 때, 완료되는 것을 특징으로 하는 가공방법.
  12. 전방 표면에 형성된 집적 회로를 갖는 반도체 웨이퍼 내의 다이의 후방 표면을 가공하는 가공방법으로서,
    a) 상기 패키지가 세 축을 따라 이동하도록 하는 밀링 머신 내에 상기 패키지를 장착하는 단계; 및
    b) 단일 집적 회로로 한정되어 상기 웨이퍼의 구조적 집적성을 유지하면서상기 후방 표면이 200 미크론 이하로 얇아질 때까지 분당 60,000 rpm의 회전 속도로 작동하는 회전식 공구를 사용하여 상기 전방 표면 내의 집적 회로와 반대방향에 있는 상기 웨이퍼의 상기 후방 표면으로부터 반도체 물질을 밀링하는 단계를 포함하는 가공방법.
  13. 제 12항에 있어서, 단계b)는 3 IPM으로 이동하고 일정한 흐름의 냉각제가 있는 상기 웨이퍼 위를 0.00025 인치의 실리콘이 각각 통과하도록 150 그리트 다이어몬드 직경 0.125 인치 다이어몬드 엔드 밀 연마 공구를 사용하는 것을 특징으로 하는 가공방법.
  14. 제 12항에 있어서, c) 단계b) 후에 상기 후방 표면 상에 있는 소용돌이 마크를 제거하는 단계, 및
    d) 광택제로 상기 후방 표면을 연마하는 단계를 더 포함하는 것을 특징으로 하는 가공방법.
  15. 제 14항에 있어서, 단계c)는 3 IPM으로 이동하고 0.0001 인치의 커트를 갖는 직경 0.125 인치의 400 그리트 다이어몬드 엔드 밀 연마 공구를 사용하고,
    단계d)는 2,400 rpm에서 버핑 휠을 갖는 1 미크론 다이어몬드 페이스트를 사용하는 것을 특징으로 하는 가공방법.
  16. 제 15항에 있어서, 단계d)는 0.1 미크론 다이어몬드 페이스트 및 0.05 미크론 다이어몬드 페이스트를 사용하는 것을 특징으로 하는 가공방법.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6134365A (en) * 1998-06-01 2000-10-17 Colvin; James Barry Coherent illumination system and method
US6112004A (en) * 1998-06-01 2000-08-29 Colvin; James Barry Emission microscopy system and method
US6261870B1 (en) * 1998-08-28 2001-07-17 Lsi Logic Corporation Backside failure analysis capable integrated circuit packaging
US6245586B1 (en) 1998-10-09 2001-06-12 James Barry Colvin Wire-to-wire bonding system and method
US6329212B1 (en) * 1999-01-08 2001-12-11 Advanced Micro Devices, Inc. Process for exposing for analysis the back side of a semiconductor die mounted in a package
US6452176B1 (en) 1999-07-22 2002-09-17 Advanced Micro Devices, Inc. Arrangement and method for using electron channeling patterns to detect substrate damage
US6251705B1 (en) * 1999-10-22 2001-06-26 Agere Systems Inc. Low profile integrated circuit packages
JP2002033361A (ja) * 2000-07-17 2002-01-31 Mitsumi Electric Co Ltd 半導体ウェハ
US6624643B2 (en) * 2000-12-08 2003-09-23 Intel Corporation Apparatus and method to read output information from a backside of a silicon device
US6790125B2 (en) * 2000-12-11 2004-09-14 International Business Machines Corporation Backside integrated circuit die surface finishing technique and tool
US6909111B2 (en) * 2000-12-28 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a light emitting device and thin film forming apparatus
US6672947B2 (en) * 2001-03-13 2004-01-06 Nptest, Llc Method for global die thinning and polishing of flip-chip packaged integrated circuits
US20040014401A1 (en) * 2001-08-07 2004-01-22 Chun-Cheng Tsao Method for backside die thinning and polishing of packaged integrated circuits
US6630369B2 (en) * 2001-07-17 2003-10-07 Ultra Tec Manufacturing, Inc. Sample preparation apparatus and method
FR2830682B1 (fr) * 2001-10-04 2004-07-09 Centre Nat Etd Spatiales Procede et dispositif d'amincissement d'une plaquette de circuit integre
US7018268B2 (en) * 2002-04-09 2006-03-28 Strasbaugh Protection of work piece during surface processing
JP4344517B2 (ja) * 2002-12-27 2009-10-14 富士通株式会社 半導体基板及びその製造方法
US6866560B1 (en) 2003-01-09 2005-03-15 Sandia Corporation Method for thinning specimen
US6894522B2 (en) * 2003-10-06 2005-05-17 International Business Machines Corporation Specific site backside underlaying and micromasking method for electrical characterization of semiconductor devices
US7015146B2 (en) * 2004-01-06 2006-03-21 International Business Machines Corporation Method of processing backside unlayering of MOSFET devices for electrical and physical characterization including a collimated ion plasma
US7112983B2 (en) * 2004-11-10 2006-09-26 International Business Machines Corporation Apparatus and method for single die backside probing of semiconductor devices
US8063656B1 (en) * 2009-03-13 2011-11-22 Xilinx, Inc. Method of enabling a circuit board analysis

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155068A (en) * 1989-08-31 1992-10-13 Sharp Kabushiki Kaisha Method for manufacturing an IC module for an IC card whereby an IC device and surrounding encapsulant are thinned by material removal
JP2513055B2 (ja) * 1990-02-14 1996-07-03 日本電装株式会社 半導体装置の製造方法
US5273940A (en) * 1992-06-15 1993-12-28 Motorola, Inc. Multiple chip package with thinned semiconductor chips
US5369056A (en) * 1993-03-29 1994-11-29 Staktek Corporation Warp-resistent ultra-thin integrated circuit package fabrication method
US5354717A (en) * 1993-07-29 1994-10-11 Motorola, Inc. Method for making a substrate structure with improved heat dissipation
US5585661A (en) * 1993-08-18 1996-12-17 Harris Corporation Sub-micron bonded SOI by trench planarization
US5475316A (en) * 1993-12-27 1995-12-12 Hypervision, Inc. Transportable image emission microscope
EP0668611A1 (en) * 1994-02-22 1995-08-23 International Business Machines Corporation Method for recovering bare semiconductor chips from plastic packaged modules
BE1008384A3 (nl) * 1994-05-24 1996-04-02 Koninkl Philips Electronics Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal.

Also Published As

Publication number Publication date
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US5698474A (en) 1997-12-16
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EP0823127A4 (en) 2001-03-14
AU7731296A (en) 1997-09-10
JPH11505076A (ja) 1999-05-11
KR19990008166A (ko) 1999-01-25

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