JPH08204123A - ３次元集積回路の製造方法 - Google Patents
３次元集積回路の製造方法Info
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- JPH08204123A JPH08204123A JP7244734A JP24473495A JPH08204123A JP H08204123 A JPH08204123 A JP H08204123A JP 7244734 A JP7244734 A JP 7244734A JP 24473495 A JP24473495 A JP 24473495A JP H08204123 A JPH08204123 A JP H08204123A
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- 238000000034 method Methods 0.000 claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 claims abstract description 40
- 230000008569 process Effects 0.000 claims abstract description 9
- 238000012360 testing method Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 194
- 239000000758 substrate Substances 0.000 claims description 42
- 239000012790 adhesive layer Substances 0.000 claims description 32
- 238000000151 deposition Methods 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 238000005498 polishing Methods 0.000 claims description 9
- 238000004026 adhesive bonding Methods 0.000 claims description 7
- 238000013095 identification testing Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000010453 quartz Substances 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 5
- 239000000654 additive Substances 0.000 abstract 1
- 230000000996 additive effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000012545 processing Methods 0.000 description 9
- 235000012431 wafers Nutrition 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 6
- 230000002950 deficient Effects 0.000 description 5
- 238000005304 joining Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000011247 coating layer Substances 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract
(57)【要約】
【課題】 歩留まりを向上させて製造コストを下げる３
次元集積回路の製造方法を提供する。 【解決手段】 本発明の方法では、複数の部品基層を含
むシステムの組み立てのために、部品を含まない付加的
なキャリア基層が使用される。プロセス化の完了した第
１の部品基層１は、まず始めに機能識別テストを受け、
このテストによって第１の部品基層の欠陥がないチップ
２が選択される。続いてこの部品基層１は補助基層８と
結合され、裏側から薄くされ、個々のチップ２に分割さ
れる。その後選択された欠陥がないチップ２はキャリア
基層９の上に並べてはりつけられる。補助基層８の除去
の後、第２の部品基層１３のチップが第１の部品基層１
と同じ方法で第１の部品基層１のチップ２の上にはりつ
けられる。
次元集積回路の製造方法を提供する。 【解決手段】 本発明の方法では、複数の部品基層を含
むシステムの組み立てのために、部品を含まない付加的
なキャリア基層が使用される。プロセス化の完了した第
１の部品基層１は、まず始めに機能識別テストを受け、
このテストによって第１の部品基層の欠陥がないチップ
２が選択される。続いてこの部品基層１は補助基層８と
結合され、裏側から薄くされ、個々のチップ２に分割さ
れる。その後選択された欠陥がないチップ２はキャリア
基層９の上に並べてはりつけられる。補助基層８の除去
の後、第２の部品基層１３のチップが第１の部品基層１
と同じ方法で第１の部品基層１のチップ２の上にはりつ
けられる。
Description
【０００１】
【発明の属する技術分野】本発明は、高いシステム効果
の達成のもとの３次元集積回路の製造方法に関するもの
である。３次元の集積とは、プレーナ技術により製造さ
れた部品の垂直方向の結合である。３次元マイクロエレ
クトロニクスシステムの利点は、特に、２次元システム
と比べて、同じデザイン設計で到達可能な実装密度とス
イッチング速度がより高いことである。後者は、一方で
は、個々の部品あるいは回路間の経路がより短いことに
より、他方ではパラレルな情報処理の可能性により生じ
る。場所を自由に選択できる高度に集積された垂直方向
の接点による結合技術の実現のために、システムの機能
能力の向上が必要である。
の達成のもとの３次元集積回路の製造方法に関するもの
である。３次元の集積とは、プレーナ技術により製造さ
れた部品の垂直方向の結合である。３次元マイクロエレ
クトロニクスシステムの利点は、特に、２次元システム
と比べて、同じデザイン設計で到達可能な実装密度とス
イッチング速度がより高いことである。後者は、一方で
は、個々の部品あるいは回路間の経路がより短いことに
より、他方ではパラレルな情報処理の可能性により生じ
る。場所を自由に選択できる高度に集積された垂直方向
の接点による結合技術の実現のために、システムの機能
能力の向上が必要である。
【０００２】
【発明が解決しようとする課題】自由に選択可能な垂直
方向の接点による３次元の回路を作るために以下の方法
が知られている。
方向の接点による３次元の回路を作るために以下の方法
が知られている。
【０００３】Y.Akasaka,Proc.IEEE74(1986)1703 には、
多結晶のシリコンのプロセス化の完了した部品層を分離
し、再結晶化させ、その結果再結晶化した層中で他の部
品を製造することを提案されている。この方法の欠点
は、再結晶化プロセスでの高い熱負荷による下の面中の
部品の性能を劣化させる変質と、全てのシステムのシリ
アルなプロセス化が必須なことである。後者は一方で
は、製造における走行時間が長いことにより、他方では
プロセスがもたらす沈殿の合計による作用低下によるも
のである。両者は互いに分離し合う個々の面の様々な基
層中のプロセス化と比べ、製造コストを著しく上昇させ
る。
多結晶のシリコンのプロセス化の完了した部品層を分離
し、再結晶化させ、その結果再結晶化した層中で他の部
品を製造することを提案されている。この方法の欠点
は、再結晶化プロセスでの高い熱負荷による下の面中の
部品の性能を劣化させる変質と、全てのシステムのシリ
アルなプロセス化が必須なことである。後者は一方で
は、製造における走行時間が長いことにより、他方では
プロセスがもたらす沈殿の合計による作用低下によるも
のである。両者は互いに分離し合う個々の面の様々な基
層中のプロセス化と比べ、製造コストを著しく上昇させ
る。
【０００４】Y.Hayashi 他、Proc.8th Int.Workshop on
Future Device,1990,p.85により、まず始めに互いに分
離した個々の部品を様々な基層中で製造することが知ら
れている。続いて基層は数ミクロンに薄くされ、前側お
よび後側の接点を備え、接着により垂直方向に結合され
る。しかし前側および後側の接点を作るために、標準半
導体（ＣＭＯＳ）にはない特別なプロセスが必要であ
る。ＭＯＳに適合性のない材料（例えば金）と基層の裏
側の構造決めの必要がない。
Future Device,1990,p.85により、まず始めに互いに分
離した個々の部品を様々な基層中で製造することが知ら
れている。続いて基層は数ミクロンに薄くされ、前側お
よび後側の接点を備え、接着により垂直方向に結合され
る。しかし前側および後側の接点を作るために、標準半
導体（ＣＭＯＳ）にはない特別なプロセスが必要であ
る。ＭＯＳに適合性のない材料（例えば金）と基層の裏
側の構造決めの必要がない。
【０００５】ＵＳ ４，９３９，５６８には、個々のチ
ップを積み上げキャリア基層の上で１つの堆積チップと
することによる３次元の集積回路の製造方法が開示され
ている。このために、まず始めに、プロセス化の完了し
た集積回路を持つ基層を個々のチップに分割し、それに
よりウェハ面上のプロセス化が終わる。チップはテスト
され、第１の個々のチップは熱と圧縮によりキャリア基
層にはりつけられる。このステップの後、他のチップが
同じ方法で第１のチップの上にはりつけられる。このよ
うにして、他のチップ堆積の製造を他のキャリア基層の
上で始める前に、第１のチップ堆積が行われる。このた
め、ウェハ面上のチップ堆積のさらなるプロセス化はこ
の方法では不可能である。
ップを積み上げキャリア基層の上で１つの堆積チップと
することによる３次元の集積回路の製造方法が開示され
ている。このために、まず始めに、プロセス化の完了し
た集積回路を持つ基層を個々のチップに分割し、それに
よりウェハ面上のプロセス化が終わる。チップはテスト
され、第１の個々のチップは熱と圧縮によりキャリア基
層にはりつけられる。このステップの後、他のチップが
同じ方法で第１のチップの上にはりつけられる。このよ
うにして、他のチップ堆積の製造を他のキャリア基層の
上で始める前に、第１のチップ堆積が行われる。このた
め、ウェハ面上のチップ堆積のさらなるプロセス化はこ
の方法では不可能である。
【０００６】上記した方法の欠点は、シリコン技術で使
用できる装置がディスク形の基層、いわゆるウェハの処
理（プロセス化）のみに基づくことから生じる。様々な
基層、特に個々のチップのプロセス化は経験的な実験装
置によってのみ可能であるが、要求される効果を伴う工
業的製造には不向きである。
用できる装置がディスク形の基層、いわゆるウェハの処
理（プロセス化）のみに基づくことから生じる。様々な
基層、特に個々のチップのプロセス化は経験的な実験装
置によってのみ可能であるが、要求される効果を伴う工
業的製造には不向きである。
【０００７】ＵＳ ４，９５４，８７５には、個々のウ
ェハの積み上げによる３次元の集積方法が開示されてい
る。ここでは、個々の部品面の結合は特別に形成された
バイアホールにより作られる。
ェハの積み上げによる３次元の集積方法が開示されてい
る。ここでは、個々の部品面の結合は特別に形成された
バイアホールにより作られる。
【０００８】多数の同じ構成成分、いわゆるチップを含
む基層のつなぎ合わせでは、個々の歩留まりの製品から
の結果として生じる多層システムの歩留まりの問題が生
じる。これにより、複数の部品面を持つシステムの歩留
まりが算定でき、周知の方法であるＵＳ４，９５４，８
７５では歩留まりが大きく減少する。個々の面の歩留ま
りが８０％である場合、１０の面から成る全システムで
は１０％の歩留まりとなる。それによりこのようなシス
テムは不経済となり、この技術の使用はわずかな特別の
使用フィールドに限定される。部品基層の性能はその際
回路と使用される製造プロセスの種類に依存する。例え
ば記憶装置の構成成分の製造で高い効果が達成される
が、一方マイクロプロセッサーのようなロジックの構成
成分では、著しくわずかな効果しか達成されない。特に
このような回路の複数の種類が重なりあうと、これによ
り全体としての効果は非常にわずかな効果を持つ回路の
種類によって決まる。
む基層のつなぎ合わせでは、個々の歩留まりの製品から
の結果として生じる多層システムの歩留まりの問題が生
じる。これにより、複数の部品面を持つシステムの歩留
まりが算定でき、周知の方法であるＵＳ４，９５４，８
７５では歩留まりが大きく減少する。個々の面の歩留ま
りが８０％である場合、１０の面から成る全システムで
は１０％の歩留まりとなる。それによりこのようなシス
テムは不経済となり、この技術の使用はわずかな特別の
使用フィールドに限定される。部品基層の性能はその際
回路と使用される製造プロセスの種類に依存する。例え
ば記憶装置の構成成分の製造で高い効果が達成される
が、一方マイクロプロセッサーのようなロジックの構成
成分では、著しくわずかな効果しか達成されない。特に
このような回路の複数の種類が重なりあうと、これによ
り全体としての効果は非常にわずかな効果を持つ回路の
種類によって決まる。
【０００９】本発明の課題は、通常の工業的の標準装置
をウェハの上で使用し、従来の周知の方法に比べて明ら
かに歩留まりを向上させて製造コストを下げることがで
きる３次元集積回路の製造方法を提供することにある。
をウェハの上で使用し、従来の周知の方法に比べて明ら
かに歩留まりを向上させて製造コストを下げることがで
きる３次元集積回路の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記課題は本発明の請求
項１の方法により解決される。本発明の方法の特別な形
態は従属請求の対象である。
項１の方法により解決される。本発明の方法の特別な形
態は従属請求の対象である。
【００１１】本発明による方法では、複数の部品基層を
包括するシステムの組み立てのために、部品を含まない
付加的なキャリア基層が使用される。回路と金属被覆層
を包括する完全にプロセス化の完了した第１の部品基層
は、機能識別テストを受け、この機能識別テストによっ
て第１の部品基層の欠陥がない第１群のチップが選択さ
れる。続いてこの第１の部品基層は補助基層と結合さ
れ、裏側から薄くされ、個々のチップに分割される。部
品の近くの第１の部品基層を薄くする代わりに、ＳＯＩ
基層の場合、酸化物層の下方の基層領域が除去される。
その後、選択された欠陥がない第１群のチップが、例え
ば接着層を介してキャリア基層と結合され、その際に第
１群の個々のチップは規定の回路図に従って並べられ
る。これにより第１群のチップはキャリア基層の上で新
しいチップ面となる。この方法で、第１の部品基層の中
に完璧な部品と回路しか含まないウェハが準備される。
最後に（分割された）補助基層が除去される。
包括するシステムの組み立てのために、部品を含まない
付加的なキャリア基層が使用される。回路と金属被覆層
を包括する完全にプロセス化の完了した第１の部品基層
は、機能識別テストを受け、この機能識別テストによっ
て第１の部品基層の欠陥がない第１群のチップが選択さ
れる。続いてこの第１の部品基層は補助基層と結合さ
れ、裏側から薄くされ、個々のチップに分割される。部
品の近くの第１の部品基層を薄くする代わりに、ＳＯＩ
基層の場合、酸化物層の下方の基層領域が除去される。
その後、選択された欠陥がない第１群のチップが、例え
ば接着層を介してキャリア基層と結合され、その際に第
１群の個々のチップは規定の回路図に従って並べられ
る。これにより第１群のチップはキャリア基層の上で新
しいチップ面となる。この方法で、第１の部品基層の中
に完璧な部品と回路しか含まないウェハが準備される。
最後に（分割された）補助基層が除去される。
【００１２】キャリア基層の上に個々のチップがはりつ
けられたので、つながっている表面はもはや存在しない
（チップ間の溝）。その結果、一定のプロセスステッ
プ、特に写真平版型は、もはや高い効果が期待できな
い。このため、主として平坦化ステップが挿入される
（請求項９）。その後、部品基層の中にテストされ機能
能力があるチップだけを含む部品基層を、市販の製造装
置で更に処理できる。
けられたので、つながっている表面はもはや存在しない
（チップ間の溝）。その結果、一定のプロセスステッ
プ、特に写真平版型は、もはや高い効果が期待できな
い。このため、主として平坦化ステップが挿入される
（請求項９）。その後、部品基層の中にテストされ機能
能力があるチップだけを含む部品基層を、市販の製造装
置で更に処理できる。
【００１３】平坦化は様々な方法によって実現できる。
その際、最初に、例えばスピン オン グラス（Ｓｐｉ
ｎ−ｏｎ−Ｇｌａｓ）あるいはＣＶＤ酸化物のような絶
縁層がはりつけられ、溝を充たす。続いて、エッチバッ
ク、機械的あるいは化学機械的研磨により表面が平らに
される。
その際、最初に、例えばスピン オン グラス（Ｓｐｉ
ｎ−ｏｎ−Ｇｌａｓ）あるいはＣＶＤ酸化物のような絶
縁層がはりつけられ、溝を充たす。続いて、エッチバッ
ク、機械的あるいは化学機械的研磨により表面が平らに
される。
【００１４】チップ面では実現不可能な他のプロセス
は、平坦化ステップにより問題なく、あらかじめ選択さ
れたチップを持つキャリア基層のところで遂行できる。
は、平坦化ステップにより問題なく、あらかじめ選択さ
れたチップを持つキャリア基層のところで遂行できる。
【００１５】第１の部品基層の完成の後、第２の部品基
層が、例えば同じ方法で第２群の個々のチップがはりつ
けられ、表面が平らにされる（請求項２）。
層が、例えば同じ方法で第２群の個々のチップがはりつ
けられ、表面が平らにされる（請求項２）。
【００１６】続いて例えば、既に個々の基層のプロセス
化の際チップに備えられ、下にある第１の部品基層の金
属被覆層までエッチングされたバイアホールを介して
（請求項１０）、上と下の部品基層の金属被覆層の間ご
とに電気的接続部材が作られる。その際、個々のチップ
のはりつけにより場合によっては生じる寸法の逸脱が調
整され、高い調整精度を達成するために、構造決めのた
めのマスクが各々の個々のチップの上で、調整マークに
よって別々に調整される。
化の際チップに備えられ、下にある第１の部品基層の金
属被覆層までエッチングされたバイアホールを介して
（請求項１０）、上と下の部品基層の金属被覆層の間ご
とに電気的接続部材が作られる。その際、個々のチップ
のはりつけにより場合によっては生じる寸法の逸脱が調
整され、高い調整精度を達成するために、構造決めのた
めのマスクが各々の個々のチップの上で、調整マークに
よって別々に調整される。
【００１７】付加的に他の部品基層をはりつける必要が
ある場合（請求項３）、先行して存在する堆積部品（つ
まり、いままではりつけられた部品面の全てを持つもと
もとのキャリア基層）の機能能力がテストされ、補助基
層が備えられ、もともとのキャリア基層が除去され、部
品基層を持つ補助基層がチップに分割される。機能能力
があるチップは、接着層を介して、補助基層を除去し表
面を平らにする新しいキャリア基層と結合される。その
後同じ方法で、他の部品基層が個々のチップにはりつけ
られ、表面は平らにされ、電気的接続部材が作られる。
ある場合（請求項３）、先行して存在する堆積部品（つ
まり、いままではりつけられた部品面の全てを持つもと
もとのキャリア基層）の機能能力がテストされ、補助基
層が備えられ、もともとのキャリア基層が除去され、部
品基層を持つ補助基層がチップに分割される。機能能力
があるチップは、接着層を介して、補助基層を除去し表
面を平らにする新しいキャリア基層と結合される。その
後同じ方法で、他の部品基層が個々のチップにはりつけ
られ、表面は平らにされ、電気的接続部材が作られる。
【００１８】はりつけられる部品基層の数はこの方法で
は制限されない。更に個々の部品基層だけでなく、既に
複数の部品基層から構成される堆積部品が、個々のチッ
プにはりつけられる。
は制限されない。更に個々の部品基層だけでなく、既に
複数の部品基層から構成される堆積部品が、個々のチッ
プにはりつけられる。
【００１９】部品基層として、単結晶のシリコン基層、
ＳＯＩ基層あるいは様々なテクノロジー族の基層、例え
ばIII-Ｖ−半導体が適している。キャリア基層として、
例えばシリコン酸化物のような絶縁層を備えることがで
きる単結晶あるいは多結晶のシリコン基層の他に、半導
体プロセスに適合する、例えばクオーツあるいはガラス
の基層のような他の材料が使用可能である。その際の利
点は、キャリア基層と部品基層の熱による膨張係数が適
合している場合、プロセスステップがもたらす温度変化
により機械的な力をわずかにすることである。使用され
る部品基層が、通常アルミあるいはアルミ合金を含む金
属被覆層を既に包括するので、後続のプロセスステップ
は通常、約４００℃の最大温度に限定される。更に接着
層を、機械的圧迫の回避のための緩衝層として、あるい
はパッシブ層として（請求項７）使用できる。更に、接
着層は表面を平らにする（請求項８）。ここでは、接着
層として、例えばポリミドあるいは感光性レジストのよ
うな有機的物質が使用される。
ＳＯＩ基層あるいは様々なテクノロジー族の基層、例え
ばIII-Ｖ−半導体が適している。キャリア基層として、
例えばシリコン酸化物のような絶縁層を備えることがで
きる単結晶あるいは多結晶のシリコン基層の他に、半導
体プロセスに適合する、例えばクオーツあるいはガラス
の基層のような他の材料が使用可能である。その際の利
点は、キャリア基層と部品基層の熱による膨張係数が適
合している場合、プロセスステップがもたらす温度変化
により機械的な力をわずかにすることである。使用され
る部品基層が、通常アルミあるいはアルミ合金を含む金
属被覆層を既に包括するので、後続のプロセスステップ
は通常、約４００℃の最大温度に限定される。更に接着
層を、機械的圧迫の回避のための緩衝層として、あるい
はパッシブ層として（請求項７）使用できる。更に、接
着層は表面を平らにする（請求項８）。ここでは、接着
層として、例えばポリミドあるいは感光性レジストのよ
うな有機的物質が使用される。
【００２０】総じて３次元集積回路の製造方法では、周
知で既に使用されている方法ステップしか使用されず、
その結果新しいプロセスを開発しなくて良い。
知で既に使用されている方法ステップしか使用されず、
その結果新しいプロセスを開発しなくて良い。
【００２１】本発明による方法は、多層システムの組み
立てにとりわけ適する。本方法ではあらかじめテストさ
れた部品しか使用されず、機能能力がある堆積部品が更
に処理されるので、機能能力があるチップを既に欠陥が
ある堆積部品のうえにはりつけてそれにより価値をなく
すことが回避される。これによりシステム全体の歩留ま
りは上昇し、その結果明らかなコスト減少が達成され
る。
立てにとりわけ適する。本方法ではあらかじめテストさ
れた部品しか使用されず、機能能力がある堆積部品が更
に処理されるので、機能能力があるチップを既に欠陥が
ある堆積部品のうえにはりつけてそれにより価値をなく
すことが回避される。これによりシステム全体の歩留ま
りは上昇し、その結果明らかなコスト減少が達成され
る。
【００２２】
【発明の実施の形態】以下に本発明の実施の形態を添付
図面に基づいて詳細に説明する。
図面に基づいて詳細に説明する。
【００２３】図１に示すように、例えば単結晶のシリコ
ンから成る第１の部品基層１は、決められた回路図に従
って配置され通常同一の複数のチップ２と、部品である
ＭＯＳトランジスターのような回路３と、１つあるいは
複数の金属被覆層４とを有している。前記金属被覆層４
は、通常アルミニウム、アルミ合金あるいは銅やタング
ステンのような他の材料から構成され、電気的絶縁およ
び平坦化のためにホウ素または燐を組み込むことのでき
る酸化物層５から囲まれている。その際最上位の金属被
覆層４の上面は、例えば酸化シリコンと窒化シリコンか
ら構成されるパッシブ層６により覆われる。更に、複数
の面の正確なつなぎ合わせのための調整構造が追加され
る（図１では示されていない）。回路３の下方で、第１
の部品基層１は例えば６２５μｍの厚さである。この第
１の部品基層１は多層システムの下の基層である。
ンから成る第１の部品基層１は、決められた回路図に従
って配置され通常同一の複数のチップ２と、部品である
ＭＯＳトランジスターのような回路３と、１つあるいは
複数の金属被覆層４とを有している。前記金属被覆層４
は、通常アルミニウム、アルミ合金あるいは銅やタング
ステンのような他の材料から構成され、電気的絶縁およ
び平坦化のためにホウ素または燐を組み込むことのでき
る酸化物層５から囲まれている。その際最上位の金属被
覆層４の上面は、例えば酸化シリコンと窒化シリコンか
ら構成されるパッシブ層６により覆われる。更に、複数
の面の正確なつなぎ合わせのための調整構造が追加され
る（図１では示されていない）。回路３の下方で、第１
の部品基層１は例えば６２５μｍの厚さである。この第
１の部品基層１は多層システムの下の基層である。
【００２４】第１の部品基層１の完成後、パッシブ層６
が一定の測定箇所の最上位の金属被覆層４の上で開かれ
る。その後、第１の部品基層１の個々のチップ２が機能
識別テストを受ける。すなわち、機能能力がある部品、
堆積部品および回路と機能能力がない部品、堆積部品お
よび回路を識別するために第１の部品基層１の部品、堆
積部品および回路を機能識別テストする。この機能識別
テストにより欠陥がある（機能能力がない）と識別され
たチップがインクジェット等によって特徴づけられる。
これにより、機能能力があるチップも特徴づけられたこ
とになる。続いて、露出した測定箇所を再び覆うため、
新たにパッシブ層がはりつけられる。
が一定の測定箇所の最上位の金属被覆層４の上で開かれ
る。その後、第１の部品基層１の個々のチップ２が機能
識別テストを受ける。すなわち、機能能力がある部品、
堆積部品および回路と機能能力がない部品、堆積部品お
よび回路を識別するために第１の部品基層１の部品、堆
積部品および回路を機能識別テストする。この機能識別
テストにより欠陥がある（機能能力がない）と識別され
たチップがインクジェット等によって特徴づけられる。
これにより、機能能力があるチップも特徴づけられたこ
とになる。続いて、露出した測定箇所を再び覆うため、
新たにパッシブ層がはりつけられる。
【００２５】第１の部品基層１の表面に、ポリミドある
いは感光性レジストのような有機的材料から成る接着層
７が平らにはりつけられる。厚さが通常１−２μｍのこ
の接着層は表面を平らにする。接着層７の上に、最終的
に例えばシリコンあるいはクオーツウェハのような補助
基層８がはりつけられる。補助基層８はハンドリング基
層としてさらなるプロセスステップのために使用され、
さらなる処理の際、第１の部品基層１の表面を保護す
る。
いは感光性レジストのような有機的材料から成る接着層
７が平らにはりつけられる。厚さが通常１−２μｍのこ
の接着層は表面を平らにする。接着層７の上に、最終的
に例えばシリコンあるいはクオーツウェハのような補助
基層８がはりつけられる。補助基層８はハンドリング基
層としてさらなるプロセスステップのために使用され、
さらなる処理の際、第１の部品基層１の表面を保護す
る。
【００２６】この後、第１の部品基層１はエッチングま
たは研磨により裏側から薄くされ、その結果回路３の下
方の第１の部品基層１の厚さは数ミクロンで、通常は１
−５μｍである。その際選択される第１の部品基層１の
残り部分の厚さは含まれる回路の種類に依存する。
たは研磨により裏側から薄くされ、その結果回路３の下
方の第１の部品基層１の厚さは数ミクロンで、通常は１
−５μｍである。その際選択される第１の部品基層１の
残り部分の厚さは含まれる回路の種類に依存する。
【００２７】図３に示すように、キャリア基層９は、例
えば単結晶あるいは多結晶のシリコンから構成され、場
合によってはシリコン酸化物のような絶縁層１０により
覆われ、回路を含まない。このキャリア基層９の上にお
いて、例えばポリミドあるいは感光性レジストから成る
接着層１１が絶縁層１０の表面にはりつけられる。
えば単結晶あるいは多結晶のシリコンから構成され、場
合によってはシリコン酸化物のような絶縁層１０により
覆われ、回路を含まない。このキャリア基層９の上にお
いて、例えばポリミドあるいは感光性レジストから成る
接着層１１が絶縁層１０の表面にはりつけられる。
【００２８】この後、ハンドリング基層８を持つ第１の
部品基層１は個々のチップ２に分割される。これは、こ
こでは刃物やレーザーによるエッチングプロセスにより
行われる。次に、特徴づけられた欠陥のないチップ２
が、キャリア基層９の上に規定の配置方法で並べてはり
つけっらえる。続いてハンドリング基層８がエッチング
あるいは研磨により除去され、露出した接着層７は通常
酸素プラズマや溶媒の中で除去される。チップ２のはり
つけの後、第１の部品基層１を持つキャリア基層９の表
面は、個々のチップ２の間に非常に低いアスペクト状況
を持つ溝を持つ。
部品基層１は個々のチップ２に分割される。これは、こ
こでは刃物やレーザーによるエッチングプロセスにより
行われる。次に、特徴づけられた欠陥のないチップ２
が、キャリア基層９の上に規定の配置方法で並べてはり
つけっらえる。続いてハンドリング基層８がエッチング
あるいは研磨により除去され、露出した接着層７は通常
酸素プラズマや溶媒の中で除去される。チップ２のはり
つけの後、第１の部品基層１を持つキャリア基層９の表
面は、個々のチップ２の間に非常に低いアスペクト状況
を持つ溝を持つ。
【００２９】例えばＣＶＤ酸化物からなる酸化物層１２
が分離される平坦化ステップによって、この溝は充たさ
れ、平らな表面が作られる。その際、パッシブ層６は、
エッチバックあるいは戻り研磨のためのストップ層とし
て役立つ。はりつけられた第１の部品基層１を持つキャ
リア基層９は、通常のシリコン基層と同様に、標準テク
ノロジー装置によって更に処理される。
が分離される平坦化ステップによって、この溝は充たさ
れ、平らな表面が作られる。その際、パッシブ層６は、
エッチバックあるいは戻り研磨のためのストップ層とし
て役立つ。はりつけられた第１の部品基層１を持つキャ
リア基層９は、通常のシリコン基層と同様に、標準テク
ノロジー装置によって更に処理される。
【００３０】図５に示すように、第２の部品基層１３
は、前記第１の部品基層１と同様に、規定の回路図に従
って配置される通常同一の複数のチップ層１４と、部品
であるＭＯＳトランジスターのような回路１５と、１つ
あるいは複数の金属被覆層１６とを有している。この第
２の部品基層１３は、基本的に、第１の部品基層１と似
た構造であるが、回路１５の通常機能が異なる。更に、
第２の部品基層１３は、後になって下にある回路の電気
的接続が行われる箇所に、バイアホール１７を備える。
バイアホール１７は、回路１５を持つ層の下方にとどく
深さである。
は、前記第１の部品基層１と同様に、規定の回路図に従
って配置される通常同一の複数のチップ層１４と、部品
であるＭＯＳトランジスターのような回路１５と、１つ
あるいは複数の金属被覆層１６とを有している。この第
２の部品基層１３は、基本的に、第１の部品基層１と似
た構造であるが、回路１５の通常機能が異なる。更に、
第２の部品基層１３は、後になって下にある回路の電気
的接続が行われる箇所に、バイアホール１７を備える。
バイアホール１７は、回路１５を持つ層の下方にとどく
深さである。
【００３１】この第２の部品基層１３も、前記第１の部
品基層１と同様に機能識別テストを受け、欠陥があるチ
ップが特徴づけられ、前記接着層と前記補助基層（ハン
ドリング基層）が似たような方法ではりつけられる。最
後に第２の部品基層１３が、同様にエッチングまたは研
磨により裏側からバイアホール１７のところまで薄くさ
れる。ハンドリング基層を持つ第２の部品基層１３は、
個々のチップに分割され、特徴づけられ欠陥がないチッ
プ１４が準備される。
品基層１と同様に機能識別テストを受け、欠陥があるチ
ップが特徴づけられ、前記接着層と前記補助基層（ハン
ドリング基層）が似たような方法ではりつけられる。最
後に第２の部品基層１３が、同様にエッチングまたは研
磨により裏側からバイアホール１７のところまで薄くさ
れる。ハンドリング基層を持つ第２の部品基層１３は、
個々のチップに分割され、特徴づけられ欠陥がないチッ
プ１４が準備される。
【００３２】図６に示すように、欠陥がないチップ１４
が接着層１８を備えたチップ２の上に調整されてはりつ
けられる。通常１−２μｍの厚さの接着層１８はその
際、表面を平らにする。続いてハンドリング基層がエッ
チングあるいは研磨によって平らにされ、露出した接着
層は平らになるよう除去される。次に、例えばＣＶＤ酸
化物からなる酸化物層１９の分離後、同様に平坦化が行
われ、これにより平らな表面が作られる。
が接着層１８を備えたチップ２の上に調整されてはりつ
けられる。通常１−２μｍの厚さの接着層１８はその
際、表面を平らにする。続いてハンドリング基層がエッ
チングあるいは研磨によって平らにされ、露出した接着
層は平らになるよう除去される。次に、例えばＣＶＤ酸
化物からなる酸化物層１９の分離後、同様に平坦化が行
われ、これにより平らな表面が作られる。
【００３３】その後、図７に示すように、最終的に、上
の部品である第２の部品基層１３の金属被覆層１６と下
の部品である第１の部品基層１の金属被覆層４の間に垂
直方向の電気的接続部材２０が作られる。このために、
写真平版ステップにより、上の第２の部品基層１３の金
属被覆層１６のコンタクトホールと、準備されたバイア
ホール１７が下の第１の部品基層１の金属被覆面４まで
通じ、金属分離と構造決めにより、前記コンタクトホー
ルとバイアホール１７を介して電気的接続部材２０が作
られる。最後に表面でパッシブ層２１が分離される。
の部品である第２の部品基層１３の金属被覆層１６と下
の部品である第１の部品基層１の金属被覆層４の間に垂
直方向の電気的接続部材２０が作られる。このために、
写真平版ステップにより、上の第２の部品基層１３の金
属被覆層１６のコンタクトホールと、準備されたバイア
ホール１７が下の第１の部品基層１の金属被覆面４まで
通じ、金属分離と構造決めにより、前記コンタクトホー
ルとバイアホール１７を介して電気的接続部材２０が作
られる。最後に表面でパッシブ層２１が分離される。
【００３４】第１の部品基層１と第２の部品基層１３の
との電気的接続は、いうまでもなく、他の方法でも実現
できる、例えばチップを下の基層にはりつける時、準備
された表側および裏側のコンタクトにより実現可能であ
る（説明：Y.Hayashi 他参照）。
との電気的接続は、いうまでもなく、他の方法でも実現
できる、例えばチップを下の基層にはりつける時、準備
された表側および裏側のコンタクトにより実現可能であ
る（説明：Y.Hayashi 他参照）。
【００３５】他の部品基層をはりつける場合、２層から
構成される既に実現されたシステムが機能識別テストを
受け、欠陥のあるチップが特徴づけられる。続いて、表
面を保護するために、パッシブ層が分離される。次に、
図８に示すように、既に述べた方法で、接着層２２と補
助基層２３がはりつけられる。絶縁層１０を含むキャリ
ア基層９と、第１の部品基層１の下の接着層１１は、最
終的に例えばエッチングあるいは研磨により裏側から除
去される。
構成される既に実現されたシステムが機能識別テストを
受け、欠陥のあるチップが特徴づけられる。続いて、表
面を保護するために、パッシブ層が分離される。次に、
図８に示すように、既に述べた方法で、接着層２２と補
助基層２３がはりつけられる。絶縁層１０を含むキャリ
ア基層９と、第１の部品基層１の下の接着層１１は、最
終的に例えばエッチングあるいは研磨により裏側から除
去される。
【００３６】キャリア基層９は、例えば、接着層１１の
エッチングにより除去され、その後新たなキャリア基層
として後続のプロセスステップのために使用される（請
求項４）。
エッチングにより除去され、その後新たなキャリア基層
として後続のプロセスステップのために使用される（請
求項４）。
【００３７】ここで、補助基層２３が２つの部品基層と
一緒に個々のチップ（堆積部品）２４に分割され、特徴
づけられた欠陥のないチップが、図９に示すように、場
合によっては絶縁層２７と接着層２８を備える新しいキ
ャリア基層２６の上に調整されてはりつけられる。
一緒に個々のチップ（堆積部品）２４に分割され、特徴
づけられた欠陥のないチップが、図９に示すように、場
合によっては絶縁層２７と接着層２８を備える新しいキ
ャリア基層２６の上に調整されてはりつけられる。
【００３８】続いて、図１０に示すように、ハンドリン
グ基層２３を分割して形成したハンドリング基層２５が
エッチングあるいは研磨によって平らにされ、接着層２
２が平らに除去される。その後、例えばＣＶＤ酸化物か
らなる層２９の分離後、同様に平坦化ステップが遂行さ
れ、平らな表面が作られる。これにより、２つの部品基
層を持つ完璧な機能能力があるチップを含む基層（集積
回路）が得られる。
グ基層２３を分割して形成したハンドリング基層２５が
エッチングあるいは研磨によって平らにされ、接着層２
２が平らに除去される。その後、例えばＣＶＤ酸化物か
らなる層２９の分離後、同様に平坦化ステップが遂行さ
れ、平らな表面が作られる。これにより、２つの部品基
層を持つ完璧な機能能力があるチップを含む基層（集積
回路）が得られる。
【００３９】同様の方法で、他の部品基層が付け加えら
れ、その際機能能力があるシステムだけが更に処理され
る。
れ、その際機能能力があるシステムだけが更に処理され
る。
【００４０】
【発明の効果】本発明によれば、通常の工業的の標準装
置をウェハの上で使用し、従来の周知の方法に比べて明
らかに歩留まりを向上させて製造コストを下げることが
できる３次元集積回路の製造方法が得られる。
置をウェハの上で使用し、従来の周知の方法に比べて明
らかに歩留まりを向上させて製造コストを下げることが
できる３次元集積回路の製造方法が得られる。
【図１】本発明における第１の部品基層を説明するため
の説明図である。
の説明図である。
【図２】本発明における接着層と補助基層を持つ第１の
部品基層を説明するための説明図である。
部品基層を説明するための説明図である。
【図３】本発明における接着層を持つキャリア基層を説
明するための説明図である。
明するための説明図である。
【図４】本発明における第１の部品基層をキャリア基層
に接合した状態を説明するための説明図である。
に接合した状態を説明するための説明図である。
【図５】本発明における第２の部品基層を説明するため
の説明図である。
の説明図である。
【図６】本発明におけるキャリア基層の上の第１の部品
基層の上に第２の部品基層を接合した状態を説明するた
めの説明図である。
基層の上に第２の部品基層を接合した状態を説明するた
めの説明図である。
【図７】図６の第１の部品基層の上に第２の部品基層を
垂直方向に電気的に接続するステップを説明するための
説明図である。
垂直方向に電気的に接続するステップを説明するための
説明図である。
【図８】図７の第２の部品基層の上に補助基層を接合す
るステップを説明するための説明図である。
るステップを説明するための説明図である。
【図９】図８の第１の部品基層に新たなキャリア基層を
接合するステップを説明するための説明図である。
接合するステップを説明するための説明図である。
【図１０】図９の第２の部品基層から補助基層を除去す
るステップを説明するための説明図である。
るステップを説明するための説明図である。
１ 第１の部品基層 ２ チップ ３ 回路 ４ 金属被覆層 ５ 酸化物層 ６ パッシブ層 ７ 接着層 ８ 補助基層（ハンドリング基層） ９ キャリア基層 １０ 絶縁層 １１ 接着層 １２ 酸化物層 １３ 第２の部品基層 １４ チップ層 １５ 回路 １６ 金属被覆層 １７ バイアホール １８ 接着層 １９ 酸化物層 ２０ 電気的接続部材 ２１ パッシブ層 ２２ 接着層 ２３ 補助基層（ハンドリング基層） ２５ ハンドリング基層
Claims (14)
- 【請求項１】 相並んだ多くの独立した部品基層あるい
は回路を持つ１つまたは複数のプロセス化の完了した部
品（３）を第１の側に有する第１の部品基層（１）を準
備し、その際に前記部品基層の部品あるいは回路が堆積
部品を形成する第１のステップと；機能能力がある部
品、堆積部品および回路と、機能能力がない部品、堆積
部品および回路とを識別するために前記第１の部品基層
（１）の部品、堆積部品および回路を機能識別テストす
る第２のステップと；前記第１の部品基層（１）の前記
第１の側に第１の補助基層（８）を結合する第３のステ
ップと；前記第１の側面と相対する側面で前記第１の部
品基層（１）を薄くしあるいは除去する第４のステップ
と；前記第１の部品基層と前記第１の補助基層（８）に
おける機能能力がある部品、堆積部品および回路と機能
能力がない部品、堆積部品および回路を含む個々をチッ
プへ分割する第５のステップと；キャリア基層（９）を
準備する第６のステップと；前記第２のステップにおい
て機能識別テストにより機能能力がある部品、堆積部品
堆および回路を含む第１群のチップ（２）をキャリア基
層（９）の上に並べて調整してはりつける第７のステッ
プと；前記キャリア基層（９）の上の前記第１群のチッ
プ（２）から前記補助基層（８）を除去する第８のステ
ップとを有することを特徴とする３次元集積回路の製造
方法。 - 【請求項２】 相並んだ多くの独立した部品基層あるい
は回路を持つ１つまたは複数のプロセス化の完了した部
品（３）を第１の側に有する第１の部品基層（１）を準
備し、その際に前記部品基層の部品あるいは回路が堆積
部品を形成する第１のステップと；機能能力がある部
品、堆積部品および回路と、機能能力がない部品、堆積
部品および回路とを識別するために前記第１の部品基層
（１）の部品、堆積部品および回路を機能識別テストす
る第２のステップと；前記第１の部品基層（１）の前記
第１の側に第１の補助基層（８）を結合する第３のステ
ップと；前記第１の側面と相対する側面で前記第１の部
品基層（１）を薄くしあるいは除去する第４のステップ
と；前記第１の部品基層と前記第１の補助基層（８）を
機能能力がある部品、堆積部品および回路と機能能力が
ない部品、堆積部品および回路を含む個々をチップへ分
割する第５のステップと；キャリア基層（９）を準備す
る第６のステップと；前記第２のステップにおいて機能
識別テストにより機能能力がある部品、堆積部品堆およ
び回路を含む第１群のチップ（２）をキャリア基層
（９）の上に並べて調整してはりつける第７のステップ
と；前記キャリア基層（９）の上の前記第１群のチップ
（２）から前記第１の補助基層（８）を除去する第８の
ステップと；相並んだ多くの独立した部品基層あるいは
回路を持つ１つあるいは複数のプロセス化の完了した部
品（１５）を第２の側に有する第２の部品基層（１３）
を準備し、その際に複数の前記部品基層の部品あるいは
回路は堆積部品を形成する第９のステップと；前記第２
の部品基層（１３）において機能能力がある部品、堆積
部品および回路と機能能力がない部品、堆積部品および
回路とを識別するために前記第２の部品基層（１３）の
部品、堆積部品および回路を機能識別テストする第１０
のステップと；前記第２の部品基層（１３）の前記第２
の側に第２の補助基層を結合する第１１のステップと；
前記第２の側面と相対する側面で前記第２の部品基層
（１）を薄くしあるいは除去する第１１のステップと；
前記第２の部品基層と前記第２の補助基層における機能
能力がある部品、堆積部品および回路と機能能力がない
部品、堆積部品および回路を含む個々をチップへ分割す
る第１２のステップと；前記第１０のステップにおいて
機能識別テストにより機能能力がある部品、堆積部品お
よび回路を含む第２群のチップをキャリア基層（９）の
上の前記第１群のチップの上に並べて調整してはりつけ
る第１３のステップと；前記第２群のチップ（２）から
前記第２の補助基層を除去する第１４のステップと；前
記キャリア基層の上の前記第１群のチップにおける部
品、堆積部品あるいは回路と、これらの第１群のチップ
の上の前記第２群のチップにおける部品、堆積部品ある
いは回路の間に電気的接続部材を作る第１５のステップ
とを有することを特徴とする３次元集積回路の製造方
法。 - 【請求項３】 請求項１または２記載の３次元集積回路
の製造方法において、２つ以上の部品層を持つ３次元集
積回路の組み立てのために、前記方法を何回も連続して
繰り返し、その際に各々の繰り返される方法で前記第１
の部品基層として、先行する方法によって準備されたキ
ャリア基層が使用されることを特徴とする３次元集積回
路の製造方法。 - 【請求項４】 請求項３に記載の３次元集積回路の製造
方法において、同じ前記キャリア基層を何回も使用する
ことを特徴とする３次元集積回路の製造方法。 - 【請求項５】 請求項１から４のいずれかに記載の３次
元集積回路の製造方法において、前記補助基層が接着層
を介して前記第１の部品基層または前記第２の部品基層
と結合されることを特徴とする３次元集積回路の製造方
法。 - 【請求項６】 請求項１から５のいずれかに記載の３次
元集積回路の製造方法において、前記チップが接着層に
よって前記キャリア基層あるいは前記キャリア基層の部
品基層にはりつけられることを特徴とする３次元集積回
路の製造方法。 - 【請求項７】 請求項５または６に記載の３次元集積回
路の製造方法において、前記接着層としてパッシブな特
性を持つ接着層が使用されることを特徴とする３次元集
積回路の製造方法。 - 【請求項８】 請求項５から７のいずれかに記載の３次
元集積回路の製造方法において、前記接着層として表面
を平らにする接着層が使用されることを特徴とする３次
元集積回路の製造方法。 - 【請求項９】 請求項１から８のいずれかに記載の３次
元集積回路の製造方法において、個々の前記チップの調
整されたはりつけ後、これらの間に生じる溝が充填され
て表面が平らにされることを特徴とする３次元集積回路
の製造方法。 - 【請求項１０】 請求項２から９のいずれかに記載の３
次元集積回路の製造方法において、前記キャリア基層の
上の前記第１群のチップにおける部品、堆積部品あるい
は回路と、これらの第１群のチップの上の前記第２群の
チップにおける部品、堆積部品あるいは回路の間に電気
的接続部材をコンタクトホールおよびバイアホール（１
７）を介して作ることを特徴とする３次元集積回路の製
造方法。 - 【請求項１１】 請求項１から１０のいずれかに記載の
３次元集積回路の製造方法において、前記第１の部品基
層または第２の部品基層がエッチングまたは研磨により
薄くされることを特徴とする３次元集積回路の製造方
法。 - 【請求項１２】 請求項１から１１のいずれかに記載の
３次元集積回路の製造方法において、前記第１の補助基
層または前記第２の補助基層の除去が、接着層のエッチ
ングにより行われることを特徴とする３次元集積回路の
製造方法。 - 【請求項１３】 請求項１から１２のいずれかに記載の
３次元集積回路の製造方法において、戦記キャリア基層
または補助基層が半導体材料のクオーツあるいはガラス
から構成されていることを特徴とする３次元集積回路の
製造方法。 - 【請求項１４】 請求項１から１３のいずれかに記載の
３次元集積回路の製造方法において、前記第１の部品基
層または第２の部品基層がＳＯＩ基層から構成されてい
ることを特徴とする３次元集積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| DE4433833.3 | 1994-09-22 |
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| Publication Number | Publication Date |
|---|---|
| JPH08204123A true JPH08204123A (ja) | 1996-08-09 |
Family
ID=6528893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP7244734A Pending JPH08204123A (ja) | 1994-09-22 | 1995-09-22 | ３次元集積回路の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5877034A (ja) |
| EP (1) | EP0703619B1 (ja) |
| JP (1) | JPH08204123A (ja) |
| DE (2) | DE4433833A1 (ja) |
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|---|---|
| DE59507172D1 (de) | 1999-12-09 |
| EP0703619B1 (de) | 1999-11-03 |
| US5877034A (en) | 1999-03-02 |
| EP0703619A1 (de) | 1996-03-27 |
| DE4433833A1 (de) | 1996-03-28 |
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