DE102011013228B4 - Verfahren zur Herstellung eines Halbleiterbauelements für 3D-Integration - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelements für 3D-Integration Download PDF

Info

Publication number
DE102011013228B4
DE102011013228B4 DE201110013228 DE102011013228A DE102011013228B4 DE 102011013228 B4 DE102011013228 B4 DE 102011013228B4 DE 201110013228 DE201110013228 DE 201110013228 DE 102011013228 A DE102011013228 A DE 102011013228A DE 102011013228 B4 DE102011013228 B4 DE 102011013228B4
Authority
DE
Germany
Prior art keywords
stop layer
layer
substrate
handling wafer
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE201110013228
Other languages
English (en)
Other versions
DE102011013228A1 (de
Inventor
Franz Schrank
Bernhard Löffler
Ewald Stückler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams AG
Original Assignee
Austriamicrosystems AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Austriamicrosystems AG filed Critical Austriamicrosystems AG
Priority to DE201110013228 priority Critical patent/DE102011013228B4/de
Publication of DE102011013228A1 publication Critical patent/DE102011013228A1/de
Application granted granted Critical
Publication of DE102011013228B4 publication Critical patent/DE102011013228B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Verfahren zur Herstellung eines Halbleiterbauelementes, bei dem – ein Substrat (1) aus Halbleitermaterial mit einer Hauptseite (2) bereitgestellt wird, – ein Leiterbereich (23) aus strukturierten Metallebenen (3) in einem Zwischenmetalldielektrikum (8) über der Hauptseite (2) hergestellt wird, – mindestens eine von der Hauptseite (2) des Substrates (1) abgewandte Anschlusskontaktfläche (6) an einer der Metallebenen (3) vorgesehen wird, – ein Handling-Wafer (16) an dem Leiterbereich (23) angebracht wird, – vor dem Anbringen des Handling-Wafers (16) eine erste Stoppschicht (13) aufgebracht wird, – eine zweite Stoppschicht (15) aus einem Material, das bezüglich der ersten Stoppschicht (13) selektiv entfernt werden kann, zwischen dem Handling-Wafer (16) und dem Leiterbereich (23) angeordnet wird, – weitere Verfahrensschritte von einer der Hauptseite (2) gegenüberliegenden Seite des Substrates (1) her durchgeführt werden und – der Handling-Wafer (16) entfernt wird, wobei – bevor die zweite Stoppschicht (15) aufgebracht wird, die erste Stoppschicht (13) von der Anschlusskontaktfläche (6) entfernt wird, hierbei eine Öffnung (12) über der Anschlusskontaktfläche (6) gebildet wird und ein Seitenwandspacer (22) in der Öffnung (12) angeordnet wird, – das Entfernen des Handling-Wafers (16) auf der zweiten Stoppschicht (15) endet und – die zweite Stoppschicht (15) selektiv zu der ersten Stoppschicht (13) entfernt wird.

Description

  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für Halbleiterbauelemente mit Durchkontaktierung im Substrat für 3D-Integration.
  • Bei der 3D-Integration werden Stapel von Halbleiterchips gebildet, in denen jeweils Schaltungskomponenten ausgebildet und mit Verdrahtungen versehen sind. Zur Herstellung der elektrischen Verbindungen zwischen den einander gegenüberliegenden Seiten der Chips werden in den Halbleitersubstraten Durchkontaktierungen hergestellt. Zu diesem Zweck werden von der Rückseite her Öffnungen in das Substrat geätzt. Hierfür wird das Substrat mit der Oberseite auf einem Handling-Wafer befestigt, der nur zeitweilig verwendet wird, um das Substrat während der Rückseitenprozessierung leichter handhaben zu können. Der Handling-Wafer wird nach der Herstellung der Durchkontaktierung durch Rückschleifen, insbesondere mittels CMP (chemical mechanical polishing) und/oder Rückätzen entfernt. Hierbei tritt das Problem auf, dass das Rückschleifen oder Rückätzen des Handling-Wafers in einer Weise erfolgen muss, mit der sichergestellt wird, dass die oberseitige Verdrahtung des Halbleiterbauelements nicht beschädigt wird und insbesondere die Anschlusskontaktflächen ohne Beschädigung freigelegt werden können. Ein weiteres Problem bei herkömmlichen Wafer-Bond-Prozessen ergibt sich aus dem Umstand, dass die Verbindungsschicht zwischen dem zu bearbeitenden Substrat und dem Handling-Wafer ein organisches Material ist, das nur Prozesstemperaturen bis typisch etwa 200°C erlaubt.
  • In DE 44 33 846 C2 ist ein Verfahren zur Herstellung einer vertikal integrierten Schaltungsstruktur beschrieben. Ein erstes Substrat weist eine Folge von Schichten aus Silizium und Siliziumdioxid, eine Chipebene mit MOS-Schaltungen, eine Dreilagenmetallisierung, eine Oxid/Nitrid-Schutzschicht, eine TiN-Schicht und eine Plasmaoxidschicht auf. Eine als Handling-Substrat vorgesehene Siliziumscheibe wird mittels einer organischen Haftschicht auf der Plasmaoxidschicht befestigt. Das erste Substrat wird von der Rückseite gedünnt und ein zweites Substrat daran befestigt. Nach dem Entfernen des Handling-Substrates und der Haftschicht werden Vialöcher mit Seitenwandpassivierung hergestellt.
  • In DE 198 53 703 A1 ist ein Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises beschrieben, bei dem ein Handlingwafer an einer Metallisierungsstruktur eines mit einer Schaltungsstruktur versehenen ersten Substrates mittels einer Planarisierungsebene und einer Klebeverbindung befestigt wird.
  • In DE 44 33 833 A1 ist ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung beschrieben, bei dem ein Hilfssubstrat auf eine mit Metallisierungsebenen, einer Passivierungsschicht aus Siliziumoxid und Siliziumnitrid und einer Haftschicht aus einem organischen Material versehene Oberseite eines Bauelementesubstrates befestigt wird.
  • In US 2005/0042867 A1 ist ein Halbleiterbauelement mit elektrischen Kontakten auf beiden Hauptseiten beschrieben. Ein Trägersubstrat ist mittels einer Verbindungsschicht aus Oxid oder Polymer mit einer Ätzstoppschicht verbunden.
  • In US 2010/0285630 A1 ist ein Verfahren zur Herstellung eines Bildsensors beschrieben. Eine Isolationsschicht aus Oxid befindet sich zwischen einer Ätzstoppschicht und einem als Handling-Wafer dienenden Substrat.
  • In der US 2009/0155959 A1 ist ein Herstellungsverfahren beschrieben, bei dem ein passives Bauelement auf einer Isolationsschicht auf der Oberseite eines Substrats angebracht wird. Das Substrat wird durch Rückschleifen und anschließendes Nassätzen, Trockenätzen oder CMP entfernt.
  • Aufgabe der vorliegenden Erfindung ist es, ein Herstellungsverfahren für Halbleiterbauelemente anzugeben, das eine Rückseitenprozessierung ohne Gefahr einer Beschädigung der oberseitigen Anschlusskontaktflächen ermöglicht.
  • Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • Bei dem Verfahren werden zwei Stoppschichten verwenden. Das Rückschleifen oder Rückätzen des Handling-Wafers endet auf der oberen Stoppschicht. Die obere Stoppschicht wird dann selektiv bezüglich der unteren Stoppschicht entfernt, wobei die Anschlusspads einer oberen Metallisierungsebene freigelegt werden.
  • Bei dem Verfahren zur Herstellung eines Halbleiterbauelementes wird ein Substrat aus Halbleitermaterial mit einer Hauptseite bereitgestellt. Ein Leiterbereich aus strukturierten Metallebenen wird in einem Zwischenmetalldielektrikum über der Hauptseite hergestellt, wobei mindestens eine von der Hauptseite des Substrates abgewandte Anschlusskontaktfläche an einer der Metallebenen vorgesehen wird. Darauf werden eine erste Stoppschicht und eine zweite Stoppschicht aus einem Material, das bezüglich der ersten Stoppschicht selektiv entfernt werden kann, aufgebracht. Bevor die zweite Stoppschicht aufgebracht wird, wird die erste Stoppschicht von der Anschlusskontaktfläche entfernt. Hierbei wird eine Öffnung über der Anschlusskontaktfläche gebildet und ein Seitenwandspacer in der Öffnung angeordnet. Danach wird an dem Leiterbereich ein Handling-Wafer angebracht. Die zweite Stoppschicht kann hierbei insbesondere als Verbindungsschicht verwendet werden. Die zweite Stoppschicht wird auf diese Weise zwischen dem Handling-Wafer und dem Leiterbereich angeordnet. Dann werden weitere Verfahrensschritte von einer der Hauptseite gegenüberliegenden Seite des Substrates her durchgeführt, womit insbesondere eine Durchkontaktierung zu einer der Metallebenen durch das Substrat hindurch hergestellt werden kann. Dann wird der Handling-Wafer entfernt, und dieser Verfahrensschritt endet auf der zweiten Stoppschicht. Die zweite Stoppschicht wird selektiv zu der ersten Stoppschicht entfernt.
  • Bei einer Ausführungsform des Verfahrens wird mindestens eine Ausrichtungsmarke in den Metallebenen ausgebildet. Die erste Stoppschicht wird zumindest im Bereich der Ausrichtungsmarke entfernt, bevor die zweite Stoppschicht aufgebracht wird.
  • Bei einer weiteren Ausführungsform des Verfahrens wird die erste Stoppschicht aus einem für eine Antireflexschicht vorgesehenen Material aufgebracht.
  • Bei einer weiteren Ausführungsform des Verfahrens wird die Metallebene, die in einem größten Abstand von der Hauptseite des Substrates angeordnet ist, auf der von der Hauptseite abgewandten Seite mit einer Antireflexschicht versehen, und die erste Stoppschicht wird aus dem gleichen Material wie die Antireflexschicht hergestellt.
  • Bei einer weiteren Ausführungsform des Verfahrens wird die erste Stoppschicht aus TiN aufgebracht.
  • Bei einer weiteren Ausführungsform des Verfahrens wird die erste Stoppschicht aus Wolfram aufgebracht.
  • Bei einer weiteren Ausführungsform des Verfahrens wird die zweite Stoppschicht aus einem Oxid des Halbleitermaterials hergestellt.
  • Bei einer weiteren Ausführungsform des Verfahrens wird vor dem Aufbringen der ersten Stoppschicht eine Passivierungsschicht aus einem Oxid, Nitrid oder Oxinitrid des Halbleitermaterials oder aus einer Folge von Schichten mindestens zweier dieser Materialien auf den Leiterbereich aufgebracht.
  • Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der beigefügten Figuren. Hierbei zeigen die 1–6 ein erläuterndes Beispiel und die 7–12 ein erfindungsgemäßes Beispiel.
  • Die 1 zeigt einen Querschnitt durch ein mit einer Verdrahtung versehenes Halbleiterbauelement.
  • Die 2 zeigt einen Querschnitt gemäß 1 nach dem Freilegen von Anschlusspads.
  • Die 3 zeigt einen Querschnitt gemäß 2 nach dem Aufbringen und Strukturieren einer ersten Stoppschicht.
  • Die 4 zeigt einen Querschnitt gemäß 3 nach dem Anbringen eines Handling-Wafers.
  • Die 5 zeigt einen Querschnitt gemäß 4 nach dem Herstellen einer Durchkontaktierung im Substrat.
  • Die 6 zeigt einen Querschnitt gemäß 5 nach dem Entfernen des Handling-Wafers und dem Freilegen der Anschlusspads.
  • Die 7 zeigt einen Querschnitt gemäß 1 für eine erfindungsgemäße Ausführungsform.
  • Die 8 zeigt einen Querschnitt gemäß 7 nach dem Freilegen der Anschlusspads.
  • Die 9 zeigt einen Querschnitt gemäß 8 nach dem Aufbringen einer Spacer-Schicht.
  • Die 10 zeigt einen Querschnitt gemäß 9 nach dem Anbringen des Handling-Wafers.
  • Die 11 zeigt einen Querschnitt gemäß 10 nach dem Herstellen einer Durchkontaktierung im Substrat.
  • Die 12 zeigt einen Querschnitt gemäß 11 nach dem Entfernen des Handling-Wafers und dem Freilegen der Anschlusspads.
  • Die 1 zeigt einen Querschnitt durch ein Halbleiterbauelement mit einem Substrat 1 aus Halbleitermaterial, in dem ein aktiver Bereich 24 ausgebildet ist. Das Halbleitermaterial kann zum Beispiel Silizium sein. Der aktive Bereich 24 kann zum Beispiel Komponenten einer CMOS-Schaltung enthalten. Über der Hauptseite 2 des Substrats 1 ist eine Verdrahtung vorhanden, die durch Metallebenen 3, zum Beispiel aus Aluminium, in einem Zwischenmetalldielektrikum 8 gebildet ist. Die Metallebenen 3 sind in Leiterbahnen strukturiert und untereinander durch vertikale leitende Verbindungen 4 (Vias) verbunden. Auf diese Weise ist ein Leiterbereich 23 über der Hauptseite 2 des Substrates 1 gebildet. Ausrichtungsmarken 5 (Alignment-Marken), die nicht für die elektrische Verbindung, sondern für eine Positionsbestimmung in späteren Prozessschritten vorgesehen werden, können in mindestens einer der Metallebenen 3 innerhalb des Leiterbereiches 23 ausgebildet sein.
  • In einer der Metallebenen 3, in diesem Beispiel in der obersten Metallebene, sind Anschlusskontaktflächen 6 angeordnet. Die oberste Metallebene 3 kann auf der Oberseite mit einer Antireflexschicht 7, zum Beispiel aus TiN, versehen sein. Eine derartige Antireflexschicht 7 erleichtert die fotolithographische Strukturierung der Metallebene 3.
  • Auf der Oberseite des Leiterbereichs 23 kann eine Passivierungsschicht 9 angeordnet sein, die zum Beispiel ein Nitrid des Halbleitermaterials sein kann. Die Passivierungsschicht 9 kann statt dessen ein Oxid oder Oxinitrid des Halbleitermaterials sein oder Schichten aus mindestens zwei verschiedenen dieser Materialien umfassen.
  • Die 2 zeigt einen Querschnitt gemäß 1, nachdem auf der Oberseite eine Maskenschicht 11 aufgebracht und zum Ausätzen von Öffnungen 12 in der Passivierungsschicht 9 und dem Zwischenmetalldielektrikum 8 verwendet worden ist. Die Öffnungen 12 sind über den Ausrichtungsmarken 5 und über den Anschlusskontaktflächen 6 gebildet worden. In dem dargestellten Beispiel wurde das Material der Antireflexschicht 7 auf den Anschlusskontaktflächen 6 vollständig entfernt, so dass das Metall, zum Beispiel Aluminium, der Anschlusskontaktflächen 6 freigelegt ist. Statt dessen kann das Material der Antireflexschicht 7 aber auch zumindest teilweise auf den Anschlusskontaktflächen 6 belassen werden. Die Maskenschicht 11 wird nach dem Herstellen der Öffnungen 12 entfernt.
  • Die 3 zeigt einen Querschnitt gemäß 2 nach dem ganzflächigen Aufbringen einer Isolationsschicht 10, zum Beispiel aus einem Oxid des Halbleitermaterials, und einer ersten Stoppschicht 13 auf der Isolationsschicht 10. Die Isolationsschicht 10 kann statt dessen weggelassen werden, und die erste Stoppschicht 13 wird in diesem Fall direkt auf der Passivierungsschicht 9 aufgebracht. Die erste Stoppschicht 13 kann zum Beispiel aus dem gleichen Material wie die Antireflexschicht 7 sein, also insbesondere aus TiN. Statt dessen kann die erste Stoppschicht 13 eine Metallschicht sein, zum Beispiel eine Schicht aus Wolfram. Eine darauf aufgebrachte weitere Maskenschicht 14 wird dazu verwendet, die erste Stoppschicht 13 im Bereich über den Ausrichtungsmarken 5 zu entfernen, was durch die gestrichelten Konturen angedeutet ist. Die weitere Maskenschicht 14 wird danach entfernt.
  • Die 4 zeigt einen Querschnitt gemäß 3 nach dem Aufbringen einer zweiten Stoppschicht 15 und dem Anbringen eines Handling-Wafers 16, so dass die zweite Stoppschicht 15 zwischen dem Leiterbereich 23 und dem Handling-Wafer 16 angeordnet ist. Die zweite Stoppschicht 15 füllt die Öffnungen 12 und wird vor dem Anbringen des Handling-Wafers 16 vorzugsweise eingeebnet, was zum Beispiel mit CMP (chemical mechanical polishing) geschehen kann. Die zweite Stoppschicht 15 kann insbesondere ein Oxid des Halbleitermaterials sein. Der Handling-Wafer 16 kann zum Beispiel ein Siliziumsubstrat sein, insbesondere, wenn das Substrat 1 ein Siliziumsubstrat ist. Die zweite Stoppschicht 15 kann in diesem Fall insbesondere ein Oxid des Siliziums sein. Die zweite Stoppschicht 15 kann unmittelbar als Verbindungsschicht verwendet werden, und der Handling-Wafer 16 wird in diesem Fall direkt mit der zweiten Stoppschicht 15 verbunden. Es kann statt dessen zusätzlich eine Verbindungsschicht, die ebenfalls ein Oxid des Halbleitermaterials sein kann, auf der Oberseite aufgebracht werden, bevor der Handling-Wafer 16 angebracht wird. Eine solche Verbindungsschicht wird hier als Anteil der zweiten Stoppschicht 15 aufgefasst.
  • Die in der 4 im Querschnitt dargestellte Anordnung kann jetzt von der Rückseite des Substrats 1 her, das heißt, von derjenigen Seite des Substrats 1, die der Hauptseite 2 gegenüberliegt, weiter prozessiert werden. Zu diesem Zweck können die Positionen der Ausrichtungsmarken 5 auf den Handling-Wafer 16 übertragen werden. Da die erste Stoppschicht 13 über den Ausrichtungsmarken 5 entfernt wurde, können die Positionen der Ausrichtungsmarken 5 von der Seite des Handling-Wafers 16 her mittels Infrarotstrahlung erfasst werden, auch wenn die erste Stoppschicht 13 aus einem für Infrarotstrahlung undurchlässigen Material besteht.
  • Die 5 zeigt einen Querschnitt gemäß 4 nach dem Herstellen einer rückseitigen Durchkontaktierung 17 im Substrat 1. Während der Herstellung der Durchkontaktierung 17 dient der Handling-Wafer 16 zur leichteren Handhabung des Bauelements. Die Durchkontaktierung 17 ist im Wesentlichen durch eine Metallschicht gebildet, die in einer Öffnung im Substrat 1 angeordnet und vorzugsweise durch einen Seitenwandspacer 18 von dem Halbleitermaterial des Substrats 1 elektrisch isoliert ist. Die Durchkontaktierung 17 bildet auf einer Kontaktfläche einer der Metallebenen 3 einen Rückseitenkontakt 19. Mit der Durchkontaktierung 17 ist es möglich, die Komponenten des aktiven Bereichs 24 von der Rückseite des Substrats 1 her elektrisch anzuschließen. Außerdem ist es möglich, das auf diese Weise hergestellte Halbleiterbauelement in einem Chipstapel für 3D-Integration zu verwenden.
  • Nach dem Beenden der Rückseitenprozessierung wird der Handling-Wafer 16 entfernt, was zum Beispiel in einer an sich bekannten Weise durch Rückschleifen und/oder Rückätzen geschehen kann. Es ist insbesondere möglich, einen hauptsächlichen Anteil des Handling-Wafers 16 durch Rückschleifen und anschließend das restliche Material des Handling-Wafers 16 durch Ätzen zu entfernen. Das Rückätzen kann zum Beispiel nasschemisch oder gegebenenfalls auch durch Einsatz von HF erfolgen. Das Entfernen des Handling-Wafers endet auf der zweiten Stoppschicht 15.
  • Die 6 zeigt einen Querschnitt gemäß 5 nach dem Entfernen der zweiten Stoppschicht 15, was selektiv bezüglich des Materials der ersten Stoppschicht 13 geschieht. Beim Entfernen der zweiten Stoppschicht 15 bleibt daher das Metall der Anschlusskontaktflächen 6 geschützt. Nach dem Entfernen der zweiten Stoppschicht 15 kann die erste Stoppschicht 13 ebenfalls zumindest teilweise entfernt werden. Gegebenenfalls wird dann noch das restliche Material der Isolationsschicht 10 entfernt. Von der ersten Stoppschicht 13 können Seitenwandspacer wie in der 6 dargestellt stehen bleiben. Unter den Seitenwandspacern befinden sich gegebenenfalls noch restliche Anteile der Isolationsschicht 10. Die Anschlusskontaktflächen 6 sind nun freigelegt und können kontaktiert werden.
  • Die 7 zeigt einen Querschnitt gemäß 1 für eine erfindungsgemäße Ausführungsform des Verfahrens. Die dem zuvor beschriebenen erläuternden Beispiel entsprechenden Komponenten sind mit denselben Bezugszeichen versehen, und die obige Beschreibung gilt entsprechend auch für das erfindungsgemäße Ausführungsbeispiel. Die erste Stoppschicht 13 wird im Unterschied zu dem zuvor beschriebenen erläuternden Beispiel hier ganzflächig auf die Passivierungsschicht 9 aufgebracht. Die erste Stoppschicht 13 kann beispielsweise insbesondere TiN oder Wolfram sein. Eine dünne Hilfsschicht 20, zum Beispiel ein Oxid des Halbleitermaterials, kann zur Verbesserung eines nachfolgenden Ätzschrittes vorgesehen werden. Diese Hilfsschicht 20 kann aber auch weggelassen sein. Unter Verwendung einer Maskenschicht 11 werden Öffnungen über den Ausrichtungsmarken 5 und über den Anschlusskontaktflächen 6 hergestellt.
  • Die 8 zeigt einen Querschnitt gemäß 7 nach dem Herstellen der Öffnungen 12 über den Anschlusskontaktflächen 6 und gegebenenfalls auch über den Ausrichtungsmarken 5. Auf den Anschlusskontaktflächen 6 ist eine Antireflexschicht 7, zum Beispiel aus TiN, aufgebracht. Es ist bei diesem Ausführungsbeispiel von Vorteil, wenn die Antireflexschicht 7 dicker ist, als für die Funktion als Antireflexschicht 7 erforderlich wäre, und wenn zumindest ein restlicher Schichtanteil der Antireflexschicht 7 nach dem Herstellen der Öffnungen 12 auf den Anschlusskontaktflächen 6 verbleibt. Die Antireflexschicht 7 kann statt dessen aber auch von den Anschlusskontaktflächen 6 entfernt werden. Die Maskenschicht 11 wird nach dem Herstellen der Öffnungen 12 entfernt.
  • Die 9 zeigt einen Querschnitt gemäß 8 nach einem ganzflächigen Aufbringen einer Spacerschicht 21, die zur Herstellung von Seitenwandspacern vorgesehen ist und insbesondere zum Beispiel aus dem gleichen Material sein kann wie die erste Stoppschicht 13. Die Spacerschicht 21 kann zum Beispiel TiN sein.
  • Die 10 zeigt einen Querschnitt gemäß 9 nach dem anisotropen Rückätzen der Spacerschicht 9 zu den Seitenwandspacern 22 und dem Aufbringen der zweiten Stoppschicht 15. Die dünne Hilfsschicht 20 ist dafür vorgesehen, beim Ätzen der Seitenwandspacer 22 als Stoppschicht zu fungieren, um die Schichtdicke der ersten Stoppschicht 13 zu erhalten. Die zweite Stoppschicht 15 wird entsprechend dem zuvor beschriebenen erläuternden Beispiel planarisiert, und der Handling-Wafer 16 wird darauf angebracht.
  • Die 11 zeigt einen Querschnitt gemäß 10 nach dem Herstellen der Durchkontaktierung 17 mit dem Seitenwandspacer 18 und dem Rückseitenkontakt 19, wie in dem entsprechenden Querschnitt der 5.
  • Die 12 zeigt einen Querschnitt gemäß 11 nach dem Entfernen des Handling-Wafers 16 und dem selektiven Entfernen der zweiten Stoppschicht 15 bezüglich der ersten Stoppschicht 13. Die Seitenwandspacer 22 schützen das Material der Passivierungsschicht 9 beim Entfernen der zweiten Stoppschicht 15. Auf diese Weise wird verhindert, dass die Passivierungsschicht 9 seitlich unter der ersten Stoppschicht 13 ausgeätzt wird (Unterätzung). Nachdem die zweite Stoppschicht 15 und die Hilfsschicht 20 entfernt worden sind, können die erste Stoppschicht 13 und gegebenenfalls das Material der Antireflexschicht 7 soweit entfernt werden, dass die Anschlusskontaktflächen 6 freigelegt sind.
  • Das in der 12 gezeigte Ergebnis des erfindungsgemäßen Ausführungsbeispiels des Verfahrens gemäß den 7 bis 12 entspricht im Wesentlichen dem Querschnitt der 6. Bei dem erfindungsgemäßen Ausführungsbeispiel gemäß den 7 bis 12 wird jedoch im Unterschied zu dem erläuternden Beispiel gemäß den 1 bis 6 nur eine Maskenschicht 11 benötigt.
  • Bezugszeichenliste
    • 1
    Substrat
    2
    Hauptseite
    3
    Metallebene
    4
    vertikale leitende Verbindung
    5
    Ausrichtungsmarke
    6
    Anschlusskontaktfläche
    7
    Antireflexschicht
    8
    Zwischenmetalldielektrikum
    9
    Passivierungsschicht
    10
    Isolationsschicht
    11
    Maskenschicht
    12
    Öffnung
    13
    erste Stoppschicht
    14
    Maskenschicht
    15
    zweite Stoppschicht
    16
    Handling-Wafer
    17
    Durchkontaktierung
    18
    Seitenwandspacer
    19
    Rückseitenkontakt
    20
    Hilfsschicht
    21
    Spacerschicht
    22
    Seitenwandspacer
    23
    Leiterbereich
    24
    aktiver Bereich

Claims (8)

  1. Verfahren zur Herstellung eines Halbleiterbauelementes, bei dem – ein Substrat (1) aus Halbleitermaterial mit einer Hauptseite (2) bereitgestellt wird, – ein Leiterbereich (23) aus strukturierten Metallebenen (3) in einem Zwischenmetalldielektrikum (8) über der Hauptseite (2) hergestellt wird, – mindestens eine von der Hauptseite (2) des Substrates (1) abgewandte Anschlusskontaktfläche (6) an einer der Metallebenen (3) vorgesehen wird, – ein Handling-Wafer (16) an dem Leiterbereich (23) angebracht wird, – vor dem Anbringen des Handling-Wafers (16) eine erste Stoppschicht (13) aufgebracht wird, – eine zweite Stoppschicht (15) aus einem Material, das bezüglich der ersten Stoppschicht (13) selektiv entfernt werden kann, zwischen dem Handling-Wafer (16) und dem Leiterbereich (23) angeordnet wird, – weitere Verfahrensschritte von einer der Hauptseite (2) gegenüberliegenden Seite des Substrates (1) her durchgeführt werden und – der Handling-Wafer (16) entfernt wird, wobei – bevor die zweite Stoppschicht (15) aufgebracht wird, die erste Stoppschicht (13) von der Anschlusskontaktfläche (6) entfernt wird, hierbei eine Öffnung (12) über der Anschlusskontaktfläche (6) gebildet wird und ein Seitenwandspacer (22) in der Öffnung (12) angeordnet wird, – das Entfernen des Handling-Wafers (16) auf der zweiten Stoppschicht (15) endet und – die zweite Stoppschicht (15) selektiv zu der ersten Stoppschicht (13) entfernt wird.
  2. Verfahren nach Anspruch 1, bei dem mindestens eine Ausrichtungsmarke (5) in den Metallebenen (3) ausgebildet wird und die erste Stoppschicht (13) zumindest im Bereich der Ausrichtungsmarke (5) entfernt wird, bevor die zweite Stoppschicht (15) aufgebracht wird.
  3. Verfahren nach einem der Ansprüche 1 oder 2, bei dem die erste Stoppschicht (13) aus einem für eine Antireflexschicht vorgesehenen Material aufgebracht wird.
  4. Verfahren nach Anspruch 3, bei dem zumindest eine Metallebene (3), die in einem größten Abstand von der Hauptseite (2) des Substrates (1) angeordnet ist, auf der von der Hauptseite (2) abgewandten Seite mit einer Antireflexschicht (7) versehen wird und die erste Stoppschicht (13) aus dem gleichen Material wie die Antireflexschicht (7) hergestellt wird.
  5. Verfahren nach einem der Ansprüche 1 oder 2, bei dem die erste Stoppschicht (13) aus TiN aufgebracht wird.
  6. Verfahren nach einem der Ansprüche 1 oder 2, bei dem die erste Stoppschicht (13) aus Wolfram aufgebracht wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die zweite Stoppschicht (15) aus einem Oxid des Halbleitermaterials hergestellt wird.
  8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem vor dem Aufbringen der ersten Stoppschicht (13) eine Passivierungsschicht (9) aus einem Oxid, Nitrid oder Oxinitrid des Halbleitermaterials oder aus einer Folge von Schichten mindestens zweier dieser Materialien auf den Leiterbereich (23) aufgebracht wird.
DE201110013228 2011-03-07 2011-03-07 Verfahren zur Herstellung eines Halbleiterbauelements für 3D-Integration Active DE102011013228B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE201110013228 DE102011013228B4 (de) 2011-03-07 2011-03-07 Verfahren zur Herstellung eines Halbleiterbauelements für 3D-Integration

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE201110013228 DE102011013228B4 (de) 2011-03-07 2011-03-07 Verfahren zur Herstellung eines Halbleiterbauelements für 3D-Integration

Publications (2)

Publication Number Publication Date
DE102011013228A1 DE102011013228A1 (de) 2012-09-13
DE102011013228B4 true DE102011013228B4 (de) 2014-05-28

Family

ID=46705329

Family Applications (1)

Application Number Title Priority Date Filing Date
DE201110013228 Active DE102011013228B4 (de) 2011-03-07 2011-03-07 Verfahren zur Herstellung eines Halbleiterbauelements für 3D-Integration

Country Status (1)

Country Link
DE (1) DE102011013228B4 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2889901B1 (de) * 2013-12-27 2021-02-03 ams AG Halbleitervorrichtung mit durch das Substrat gehender Durchkontaktierung und zugehöriges Verfahren
DE102014104239A1 (de) 2014-03-26 2015-10-01 Ev Group E. Thallner Gmbh Verfahren zur Beschichtung von Kavitäten eines Halbleitersubstrats

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4433833A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten
DE4433846C2 (de) * 1994-09-22 1999-06-02 Fraunhofer Ges Forschung Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
DE19853703A1 (de) * 1998-11-20 2000-05-25 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises
US20050042867A1 (en) * 2003-08-15 2005-02-24 Hector Sanchez Semiconductor device having electrical contact from opposite sides
US20100285630A1 (en) * 2009-05-07 2010-11-11 Samsung Electronics Co., Ltd. Method of manufacturing an image sensor having improved anti-reflective layer

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7790503B2 (en) 2007-12-18 2010-09-07 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device module

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4433833A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten
DE4433846C2 (de) * 1994-09-22 1999-06-02 Fraunhofer Ges Forschung Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur
DE19853703A1 (de) * 1998-11-20 2000-05-25 Giesecke & Devrient Gmbh Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises
US20050042867A1 (en) * 2003-08-15 2005-02-24 Hector Sanchez Semiconductor device having electrical contact from opposite sides
US20100285630A1 (en) * 2009-05-07 2010-11-11 Samsung Electronics Co., Ltd. Method of manufacturing an image sensor having improved anti-reflective layer

Also Published As

Publication number Publication date
DE102011013228A1 (de) 2012-09-13

Similar Documents

Publication Publication Date Title
DE102015110731B4 (de) Hybride bondinselstruktur
DE102016100766B4 (de) Strukturierung von durchkontaktierungen durch mehrfachfotolithografie und mehrfachätzung
DE102014118969B4 (de) Verfahren zum Herstellen einer 3DIC Dichtungsring-Struktur
DE102012104270B4 (de) Halbleiterkomponente, Halbleiterkomponentenanordnung und Verfahren zum Herstellen einer Halbleiterkomponente
DE19813239C1 (de) Verdrahtungsverfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur und vertikale integrierte Schaltungsstruktur
DE102016100012B4 (de) Verfahren zur herstellung von bondstrukturen
DE102015113085A1 (de) Umverteilungsleitungen mit gestapelten Durchkontaktierungen
DE112007000267T5 (de) Halbleiteranordnung und Verfahren zur Herstellung derselben
DE102013104048B4 (de) Verfahren zum Ausbilden von Halbleiterbauelementen
DE102019127076B4 (de) Filmstruktur für bondkontaktstelle und verfahren zu ihrer herstellung
EP0739540A1 (de) Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
DE102019200054B4 (de) Verfahren zum Strukturieren von Metallisierungsleitungen mit variabler Breite
DE102013103140A1 (de) Integrierte 3-D-Schaltungen und Verfahren zu deren Bildung
DE102014100564A1 (de) Halbleitervorrichtungen und Verfahren zu ihrer Herstellung
DE102016226280B4 (de) Vorrichtungsschichtübertragung mit einem erhaltenen handhabungs-waferabschnitt
DE102011088581A1 (de) Gehäuseverbindungen
DE102017122650A1 (de) Halbleiterchip einschliesslich einer selbstausgerichteten rückseitigen leitfähigen schicht und verfahren zum herstellen desselben
DE102013211553A1 (de) Monitorstrukturen und verfahren zu ihrer bildung
DE102013106153B4 (de) Zwischenverbindungsstruktur für eine gestapelte Vorrichtung und Verfahren
DE102014110450B4 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
DE102011050953B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102015104507B4 (de) Integrierte Fan-Out-Struktur mit Öffnungen in einer Pufferschicht und deren Herstellungsverfahren
DE102014110362A1 (de) Leitende Kontaktinseln und Verfahren zu ihrer Herstellung
DE102014101283A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102010030759B4 (de) Halbleiterbauelement mit Metallisierungsstapel mit sehr kleinem ε (ULK) mit reduzierter Wechselwirkung zwischen Chip und Gehäuse

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R020 Patent grant now final

Effective date: 20150303