DE4433833A1 - Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten - Google Patents
Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher SystemausbeutenInfo
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer dreidimensionalen
integrierten Schaltung unter Erreichung hoher Systemausbeuten. Unter drei
dimensionaler Integration versteht man die vertikale Verbindung von Bauele
menten, die mittels Planartechnik hergestellt wurden. Die Vorteile eines drei
dimensional integrierten mikroelektronischen Systems sind u. a. die bei gleichen
Design regeln erreichbaren höheren Packungsdichten und Schaltgeschwindig
keiten gegenüber zweidimensionalen Systemen. Letzteres ist zum einen be
dingt durch kürzere Leitungswege zwischen den einzelnen Bauelementen oder
Schaltungen, zum anderen durch die Möglichkeit der parallelen Informations
verarbeitung. Die Steigerung der Leistungsfähigkeit des Systems ist bei Reali
sierung einer Verbindungstechnik mit örtlich frei wählbaren höchstintegrierba
ren vertikalen Kontakten optimal.
Zur Herstellung dreidimensionaler Schaltungsanordnungen mit frei wählbaren
vertikalen Kontakten sind folgende Verfahren bekannt:
- Y. Akasaka, Proc. IEEE 74 (1986)1703, schlägt vor, auf eine fertig prozes sierte Bauelementeschicht polykristallines Silizium abzuscheiden und zu re kristallisieren, so daß in der rekristallisierten Schicht weitere Bauelemente gefertigt werden können. Nachteile dieser Methode sind die ausbeutereduzie rende Degradation der Bauelemente in der unteren Ebene durch die hohe thermische Belastung beim Rekristallisierungsprozeß, sowie die notwendiger weise serielle Prozessierung des Gesamtsystems. Letzteres bedingt zum einen entsprechend lange Durchlaufzeiten bei der Fertigung und hat zum anderen eine Ausbeuteminderung durch Aufsummierung der prozeßbedingten Ausfälle zur Folge. Beides erhöht die Fertigungskosten beträchtlich gegenüber einer Prozessierung der einzelnen Ebenen getrennt voneinander in verschiedenen Substraten.
Aus Y. Hayashi et al., Proc. 8th Int. Workshop on Future Electron Devices,
1990, p. 85, ist es bekannt, zunächst die einzelnen Bauelementeebenen ge
trennt voneinander in verschiedenen Substraten herzustellen. Anschließend
werden die Substrate auf wenige Mikrometer gedünnt, mit Vorder- und Rück
seitenkontakten versehen und mittels eines Bondverfahrens vertikal verbunden.
Für die Bereitstellung der Vorder- und Rückseitenkontakte sind jedoch Sonder
prozesse notwendig sind, die in der Standard - Halbleiterfertigung (CMOS)
nicht vorgesehen sind, nämlich MOS-inkompatible Materialien (z. B. Gold) und
Rückseitenstrukturierung des Substrates.
Ein wesentlicher Nachteil der bisher genannten Verfahren ist dadurch bedingt,
daß die in der Siliziumtechnologie zur Verfügung stehenden Geräte nur eine
Bearbeitung (Prozessierung) von scheibenförmigen Substraten, den sog.
Wafern, zulassen. Eine Prozessierung davon verschiedener Substrate, insbe
sondere von einzelnen Chips, ist nur in experimentellen Versuchsanlagen mög
lich, jedoch nicht im Rahmen einer industriellen Fertigung mit den geforderten
hohen Ausbeuten.
Beim Zusammenfügen von Substraten, die eine Vielzahl von identischen Bau
steinen, den sog. Chips, enthalten, ergibt sich die resultierende Ausbeute eines
mehrlagigen Systems aus dem Produkt der Einzelausbeuten. Dies führt dazu,
daß die Ausbeute eines mehrere Bauelementeebenen umfassenden Systems
nach den bekannten Verfahren drastisch abnimmt. So erhält man bei einer
Ausbeute einer Einzelebene von 80% bei einem Gesamtsystem aus 10 Ebe
nen nur mehr eine resultierende Gesamtausbeute von etwa 10%, womit ein
derartiges System unwirtschaftlich wird und der Einsatz dieser Technik auf
wenige spezielle Einsatzfelder beschränkt wird. Die Ausbeute eines Bauele
mentesubstrates hängt dabei auch von der Art der Schaltungen und des ver
wendeten Herstellungsprozesses ab. So erzielt man z. B. in der Fertigung von
Speicherbausteinen sehr hohe Ausbeuten, während bei Logikbausteinen, wie
Mikroprozessoren, eine deutlich geringere Ausbeute erreicht wird. Insbeson
dere wenn mehrere Arten solcher Schaltungen übereinandergestapelt werden,
wird damit die Gesamtausbeute überproportional durch die Schaltungsart mit
der geringsten Ausbeute bestimmt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer
dreidimensionalen integrierten Schaltung anzugeben, mit dem unter Verwen
dung der üblichen, industriellen Standardausrüstung eine deutliche Ausbeute
steigerung gegenüber bisher bekannten Verfahren erzielt wird.
Diese Aufgabe wird erfindungsgemäß mit dem Verfahren nach Anspruch 1
gelöst. Besondere Ausgestaltungen des Verfahrens sind Gegenstand der
Unteransprüche.
In dem erfindungsgemäßen Verfahren wird zum Aufbau eines mehrere Bau
elementeebenen umfassenden Systems ein zusätzliches Trägersubstrat ver
wendet, das keine Bauelementestrukturen enthält. Ein fertig prozessiertes
Substrat, das Schaltungsstrukturen und Metallisierungsebenen umfaßt, wird
einem Funktionstest unterzogen, mit dem die intakten Chips des Substrates
selektiert werden. Anschließend wird dieses Substrat mit einem Hilfssubstrat
verbunden, von der Rückseite her gedünnt und in einzelne Chips zerlegt. Statt
des Dünnens des Substrates bis nahe an die Bauelementestrukturen heran
kann auch im Falle eines SOI-Substrates der Substratbereich unterhalb der
Oxidschicht entfernt werden. Dann werden selektierte, intakte Chips mit dem
Trägersubstrat beispielsweise über eine Haftschicht miteinander verbunden,
wobei die Anordnung der Einzelchips in einem vorgegebenen Schema erfolgt.
Schließlich wird das (zerteilte) Hilfssubstrat entfernt.
Da auf dem Trägersubstrat nun einzelne Chips aufgebracht worden sind, ist
keine zusammenhängende Oberfläche mehr vorhanden (Gräben zwischen den
Chips), so daß bestimmte Prozeßschritte, insbesondere Photolithographie
module, nicht mehr mit hoher Ausbeute durchgeführt werden können. Deshalb
wird nun vorzugsweise ein Planarisierungsschritt eingefügt (Anspruch 9).
Danach kann das Substrat, das in der Bauelementeebene nur noch getestete
und funktionsfähige Chips enthält, in gängigen Fertigungsanlagen weiter verar
beitet werden.
Die Planarisierung kann mit verschiedenen Verfahren durchgeführt werden.
Dabei wird zuerst eine Isolationsschicht, wie z. B. Spin-on-Glas oder ein CVD-Oxid,
aufgebracht, um die Gräben aufzufüllen. Anschließend wird die Ober
fläche eingeebnet, was durch Rückätzen, mechanischem oder chemomechani
schem Schleifen erfolgt.
Weitere Prozesse, die nicht auf Chipebene realisierbar sind, können nun nach
dem Planarisierungsschritt problemlos an dem Trägersubstrat mit vorselektier
ten Chips durchgeführt werden.
Nach Fertigstellung der ersten Bauelementeebene wird eine weitere Bauele
menteebene z. B. in der gleichen Weise chipweise aufgebracht und die Oberflä
che planarisiert (Anspruch 2).
Anschließend wird z. B. über Vialöcher (Anspruch 10), die bereits bei der Pro
zessierung der Einzelsubstrate in die Chips eingebracht wurden und nun bis zu
einer Metallisierungsebene der darunterliegenden Bauelementeebene durch
geätzt werden, die elektrische Verbindung zwischen je einer Metallisierung der
oberen und der unteren Bauelementeebene hergestellt. Dabei wird die Photo
maske zur Strukturierung auf jeden einzelnen Chip über Justierstrukturen sepa
rat justiert, um etwaige Maßabweichungen durch das Aufbringen der einzelnen
Chips auszugleichen und eine hohe Justiergenauigkeit zu erreichen.
Soll zusätzlich eine weitere Bauelementeebene aufgebracht werden (Anspruch
3), so wird der vorhandene Teilstapel (d. h. das ursprüngliche Trägersubstrat
mit sämtlichen bisher aufgebrachten Bauelementeebenen) auf seine Funkti
onsweise getestet, mit einem Hilfssubstrat versehen, das ursprüngliche Träger
substrat entfernt, und das Hilfssubstrat mit den Bauelementeebenen in Chips
vereinzelt. Die funktionsfähigen Chips werden über eine Haftschicht mit einem
neuen Trägersubstrat verbunden, die Hilfssubstrate entfernt und eine Planari
sierung der Oberfläche durchgeführt. Dann wird in gleicher Weise eine weitere
Bauelementeebene chipweise aufgebracht, die Oberfläche planarisiert und die
elektrische Verbindung hergestellt.
Die Anzahl der Ebenen, die aufgebracht werden, ist bei diesem Verfahren nicht
beschränkt. Außerdem kann nicht nur eine Einzelebene, sondern auch ein
bereits aus mehreren Ebenen bestehender Teilstapel chipweise aufgebracht
werden.
Als Substrate sind monokristalline Siliziumsubstrate, SOI-Substrate oder
Substrate verschiedener Technologiefamilien, wie z. B. III-V-Halbleiter geeig
net. Als Trägersubstrat sind neben mono- oder polykristallinen Siliziumsubstra
ten, die mit einer Isolationsschicht, wie z. B. Siliziumoxid, versehen sein können,
auch andere Materialien verwendbar, die zu Halbleiterprozessen kompatibel
sind, wie z. B. Quarz- oder Glassubstrate. Von Vorteil ist es dabei, wenn die
thermischen Ausdehnungskoeffizienten von Trägersubstrat und Bauelemente
substrat angepaßt sind, um mechanische Spannungen aufgrund von durch
Prozeßschritte bedingte Temperaturzyklen gering zu halten. Da die verwende
ten Bauelementesubstrate bereits Metallisierungsebenen umfassen, die übli
cherweise Aluminium oder eine Aluminiumlegierung enthalten, sind die nach
folgenden Prozeßschritte in der Regel auf maximale Temperaturen von etwa
400°C beschränkt. Zusätzlich kann die Haftschicht als Pufferschicht zum Abbau
von mechanischem Streß oder als Passivierungsschicht (Anspruch 7) fungie
ren. Weiterhin kann die Haftschicht eine Planarisierung der Oberfläche bewir
ken (Anspruch 8). Als Haftschicht kann dabei ein organisches Material, wie z. B.
Polyimid oder Photolack verwendet werden.
Insgesamt werden bei diesem Verfahren zur Herstellung einer dreidimensiona
len integrierten Schaltung nur bekannte und eingeführte Verfahrensschritte
verwendet, so daß keine neuen Prozesse entwickelt werden müssen.
Das erfindungsgemäße Verfahren eignet sich hervorragend zum Aufbau von
mehrlagigen Systemen. Da beim dem Verfahren nur vorgetestete Elemente
verwendet und nur funktionsfähige Teilstapel weiter verarbeitet werden, wird
vermieden, daß funktionsfähige Chips auf bereits defekte Bauelementestapel
aufgebracht und damit wertlos werden. Dadurch erhöht sich in vorteilhafter
Weise die Gesamtausbeute des Systems, so daß eine deutliche Kostenreduk
tion zu erzielen ist.
Im folgenden wird die Erfindung anhand der Zeichnungen und eines Ausfüh
rungsbeispiels näher erläutert.
Dabei zeigen:
Fig. 1 ein erstes Bauelementesubstrat mit Schaltungsstrukturen und Metalli
sierungsebenen,
Fig. 2 das erste Bauelementesubstrat mit Haftschicht und Hilfssubstrat,
Fig. 3 ein Trägersubstrat mit Haftschicht,
Fig. 4 ein Trägersubstrat mit einer chipweise aufgebrachten ersten Bauele
menteebene nach Planarisierung der Oberfläche
Fig. 5 ein zweites Bauelementesubstrat mit Schaltungsstrukturen und Metal
lisierungsebenen,
Fig. 6 ein Trägersubstrat mit zwei chipweise aufgebrachten Bauelemente
ebenen nach Planarisierung der Oberfläche,
Fig. 7 ein Trägersubstrat mit zwei vertikal verbundenen Bauelementeebenen,
Fig. 8 ein Hilfssubstrat mit zwei vertikal verbundenen Bauelementeebenen
nach Entfernen des Trägersubstrates,
Fig. 9 ein Trägersubstrat mit zwei chipweise aufgebrachten Bauelementesta
peln aus zwei Bauelementeebenen mit den Hilfssubstraten, und
Fig. 10 ein Trägersubstrat mit zwei chipweise aufgebrachten Bauelementesta
peln aus zwei Bauelementeebenen nach Planarisierung der Oberflä
che.
Ein erstes Bauelementesubstrat 1 aus z. B. monokristallinem Silizium umfaßt
mehrere, nach einem definierten Schema angeordnete, üblicherweise identi
sche Chips 2, die Schaltungsstrukturen 3, wie beispielsweise einen MOS-Transistor,
und eine oder mehrere Metallisierungsebenen 4 enthalten, die typi
scherweise aus Aluminum, einer Aluminiumlegierung oder anderen Materalien,
wie Kupfer oder Wolfram, bestehen und zur elektrischen Isolation von einer
Oxidschicht 5, die zu Planarisierungszwecken auch mit Bor und/oder Phos
phor dotiert sein kann, umgeben sind. Die oberste Metallisierungsebene 4 kann
dabei auch von einer Passivierungsschicht 6 aus beispielsweise Siliziumoxid
und Siliziumnitrid bedeckt sein. Weiterhin sind Justagestrukturen zum genauen
Zusammenfügen mehrerer Ebenen implementiert (in Fig. 1 nicht gezeigt). Un
terhalb der Schaltungsstrukturen 3 weist das Substrat eine Dicke von z. B. 625
µm auf. Dieses Bauelementesubstrat stellt das untere Substrat des mehrlagi
gen Systems dar (Fig. 1).
Nach Fertigstellung des Bauelementesubstrates 1 wird die Passivierung 6 auf
der obersten Metallisierungsebene an bestimmten Meßstellen geöffnet. Da
nach werden die einzelnen Chips des Substrates einem Funktionstest unterzo
gen und die defekten Chips gekennzeichnet (z. B. mit einem Tintenstrahl). An
schließend wird erneut eine Passivierungsschicht aufgebracht, um die offenlie
genden Meßstellen wieder zu schützen.
Auf die Oberfläche des Substrates 1 wird ganzflächig eine Haftschicht 7 aus
einem organischen Material, wie Polyimid oder Photolack, aufgebracht. Diese
Haftschicht 7 mit einer Dicke von typischerweise 1-2 µm kann außerdem eine
Planarisierung der Oberfläche bewirken. Auf die Haftschicht 7 wird schließlich
ein Hilfssubstrat 8, wie beispielsweise ein Silizium- oder Quarzwafer, geklebt.
Das Hilfssubstrat 8 wird als Handlingsubstrat für die weiteren Prozeßschritte
verwendet und schützt die Oberfläche des Bauelementesubstrates 1 bei der
weiteren Bearbeitung. (Fig. 2).
Danach wird das Bauelementesubstrat 1 durch Ätzen und/oder Schleifen von
der Rückseite her gedünnt, so daß die Dicke des Substrates 1 unterhalb der
Schaltungsstrukturen 3 nur noch wenige Mikrometer, typischerweise 1-5 µm,
beträgt. Dabei hängt die gewählte Restdicke auch von der Art der enthaltenen
Schaltungen ab.
Ein Trägersubstrat 9, das z. B. aus mono- oder polykristallinem Silizium besteht
und eventuell mit einer Isolationsschicht 10, wie Siliziumoxid, bedeckt ist, ent
hält keine Schaltungsstrukturen. Auf dieses Trägersubstrat 9 wird nun eine
Haftschicht 11 aus z. B. Polyimid oder Photolack, aufgebracht (Fig. 3).
Nun wird das Bauelementesubstrat 1 mit dem Handlingsubstrat 8 in einzelne
Chips zerteilt. Dies kann dabei mit einem Ätzprozeß, durch Sägen oder mit ei
nem Laser erfolgen. Daraufhin werden die gekennzeichneten, intakten Chips 2
auf das Trägersubstrat 9 in einer vorgegebenen Anordnungsweise aufgebracht.
Anschließend wird das Handlingsubstrat 8 durch Abätzen oder Abschleifen
entfernt und die freiliegende Haftschicht 7 typischerweise mit einem Sauer
stoffplasma oder einem Lösungsmittel ganzflächig entfernt. Nach dem Aufkle
ben der Chips 2 weist die Oberfläche des Trägersubstrates 9 mit den Bauele
mentsubstraten 1 nun Gräben zwischen den einzelnen Chips 2 auf, die ein sehr
niedriges Aspektverhältnis besitzen. Durch einen Planarisierungsschritt, bei
dem die Schicht 12 (z. B. CVD-Oxid) abgeschieden wird, werden diese Gräben
nun aufgefüllt und eine ebene Oberfläche erzeugt. Dabei kann die Passivie
rungsschicht 6 als Stoppschicht für das Rückätzen bzw. Rückschleifen dienen.
Das Trägersubstrat 9 mit der aufgebrachten ersten Bauelementeebene läßt
sich nun wie ein übliches Siliziumsubstrat mit Standard - Technologiegeräten
weiterverarbeiten (Fig. 4).
Ein zweites Bauelementesubstrat 13 umfaßt ebenfalls mehrere, nach einem
definierten Schema angeordnete, üblicherweise identische Chips 14, die
Schaltungsstrukturen 15, wie beispielsweise einen MOS-Transistor, und eine
oder mehrere Metallisierungsebenen 16 enthalten. Dieses Substrat 13 ist im
wesentlichen ähnlich aufgebaut wie das erste Bauelementesubstrat 1, die
Schaltungsstrukturen 15 sind aber in der Regel von ihrer Funktion her unter
schiedlich. Desweiteren weist das zweite Bauelementesubstrat Vialöcher 17 an
den Stellen auf, an denen später die elektrische Kontaktierung zu darunterlie
genden Schaltungsstrukturen erfolgen soll. Die Vialöcher 17 sind so tief, daß
sie bis unterhalb der Schicht mit Schaltungsstrukturen 15 reichen (Fig. 5).
Auch dieses Bauelementesubstrat 13 wird einem Funktionstest unterzogen, die
defekten Chips werden gekennzeichnet, und eine Haftschicht und ein Hilfs
substrat werden in ähnlicher Vorgehensweise aufgebracht. Schließlich wird das
Bauelementesubstrat 13 ebenfalls durch Ätzen und/oder Schleifen von der
Rückseite her bis an die Vialöcher 17 heran gedünnt. Das zweite Bauelemen
tesubstrat 13 mit dem Handlingsubstrat wird nun in einzelne Chips zerteilt und
die gekennzeichneten, intakten Chips 14 werden justiert auf das, mit einer
Haftschicht 18 versehene, Trägersubstrat 9 mit der ersten Bauelementeebene
1 aufgebracht. Die Haftschicht 18 mit einer Dicke von typischerweise 1-2 µm
kann dabei eine Planarisierung der Oberfläche bewirken. Anschließend wird
das Handlingsubstrat durch Abätzen oder Abschleifen abgetragen und die frei
liegende Haftschicht ganzflächig entfernt. Daraufhin wird nach Abscheidung der
Schicht 19 (z. B. CVID-Oxid), ebenfalls ein Planarisierungsschritt durchgeführt,
mit dem eine ebene Oberfläche erzeugt wird (Fig. 6).
Danach wird schließlich die vertikale Verbindung 20 zwischen einer Metallisie
rungsebene 16 der oberen Bauelementeebene (Substrat 13) und einer Metalli
sierungsebene 4 der unteren Bauelementeebene (Substrat 1) hergestellt. Dazu
werden mit einem Photolithographieschritt ein Kontaktloch zu einer Metallisie
rungsebene 16 der oberen Bauelementeebene und die vorbereiteten Vialöcher
17 bis zu einer Metallisierungsebene 4 der unteren Bauelementeebene geöff
net und durch Metallabscheidung und Strukturierung eine elektrische Verbin
dung 20 realisiert. Schließlich wird auf die Oberfläche noch eine Passivierungs
schicht 21 abgeschieden (Fig. 7).
Die elektrische Kontaktierung kann selbstverständlich auch auf andere Weise
realisiert werden, so z. B. bereits beim Aufbringen der Chips auf das untere
Substrat mittels vorbereiteter Vorder- und Rückseitenkontakte (vgl. Beschrei
bungseinleitung: Y. Hayashi et al.).
Soll nun eine weitere Bauelementeebene aufgebracht werden, so wird das
bereits realisierte System aus zwei Lagen einem Funktionstest unterzogen und
die defekten Chips werden gekennzeichnet. Nachfolgend wird eine Passivie
rungsschicht ganzflächig abgeschieden, um die Oberfläche zu schützen.
Daraufhin wird in der bereits dargestellten Weise eine Haftschicht 22 und ein
Hilfssubstrat 23 aufgebracht. Das Trägersubstrat 9 einschließlich der Isolationsschicht
10 und die Haftschicht 11 unter der ersten Bauelementeebene
(Substrat 1) werden schließlich z. B. durch Ätzen und/oder Schleifen von der
Rückseite her entfernt (Fig. 8).
Das Trägersubstrat kann z. B. auch durch Wegätzen der Haftschicht 11 entfernt
werden und dann erneut als Trägersubstrat für nachfolgende Prozeßschritte
eingesetzt werden (Anspruch 4).
Nun wird das Hilfssubstrat 23 zusammen mit den beiden Bauelementeebenen
in einzelne Chips (Teilstapel) 24 zerteilt, woraufhin die gekennzeichneten,
intakten Chips justiert auf ein neues Trägersubstrat 26, das eventuell mit einer
Isolationsschicht 27 und mit einer Haftschicht 28 versehen ist, aufgebracht
werden (Fig. 9).
Anschließend werden die Handlingsubstrate 25 (zerteiltes Handlingsubstrat 23)
durch Abätzen und/oder Abschleifen abgetragen und die freiliegende Haft
schicht 22 ganzflächig entfernt. Danach wird nach Abscheiden der Schicht 29
(z. B. CVD-Oxid) ebenfalls ein Planarisierungsschritt durchgeführt, mit dem eine
ebene Oberfläche erzeugt wird. Damit erhält man ein Substrat, welches nur voll
funktionsfähige Chips mit zwei Bauelementeebenen enthält (Fig. 10).
In ähnlicher Weise können weitere Bauelementeebenen hinzugefügt werden,
wobei jeweils nur funktionsfähige Teilsysteme weiter verarbeitet werden.
Claims (14)
1. Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
unter Erreichung hoher Systemausbeuten mit folgenden Verfahrensschrit
ten:
- - Bereitstellen eines ersten Substrates (1), das auf einer ersten Seite eine oder mehrere fertigprozessierte Bauelementeebenen (3) enthält, die nebeneinander eine Vielzahl von unabhängigen Bauelementen oder Schaltkreisen aufweisen, wobei Bauelemente oder Schaltkreise mehrerer Bauelementeebenen Bauelementstapel bilden;
- - Funktionstest der einzelnen Bauelemente, Bauelementstapel oder Schaltkreise des ersten Substrates zur Unterscheidung funktionsfähiger von nicht funktionsfähigen Bauelementen, Bauelementstapeln oder Schaltkreisen
- - Verbinden des ersten Substrates (1) mit einem Hilfssubstrat (8) auf der ersten Seite;
- - Dünnen oder Entfernen des ersten Substrates (1) auf der Seite, die der ersten Seite gegenüberliegt;
- - Zerteilen des Hilfssubstrates (8) mit den verbundenen Bauelemente ebenen zu einzelnen Chips, die jeweils funktionsfähige oder nicht funktionsfähige Bauelemente, Bauelementstapel oder Schaltkreise ent halten;
- - Bereitstellen eines Trägersubstrates (9);
- - Justiertes Aufbringen von Chips (2), die funktionsfähige Bauelemente, Bauelementstapel oder Schaltkreise enthalten, auf das Trägersubstrat (9);
- - Entfernen des Hilfssubstrates (8);
- - Aufbringen zumindest einer weiteren Bauelementeebene auf die Bau elementeebenen des Trägersubstrates.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
daß das Aufbringen der weiteren Bauelementeebene folgende Verfah
rensschritte umfaßt:
- - Bereitstellen eines zweiten Substrates (13), das auf einer zweiten Seite eine oder mehrere fertigprozessierte Bauelementeebenen (15) enthält, die nebeneinander eine Vielzahl von unabhängigen Bauelementen oder Schaltkreisen aufweisen, wobei Bauelemente oder Schaltkreise mehrerer Bauelementeebenen Bauelementstapel bilden;
- - Funktionstest der einzelnen Bauelemente, Bauelementstapel oder Schaltkreise zur Unterscheidung funktionsfähiger von nicht funktions fähigen Bauelementen, Bauelementstapeln oder Schaltkreisen;
- - Verbinden des zweiten Substrates (13) mit einem Hilfssubstrat auf der zweiten Seite
- - Dünnen oder Entfernen des zweiten Substrates (13) auf der Seite, die der zweiten Seite gegenüberliegt;
- - Zerteilen des Hilfssubstrates mit den verbundenen Bauelementeebe nen zu einzelnen Chips, die jeweils funktionsfähige oder nicht funk tionsfähige Bauelemente, Bauelementstapel oder Schaltkreise enthal ten;
- - Justiertes Aufbringen von Chips, die funktionsfähige Bauelemente, Bauelementstapel oder Schaltkreise enthalten, auf die Bauelemente ebenen des Trägersubstrates (9);
- - Entfernen des Hilfssubstrates;
- - Herstellen der elektrischen Kontakte zwischen den Bauelementen, Bauelementstapeln oder Schaltkreisen der aufgebrachten Chips und den Bauelementen, Bauelementstapeln oder Schaltkreisen auf dem Trägersubstrat, wobei dieser Verfahrensschritt bereits beim Aufbringen der Chips erfolgen kann.
3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß zum Aufbau einer dreidimensionalen integrierten Schaltung mit mehr
als zwei Bauelementeebenen das Verfahren mehrmals nacheinander
durchgeführt wird, wobei als erstes Substrat bei jeder wiederholten
Durchführung des Verfahrens das Trägersubstrat mit den aufgebrachten
Bauelementeebenen verwendet wird, das durch die jeweils vorhergehen
den Verfahrensschritte bereitgestellt wird.
4. Verfahren nach Anspruch 3,
dadurch gekennzeichnet,
daß das gleiche Trägersubstrat mehrfach verwendet wird.
5. Verfahren nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet,
daß das Hilfssubstrat über eine Haftschicht mit dem ersten und/oder dem
zweiten Substrat verbunden wird.
6. Verfahren nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
daß die Chips mittels einer Haftschicht auf das Trägersubstrat oder auf
Bauelementeebenen des Trägersubstrates aufgebracht werden.
7. Verfahren nach Anspruch 5 oder 6,
dadurch gekennzeichnet,
daß eine Haftschicht mit passivierenden Eigenschaften verwendet wird.
8. Verfahren nach einem der Ansprüche 5 bis 7,
dadurch gekennzeichnet,
daß eine Haftschicht verwendet wird, die eine Planarisierung der Oberflä
che bewirkt.
9. Verfahren nach einem der Ansprüche 1 bis 8,
dadurch gekennzeichnet,
daß Gräben, die nach dem justierten Aufbringen der einzelnen Chips zwi
schen diesen entstehen, planarisiert werden.
10. Verfahren nach einem der Ansprüche 2 bis 9
dadurch gekennzeichnet, daß das Herstellen der elektrischen Kontakte zwischen den Bauelemen ten, Bauelementstapeln oder Schaltkreisen der aufgebrachten Chips und den Bauelementen, Bauelementstapeln oder Schaltkreisen des Träger substrates über Kontakt- und/oder Vialöcher (17) erfolgt.
dadurch gekennzeichnet, daß das Herstellen der elektrischen Kontakte zwischen den Bauelemen ten, Bauelementstapeln oder Schaltkreisen der aufgebrachten Chips und den Bauelementen, Bauelementstapeln oder Schaltkreisen des Träger substrates über Kontakt- und/oder Vialöcher (17) erfolgt.
11. Verfahren nach einem der Ansprüche 1 bis 10,
dadurch gekennzeichnet,
daß das Dünnen des ersten und/oder zweiten Substrates mittels Ätzen
und/oder Schleifen erfolgt.
12. Verfahren nach einem der Ansprüche 1 bis 11,
dadurch gekennzeichnet,
daß das Entfernen des ersten und/oder zweiten Substrates und/oder des
Hilfssubstrates durch Wegätzen einer Haftschicht zwischen dem jeweili
gen Substrat und den Bauelementeebenen erfolgt.
13. Verfahren nach einem der Ansprüche 1 bis 12,
dadurch gekennzeichnet,
daß ein Trägersubstrat und/oder ein Hilfssubstrat aus Halbleitermaterial,
Quarz oder Glas verwendet wird.
14. Verfahren nach einem der Ansprüche 1 bis 13,
dadurch gekennzeichnet,
daß ein SOI-Substrat als erstes und/oder als zweites Substrat verwendet
wird.
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