DE19958486A1 - Verfahren zur vertikalen Integration von elektrischen Bauelementen mittels Rückseitenkontakt - Google Patents

Verfahren zur vertikalen Integration von elektrischen Bauelementen mittels Rückseitenkontakt

Info

Publication number
DE19958486A1
DE19958486A1 DE19958486A DE19958486A DE19958486A1 DE 19958486 A1 DE19958486 A1 DE 19958486A1 DE 19958486 A DE19958486 A DE 19958486A DE 19958486 A DE19958486 A DE 19958486A DE 19958486 A1 DE19958486 A1 DE 19958486A1
Authority
DE
Germany
Prior art keywords
semiconductor substrate
contact
semiconductor
substrate
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19958486A
Other languages
English (en)
Inventor
Peter Ramm
Armin Klumpp
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Original Assignee
Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV filed Critical Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Priority to DE19958486A priority Critical patent/DE19958486A1/de
Priority to AT00945532T priority patent/ATE250806T1/de
Priority to DE50003836T priority patent/DE50003836D1/de
Priority to PCT/DE2000/001605 priority patent/WO2000074134A1/de
Priority to JP2001500334A priority patent/JP3895595B2/ja
Priority to US09/979,826 priority patent/US6548391B1/en
Priority to EP00945532A priority patent/EP1171912B1/de
Publication of DE19958486A1 publication Critical patent/DE19958486A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Die vorliegende Erfindung betrifft ein Verfahren zum Verbinden zweier Halbleiter-Bauelemente mit den Schritten Bereitstellen von ersten Bauelementstrukturen in einer ersten Hauptoberfläche eines ersten Halbleiter-Substrats, mit ersten Kontaktbereichen, Ausbilden von mit elektrisch leitendem Material gefüllten Kontaktlöchern in dem ersten Halbleiter-Substrat, welche gegenüber dem ersten Halbleiter-Substrat elektrisch isoliert sind, sich bis zur zweiten Hauptoberfläche des ersten Halbleiter-Substrats erstrecken und über ein elektrisch leitendes Verbindungsmaterial auf der ersten Hauptoberfläche des ersten Halbleiter-Substrats mit den ersten Kontaktbereichen elektrisch leitend verbunden sind, Ausbilden von ersten Kontaktflecken auf der zweiten Hauptoberfläche des ersten Halbleiter-Substrats, die über das elektrisch leitende Material in den Kontaktlöchern mit den ersten Kontaktbereichen elektrisch leitend verbunden sind, Bereitstellen von zweiten Bauelementstrukturen mit zweiten Kontaktbereichen auf einem zweiten Halbleiter-Substrat, Ausbilden von zweiten Kontaktflecken, die mit den zweiten Kontaktbereichen elektrisch leitend verbunden sind, und Verbinden von erstem und zweitem Halbleiter-Substrat, so daß sowohl die elektrische als auch die mechanische Verbindung der beiden Substrate über die ersten und zweiten Kontaktflecken erfolgt. DOLLAR A Durch das erfindungsgemäße Verfahren kann durch beliebig häufige Wiederholung der vorstehend genannten Schritte eine dreidimensionale ...

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung. Unter dreidimensionaler Integration versteht man die vertikale Verbindung von Bauelementen, die mittels Planartechnik hergestellt wurden. Die Vorteile eines dreidimensional integrierten mikroelektronischen Systems sind u. a. die bei gleichen Designregeln erreichbaren höheren Packungsdichten und Schaltgeschwindigkeiten gegenüber zweidimensionalen Systemen. Letzteres ist zum einen bedingt durch kürzere Leitungswege zwischen den einzelnen Bauelementen oder Schaltungen, zum anderen durch die Möglichkeit der parallelen Informationsverarbeitung. Die Steigerung der Leistungsfähigkeit des Systems ist bei Realisierung einer Verbindungstechnik mit örtlich frei wählbaren höchstintegrierbaren vertikalen Kontakten optimal.
Zur Herstellung dreidimensionaler Schaltungsanordnungen mit frei wählbaren vertikalen Kontakten sind u. a. die folgenden Verfahren bekannt.
In Y. Akasaka, Proc. IEEE 74 (1986) 1703, wird beispielsweise vorgeschlagen, auf eine fertig prozessierte Bauelementeschicht polykristallines Silizium abzuscheiden und zu rekristallisieren, so daß in der rekristallisierten Schicht weitere Bauelemente gefertigt werden können. Nachteile dieses Verfahrens sind die ausbeutereduzierende Degradation der Bauelemente in der unteren Ebene durch die hohe thermische Belastung beim Rekristallisierungsprozeß sowie die notwendigerweise serielle Prozessierung des Gesamtsystems. Letzteres bedingt zum einen entsprechend lange Durchlaufzeiten bei der Fertigung und hat zum anderen eine Ausbeuteminderung durch Aufsummierung der prozeßbedingten Ausfälle zur Folge. Beides erhöht die Fertigungskosten beträchtlich gegenüber einer Prozessierung der einzelnen Ebenen getrennt voneinander in verschiedenen Substraten.
Aus Y. Hayashi et al., Proc. 8th Int. Workshop on Future Electron Devices, 1990, p. 85, ist es darüber hinaus bekannt, zunächst die einzelnen Bauelementeebenen getrennt voneinander in verschiedenen Substraten herzustellen. Anschließend werden die Substrate gedünnt, mit Vorder- und Rückseitenkontakten versehen und mittels eines Bondverfahrens vertikal verbunden. Vorteil dieses Verfahrens ist, daß die vertikale Integration mit dem Bondverfahren abgeschlossen ist und somit keine Prozeßschritte an den gestapelten Substraten mehr notwendig sind. Erheblich einschränkend für die Anwendbarkeit ist jedoch, daß hier die Substrate bis auf wenige 0,1 µm gedünnt werden müssen (vollständiges Entfernen des Substratmaterials im Bereich der lateralen Isolationsstrukturen), so daß dieses Verfahren nicht für die vertikale Integration gemäß Standard-Halbleitertechnologien gefertigter Bauelemente in Frage kommt.
In der US 4,939,568 wird ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltungsstruktur durch Stapelung einzelner ICs zu einem Einzelchipstapel auf einem Trägersubstrat beschrieben. Hierzu wird zunächst ein Substrat mit fertigprozessierten ICs in einzelne Chips unterteilt, womit die Prozessierung auf Waferebene beendet ist. Die Chips werden getestet, und ein erster einzelner Chip wird mittels Thermokompression auf ein Trägersubstrat aufgebracht. Nach diesem Schritt wird ein weiterer Chip in der gleichen Weise auf den ersten Chip aufgebracht. Es wird somit zunächst ein erster Chipstapel fertiggestellt, bevor mit der Herstellung eines weiteren Chipstapel auf einem anderen Trägersubstrat begonnen wird. Eine Weiterprozessierung der Chipstapel auf Waferebene ist mit diesem Verfahren daher nicht möglich.
Ein bedeutender Nachteil der bisher genannten Verfahren ist dadurch bedingt, daß die in der Siliziumtechnologie zur Verfügung stehenden Geräte nur eine Bearbeitung (Prozessierung) von scheibenförmigen Substraten, den sog. Wafern, zulassen. Eine Prozessierung davon verschiedener Substrate, insbesondere von einzelnen Chips, ist nur in experimentellen Versuchsanlagen möglich, jedoch nicht im Rahmen einer industriellen Fertigung mit den geforderten hohen Ausbeuten.
In der US 5,563,084 wird ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung beschrieben, bei dem die Verbindung der einzelnen Bauelementeebenen über besonders geformte Vialöcher hergestellt wird. Bei diesem Verfahren werden zwei fertig prozessierte Substrate verbunden. Vorher wird jedoch das obere Substrat einem Funktionstest unterzogen, mit dem die intakten Chips des Substrates selektiert werden. Anschließend wird dieses Substrat von der Rückseite her gedünnt, in einzelne Chips zerlegt und nur selektierte, intakte Chips nebeneinander auf das mit einer Haftschicht versehene untere Substrat justiert aufgebracht. Nachteilig an diesem Verfahren ist jedoch, daß die vertikalen elektrischen Verbindungen zwischen den gestapelten Bauelementeebenen erst nachfolgend durch Weiterprozessierung auf Waferebene realisiert werden (Verdrahtung). Hierzu ist zum einen ein geeignetes Planarisierungsverfahren einzusetzen, welches die ausgeprägte Topographie der Chip- Stapel einebnet, so daß diese gemäß Standard-Scheibenfertigungsprozessen bearbeitet werden können. Zum anderen ist aufgrund der endlichen Platziergenauigkeit beim Aufbringen der Chips die Integrationsdichte der abschließenden Verdrahtung zusätzlich eingeschränkt. Die für das Öffnen von Vialöchern auf die Metallisierungsebene des aufgebrachten Chips und die nachfolgende Strukturierung der abschließenden Verdrahtungsebene notwendigen Lithographieschritte auf Scheibenebene müssen entsprechend große Justiervorhalte berücksichtigen, um jeweils über der gesamten Fläche des Wafers im "Fangbereich" zu liegen.
Aus der US 5,627,106 ist darüber hinaus ein Verfahren zum dreidimensionalen Verbinden von Halbleiterbauelementen bekannt, bei dem Halbleiterbauelementstrukturen in und auf der Oberseite eines ersten Halbleitersubstrats erzeugt werden. Anschließend werden tiefe Gräben in das erste Halbleitersubstrat geätzt und mit einem leitenden Material gefüllt. Darauf folgend wird die Rückseite des ersten Halbleitersubstrats abgeschliffen und poliert, so daß die mit leitendem Material gefüllten Gräben hervorstehen. Das zweite Halbleitersubstrat weist ebenfalls Halbleiterbauelementstrukturen auf. Zusätzlich werden Verbindungsfenster in das zweite Halbleitersubstrat geätzt, in die in einem folgenden Schritt die hervorstehenden Gräben des ersten Halbleiterbauelements eingepaßt werden. Erst nach dem mechanischen Verbinden der beiden Substrate werden die Halbleiterbauelementstrukturen des ersten Halbleitersubstrats mit dem leitenden Material in den Gräben elektrisch leitend verbunden. Nachteilig bei diesem Verfahren ist insbesondere, daß die mit leitendem Material gefüllten hervorstehenden Gräben leicht abbrechen, was die praktische Handhabung des Verfahrens erschwert.
In der deutschen Patentschrift DE 44 33 846 wird überdies ein Verfahren zur Herstellung einer vertikalen integrierten Schaltungsstruktur beschrieben, bei dem die einzelnen Bauelementelagen in unterschiedlichen Substraten unabhängig voneinander prozessiert und nachfolgend zusammengefügt werden. Dazu werden zunächst auf der Vorderseite eines fertigprozessierten Topsubstrates Vialöcher geöffnet, die alle vorhandenen Bauelementelagen durchdringen. Danach wird ein Handlingsubstrat aufgebracht und das Topsubstrat von der Rückseite her bis an die Vialöcher gedünnt. Anschließend wird ein fertigprozessiertes Bottomsubstrat mit dem Topsubstrat verbunden. Nach dem Entfernen des Handlingsubstrats werden die Vialöcher durch die verbleibenden Schichten bis auf eine Metallisierungsebene des Bottomsubstrats verlängert und der elektrische Kontakt zwischen Top- und Bottomsubstrat hergestellt.
Aus der nachveröffentlichten Europäischen Patentoffenlegungsschrift EP-A-0 926 726 ist überdies ein Verfahren zum Aufbringen von vereinzelten Chips auf Leiterplatten bekannt. Bei diesem Verfahren werden die auf der Vorderseite der Chips befindlichen Bauelementstrukturen durch Durchgangslöcher durch die Chips hindurch mit elektrischen Kontakten auf der Leiterplatte elektrisch und mechanisch verbunden.
Aus der Europäischen Patentoffenlegungsschrift EP-A-0 531 723 ist darüber hinaus ein Verfahren zum dreidimensionalen Stapeln von Halbleiter-Chips bekannt. Bei diesem Verfahren wird die elektrische Verbindung durch eine nicht hochschmelzende Lötverbindung realisiert, und die mechanische Verbindung der Chips mit dem Substrat erfolgt über Polyimid oder eine andere Verbindungsschicht. Entsprechend wird der bereits aufgebaute Chipstapel mechanisch nicht instabil, wenn er erneut erwärmt wird, um einen weiteren Chip aufzubringen.
Dieses bekannte Verfahren ist daher dahingehend problematisch, daß es zum einen schwierig ist, eine Chipoberfläche aus einerseits Polyimid und andererseits dem in die Gräben gefüllten Lotmaterial einzuebnen. Zum anderen weist eine aus mehreren nebeneinander angeordneten verschiedenen Materialien bestehende Chipoberfläche jeweils verschiedene thermische Eigenschaften auf, die sich negativ auswirken, wenn der Chipstapel mehrfach erwärmt wird, um immer wieder neue Chips aufzubringen.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein verbessertes Verfahren zum Verbinden zweier Halbleiter-Bauelemente, ein Verfahren zum Verbinden einer Vielzahl von Halbleiter-Bauelementen sowie einen durch ein solches Verfahren hergestellten Halbleiter-Bauelementestapel zu schaffen.
Gemäß der vorliegenden Erfindung wird die Aufgabe durch das Verfahren nach Anspruch 1 und 13 sowie den Halbleiter-Bauelementestapel nach Anspruch 14 gelöst.
Die vorliegende Erfindung schafft somit ein Verfahren zum Verbinden zweier Halbleiter- Bauelemente mit den Schritten zum Bereitstellen von ersten Bauelementstrukturen in einer ersten Hauptoberfläche eines ersten Halbleiter-Substrats, mit ersten Kontaktbereichen, Ausbilden von mit elektrisch leitendem Material gefüllten Kontaktlöchern in dem ersten Halbleiter-Substrat, welche gegenüber dem ersten Halbleiter-Substrat elektrisch isoliert sind, sich bis zur zweiten Hauptoberfläche des ersten Halbleiter-Substrats erstrecken und über ein elektrisch leitendes Verbindungsmaterial auf der ersten Hauptoberfläche des ersten Halbleiter-Substrats mit den ersten Kontaktbereichen elektrisch leitend verbunden sind, Ausbilden von ersten Kontaktflecken auf der zweiten Hauptoberfläche des ersten Halbleiter-Substrats, die über das elektrisch leitende Material in den Kontaktlöchern mit den ersten Kontaktbereichen elektrisch leitend verbunden sind, Bereitstellen von zweiten Bauelementstrukturen mit zweiten Kontaktbereichen auf einem zweiten Halbleiter-Substrat, Ausbilden von zweiten Kontaktflecken, die mit den zweiten Kontaktbereichen elektrisch leitend verbunden sind, und Verbinden von erstem und zweiten Halbleiter-Substrat, so daß sowohl die elektrische als auch die mechanische Verbindung der beiden Substrate über die ersten und zweiten Kontaktflecken erfolgt.
Gemäß der vorliegenden Erfindung wird überdies ein Halbleiter-Bauelementestapel, der aus 2 oder mehr Halbleiter-Bauelementen durch das Verfahren wie vorstehend definiert zusammengefügt ist, bereitgestellt.
Bei dem erfindungsgemäßen Verfahren werden zwei fertig prozessierte Substrate, die jeweils Schaltungsstrukturen und hochdotierte Anschlußbereiche und/oder Metallisierungsebenen enthalten, über metallische Schichten miteinander verbunden. Beim oberen Substrat wird hierzu zunächst eine Rückseitenverdrahtung bereitgestellt, wie sie beispielsweise aus der noch unveröffentlichten deutschen Patentanmeldung DE 198 16 245.6 bekannt ist, wodurch elektrische Verbindungen zwischen ersten Kontaktbereichen, beispielsweise hochdotierten Anschlußbereichen oder Metallisierungsebenen der Bauelementelage, zur Rückseite des Bauelementesubstrats hergestellt werden (Rückseitenkontakte). Das untere Substrat wird mit entsprechend platzierten metallischen Vorderseitenkontakten versehen, so daß durch ein geeignetes Bondverfahren vertikale mechanische und elektrische Verbindungen zwischen den Rückseitenkontakten des oberen Substrats und den Vorderseitenkontakten des unteren Substrats realisiert werden können.
Vorteilhaft bei dem erfindungsgemäßen Verfahren ist, daß dadurch, daß durch ein geeignetes Bondverfahren vertikale mechanische und elektrische Verbindungen zwischen oberem und unterem Substrat realisiert werden, keine gesonderte Schicht wie beispielsweise eine Polyimidschicht zur mechanischen Verbindung von oberem und unterem Substrat aufgebracht werden muß. Entsprechend ist es im Gegensatz zum Stand der Technik bei dem erfindungsgemäßen Verfahren auch nicht notwendig, diese Verbindungsschicht mit dem Lotsystem einzuebnen, was sich in der Praxis als schwierig durchführbar erwiesen hat. Sind mechanische Verbindungsschicht und Lotsystem nicht korrekt eingeebnet, kann es passieren, daß die Lotsysteme von oberem und unterem Substrat nicht in ausreichendem Kontakt miteinander stehen, so daß keine zuverlässige elektrische Verbindung zwischen oberem und unterem Substrat entsteht. Ein weiterer Nachteil bei der Verwendung einer mechanischen Verbindungsschicht besteht darin, daß das mechanische und das elektrische Verbindungsmaterial verschiedene thermische Eigenschaften aufweisen. Werden zwei Substrate unter Erhöhung der Temperatur aufeinandergefügt, so ist das eine Material bereits erweicht, während das andere Material noch fest ist. Dies macht den Prozeß des Aneinanderfügens zusätzlich kompliziert.
Das bei der vorliegenden Erfindung eingesetzte Bondverfahren kann ohne Einschränkung der Allgemeinheit beispielsweise gemäß einem klassischen Weichlötverfahren oder gemäß einem Niedertemperaturlötverfahren durchgeführt werden, das auf der "Solid- Liquid-Interdiffusion" zweier Metalle beruht und stabile Verbindungen bis weit oberhalb der Bond-Temperatur ermöglicht. Entsprechend bildet sich beim Bonden eine eutektische Legierung, deren Schmelzpunkt nach dem Zusammenfügen höher als die Schmelzpunkte der einzelnen Komponenten vor dem Zusammenfügen ist. Es bildet sich daher eine insofern irreversible Verbindung, als daß sie stabil ist gegenüber denjenigen Bedingungen, unter denen sie entstanden ist. Beispiele für Metallkombinationen, die gemäß der vorliegenden Erfindung für die elektrische und mechanische Verbindung verwendet werden können, sind Kupfer und Zinn oder Gold und Titan jeweils für Vorder- und Rückseitenkontakte.
Gemäß der vorliegenden Erfindung kann in gleicher Weise nun auch eine weitere Bauelementelage chipweise aufgebracht werden, ohne daß die zuvor aufgebrachten Bauelementelagen wieder instabil werden. Dabei dient der bisher hergestellte Bauelementestapel mit zugehörigem Substrat als neues unteres Substrat. Entsprechend ist bei diesem Verfahren die Anzahl der Ebenen nicht beschränkt. Außerdem kann nicht nur eine Einzelebene sondern auch ein bereits aus mehreren Ebenen bestehender Teilstapel wie ein einzelner Chip aufgebracht werden.
Gemäß der vorliegenden Erfindung ist es natürlich auch möglich, daß das vorstehende Lotsystem stellenweise lediglich als Kleber verwendet wird, d. h. mechanische nicht aber elektrische Kontakte bewirkt.
Als Substrate sind monokristalline Siliziumsubstrate, SOI-Substrate oder Substrate verschiedener Technologiefamilien, wie beispielsweise III-V-Halbleiter geeignet.
Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen detailliert erläutert.
Die Fig. 1a bis 1d zeigen beispielhaft eine Prozessierungssequenz für das obere Substrat.
Die Fig. 2a und 2b veranschaulichen beispielhaft das Zusammenfügen von oberem und unteren Substrat;
Fig. 3 zeigt den zusammengefügten Stapel aus oberem und unteren Substrat; und Fig. 4 zeigt den zusammengefügten Stapel aus oberem und unteren Substrat nach Entfernen des Hilfssubstrats.
In den Fig. 1a bis 1d bezeichnet Bezugszeichen 1 das obere Substrat. Nach einer vorbereitenden Prozessierung des oberen Substrats werden die Kontaktlöcher 4, sogenannte Deep-Vias, d. h. vertikal integrierte Anschlüsse, mit einem Aspektverhältnis von Tiefe zu Durchmesser von bis zu 50 : 1 in dem oberen Substrat ausgebildet. Die Ausbildung der Kontaktlöcher 4 erfolgt im allgemeinen durch die Oxidschichten 5 auf der Substratoberfläche hindurch. Die Oberfläche der Kontaktlöcher wird mit einer Isolationsschicht, beispielsweise Siliziumdioxid, und einer Haftschicht und Diffusionssperre, beispielsweise Titannitrid, ausgekleidet. Danach erfolgt ein lunkerfreies Füllen der Kontaktlöcher mit einem elektrisch leitfähigen Material wie beispielsweise Kupfer oder Wolfram. Nach einer flächigen Rückätzung verbleiben isolierte, elektrisch leitfähige und gefüllte Kontaktlöcher 4, die mit nachfolgenden Metallisierungsschritten nach den Erfordernissen der elektronischen Schaltung untereinander und mit den elektrisch aktiven Gebieten, beispielsweise hochdotierten Bereichen oder Metallisierungsebenen, der Schaltung verbunden werden. Nach Bereitstellen der Metallisierung 6 wird eine Passivierungs- und Schutzschicht 7 abgeschieden.
Nachfolgend wird, wie in Fig. 1d gezeigt, das obere Substrat zur mechanischen Unterstützung auf ein Hilfssubstrat 2 geklebt und von der Rückseite gedünnt, bis die gefüllten Kontaktlöcher von der Rückseite her freigelegt sind. Typische Dicken des gedünnten oberen Substrats betragen ungefähr 10 µm. Die Rückseite wird danach durch die Bearbeitungsfolge Abscheidung eines Isolatormaterials, Abscheidung einer Haftschicht, Öffnung dieser Schichtkombination im Bereich der Kontaktlöcher, Aufbringen einer Metallisierung und Strukturierung mit ersten Kontaktflecken 8 versehen, wie in Fig. 2a gezeigt ist. Diese Kontaktflecken 8 sind damit über die Kontaktlöcher 4 mit den elektrisch aktiven Bereichen auf der Vorderseite verbunden. Parallel zur Bearbeitung des oberen Substrats 1 wird, wie in Fig. 2b gezeigt ist, das untere Substrat 3 mit zweiten Kontaktflecken 9 versehen, die spiegelbildlich zu den ersten Kontaktflecken 8 auf der Rückseite des gedünnten oberen Substrats angeordnet sind, so daß sich beim justierten Aufeinandersetzen von oberem auf das untere Substrat die Kontaktflecken 8, 9 paarweise berühren, wie in Fig. 3 gezeigt ist. Typische Durchmesser der sich berührenden Kontaktflecken betragen dabei 5 µm. Diese kleinen Durchmesser sind durch das hohe Aspektverhältnis der Kontaktlöcher 4 bedingt.
Die Justage kann dabei anhand von Justiermarken aus geeignet angeordneten Kontaktlochreihen erfolgen. Sowohl die ersten als auch die zweiten Kontaktflecken sind vorzugsweise in einer Materialkombination ausgeführt, die es ermöglicht, durch eine Temperaturerhöhung während des Kontaktes, der im allgemeinen unter gleichzeitiger Anwendung einer mechanischen Kraft stattfindet, elektrisch leitfähige und mechanisch stabile Verbindungen zu erzeugen. Dabei kann es sich vorzugsweise um Materialkombinationen handeln, wie sie bei klassischem Weichlöten verwendet werden, oder bevorzugt um Materialkombinationen, bei denen eine Verbindung durch Interdiffusion hergestellt wird. Insbesondere kann dies durch eine Kombination aus Kupfer auf dem unteren Substrat und Zinn auf der Rückseite des oberen Substrats realisiert werden. Nach erfolgter Verbindung von oberem und unteren Substrat 1, 3 kann das Hilfssubstrat 2 entfernt werden und der nun vorliegende Substratstapel gereinigt werden.
Gemäß einer bevorzugten Ausführungsform ist es nun möglich, den somit erhaltenen Substratstapel mit weiteren Bauelementesubstraten zu verbinden. Dabei dient der erhaltene Substratstapel als das untere Substrat und wird, wie in den Fig. 4 und 2b gezeigt, weiterverarbeitet, wobei zunächst die Schutzschicht 7 freigelegt werden muß, um die obere Metallisierung 6 freizulegen.

Claims (14)

1. Verfahren zum Verbinden zweier Halbleiter-Bauelemente mit den Schritten
  • - Bereitstellen von ersten Bauelementstrukturen in einer ersten Hauptoberfläche eines ersten Halbleiter-Substrats (1), mit ersten Kontaktbereichen;
  • - Ausbilden von mit elektrisch leitendem Material gefüllten Kontaktlöchern (4) in dem ersten Halbleiter-Substrat (1), welche gegenüber dem ersten Halbleiter-Substrat (1) elektrisch isoliert sind, sich bis zur zweiten Hauptoberfläche des ersten Halbleiter- Substrats (1) erstrecken und überein elektrisch leitendes Verbindungsmaterial (6) auf der ersten Hauptoberfläche des ersten Halbleiter-Substrats (1) mit den ersten Kontaktbereichen elektrisch leitend verbunden sind;
  • - Ausbilden von ersten Kontaktflecken (8) auf der zweiten Hauptoberfläche des ersten Halbleiter-Substrats (1), die über das elektrisch leitende Material in den Kontaktlöchern (4) mit den ersten Kontaktbereichen (6) elektrisch leitend verbunden sind;
  • - Bereitstellen von zweiten Bauelementstrukturen mit zweiten Kontaktbereichen auf einem zweiten Halbleiter-Substrat (3);
  • - Ausbilden von zweiten Kontaktflecken (9), die mit den zweiten Kontaktbereichen elektrisch leitend verbunden sind;
  • - Verbinden von erstem (1) und zweiten (3) Halbleiter-Substrat, so daß sowohl die elektrische als auch die mechanische Verbindung der beiden Substrate über die ersten (8) und zweiten (9) Kontaktflecken erfolgt.
2. Verfahren nach Anspruch 1, bei dem die Kontaktbereiche hochdotierte Anschlußbereiche sind.
3. Verfahren nach Anspruch 1, bei dem die Kontaktbereiche Metallisierungsebenen sind.
4. Verfahren nach Anspruch 3, bei dem die Kontaktbereiche auf der ersten Hauptoberfläche angeordnete Metallisierungsebenen sind.
5. Verfahren nach Anspruch 3, bei dem die Kontaktbereiche unterhalb der ersten Hauptoberfläche angeordnete Metallisierungsebenen sind.
6. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das elektrisch leitende Verbindungsmaterial über eine zusätzliche Metallisierungssequenz aufgebracht wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die erste Hauptoberfläche des ersten Halbleiter-Substrats (1) nach Ausbilden der Kontaktlöcher mit einem Hilfssubstrat (2) verbunden wird und anschließend von der der ersten Hauptoberfläche gegenüberliegenden Seite des ersten Halbleiter-Substrats (1) her gedünnt wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das erste (1) und zweite (3) Halbleitersubstrat zunächst identisch bearbeitet werden und anschließend spiegelbildlich zueinander zusammengefügt werden.
9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Materialien für den ersten (8) und den zweiten (9) Kontaktflecken derart ausgewählt sind, daß die entstehende Verbindung stabil ist gegenüber den Bedingungen, unter denen zuvor die Verbindung zustande kam.
10. Verfahren nach einem der vorhergehenden Ansprüche, bei dem nicht alle ersten (8) und zweiten (9) Kontaktflecken jeweils mit den ersten und zweiten Kontaktbereichen elektrisch leitend verbunden werden.
11. Verfahren nach einem der vorhergehenden Ansprüche, bei durch ein justiertes Platzieren der zweiten Hauptoberfläche des ersten Halbleitersubstrats (1) auf der Oberfläche des zweiten Halbleitersubstrats (3) mit gleichzeitiger Temperaturerhöhung und Kraftanwendung eine elektrisch leitfähige Verbindung bereitgestellt wird.
12. Verfahren nach Anspruch 9, bei dem die Materialien für den ersten (8) und den zweiten (9) Kontaktflecken derart ausgewählt sind, daß sie eine eutektische Verbindung bilden.
13. Verfahren zum Verbinden einer Vielzahl von Halbleiter-Bauelementen, bei dem das Verfahren nach einem der vorhergehenden Ansprüche iterativ wiederholt wird und das jeweils n-te Halbleiter-Bauelement die Rolle des ersten Halbleiter-Bauelements übernimmt, während der Stapel aus (n-1) zusammengefügten Halbleiter- Bauelementen die Rolle des zweiten Halbleiter-Bauelementen übernimmt.
14. Halbleiter-Bauelementestapel, der aus 2 oder mehr Halbleiter-Bauelementen durch das Verfahren nach einem der vorhergehenden Ansprüche zusammengefügt ist.
DE19958486A 1999-05-27 1999-12-04 Verfahren zur vertikalen Integration von elektrischen Bauelementen mittels Rückseitenkontakt Withdrawn DE19958486A1 (de)

Priority Applications (7)

Application Number Priority Date Filing Date Title
DE19958486A DE19958486A1 (de) 1999-05-27 1999-12-04 Verfahren zur vertikalen Integration von elektrischen Bauelementen mittels Rückseitenkontakt
AT00945532T ATE250806T1 (de) 1999-05-27 2000-05-16 Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung
DE50003836T DE50003836D1 (de) 1999-05-27 2000-05-16 Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung
PCT/DE2000/001605 WO2000074134A1 (de) 1999-05-27 2000-05-16 Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung
JP2001500334A JP3895595B2 (ja) 1999-05-27 2000-05-16 背面接触により電気コンポーネントを垂直に集積する方法
US09/979,826 US6548391B1 (en) 1999-05-27 2000-05-16 Method of vertically integrating electric components by means of back contacting
EP00945532A EP1171912B1 (de) 1999-05-27 2000-05-16 Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19924287 1999-05-27
DE19958486A DE19958486A1 (de) 1999-05-27 1999-12-04 Verfahren zur vertikalen Integration von elektrischen Bauelementen mittels Rückseitenkontakt

Publications (1)

Publication Number Publication Date
DE19958486A1 true DE19958486A1 (de) 2000-12-07

Family

ID=7909346

Family Applications (2)

Application Number Title Priority Date Filing Date
DE19958486A Withdrawn DE19958486A1 (de) 1999-05-27 1999-12-04 Verfahren zur vertikalen Integration von elektrischen Bauelementen mittels Rückseitenkontakt
DE50003836T Expired - Lifetime DE50003836D1 (de) 1999-05-27 2000-05-16 Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE50003836T Expired - Lifetime DE50003836D1 (de) 1999-05-27 2000-05-16 Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung

Country Status (1)

Country Link
DE (2) DE19958486A1 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1225635A2 (de) * 2001-01-23 2002-07-24 STMicroelectronics S.r.l. Gestapelte Mehrchip-Halbleitervorrichtung mit Durchgangsverbindungen
DE10122424A1 (de) * 2001-05-09 2002-11-21 Infineon Technologies Ag Verfahren zur Kontaktierung von vertikalen Leitern in Halbleiterbauelementen
DE10141571A1 (de) * 2001-08-24 2003-03-13 Schott Glas Verfahren zur Herstellung von dreidimensional aufgebauten integrierten Schaltungen und mehrschichtige Schaltungsanordnung
US7700957B2 (en) 2001-08-24 2010-04-20 Schott Ag Process for making contact with and housing integrated circuits

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1225635A2 (de) * 2001-01-23 2002-07-24 STMicroelectronics S.r.l. Gestapelte Mehrchip-Halbleitervorrichtung mit Durchgangsverbindungen
EP1225635A3 (de) * 2001-01-23 2003-07-16 STMicroelectronics S.r.l. Gestapelte Mehrchip-Halbleitervorrichtung mit Durchgangsverbindungen
US6653655B2 (en) 2001-01-23 2003-11-25 Stmicroelectronics S.R.L. Integrated semiconductor device including high-voltage interconnections passing through low-voltage regions
DE10122424A1 (de) * 2001-05-09 2002-11-21 Infineon Technologies Ag Verfahren zur Kontaktierung von vertikalen Leitern in Halbleiterbauelementen
DE10141571A1 (de) * 2001-08-24 2003-03-13 Schott Glas Verfahren zur Herstellung von dreidimensional aufgebauten integrierten Schaltungen und mehrschichtige Schaltungsanordnung
DE10141571B4 (de) * 2001-08-24 2005-01-27 Schott Ag Verfahren zum Zusammenbau eines Halbleiterbauelements und damit hergestellte integrierte Schaltungsanordnung, die für dreidimensionale, mehrschichtige Schaltungen geeignet ist
DE10141571B8 (de) * 2001-08-24 2005-05-25 Schott Ag Verfahren zum Zusammenbau eines Halbleiterbauelements und damit hergestellte integrierte Schaltungsanordnung, die für dreidimensionale, mehrschichtige Schaltungen geeignet ist
US7700957B2 (en) 2001-08-24 2010-04-20 Schott Ag Process for making contact with and housing integrated circuits
US7821106B2 (en) 2001-08-24 2010-10-26 Schott Ag Process for making contact with and housing integrated circuits
US7880179B2 (en) 2001-08-24 2011-02-01 Wafer-Level Packaging Portfolio Llc Process for making contact with and housing integrated circuits
US8349707B2 (en) 2001-08-24 2013-01-08 Wafer-Level Packaging Portfolio Llc Process for making contact with and housing integrated circuits

Also Published As

Publication number Publication date
DE50003836D1 (de) 2003-10-30

Similar Documents

Publication Publication Date Title
EP1171912B1 (de) Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung
DE112010000142B4 (de) Kostenoptimiertes Verfahren zum Bilden von hoch dichten passiven Kondensatoren zum Ersetzen diskreter Kondensatoren unter Verwendung eines kostenoptimierten modularen 3D-Wafer-Wafer-Integrationsschemas
EP0703619B1 (de) Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten
DE10200399B4 (de) Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
EP0739540B1 (de) Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
EP0703618B1 (de) Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
EP0769209B1 (de) Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
DE4490400C2 (de) Verfahren zum Bilden von tiefen, leitenden Durchkontaktierungen und eine Verbindungsschicht, die nach diesem Verfahren gebildete Durchkontaktierungen enthält
DE102008033395B3 (de) Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
DE10319538B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung
DE102011088581B4 (de) Verfahren zur Herstellung von Gehäuseverbindungen und damit hergestelltes Bauelement
DE19834917A1 (de) Verfahren zum Bilden von selbstausrichtenden Durchgängen in integrierten Schaltungen mit mehreren Metallebenen
WO2009013315A2 (de) Halbleitersubstrat mit durchkontaktierung und verfahren zu seiner herstellung
DE102004039906A1 (de) Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
EP0745274B1 (de) Verfahren zur herstellung einer dreidimensionalen schaltungsanordnung
EP0698293B1 (de) Verfahren zur herstellung eines halbleiterbauelements mit stromanschlüssen für hohe integrationsdichte
DE4239457C2 (de) Halbleiterwaferstruktur und Herstellungsverfahren dafür
EP0373258B1 (de) Verfahren zur selbstjustierten Herstellung von Kontakten zwischen in übereinander angeordneten Verdrahtungsebenen einer integrierten Schaltung enthaltenen Leiterbahnen
DE19507547A1 (de) Verfahren zur Montage von Chips
DE19958486A1 (de) Verfahren zur vertikalen Integration von elektrischen Bauelementen mittels Rückseitenkontakt
DE10244077B4 (de) Verfahren zur Herstellung von Halbleiterbauteilen mit Durchkontaktierung
DE19924935C1 (de) Verfahren zur Herstellung von dreidimensionalen Schaltungen
DE10239218A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und deren Aufbau
DE102020128415A1 (de) Multi-level-stapelung von wafern und chips
DE2945385A1 (de) Halbleiter-anordnung und verfahren zu ihrer herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8130 Withdrawal