DE102020128415A1 - Multi-level-stapelung von wafern und chips - Google Patents

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Ming-Fa Chen
Cheng-feng Chen
Sung-Feng Yeh
Chuan-An Cheng
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

In einem Verfahren wird ein Wafer an einen ersten Träger gebunden. Der Wafer weist ein Halbleitersubstrat und eine erste Vielzahl von Durchkontaktierungen auf, die sich in das Halbleitersubstrat erstrecken. Das Verfahren umfasst ferner das Verbinden einer Vielzahl von Chips über den Wafer mit Spalten zwischen der Vielzahl von Chips, das Durchführen eines Spaltfüllprozesses zum Bilden von Spaltfüllbereichen in den Spalten, das Verbinden eines zweiten Trägers mit der Vielzahl von Chips und den Spaltfüllbereichen, das Entbinden des ersten Trägers vom Wafer und das Bilden elektrischer Verbinder, die elektrisch mit leitenden Merkmalen im Wafer verbunden sind. Die elektrischen Verbinder sind durch die erste Vielzahl von Durchkontaktierungen elektrisch mit der Vielzahl von Chips verbunden.

Description

  • INANSPRUCHNAHME DER PRIORITÄT UND RÜCKVERWEISUNG
  • Diese Anmeldung beansprucht die Priorität der folgenden, vorläufig eingereichten vorläufigen US-Anmeldung Nr. 63/031,087 , eingereicht am 28. Mai 2020, mit dem Titel „Multi-Level Stacking Approach“, wobei diese Anmeldung hiermit durch Bezugnahme aufgenommen wird.
  • HINTERGRUND
  • Beim Packaging von integrierten Schaltkreisen können mehrere Ebenen von Chips in einem gleichen Package gepackt werden. Die mehreren Ebenen beim Packaging müssen eine Vielzahl von Bestückungsprozessen durchlaufen, um mehrere einzelne Chips zu stapeln. Für jede Ebene der Chips müssen die Chips in Form von Wafern hergestellt und aus den jeweiligen Wafern ausgesägt werden. Die Chips werden dann aufgenommen und angeordnet, gefolgt von Spaltfüllungs- und Planarisierungsprozessen. Dementsprechend weist der Packaging-Prozess eine lange Prozesszykluszeit, einen geringen Durchsatz und hohe Kosten auf.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert werden.
    • 1A, 1B, 2A, 2B, 3, 4A, 4B und 5-8 veranschaulichen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen bei der Bildung eines Chipstapels gemäß einigen Ausführungsformen.
    • 9 und 10 veranschaulichen die Querschnittsansichten einiger Chipstapel gemäß einigen Ausführungsformen.
    • 11 bis einschließlich 16 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Chipstapels gemäß einigen Ausführungsformen.
    • 17 und 18 veranschaulichen die Querschnittsansichten einiger Chipstapel gemäß einigen Ausführungsformen.
    • 19 bis einschließlich 24 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Chipstapels gemäß einigen Ausführungsformen.
    • 25 und 26 veranschaulichen die Querschnittsansichten einiger Chipstapel gemäß einigen Ausführungsformen.
    • 27 zeigt einen Prozessablauf zum Bilden eines Chipstapels gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind natürlich nur Beispiele und sollen nicht einschränkend verstanden werden. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen ergeben, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen ergeben, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugsziffern und/oder Bezugsbuchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen.
  • Ferner können hier räumlich relative Begriffe, wie „darunter liegend“, „unten“, „unterhalb“, „darüber“, „oben“ und dergleichen, zur leichteren Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal beziehungsweise zu anderen Elementen oder Merkmalen zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen zusätzlich zu den in den Figuren dargestellten Orientierungen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Deskriptoren müssen ebenfalls entsprechend interpretiert werden.
  • Ein Package mit gestapelten Chips (auch als Chipstapel bezeichnet) und das Verfahren zum Bilden derselben werden gemäß einigen Ausführungsformen bereitgestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst der Packaging-Prozess das Verbinden wenigstens eines Wafers mit Chips oder anderen Wafern. Die Spalten zwischen den Chips auf gleicher Höhe sind mit spaltfüllenden Materialien gefüllt. Durch die Verwendung von einem oder allgemein von Wafern anstelle von Chips, die einzeln aufgenommen und angeordnet werden, wird der Durchsatz des Packaging-Prozesses verbessert und es werden Herstellungskosten eingespart. Ausführungsformen, die hier diskutiert werden, sollen Beispiele bereitstellen, um das Herstellen oder Verwenden des Gegenstands dieser Offenbarung zu ermöglichen, und eine Durchschnittsfachperson auf diesem Gebiet der Technik wird leicht Modifikationen verstehen, die vorgenommen werden können, während diese in den in Betracht gezogenen Umfängen verschiedener Ausführungsformen verbleiben. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugsziffern verwendet, um gleiche Elemente zu bezeichnen. Obwohl Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt diskutiert werden können, können andere Verfahrensausführungsformen in einer beliebigen logischen Reihenfolge ausgeführt werden.
  • 1A, 1B, 2A, 2B, 3, 4A, 4B und 5-8 veranschaulichen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen bei der Bildung eines Packages mit gestapelten Chips gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die entsprechenden Prozesse spiegeln sich auch schematisch in dem in 27 gezeigten Prozessablauf wider.
  • 1-A und 1B veranschaulichen eine perspektivische Ansicht bzw. eine Querschnittsansicht des Ausrichtens und Anordnens des Vorrichtungswafers 22 auf dem Träger 20. Gemäß einigen Ausführungsformen ist eine Gesamtheit des Trägers 20 aus einem homogenen Material, das Silizium enthalten kann, gebildet und das homogene Material kann in Form von einem oder mehreren Elementarelementen oder einer Verbindung vorliegen. Beispielsweise kann der Träger 20 (elementares) kristallines Silizium oder eine Siliziumverbindung wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen aufweisen. Der Träger 20 kann auch eine Verbundstruktur aufweisen, beispielsweise mit einer Basisschicht 20A und einer oberen Oberflächenschicht 20B über der Basisschicht 20A. Die Basisschicht 20A kann eine Siliziumschicht (wie eine kristalline Siliziumschicht), Glas oder andere Arten von Halbleiter- oder dielektrischen Schichten sein. Die obere Oberflächenschicht 20B kann eine siliziumhaltige Schicht (amorphes oder polykristallines Silizium) oder eine Siliziumverbundschicht, die Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthält, sein. Gemäß einigen Ausführungsformen ist jede von Basisschicht 20A und oberer Oberflächenschicht 20B eine homogene Schicht, die aus einem homogenen Material gebildet ist. Die obere Oberflächenschicht 20B kann durch Abscheidung, thermische Oxidation, Nitridierung und/oder dergleichen gebildet werden. Der Träger 20 ist frei von aktiven Vorrichtungen (wie Transistoren und Dioden) und passiven Vorrichtungen (wie Kondensatoren, Widerständen, Induktivitäten). Der Träger 20 kann auch frei von leitenden Leitungen wie Metallleitungen darin sein.
  • 1-A und 1B veranschaulichen auch den Vorrichtungswafer 22 gemäß einigen Ausführungsformen. Die nachfolgend diskutierten Vorrichtungswafer 22 (wie die Wafer 20-1 bis 20 m (10, 18 und 26, wobei m eine beliebige ganze Zahl größer als 2 sein kann)) können daher eine ähnliche oder dieselbe Struktur wie der Vorrichtungswafer 22 aufweisen, wodurch die Details der nachfolgend verwendeten Wafer 22 nicht im Detail diskutiert werden, und die Details können unter Bezugnahme auf die Diskussion des Wafers 22 in 1B gefunden werden. Der Wafer 22 weist eine Vielzahl von Vorrichtungschips 22' darin auf. Der Vorrichtungswafer 22 ist nicht gesägt und weist ein Halbleitersubstrat 24 auf, das sich kontinuierlich über (zu allen Kanten) des Wafers 22 erstreckt. Gemäß einigen Ausführungsformen ist das Substrat 24 ein Halbleitersubstrat, das aus einem kristallinen Silizium-Substrat gebildet sein oder dieses enthalten kann, während es auch aus anderen Halbleitermaterialien wie Siliziumgermanium, Siliziumkohlenstoff oder dergleichen gebildet sein oder diese enthalten kann. Gemäß einigen Ausführungsformen umfassen VorrichtungsChips 22' Schaltungen 23, die an der Vorderseite (der dargestellten unteren Oberfläche) des Halbleitersubstrats 24 ausgebildet sind. Schaltungen 23 umfassen aktive Schaltungen (nicht gezeigt) wie Transistoren und möglicherweise passive Vorrichtungen wie Kondensatoren, Widerstände, Induktoren und/oder dergleichen. Durchkontaktierungen (manchmal auch als Durchkontaktierungen durch das Substrat (TSVs) bezeichnet) 26 können so ausgebildet sein, dass sie sich gemäß einigen Ausführungsformen in das Substrat 24 erstrecken. TSVs 26 werden manchmal auch als Durchkontaktierungen durch Silizium bezeichnet, wenn sie in einem Siliziumsubstrat ausgebildet werden. Jedes der TSVs 26 kann von einer Isolationsauskleidung (nicht gezeigt) umgeben sein, die aus einem dielektrischen Material wie Siliziumoxid, Siliziumnitrid oder dergleichen gebildet ist. Die Isolationsauskleidungen isolieren die jeweiligen TSVs 26 vom Halbleitersubstrat 24. Die TSVs 26 und die Isolationsauskleidungen erstrecken sich von der dargestellten Vorderseite des Halbleitersubstrats 24 bis zu einem Zwischenniveau zwischen der Vorderfläche und der Rückseite (der dargestellten oberen Oberfläche) des Halbleitersubstrats 24. TSVs 26 können sich in die dielektrischen Schichten in der Interconnect-Struktur 30 erstrecken oder auch nicht.
  • Die Interconnect-Struktur 30 ist unter dem Halbleitersubstrat 24 ausgebildet. Die Interconnect-Struktur 30 kann eine Vielzahl von dielektrischen Schichten 32 aufweisen. Metallleitungen und Durchkontaktierungen 36 sind in dielektrischen Schichten 32 ausgebildet und elektrisch mit TSVs 26 und den Schaltungen 23 im Chip 22' verbunden. Gemäß einigen Ausführungsformen umfassen dielektrische Schichten 32 Siliziumoxid, Siliziumnitrid, Siliziumkarbid, Siliziumoxynitrid, Kombinationen davon und/oder Mehrfachschichten davon. Die dielektrischen Schichten 32 können eine oder mehrere Inter-Metal-Dielectric-Schichten (IMD-Schichten) umfassen, die aus dielektrischen Materialien mit niedrigem k-Wert mit niedrigen k-Werten gebildet sind, die beispielsweise niedriger liegen können als ungefähr 3,0 oder im Bereich zwischen ungefähr 2,5 und ungefähr 3,0.
  • Die Interconnect-Struktur 30 weist ferner leitfähige Merkmale 40 auf, die manchmal als Under-Bump-Metallurgien (UBMs) bezeichnet werden. Leitfähige Merkmale 40 können aus nicht lötenden Materialien gebildet sein, die aus Kupfer, Titan, Nickel, Mehrfachschichten davon, Legierungen davon und/oder dergleichen gebildet sein oder diese aufweisen können. Die leitfähigen Merkmale 40 können über Metallleitungen und Durchkontaktierungen 36 und über einige andere leitfähige Merkmale (nicht gezeigt), einschließlich und nicht beschränkt auf Aluminiumpads, Post Passivation Interconnect (PPI) oder dergleichen, elektrisch mit integrierten Schaltkreisen 23 verbunden sein. Außerdem können zwischen leitfähigen Merkmalen 40 und Metallleitungen und Durchkontaktierungen 36 dielektrische Schichten wie dielektrische Schichten mit niedrigem k, Passivierungsschichten (Schichten nicht mit niedrigem k), Polymerschichten oder dergleichen vorhanden sein.
  • Leitfähige Merkmale 40 sind in der dielektrischen Schicht 41 ausgebildet. Gemäß einigen Ausführungsformen ist die dielektrische Schicht 41 aus einem Polymer gebildet, das Polyimid, Polybenzoxazol (PBO) oder dergleichen sein kann, oder dieses aufweist. Die dielektrische Schicht 42 kann ferner auf der dielektrischen Schicht 41 ausgebildet sein und ist als Oberflächenschicht des Wafers 22 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die dielektrische Schicht 42 aus einem siliziumhaltigen dielektrischen Material gebildet oder umfasst dieses, welches Sauerstoff oder auch nicht enthalten kann. Beispielsweise kann die dielektrische Schicht 42 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen aufweisen.
  • In der gesamten Beschreibung wird die Seite des Halbleitersubstrats 24 mit den Schaltungen 23 und der Interconnect-Struktur 30 als Vorderseite (oder aktive Seite) des Halbleitersubstrats 24 bezeichnet und die gegenüberliegende Seite wird als Rückseite (oder inaktive Seite) des Halbleitersubstrats 24 bezeichnet. Auch die Rückseite des Halbleitersubstrats 24 wird auch als die Rückseite (oder inaktive Seite) des entsprechenden Chips 22' (und des Wafers 22) bezeichnet und die gegenüberliegende Seite wird als die Vorderseite (oder aktive Seite) des Chips 22' (und des Wafers 22) bezeichnet. Dementsprechend ist in 1B die Rückseite des Wafers 22 und der Chips 22' die Seite, die nach oben gewandt ist.
  • 2A und 2B veranschaulichen eine perspektivische Ansicht bzw. eine Querschnittsansicht des Bondens des Trägers 20 mit dem Wafer 22. Der jeweilige Prozess ist als Prozess 202 in dem Prozessablauf 200 dargestellt, wie in 27 gezeigt. Das Bonden erfolgt durch direktes Wafer-Bonden, wobei die glatten, flachen und sauberen Oberflächen des Trägers 20 und des Wafers 22 miteinander verbunden werden. Gemäß einigen Ausführungsformen erfolgt die Bindung durch Schmelzbindung. Beispielsweise können Si-O-Si-Bonds gebildet werden, wobei das Si-O-Bond von einem von Träger 20 und Wafer 22 her stammt und das Si-Atom von dem anderen von Träger 20 und Wafer 22 her stammt.
  • Gemäß alternativen Ausführungsformen kann anstelle von Schmelzbindung der Träger 20 über einen LTHC-Film (Light-to-Heat-Conversion) an den Wafer 22 gebunden werden.
  • 3 zeigt eine Vielzahl von Prozessen, die das Dünner-Machen des Substrats 24 umfassen. Beispielsweise kann ein chemisch-mechanischer Polierprozess (CMP) oder ein mechanischer Schleifprozess durchgeführt werden, um die Rückseite 24BS zu polieren und eine zurückgezogene Rückseite 24BS' zu erzeugen. Der jeweilige Prozess ist als Prozess 204 im Prozessablauf 200 dargestellt, wie in 27 gezeigt. Das Halbleitersubstrat 24 wird dann durch Ätzen abgesenkt, so dass die TSVs 26 höher hervorstehen als die resultierende abgesenkte Rückfläche 24BS'. Die dielektrische Schicht 43 wird dann abgeschieden, gefolgt von einem Planarisierungsprozess wie einem CMP-Prozess oder einem mechanischen Polierprozess, so dass die oberen Oberflächen der TSVs 26 und die obere Oberfläche der dielektrischen Schicht 43 koplanar sind oder die oberen Oberflächen der TSVs 26 geringfügig höher sind als die obere Oberfläche der dielektrischen Schicht 43. Als Nächstes können eine dielektrische Schicht 44 und Bondpads 45 gebildet werden, die koplanare obere Oberflächen aufweisen, oder die Bondpads 45 sind ein wenig höher als die dielektrische Schicht 44. Der jeweilige Prozess ist als Verfahren 206 in dem Prozessablauf 200 dargestellt, wie in 27 gezeigt. Gemäß einigen Ausführungsformen sind Bondpads 45 aus Kupfer gebildet oder weisen Kupfer auf. Die dielektrische Schicht 44 besteht aus einem dielektrischen Material, das für die Schmelzbindung geeignet ist und aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet sein oder dieses umfassen kann.
  • Bezugnehmend auf die 4A und 4B sind die Chips 46 mit dem Wafer 22 verbunden. Der jeweilige Prozess ist als Prozess 208 in dem Prozessablauf 200 dargestellt, wie in 27 gezeigt. Obwohl ein Chip 46 in 4A dargestellt ist, sind eine Vielzahl von Chips 46 (4B) mit den Vorrichtungschips 22' in dem Wafer 22 beispielsweise durch Face-to-Back-Bonding verbunden, wobei die Vorderseite (Vorderflächen) der Chips 46 zur Rückseite des Wafers 22 gewandt sind. Es kann ein einzelner oder eine Vielzahl von Chips 46 vorhanden sein, die mit demselben Chip 22' verbunden sind. Die Chips 46 können ein Halbleitersubstrat 48, eine Interconnect-Struktur 50, eine dielektrische Schicht 52 und Bondpads 54 aufweisen. Die Bindung der Chips 46 an den Wafer 22 kann durch Hybridbindung erreicht werden. Bei der Hybridbindung werden die Bondpads 54 durch direkte Metall-Metall-Bindung mit den Bondpads 45 verbunden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Metall-Metall-Direktbindung eine Kupfer-Kupfer-Direktbindung. Darüber hinaus ist die oberflächendielektrische Schicht 52 durch dielektrisch-dielektrische Bindung, die eine Schmelzbindung sein kann, mit der oberflächendielektrischen Schicht 44 verbunden. Beispielsweise können Si-O-Si-Bindungen erzeugt werden, wobei sich Si-O-Bindungen in einer ersten der dielektrischen Schichten 52 und 44 befinden und Si-Atome in einer zweiten der dielektrischen Schichten 52 und 44 liegen.
  • Gemäß einigen Ausführungsformen wird der Wafer 22 unter Verwendung einer ausgereifteren (möglicherweise älteren) Technologie hergestellt, so dass die Ausbeute hoch ist. Andernfalls werden alle Chips, die mit ihm verbunden sind, verschwendet, wenn einer der Chips 22' in Wafer 20 defekt ist. Wenn andererseits eine anspruchsvollere Leistung erforderlich ist und die entsprechenden Chips unter Verwendung einer neueren Technologie hergestellt werden, die eine geringere Ausbeute aufweist, können die entsprechenden Chips die Form eines Dies annehmen, so dass bekanntermaßen gute Dies 46 verwendet werden, während defekte Chips weggeworfen werden. Beispielsweise kann der Wafer 22 aus einer 10-nm-Technologie oder älter gebildet sein, während die Chips 46 unter Verwendung einer 7-nm-Technologie oder neuer hergestellt werden können. Die kritischen Abmessungen (die Breiten der Gates) der Transistoren in Chips 46 sind dementsprechend kleiner als die kritischen Abmessungen der Transistoren in Wafer 22. Beispielsweise kann die kritische Abmessung der Transistoren in Wafer 22 10 nm oder breiter sein und die kritische Abmessung der Transistoren in den Chips 46 kann 7 nm oder schmaler sein.
  • Um das Hybridbinden zu erreichen, wird ein Vorbinden durchgeführt, indem die Chips 46 leicht gegen den Wafer 22 gedrückt werden. Nachdem alle Chips 46 vorab-gebunden sind, wird ein Temper-Prozess durchgeführt, um die Interdiffusion der Metalle in Bondpads zu den darüber liegenden Bondpads 54 zu bewirken. Die Temper-Temperatur kann höher als ungefähr 350 °C sein und kann gemäß einigen Ausführungsformen im Bereich zwischen ungefähr 350 °C und ungefähr 550 °C liegen. Die Temper-Zeit kann im Bereich zwischen ungefähr 1,5 Stunden und ungefähr 3,0 Stunden liegen und kann gemäß einigen Ausführungsformen im Bereich zwischen ungefähr 1,0 Stunden und ungefähr 2,5 Stunden liegen. Durch die Hybridbindung werden die Bondpads 54 durch direkte Metallbindung, die durch Metallinterdiffusion verursacht wird, mit den entsprechenden Bondpads 45 verbunden.
  • Gemäß einigen Ausführungsformen wird nach dem Verbindungsprozess ein Rückseitenschleifprozess durchgeführt, um die Chips 46 dünner zu machen. Durch das Dünner-Machen der Chips 46 wird das Aspektverhältnis der Spalten zwischen benachbarten Chips 46 verringert, um die Schwierigkeit im anschließenden Spaltfüllprozess zu verringern. Gemäß alternativen Ausführungsformen wird der Dünner-Machen-Prozess übersprungen.
  • 5 zeigt einen Spaltfüllprozess, bei dem Spaltfüllbereiche 56 gebildet werden, um die Spalten zwischen benachbarten Chips 46 zu füllen. Der jeweilige Prozess ist als Prozess 210 in dem Prozessfluss 200 dargestellt, wie in 27 gezeigt. Gemäß einigen Ausführungsformen umfasst der Spaltfüllprozess das Abscheiden einer dielektrischen Auskleidung (die als Haftschicht wirkt) und das Abscheiden eines Füllmaterials. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Auskleidung aus einem nitridhaltigen Material wie Siliziumnitrid gebildet. Die dielektrische Auskleidung kann eine konforme Schicht sein. Die Abscheidung kann durch einen konformen Abscheidungsprozess wie Atomic Layer Deposition (ALD) oder Chemical Vapour Deposition (CVD) erreicht werden. Das Füllmaterial unterscheidet sich vom Material der dielektrischen Auskleidung. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Füllmaterial aus Siliziumoxid gebildet, während andere dielektrische Materialien wie Siliziumoxynitrid, Siliziumoxycarbonitrid, Phosphorsilikatglas (PSG), Borsilikatglas (BSG), Bor-Phosphor-SilikatGlas (BPSG) oder dergleichen ebenfalls verwendet werden können. Das Füllmaterial kann unter Verwendung von CVD, chemischer Gasphasenabscheidung mit hoher Dichte (HDPCVD), fließfähigem CVD, Spin-On-Beschichtung oder dergleichen gebildet werden. Gemäß alternativen Ausführungsformen werden Spaltfüllbereiche 56 aus einem Einkapselungsmittel gebildet oder umfassen dieses, das aus einer Formmasse, einer Formunterfüllung, einem Harz, einem Epoxid, einem Polymer und/oder dergleichen gebildet sein kann.
  • Ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Schleifprozess wird dann durchgeführt, um überschüssige Teile des Spaltfüllmaterials zu entfernen, so dass die Chips 46 freigelegt sind. Die verbleibenden Abschnitte des Spaltfüllmaterials sind die Spaltfüllbereiche 56.
  • Als Nächstes wird, wie auch in 5 gezeigt, die dielektrische Schicht 58 als planare Schicht abgeschieden. Der jeweilige Prozess ist als Prozess 212 in dem in 27 gezeigten Prozessablauf 200 dargestellt. Gemäß einigen Ausführungsformen weist die dielektrische Schicht 58 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen auf. In der gesamten Beschreibung wird die in vorhergehenden Prozessen gebildete Struktur als rekonstruierter Wafer 100 bezeichnet. Chips 46, Spaltfüllbereiche 56 und die dielektrische Schicht 58 werden zusammen als rekonstruierter Wafer 70 bezeichnet.
  • 6 zeigt die Bindung des Trägers 62 an den rekonstruierten Wafer 100. Der jeweilige Prozess ist als Prozess 214 im Prozessablauf 200 dargestellt, wie in 27 gezeigt. Der Träger 62 kann eine Struktur aufweisen, die aus den gleichen aussichtsreichen Strukturen des Trägers 20 ausgewählt ist, oder kann die gleiche Struktur (die gleichen Materialien) wie Träger 20 aufweisen oder eine unterschiedliche Struktur zu Träger 20 haben. Beispielsweise kann der Träger 62 die Basisschicht 60 und die Oberflächenschicht 61 aufweisen. Die Basisschicht 60 kann eine Siliziumschicht (wie z. B. kristallines Silizium), Glas oder andere Arten von Halbleiter- oder dielektrischen Materialien sein. Die Oberflächenschicht 61 kann eine siliziumhaltige Schicht (wie eine amorphe oder polykristalline Siliziumschicht) oder eine siliziumoxidhaltige Schicht sein. Die Bindung des Trägers 62 an den rekonstruierten Wafer 100 kann eine Schmelzbindung aufweisen, beispielsweise mit Si-O-Si-Bindungen, die gebildet sind, um die dielektrischen Schichten 58 und 61 zu verbinden.
  • Als Nächstes wird der Träger 20 von der darüber liegenden Struktur abgelöst und der resultierende rekonstruierte Wafer 100 ist in 7 gezeigt. Der jeweilige Prozess ist als Prozess 216 im Prozessablauf 200 dargestellt, wie in 27 gezeigt. Wenn Schmelzbindungen zwischen dem Wafer 22 und dem Träger 20 ausgebildet sind, kann das Ablösen beispielsweise durch Leiten von Wasserstoff und Aufbringen einer Kraft zum Aufbrechen der Bindungen erreicht werden. In Übereinstimmung mit anderen Ausführungsformen, in denen LTHC angewendet wird, kann eine Strahlung wie ein Laserstrahl verwendet werden, um die LTHC zu aufzubrechen.
  • 8 zeigt die Bildung elektrischer Verbinder 66. Der jeweilige Prozess ist als Prozess 218 im Prozessablauf 200 dargestellt, wie in 27 gezeigt. Beispielsweise kann eine Maske (wie ein Fotolack) gebildet und strukturiert werden und einige Abschnitte der dielektrischen Schichten 41 und 42 werden durch Ätzen entfernt, wodurch leitende Merkmale 40 sichtbar werden. Elektrische Verbinder 66 können dann durch Plattieren gebildet werden. Elektrische Verbinder 66 können Metallsäulen 63 und Lötbereiche 64 aufweisen. Die resultierende Struktur wird als rekonstruierter Wafer 102 bezeichnet.
  • Gemäß einigen Ausführungsformen wird der rekonstruierte Wafer 102 durch Entfernen des Trägers 62 von der darunter liegenden Struktur dünner gemacht. Gemäß alternativen Ausführungsformen verbleibt der Träger 62 in der endgültigen Struktur. Die resultierende Struktur wird auch als rekonstruierter Wafer 102 bezeichnet. Die dielektrische Schicht 61 kann von dem rekonstruierten Wafer 102 entfernt sein oder nicht. Die dielektrische Schicht 58 kann auch von dem rekonstruierten Wafer 102 entfernt sein oder nicht. Alternativ vorgestellt, kann die Bodenfläche des rekonstruierten Wafers 102 (und der Packages 102') sich auf einem der als gestrichelte Linien 103 gezeigten Ebenen befinden und die Abschnitte unter der entsprechenden gestrichelten Linie 103 sind entfernt.
  • Der rekonstruierte Wafer 102 wird dann (zum Beispiel durch Sägen) entlang der Ritzlinien 68 vereinzelt, um mehrere identische Packages 102' zu bilden. Der jeweilige Prozess ist als Prozess 220 in dem Prozessablauf 200 dargestellt, wie in 27 gezeigt. Jedes der Packages 102' weist Spaltfüllbereiche 56 und Chips 46 auf und kann die Merkmale, die den Spaltfüllbereichen 56 und Chips 46 zugrunde liegen, aufweisen oder nicht. In einem Package 102' sind die Chips 22' und 46 gestapelt. Das Package 102' kann dann mit einer anderen Package-Komponente (nicht gezeigt) verbunden werden, wie beispielsweise einem Package-Substrat, einer Leiterplatte oder dergleichen. Eine Unterfüllung kann zwischen dem Chip 102' und der verbundenen Package-Komponente verteilt werden.
  • In herkömmlichen Strukturen, in denen Packages aus gestapelten Chips gebildet werden, werden mehrere Chips der ersten Schicht aufgenommen und auf einen Träger angeordnet, gefolgt von einem Spaltfüllprozess. Eine Vielzahl von Chips der zweiten Schicht wird dann aufgenommen und auf einen Träger gelegt, gefolgt von einem weiteren Spaltfüllprozess. Das Aufnehmen und Anordnen von Chips für jede der Ebenen ist zeitaufwändig und kostspielig. Wenn außerdem Durchkontaktierungen in der ersten Schicht gebildet werden sollen, können sich die Durchkontaktierungen in den Spaltfüllbereichen befinden. In der vorliegenden Offenbarung wird der Wafer 22 übernommen und die Chips 46 werden aufgenommen und auf den Wafer 22 angeordnet. Dies spart Zeit und Kosten für das Aufnehmen und Anordnen der Chips 22'. Infolge der Verwendung der Waferform werden TSVs 26 eher im Halbleitersubstrat 24 als in Spaltfüllbereichen gebildet.
  • Die 9 und 10 veranschaulichen die Packages einschließlich gestapelter Dies gemäß einigen Ausführungsformen. Diese Ausführungsformen ähneln den in den 1 bis einschließlich 8 gezeigten Ausführungsformen, außer dass mehr Schichten von Wafern und Chips verbunden sind. Die Bildungsprozesse umfassen somit die in den 1 bis einschließlich 8 gezeigten Prozesse, außer dass die Bildungsprozesse der zusätzlichen Ebenen hinzugefügt werden. 9 zeigt die Querschnittsansicht des rekonstruierten Wafers 102 und der vereinzelten Packages 102' gemäß einigen Ausführungsformen. In der nachfolgenden Diskussion können ähnliche Merkmale mit einem „-“ - Zeichen gefolgt von einer Zahl gekennzeichnet werden, um die Ebenen der entsprechenden Wafer und Chips zu unterscheiden. Beispielsweise können ein Wafer der ersten Schicht und ein Wafer der zweiten Schicht als Wafer 22-1 bzw. Wafer 22-2 bezeichnet werden und ein Chip der ersten Schicht und ein Chip der zweiten Schicht können als Chip 46-1 bzw. Chip 46-2 bezeichnet werden. Der rekonstruierte Wafer 102 weist den Wafer 22-1 und den Wafer 22-2, der durch Hybridbindung unter dem Wafer 22-1 liegt und mit diesem verbunden ist. Beispielsweise ist die Vorderseite des Wafers 22-2 durch Face-to-Back-Verbinden mit der Rückseite des Wafers 22-1 verbunden. Die Chips 46-1 und die Spaltfüllbereiche 56-1 liegen darunter und verbinden sich mit dem Wafer 22-2, um den rekonstruierten Wafer 70-1 zu bilden. Das Verbinden kann ein Face-to-Back-Bonden sein, wobei die Vorderseiten der Chips 46-1 mit der Rückseite des Wafers 22-2 verbunden sind. Die Chips 46-2 und die Spaltfüllbereiche 56-2 liegen darunter und verbinden sich mit dem rekonstruierten Wafer 70-1, um den rekonstruierten Wafer 70-2 zu bilden. Das Verbinden kann ein Face-to-Back-Bonden sein, wobei die Vorderseiten der Chips 46-2 mit den Rückseiten der Chips 46-1 verbunden sind. Die Bildung der rekonstruierten Wafer 70-1 und 70-2 kann der Bildung des rekonstruierten Wafers 70, wie sie in 7 gezeigt ist, ähnlich sein. Der Rest der Prozesse kann unter Bezugnahme auf die in den 1 bis einschließlich 8 gezeigten Prozesse realisiert werden. Die Verbindung zwischen Wafer 22-1 und 22-2, zwischen Wafer 22-2 und rekonstruiertem Wafer 70-1 und zwischen rekonstruierten Wafern 70-1 und 70-2 kann eine Hybridbindung sein. In dem resultierenden rekonstruierten Wafer 102 und den Packages 102' können die dielektrischen Schichten 61 und 58 und der Träger 62 von dem rekonstruierten Wafer 102 und den Packages 102' entfernt sein oder nicht. Die entsprechende unterste Ebene der resultierenden Packages 102' kann sich an einer der gestrichelten Linien 103 befinden.
  • 10 zeigt die Querschnittsansicht des rekonstruierten Wafers 102 und der vereinzelten Packages 102' gemäß einigen Ausführungsformen. Diese Ausführungsformen ähneln den in 9 gezeigten Ausführungsformen, außer dass es mehr Schichten von Wafern 22 (einschließlich 22-1 bis 22 m) und rekonstruierten Wafern 70 (einschließlich 70-1 bis 70-n) geben kann. Gemäß einigen Ausführungsformen kann jede der ganzen Zahlen m und n eine beliebige ganze Zahl größer als 2 sein, wie beispielsweise 3, 4, 5 oder größer. Der Bildungsprozess kann unter Bezugnahme auf die Beschreibungen der vorhergehenden Ausführungsformen realisiert werden. Die Bildung der in den 9 und 10 gezeigten Packages ist ähnlich zu jener in den vorhergehenden Figuren gezeigten, die das Verbinden der Träger 20 und 62 umfasst.
  • Die 11 bis einschließlich 16 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Packages gemäß alternativen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen sind den vorhergehenden Ausführungsformen ähnlich, außer dass anstelle des Verbindens des Wafers 22 mit dem Träger 20 zwei Wafer (22-1 und 22-2) miteinander verbunden sind. Sofern nicht anders angegeben, sind die Materialien und die Bildungsprozesse der Komponenten in diesen Ausführungsformen im Wesentlichen dieselben wie die gleicher Komponenten, die in den vorhergehenden Ausführungsformen mit gleichen Bezugsziffern bezeichnet sind. Die Details bezüglich der Bildungsprozesse und der Materialien der in den 11 bis einschließlich 16 (und 17 - 26) gezeigten Komponenten können somit in der Beschreibung der vorhergehenden Ausführungsformen gefunden werden.
  • Bezugnehmend auf 11 ist der Wafer 22-2 durch Face-to-Face- und Wafer-to-Wafer-Bonding mit dem Wafer 22-1 verbunden. Jeder der Wafer 22-1 und 22-2 kann eine Struktur aufweisen, die der unter Bezugnahme auf 1B besprochenen ähnlich ist, und die Details werden hier nicht wiederholt. Das Verbinden wird durch Hybridbonden durchgeführt, wobei die Bondpads 74-1 durch direkte Metall-Metall-Bindung mit den Bondpads 74-2 verbunden sind und die oberflächendielektrische Schicht 72-1 durch dielektrisch-dielektrische Bindung mit der oberflächendielektrischen Schicht 72-2 verbunden ist. Die resultierenden gebundenen Wafer sind in 12 dargestellt.
  • 12 veranschaulicht ferner das Dünner-Machen des Halbleitersubstrats 24 und die Bildung von dielektrischen Schichten 43 und 44 und Bondpads 45. Als Nächstes werden unter Bezugnahme auf 13 die Chips 46 durch Chip-on-Wafer-Waferbindung an den Wafer 22-2 gebunden. Gemäß einigen Ausführungsformen ist die Bindung eine Face-to-Back-Bindung. Die Details der Bindung können unter Bezugnahme auf die 4A und 4B gefunden werden. Gemäß einigen Ausführungsformen weist der Chip 46 Durchkontaktierungen (TSVs) 76 auf, die sich bis zu einem Zwischenniveau zwischen der Vorderseite 48FS und der Rückseite 48BS des Halbleitersubstrats 48 erstrecken.
  • 14 zeigt das Füllen und die Planarisierung eines oder mehrerer dielektrischer Materialien, um Spaltfüllbereiche 56 auszubilden. Der Planarisierungsprozess wird durchgeführt, bis die Durchkontaktierungen 76 freigelegt sind. Als Nächstes wird das Halbleitersubstrat 48 eingesenkt, so dass die Durchkontaktierungen 76 aus der Rückseite des Halbleitersubstrats 48 herausragen. Als Nächstes werden die dielektrischen Schichten 78 und 80 gebildet. Jede der dielektrischen Schichten 78 und 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet sein. Gemäß einigen Ausführungsformen werden, wenn das Halbleitersubstrat 48 eingesenkt ist, die Spaltfüllbereiche 56 nicht eingesenkt. Dementsprechend ist die dielektrische Schicht 78 in der Vertiefung der Spaltfüllbereiche 56 ausgebildet und die Oberseite der dielektrischen Schicht 78 ist koplanar mit den Oberflächen der Spaltfüllbereiche 56. Die Seitenwände der dielektrischen Schicht 78 sind somit bündig mit den Seitenwänden des Halbleitersubstrats 48 und stehen in Kontakt mit den Seitenwänden der Spaltfüllbereiche 56. Gemäß alternativen Ausführungsformen sind sowohl das Halbleitersubstrat 48 als auch die Spaltfüllbereiche 56 eingetieft, wie in 14 gezeigt. Dementsprechend erstreckt sich die dielektrische Schicht 78 direkt über beide der Chips 46 und der Spaltfüllbereiche 56. Gemäß diesen Ausführungsformen können die dargestellten zwei dielektrischen Schichten 78 und 80 auch durch eine einzelne dielektrische Schicht ersetzt werden. Der rekonstruierte Wafer 70 ist somit gebildet.
  • 15 zeigt die Bildung von Durchkontaktierungen 82, die manchmal als dielektrische Durchkontaktierungen (TDVs) bezeichnet werden. Der Bildungsprozess kann das Ätzen von Spaltfüllbereichen 56 umfassen, um Durchkontaktierungen zu bilden, wobei einige leitende Pads 45 durch die Durchkontaktierungsöffnungen sichtbar werden. Die Durchkontaktierungsöffnungen werden dann mit einem oder mehreren leitenden Materialien wie Wolfram, Kupfer, Aluminium, Titan, Titannitrid oder dergleichen, Mehrfachschichten davon und/oder Kombinationen davon gefüllt. Ein Planarisierungsprozess wie ein CMP-Prozess oder ein mechanischer Polierprozess wird dann durchgeführt, um überschüssige Abschnitte des leitenden Materials zu entfernen, wobei die Durchkontaktierungen 82 verbleiben.
  • Bezugnehmend auf 16 sind Umverteilungsleitungen (RDLs) 83, dielektrische Schichten 84, UBMs 86 und elektrische Verbinder 91 ausgebildet. Die Materialien und Bildungsprozesse von UBMs 86, dielektrischen Schichten 84 und elektrischen Verbindern 91 (einschließlich Metallsäulen 88 und Lötbereichen 89) können ähnlich denen von UBMs 40, dielektrischen Schichten 41 und 42 und elektrischen Verbindern 66 sein, wie in 8 gezeigt. Es wird somit ein rekonstruierter Wafer 102 gebildet. Gemäß einigen Ausführungsformen wird der rekonstruierte Wafer 102 durch Dünner-Machen des Halbleitersubstrats 24-1 dünner gemacht. Gemäß alternativen Ausführungsformen wird das Halbleitersubstrat 24-1 nicht dünner gemacht. Der rekonstruierte Wafer 102 wird dann mittels der Ritzlinien 68 vereinzelt, um mehrere identische Packages 102' auszubilden.
  • Die 17 und 18 veranschaulichen die Packages einschließlich gestapelter Dies gemäß einigen Ausführungsformen. Diese Ausführungsformen ähneln den in den 1 bis einschließlich 8 gezeigten Ausführungsformen, außer dass mehr Schichten von Wafern und Chips verbunden sind. Die Bildungsprozesse umfassen somit die in den 11 bis einschließlich 16 gezeigten Prozesse, außer dass die Bildungsprozesse der zusätzlichen Ebenen hinzugefügt werden. 17 zeigt den Wafer 102 und das Package 102' gemäß alternativen Ausführungsformen. Diese Ausführungsformen ähneln den in 16 gezeigten Ausführungsformen, außer dass ein zusätzlicher Wafer 22-3 durch Face-to-Back-Bonding mit dem Wafer 22-2 verbunden ist. Anstatt eine Schicht des rekonstruierten Wafers 70 zu haben, werden ferner zwei Schichten der rekonstruierten Wafer 70-1 und 70-2 gebildet, wobei die Chips 46-1 und 46-2 darin eingekapselt sind. Durchkontaktierungen 82-1 und 82-2 werden in den entsprechenden Spaltfüllbereichen 56-1 bzw. 56-2 gebildet. Die Bindung zwischen den rekonstruierten Wafern 70-1 und 70-2 und zwischen den Wafern 22-1, 22-2 und 22-3 kann eine Hybridbindung sein. Die Bindung zwischen den rekonstruierten Wafern 70-1 und dem Wafer 22-3 kann ebenfalls eine Hybridbindung sein.
  • 18 zeigt den Wafer 102 und das Package 102' gemäß noch weiteren alternativen Ausführungsformen. Diese Ausführungsformen sind den in den 16 und 17 gezeigten Ausführungsformen ähnlich, mit der Ausnahme, dass mehr Wafer 22-1 bis 22 m und mehr rekonstruierte Wafer 70-1 bis 70-n verwendet werden, wobei jede der ganzen Zahlen m und n jede beliebige ganze Zahl größer als 2 sein kann. Die oberen der Wafer 22-1 bis 22 m sind durch Wafer-to-Wafer-Hybridbindung mit den jeweiligen unteren Wafern 22-1 bis 22 m verbunden. Die oberen der Chips 46-1 bis 46-n sind mit den jeweiligen unteren Chips des rekonstruierten Wafers 70-1 bis 70-n durch Chip-on-Wafer-Bindung verbunden. Die Bildungsprozesse der in den 17 und 18 gezeigten Strukturen können durch die Lehre in vorhergehenden Ausführungsformen realisiert werden.
  • Die 19 bis 24 veranschaulichen die Querschnittsansichten von Zwischenstufen bei der Bildung eines Packages gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen sind den vorhergehenden Ausführungsformen ähnlich, außer dass anstelle des Verbindens des Wafers 22 mit dem Träger 20 die Chips 46 aufgenommen und auf den Träger 20 angeordnet und eingeschlossen werden, um zuerst den rekonstruierten Wafer 70 zu bilden. Dementsprechend wird mit dem vorgeformten rekonstruierten Wafer 70 der rekonstruierte Wafer 70 anstelle der diskreten Chips 46 mit dem Wafer 22 verbunden.
  • Bezugnehmend auf 19 werden die Chips 46 beispielsweise durch Schmelzbindung mit dem Träger 20 verbunden. Die Vorderseiten der Chips 46 sind mit dem Träger 20 verbunden. 20 zeigt die Bildung von Spaltfüllbereichen 56, bei denen ein(eine) dielektrisches Material/dielektrische Materialien/dielektrische Schicht/dielektrische Schichten gefüllt und dann ein Planarisierungsprozess durchgeführt wird. Der Planarisierungsprozess ist mit gestrichelten Linien dargestellt. Als Nächstes wird, wie in 21 gezeigt, die dielektrische Schicht 58 auf den Chips 46 und den Spaltfüllbereichen 56 abgeschieden. Gemäß einigen Ausführungsformen weist die dielektrische Schicht 58 ein siliziumhaltiges dielektrisches Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, oder ähnliches auf. Der rekonstruierte Wafer 70 wird somit gebildet. Die Chips 46 können vor dem Spaltfüllprozess dünner gemacht werden oder nicht. Wie ebenfalls in 21 gezeigt, wird der zuvor gebildete rekonstruierte Wafer 70 beispielsweise durch Schmelzbindung an den Träger 62 gebunden. Die dielektrische Schicht 61 ist beispielsweise durch Schmelzbindung mit der dielektrischen Schicht 58 verbunden, wobei Si-O-Si-Bindungen gebildet werden. In einem nachfolgenden Prozess wird der Träger 20 von dem rekonstruierten Wafer 70 gelöst. Die Vorderseite der Chips 46 wird somit freigelegt.
  • 22 zeigt die Bildung von Bindungsfilmen, welche dielektrische Schichten 90 und Bondpads 92 aufweisen. Gemäß einigen Ausführungsformen sind dielektrische Schichten 90 Abschnitte der Chips 46, die freigelegt sind, nachdem die Chips 46 vom Träger 20 gelöst wurden. Gemäß alternativen Ausführungsformen können in den Chips 46 Polymerschutzschichten vorhanden sein, wobei die Schutzschichten freigelegt sind, nachdem die Chips 46 vom Träger 20 gelöst wurden. Die Schutzschichten werden dann entfernt, um Vertiefungen zu bilden, und die dielektrischen Schichten 90 und die Bondpads 92 werden in den Vertiefungen gebildet. Die Bondpads 92 sind elektrisch mit den Vorrichtungen in den Chips 46 verbunden. Die dielektrischen Schichten 90 können aus einem siliziumhaltigen dielektrischen Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet sein.
  • Bezugnehmend auf 23 ist der Wafer 22 mit dem rekonstruierten Wafer 70 verbunden. Der Wafer 22 umfasst eine dielektrische Schicht 94 und Bondpads 96 in der dielektrischen Schicht 94. Die Oberflächen (die dargestellten Bodenflächen) der dielektrischen Schicht 94 und der Bondpads 96 sind koplanar. Der Wafer 22 umfasst das Halbleitersubstrat 24 und Durchkontaktierungen 26, die sich in das Halbleitersubstrat 24 erstrecken. Gemäß einigen Ausführungsformen erfolgt die Bindung durch Hybridbindung, wobei die Bondpads 92 und 96 durch Metall-Metall-Bindung miteinander verbunden sind und die dielektrischen Schichten 90 und 94 durch Schmelzbindung miteinander verbunden sind.
  • 24 zeigt die Bildung einer rückseitigen Interconnect-Struktur auf der Rückseite des Wafers 22. Die rückseitige Interconnect-Struktur kann dielektrische Schichten 98, Metallpads 110, die mit Durchkontaktierungen 26 verbunden sind, UBMs 112 und elektrische Verbinder 118 aufweisen. Elektrische Verbinder 118 können Metallsäulen 114 und Lötbereiche 116 aufweisen. Der Bildungsprozess der Interconnect-Struktur kann durch die Lehren in den vorhergehenden Ausführungsformen realisiert werden. Der rekonstruierte Wafer 102 wird somit gebildet.
  • Gemäß einigen Ausführungsformen wird der rekonstruierte Wafer 102 dünner gemacht, indem wenigstens die Basisschicht 60 des Trägers 62 von der darüber liegenden Struktur entfernt wird. Die resultierende Struktur wird auch als rekonstruierter Wafer 102 bezeichnet. Die dielektrische Schicht 61 kann von dem rekonstruierten Wafer 102 entfernt werden oder nicht. Die dielektrische Schicht 58 kann auch von dem rekonstruierten Wafer 102 entfernt werden oder nicht. Alternativ angegeben bedeutet das, dass die Bodenfläche des verbleibenden rekonstruierten Wafers 102 sich auf einer der als gestrichelte Linien 103 gezeigten Ebenen befinden kann und die Abschnitte unter der entsprechenden oberen Oberfläche entfernt werden.
  • Der rekonstruierte Wafer 102 wird dann mittels der Ritzlinien 68 vereinzelt, um mehrere identische Packages 102' zu bilden. Jedes der Packages 102' weist Spaltfüllbereiche 56 und Chips 46 auf und kann die Merkmale, die unter den Spaltfüllbereichen 56 und den Chips 46 liegen, aufweisen oder nicht. In einem Package 102' sind die Chips 22' und 46 gestapelt.
  • Die 25 und 26 veranschaulichen die Packages, die gestapelte Dies gemäß einigen Ausführungsformen aufweisen. Diese Ausführungsformen ähneln den in den 1 bis einschließlich 8 gezeigten Ausführungsformen, außer dass mehr Schichten von Wafern und Chips verbunden sind. Die Bildungsprozesse umfassen somit die in den 19 bis einschließlich 24 gezeigten Prozesse mit der Ausnahme, dass die Bildungsprozesse der zusätzlichen Schichten hinzugefügt werden. 25 zeigt die Querschnittsansicht des rekonstruierten Wafers 102 und der vereinzelten Packages 102' gemäß alternativen Ausführungsformen. Der rekonstruierte Wafer 102 weist den Wafer 22-1 und den Wafer 22-2 über dem Wafer 22-1 und das Verbinden mit diesem durch Hybridbindung auf. Die Bindung kann eine Face-to-Back-Bindung sein, wobei die Vorderseite des Wafers 22-2 mit der Rückseite des Wafers 22-1 verbunden ist. Die Chips 46-2 und die Spaltfüllbereiche 56-2 sind unter dem Wafer 22-1 und an diesen gebunden, um den rekonstruierten Wafer 70-2 zu bilden. Die Bindung kann eine Face-to-Face-Bindung sein, wobei die Flächen der Chips 46-2 mit der Fläche des Wafers 22-1 verbunden sind. Die Chips 46-1 und die Spaltfüllbereiche 56-1 liegen unter dem rekonstruierten Wafer 70-2 und sind an diesen gebunden, um den rekonstruierten Wafer 70-1 zu bilden. Die Bindung kann eine Back-to-Face-Bindung sein, wobei die Rückseite der Chips 46-2 mit den Vorderseiten der Chips 46-1 verbunden ist. Die Bildung der rekonstruierten Wafer 70-1 und 70-2 kann der Bildung des rekonstruierten Wafers 70 ähnlich sein, wie in den 19-21 gezeigt. Der Rest der Prozesse kann unter Bezugnahme auf die in den 1 bis einschließlich 8 und den 19 und 24 gezeigten Prozesse realisiert werden. Die Verbindung zwischen den Wafern 22-1 und 22-2, zwischen dem Wafer 22-1 und dem rekonstruierten Wafer 70-2 und zwischen den rekonstruierten Wafern 70-1 und 70-2 können Hybridbindungen sein. In dem resultierenden rekonstruierten Wafer 102 und den Packages 102' können die Basisschicht 60, die dielektrische Schicht 61 von dem rekonstruierten Wafer 102 und den Packages 102' entfernt worden sein oder nicht, ähnlich wie dies unter Bezugnahme auf 8 besprochen wurde.
  • 26 zeigt die Querschnittsansicht des rekonstruierten Wafers 102 und der vereinzelten Packages 102' gemäß noch weiteren alternativen Ausführungsformen. Diese Ausführungsformen ähneln den in 25 gezeigten Ausführungsformen, außer dass es mehr Schichten von Wafern 22 (aufweisend 22-1 bis einschließlich 22-m) und rekonstruierten Wafern 70 (aufweisend 70-1 bis 70-n) geben kann. Gemäß einigen Ausführungsformen kann jede der ganzen Zahlen m und n eine beliebige ganze Zahl größer als 2 sein, wie beispielsweise 3, 4, 5 oder größer. Der Bildungsprozess kann unter Bezugnahme auf die Beschreibungen der vorhergehenden Ausführungsformen realisiert werden. In dem resultierenden rekonstruierten Wafer 102 und den Packages 102' kann die Basisschicht 60, die dielektrische Schicht 61 von dem rekonstruierten Wafer 102 und den Packages 102' entfernt worden sein oder nicht, ähnlich wie dies unter Bezugnahme auf 8 besprochen wurde.
  • Gemäß einigen in den 9, 10, 17, 18, 25 und 26 gezeigten Ausführungsformen können alle Wafer 22 unter Verwendung von Technologien gebildet werden, die älter sind als die Technologien zum Bilden der Chips 46. Dementsprechend können die kritischen Abmessungen (die Breiten der Gates) der Transistoren in allen Chips 46 gemäß einigen beispielhaften Ausführungsformen kleiner sein als die kritischen Abmessungen der Transistoren in allen Wafern 22. Gemäß anderen Ausführungsformen können einige Wafer 22 unter Verwendung einer neueren Technologie als einige Chips 46 gebildet werden.
  • In den oben dargestellten Ausführungsformen werden einige Prozesse und Merkmale gemäß einigen Ausführungsformen der vorliegenden Offenbarung besprochen, um ein dreidimensionales Package (3D-Package) zu bilden. Andere Merkmale und Prozesse können ebenfalls umfasst sein. Beispielsweise können Teststrukturen umfasst sein, um den Verifikationstest des 3D-Packaging oder der 3DIC-Vorrichtungen zu unterstützen. Die Teststrukturen können beispielsweise Testpads aufweisen, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, welches das Testen des 3D-Packaging oder 3DIC, die Verwendung von Sonden und/oder Sondenkarten und dergleichen ermöglicht. Der Verifikationstest kann sowohl an Zwischenstrukturen als auch an der endgültigen Struktur durchgeführt werden. Zusätzlich können die hierin offenbarten Strukturen und Verfahren in Verbindung mit Testmethoden verwendet werden, die eine Zwischenverifizierung von bekannten guten Chips beinhalten, um die Ausbeute zu erhöhen und die Kosten zu senken.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch die Kombination von Wafern und Chips zu Packages mit gestapelten Chips wird der Durchsatz verbessert, da durch das Verbinden der Wafer der Aufwand für das einzelne Aufnehmen und Anordnen von Chips gespart wird. Auch das Erfordernis der Verbesserung der Ausbeute, die Erfordernisse der Verbesserung des Durchsatzes und das Erfordernis der Reduzierung der Herstellungskosten sind ausgeglichen. Beispielsweise kann für die ältere Generation von Schaltungen, in denen der Herstellungsprozess ausgereifter und die Ausbeute hoch ist, ein Wafer verwendet werden, da es weniger wahrscheinlich ist, dass einer der Chips in dem Wafer defekt ist. Andererseits können für die Chips, die unter Verwendung neuerer und anspruchsvollerer Technologien hergestellt werden, diskrete Chips zum Formen der Packages verwendet werden, da als gut bekannte Dies einzeln ausgewählt und verwendet werden können und fehlerhafte Chips nicht zu Packages verbunden werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Verbinden eines ersten Wafers mit einem ersten Träger, wobei der erste Wafer ein Halbleitersubstrat und eine erste Vielzahl von Durchkontaktierungen, die sich in das Halbleitersubstrat erstrecken, aufweist; das Verbinden einer ersten Vielzahl von Chips über den ersten Wafer, wobei Spalten zwischen der ersten Vielzahl von Chips liegen; das Durchführen eines Spaltfüllprozesses zum Bilden von Spaltfüllbereichen in den Spalten; das Verbinden eines zweiten Trägers mit der ersten Vielzahl von Chips und den Spaltfüllbereichen; das Entbinden des ersten Trägers vom ersten Wafer; und das Bilden elektrischer Verbinder, die elektrisch mit leitenden Merkmalen in dem ersten Wafer verbunden sind, wobei die elektrischen Verbinder durch die erste Vielzahl von Durchkontaktierungen elektrisch mit der ersten Vielzahl von Chips verbunden sind. In einer Ausführungsform ist eine Vorderseite des ersten Wafers mit dem ersten Träger verbunden, und wobei das Verfahren ferner umfasst: Polieren des Halbleitersubstrats, um die erste Vielzahl von Durchkontaktierungen freizulegen; und Bilden von Bondpads, um eine elektrische Verbindung mit der ersten Vielzahl von Durchkontaktierungen herzustellen. In einer Ausführungsform wird der erste Wafer durch Schmelzbindung an den ersten Träger gebunden. In einer Ausführungsform umfasst das Verfahren ferner das Bilden einer ersten dielektrischen Schicht als Oberflächenschicht des ersten Trägers, wobei die erste dielektrische Schicht mit einer zweiten dielektrischen Schicht in dem ersten Wafer verbunden ist. In einer Ausführungsform wird die erste Vielzahl von Chips durch Hybridbindung über den ersten Wafer gebunden. In einer Ausführungsform umfasst das Verfahren ferner vor dem Verbinden der ersten Vielzahl von Chips über den ersten Wafer das Verbinden eines zweiten Wafers über den ersten Wafer, wobei die erste Vielzahl von Chips weiter über den zweiten Wafer gebunden ist. In einer Ausführungsform umfasst das Verfahren ferner das Verbinden einer zweiten Vielzahl von Chips mit der ersten Vielzahl von Chips. In einer Ausführungsform umfasst das Verfahren ferner das Entbinden des zweiten Trägers von der ersten Vielzahl von Chips. In einer Ausführungsform umfasst das Verfahren ferner das Durchführen eines Vereinzelungsprozesses, um die erste Vielzahl von Chips und zusätzliche Chips in dem ersten Wafer in eine Vielzahl von Packages zu trennen, wobei jedes der der Vielzahl von Packages einen Abschnitt des zweiten Trägers aufweist. In einer Ausführungsform umfasst das Verbinden des ersten Wafers mit dem ersten Träger das Verbinden des ersten Wafers mit einem leeren Siliziumwafer.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bilden von Spaltfüllbereichen, um die Spalten zwischen einer Vielzahl von Chips zu füllen, um einen rekonstruierten Wafer zu bilden; das Verbinden eines Wafers mit der Vielzahl von Chips, wobei der Wafer ein Halbleitersubstrat, das sich zu allen Kanten des Wafers hin erstreckt, und eine Vielzahl von Durchkontaktierungen aufweist, die sich von einer Vorderfläche zu einer Zwischenebene des Halbleitersubstrats erstrecken, wobei die Zwischenebene zwischen der Vorderfläche und einer Rückseite des Halbleitersubstrats liegt; das Dünner-Machen des Halbleitersubstrats, um die Vielzahl von Durchkontaktierungen freizulegen; und das Bilden einer Vielzahl von elektrischen Verbindern, die elektrisch mit der Vielzahl von Durchkontaktierungen verbunden sind. In einer Ausführungsform umfasst das Verfahren ferner das Verbinden des Wafers mit einem Träger, wobei das Verbinden der Vielzahl von Chips mit dem Wafer zu einem Zeitpunkt durchgeführt wird, zu dem der Wafer mit dem Träger verbunden wird und bevor die Spaltfüllbereiche gebildet werden. In einer Ausführungsform umfasst das Verfahren ferner das Entbinden des Trägers von dem Wafer, nachdem die Spaltfüllbereiche gebildet sind. In einer Ausführungsform umfasst das Verfahren ferner das Verbinden der Vielzahl von Chips mit einem Träger, wobei die Spaltfüllbereiche auf der Vielzahl von Chips, die mit dem Träger verbunden wurden, gebildet werden. In einer Ausführungsform umfasst das Verfahren ferner vor dem Verbinden des Wafers mit der Vielzahl von Chips das Entbinden des Trägers von der Vielzahl von Chips und den Spaltfüllbereichen, wobei, wenn der Wafer mit der Vielzahl von Chips verbunden ist, die Vielzahl von Chips sich in dem rekonstruierten Wafer befinden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Verbinden einer Vorderseite eines ersten Wafers mit einem ersten Träger; wenn der erste Wafer mit dem ersten Träger verbunden ist, das Dünner-Machen eines Halbleitersubstrats des ersten Wafers, um eine Vielzahl von Durchkontaktierungen im ersten Wafer freizulegen; das Bilden einer ersten Vielzahl von Bondpads und einer ersten dielektrischen Schicht auf einer Rückseite des ersten Wafers; das Verbinden einer Vielzahl von Chips mit der ersten Vielzahl von Bondpads und der ersten dielektrischen Schicht durch Hybridbindung; das Entbinden des ersten Trägers vom ersten Wafer und der Vielzahl von Chips; und das Bilden elektrischer Verbinder auf der Vorderseite des ersten Wafers, wobei die elektrischen Verbinder elektrisch mit der Vielzahl von Durchkontaktierungen verbunden sind. In einer Ausführungsform ist der erste Wafer durch Schmelzbindung mit dem ersten Träger verbunden, wobei eine zweite dielektrische Schicht in dem ersten Wafer mit dem ersten Träger verbunden ist. In einer Ausführungsform umfasst das Verfahren ferner das Strukturieren der zweiten dielektrischen Schicht, um Öffnungen zu bilden; und das elektrische Plattieren der elektrischen Verbinder in den Öffnungen. In einer Ausführungsform umfasst das Verfahren ferner, bevor die Vielzahl von Chips verbunden ist, das Verbinden eines zweiten Wafers mit dem ersten Wafer, wobei sich sowohl der erste Wafer als auch der zweite Wafer über dem ersten Träger befinden. In einer Ausführungsform umfasst das Verfahren ferner vor dem Entbinden des ersten Trägers das Verbinden eines zweiten Trägers, wobei sich der erste Träger und der zweite Träger auf gegenüberliegenden Seiten des ersten Wafers und der Vielzahl von Chips befinden.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, so dass Fachleute auf diesem Gebiet der Technik die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf diesem Gebiet der Technik sollten sich darüber im Klaren sein, dass sie die vorliegende Offenbarung leicht als Grundlage für das das Designen oder Modifizieren anderer Verfahren und Strukturen verwenden können, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Fachleute auf diesem Gebiet der Technik sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Änderungen hierin vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031087 [0001]

Claims (20)

  1. Verfahren, umfassend: Verbinden eines ersten Wafers mit einem ersten Träger, wobei der erste Wafer ein Halbleitersubstrat und eine erste Vielzahl von Durchkontaktierungen aufweist, die sich in das Halbleitersubstrat hinein erstrecken; Verbinden einer ersten Vielzahl von Chips über den ersten Wafer, wobei Spalten zwischen der ersten Vielzahl von Chips liegen; Durchführen eines Spaltfüllprozesses zum Bilden von Spaltfüllbereichen in den Spalten; Verbinden eines zweiten Trägers mit der ersten Vielzahl von Chips und den Spaltfüllbereichen; Entbinden des ersten Trägers vom ersten Wafer; und Bilden elektrischer Verbinder, die elektrisch mit leitenden Merkmalen in dem ersten Wafer verbunden sind, wobei die elektrischen Verbinder durch die erste Vielzahl von Durchkontaktierungen elektrisch mit der ersten Vielzahl von Chips verbunden sind.
  2. Verfahren nach Anspruch 1, wobei eine Vorderseite des ersten Wafers mit dem ersten Träger verbunden ist und wobei das Verfahren ferner umfasst: Polieren des Halbleitersubstrats, um die erste Vielzahl von Durchkontaktierungen freizulegen; und Bilden von Bondpads zur elektrischen Verbindung mit der ersten Vielzahl von Durchkontaktierungen.
  3. Verfahren nach Anspruch 2, wobei der erste Wafer durch Schmelzbindung an den ersten Träger gebunden ist.
  4. Verfahren nach Anspruch 3, ferner umfassend das Bilden einer ersten dielektrischen Schicht als eine Oberflächenschicht des ersten Trägers, wobei die erste dielektrische Schicht mit einer zweiten dielektrischen Schicht in dem ersten Wafer verbunden ist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Vielzahl von Chips durch Hybridbindung über den ersten Wafer gebunden wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend vor dem Verbinden der ersten Vielzahl von Chips über den ersten Wafer das Verbinden eines zweiten Wafers über den ersten Wafer, wobei die erste Vielzahl von Chips weiter über den zweiten Wafer gebunden ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das Verbinden einer zweiten Vielzahl von Chips mit der ersten Vielzahl von Chips.
  8. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das Entbinden des zweiten Trägers von der ersten Vielzahl von Chips.
  9. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend das Durchführen eines Vereinzelungsprozesses zum Trennen der ersten Vielzahl von Chips und zusätzlicher Chips in dem ersten Wafer in eine Vielzahl von Packages, wobei jedes der Vielzahl von Packages einen Abschnitt des zweiten Trägers aufweist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verbinden des ersten Wafers mit dem ersten Träger das Verbinden des ersten Wafers mit einem leeren Siliziumwafer umfasst.
  11. Verfahren, umfassend: Bilden von Spaltfüllbereichen, um Spalten zwischen mehreren Chips zu füllen, um einen rekonstruierten Wafer zu bilden; Verbinden eines Wafers mit der Vielzahl von Chips, wobei der Wafer umfasst: ein Halbleitersubstrat, das sich zu allen Kanten des Wafers erstreckt; und eine Vielzahl von Durchkontaktierungen, die sich von einer Vorderfläche zu einer Zwischenebene des Halbleitersubstrats erstrecken, wobei die Zwischenebene zwischen der Vorderfläche und einer Rückseite des Halbleitersubstrats liegt; Dünner-Machen des Halbleitersubstrats, um die Vielzahl von Durchkontaktierungen freizulegen; und Bilden einer Vielzahl von elektrischen Verbindern, die elektrisch mit der Vielzahl von Durchkontaktierungen verbunden sind.
  12. Verfahren nach Anspruch 11, ferner umfassend: Verbinden des Wafers mit einem Träger, wobei das Verbinden der Vielzahl von Chips mit dem Wafer zu einem Zeitpunkt durchgeführt wird, zu dem der Wafer mit dem Träger verbunden wird und bevor die Spaltfüllbereiche gebildet werden.
  13. Verfahren nach Anspruch 12, ferner umfassend das Entbinden des Trägers von dem Wafer, nachdem die Spaltfüllbereiche gebildet sind.
  14. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 13, ferner umfassend: Verbinden der mehreren Chips mit einem Träger, wobei die Spaltfüllbereiche auf der Vielzahl von Chips gebildet sind, die mit dem Träger verbunden wurden.
  15. Verfahren nach Anspruch 14, ferner umfassend vor dem Verbinden des Wafers mit der Vielzahl von Chips das Entbinden des Trägers von der Vielzahl von Chips und den Spaltfüllbereichen, wobei, wenn der Wafer mit der Vielzahl von Chips verbunden ist, die Vielzahl von Chips sich in dem rekonstruierten Wafer befinden.
  16. Verfahren, umfassend: Verbinden einer Vorderseite eines ersten Wafers mit einem ersten Träger; wenn der erste Wafer mit dem ersten Träger verbunden ist, Dünner-Machen eines Halbleitersubstrats des ersten Wafers, um eine Vielzahl von Durchkontaktierungen im ersten Wafer freizulegen; Bilden einer ersten Vielzahl von Bondpads und einer ersten dielektrischen Schicht auf einer Rückseite des ersten Wafers; Verbinden einer Vielzahl von Chips mit der ersten Vielzahl von Bondpads und der ersten dielektrischen Schicht durch Hybridbindung; Entbinden des ersten Trägers vom ersten Wafer und der Vielzahl von Chips; und Bilden elektrischer Verbinder auf der Vorderseite des ersten Wafers, wobei die elektrischen Verbinder elektrisch mit der Vielzahl von Durchkontaktierungen verbunden sind.
  17. Verfahren nach Anspruch 16, wobei der erste Wafer durch Schmelzbindung mit dem ersten Träger verbunden ist, wobei eine zweite dielektrische Schicht in dem ersten Wafer mit dem ersten Träger verbunden ist.
  18. Verfahren nach Anspruch 17, ferner umfassend: Strukturieren der zweiten dielektrischen Schicht, um Öffnungen zu bilden; und elektrisches Plattieren der elektrischen Steckverbinder in den Öffnungen.
  19. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 18, ferner umfassend, bevor die Vielzahl von Chips verbunden werden, das Verbinden eines zweiten Wafers mit dem ersten Wafer, wobei sich sowohl der erste Wafer als auch der zweite Wafer über dem ersten Träger befinden.
  20. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 19, ferner umfassend vor dem Entbinden des ersten Trägers das Verbinden eines zweiten Trägers, wobei der erste Träger und der zweite Träger auf gegenüberliegenden Seiten des ersten Wafers und der Vielzahl von Chips liegen.
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