DE102019117763A1 - Seitenwandschutz für metallkontakthügel - Google Patents

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    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
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    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
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    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116Lead [Pb] as principal constituent
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    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
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    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139Silver [Ag] as principal constituent
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    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155Nickel [Ni] as principal constituent
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    • H01L2224/13163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164Palladium [Pd] as principal constituent
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    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/2929Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
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    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/29386Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
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    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81007Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the bump connector during or after the bonding process
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/81815Reflow soldering
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    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
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    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
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    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06517Bump or bump-like direct electrical connections from device to substrate
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    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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Abstract

Ein Verfahren weist die folgenden Schritte auf: Herstellen eines Metallkontakthügels auf einer Oberseite einer ersten Package-Komponente; Herstellen eines Lotbereichs auf einer Oberseite des Metallkontakthügels; Herstellen einer Schutzschicht, die auf einer Seitenwand des Metallkontakthügels verläuft; Aufschmelzen des Lotbereichs, um die erste Package-Komponente an eine zweite Package-Komponente zu bonden; und Verteilen einer Unterfüllung zwischen der ersten Package-Komponente und der zweiten Package-Komponente, wobei die Unterfüllung in Kontakt mit der Schutzschicht ist.

Description

  • Hintergrund der Erfindung
  • Mit der Entwicklung von Halbleitertechnologien werden Halbleiter-Chips/-Dies immer kleiner. Inzwischen müssen mehr Funktionen in die Halbleiter-Dies integriert werden. Daher müssen die Halbleiter-Dies immer größere Anzahlen von E/A-Pads haben, die in kleinere Flächen integriert werden, und die Dichte der E/A-Pads steigt im Laufe der Zeit schnell. Dadurch wird das Packaging der Halbleiter-Dies schwieriger, was die Ausbeute des Packaging beeinträchtigt.
  • Bei herkömmlichen Packaging-Verfahren kann eine Package-on-Package-Struktur (PoP-Struktur) hergestellt werden. Die PoP-Struktur weist ein unteres Package und ein oberes Package auf, das an das untere Package gebondet ist. Um das untere Package herzustellen, wird zunächst ein Bauelement-Die mit einer Formmasse umspritzt, wobei Metallkontakthügel des Bauelement-Dies durch die Formmasse freigelegt werden. Dann werden Umverteilungsleitungen (RDLs), die zum Umleiten von elektrischen Signalen zu einem größeren Bereich als dem des Bauelement-Dies verwendet werden, auf der Formmasse und dem Bauelement-Die hergestellt. Dann können Metallkontakthügel und Lotbereiche hergestellt werden, die zum Verbinden des unteren Packages mit dem oberen Package verwendet werden.
  • Ein weiteres Packaging-Verfahren ist als Chip auf Wafer auf Substrat (CoWoS) bekannt. Bei dem jeweiligen Packaging wird zunächst eine erste Mehrzahl von Bauelement-Dies an einen Wafer gebondet, der eine zweite Mehrzahl von Bauelement-Dies aufweist. Das Bonden kann durch Mikrobumps oder Lotbereiche erfolgen. Dann wird eine Unterfüllung in Spalte zwischen der ersten Mehrzahl von Bauelement-Dies und der zweiten Mehrzahl von Bauelement-Dies verteilt. Der Wafer wird dann in eine Mehrzahl von Packages vereinzelt. Jedes Package wird zum Beispiel durch Lotbereiche an ein Package-Substrat gebondet. Dann wird eine Unterfüllung zwischen dem Package und dem Package-Substrat verteilt, die aneinander gebondet werden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 10 zeigen Schnittansichten von Zwischenstufen bei der Herstellung einer Package-Komponente, die Schutzschichten auf Seitenwänden von Mikrobumps gemäß einigen Ausführungsformen aufweist.
    • Die 11 bis 19 zeigen Schnittansichten von Zwischenstufen bei der Herstellung eines Wafers, der Schutzschichten auf Seitenwänden von Metallkontakthügeln gemäß einigen Ausführungsformen aufweist.
    • Die 20 bis 23 zeigen Schnittansichten von Zwischenstufen beim Bonden von Package-Komponenten an einen Wafer gemäß einigen Ausführungsformen.
    • 24 zeigt einen Prozessablauf zum Herstellen eines Packages gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es werden ein Package und ein Verfahren zu dessen Herstellung gemäß einigen Ausführungsformen bereitgestellt. Es werden Zwischenstufen bei der Herstellung des Packages gemäß einigen Ausführungsformen erläutert. Einige Abwandlungen einiger Ausführungsformen werden erörtert. In allen Darstellungen und erläuternden Ausführungsformen werden ähnliche Bezugssymbole zum Bezeichnen von ähnlichen Elementen verwendet.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung werden dielektrische Schutzschichten auf Seitenwänden von Metallkontakthügeln hergestellt, sodass die Seitenwände der Metallkontakthügel nicht mit Lot benetzbar sind. Dadurch sind Lotbereiche, die die Metallkontakthügel mit anderen Package-Komponenten verbinden, nicht in der Lage, auf den Seitenwänden der Metallkontakthügel zu migrieren oder diese zu benetzen. Dadurch werden Hohlräume, die durch Lotmigration verursacht werden, in den Lotbereichen vermieden.
  • Die 1 bis 10 zeigen Schnittansichten von Zwischenstufen bei der Herstellung einer Package-Komponente gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die entsprechenden Prozesse sind auch schematisch in einem Prozessablauf 200 angegeben, der in 24 gezeigt ist.
  • 1 zeigt eine Schnittansicht einer Package-Komponente 20. Die Bauelement-Package-Komponente 20 kann eine Mehrzahl von Package-Komponenten 22 umfassen, wobei zwei der Package-Komponenten 22 als Beispiele dargestellt sind. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Package-Komponente 20 ein Bauelement-Wafer, der aktive Bauelemente und gegebenenfalls passive Bauelemente aufweist, die als integrierte Schaltkreiselemente 26 dargestellt sind. Bei alternativen Ausführungsformen der vorliegenden Erfindung ist die Package-Komponente 20 ein Interposer-Wafer, der aktive und/oder passive Bauelemente aufweisen kann oder auch nicht. Bei noch weiteren Ausführungsformen der vorliegenden Erfindung ist die Package-Komponente 20 ein Package-Substratstreifen, der eine Mehrzahl von Package-Substraten aufweist. Die Package-Komponente 20 kann auch ein neu konfigurierter Wafer mit einer Mehrzahl von Packages sein. In der nachfolgenden Beschreibung wird ein Bauelement-Wafer als ein Beispiel für die Package-Komponente 20 erörtert, aber Ausführungsformen der vorliegenden Erfindung können auch für Interposer-Wafer, Package-Substrate, Packages, neu konfigurierte Wafer und dergleichen verwendet werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist die Package-Komponente 20 ein Halbleitersubstrat 24 und Strukturelemente auf, die auf einer Oberseite des Halbleitersubstrats 24 hergestellt sind. Das Halbleitersubstrat 24 kann aus kristallinem Silizium, kristallinem Germanium, Siliziumgermanium oder einem III-V-Verbindungshalbleiter, wie etwa GaN, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder dergleichen, hergestellt werden. Das Halbleitersubstrat 24 kann auch ein massives Halbleitersubstrat oder ein Halbleiter-auf-Isolator(SOI)-Substrat sein. In dem Halbleitersubstrat 24 können STI-Bereiche (STI: flache Grabenisolation) (nicht dargestellt) hergestellt werden, um die aktiven Bereiche in dem Halbleitersubstrat 24 zu isolieren. Obwohl es in 1 nicht dargestellt ist, können Durchkontaktierungen (die gelegentlich als Silizium-Durchkontaktierungen oder Halbleiter-Durchkontaktierungen bezeichnet werden) so hergestellt werden, dass sie sich in das Halbleitersubstrat 24 hinein erstrecken, wobei die Durchkontaktierungen dazu dienen, die Strukturelemente auf gegenüberliegenden Seiten der Package-Komponente 20 miteinander elektrisch zu verbinden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist die Package-Komponente 20 integrierte Schaltkreiselemente 26 auf, die wiederum Teile aufweisen können, die auf der Oberseite des Halbleitersubstrats 24 hergestellt sind. Die integrierten Schaltkreiselemente 26 können bei einigen Ausführungsformen CMOS-Transistoren (CMOS: komplementärer Metalloxidhalbleiter), Widerstände, Kondensatoren, Dioden und dergleichen sein. Einzelheiten der integrierten Schaltkreiselemente 26 werden hier nicht erläutert. Bei alternativen Ausführungsformen wird die Package-Komponente 20 zum Herstellen von Interposern verwendet, und das Substrat 24 kann ein Halbleitersubstrat oder ein dielektrisches Substrat sein.
  • Über dem Halbleitersubstrat 24 wird ein Zwischenschicht-Dielektrikum (ILD) 28 hergestellt, das einen Zwischenraum zwischen Gatestapeln von Transistoren (nicht dargestellt) in den integrierten Schaltkreiselementen 26 füllt. Bei einigen Ausführungsformen wird das ILD 28 aus Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), Fluorsilicatglas (FSG), TEOS-Oxid (TEOS: Tetraethylorthosilicat) oder dergleichen hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das ILD 28 mit einem Abscheidungsverfahren, wie etwa plasmaunterstützte chemische Aufdampfung (PECVD), chemische Aufdampfung bei Tiefdruck (LPCVD), Schleuderbeschichtung, fließfähige chemische Aufdampfung (FCVD) oder dergleichen, hergestellt.
  • In dem ILD 28 werden Kontaktstifte (nicht dargestellt) hergestellt, die zum elektrischen Verbinden der integrierten Schaltkreiselemente 26 mit darüber befindlichen Metallleitungen und Durchkontaktierungen verwendet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Kontaktstifte aus einem leitfähigen Material hergestellt, das aus der Gruppe Wolfram, Aluminium, Kupfer, Titan, Tantal, Titannidrid, Tantalnitrid, Legierungen davon und/oder Multischichten davon gewählt wird. Die Herstellung der Kontaktstifte kann Folgendes umfassen: Erzeugen von Kontaktöffnungen in dem ILD 28; Füllen der Kontaktöffnungen mit einem oder mehreren leitfähigen Materialien; und Durchführen eines Planarisierungsprozesses, wie etwa einer chemisch-mechanischen Polierung (CMP) oder eines mechanischen Schleifprozesses, um Oberseiten der Kontaktstifte auf gleiche Höhe mit der Oberseite des ILD 28 zu bringen.
  • Über dem ILD 28 und den Kontaktstiften ist eine Verbindungsstruktur 32 angeordnet. Die Verbindungsstruktur 32 weist Metallleitungen 34 und Durchkontaktierungen 36 auf, die in dielektrischen Schichten 38, die auch als Zwischenmetall-Dielektrika (IMDs) bezeichnet werden, hergestellt sind. Die Metallleitungen auf dem gleichen Niveau werden nachstehend kollektiv als eine Metallschicht bezeichnet. Bei einigen Ausführungsformen der vorliegenden Erfindung weist die Verbindungsstruktur 32 eine Mehrzahl von Metallschichten auf, die Metallleitungen 34 umfassen, die durch Durchkontaktierungen 36 miteinander verbunden sind. Die Metallleitungen 34 und die Durchkontaktierungen 36 können aus Kupfer oder Kupferlegierungen hergestellt werden, aber sie können auch aus anderen Metallen hergestellt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die dielektrischen Schichten 38 aus dielektrischen Low-k-Materialien hergestellt. Dielektrizitätskonstanten (k-Werte) der dielektrischen Low-k-Materialien können zum Beispiel niedriger als etwa 3,0 sein. Die dielektrischen Schichten 38 können ein kohlenstoffhaltiges dielektrisches Low-k-Material, Wasserstoff-Silsesquioxan (HSQ), Methyl-Silsesquioxan (MSQ) oder dergleichen aufweisen. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der dielektrischen Schichten 38 das Abscheiden eines porogenhaltigen dielektrischen Materials und das anschließende Durchführen eines Härtungsprozesses zum Austreiben des Porogens, sodass die verbliebenen dielektrischen Schichten 38 porös sind.
  • Die Herstellung der Metallleitungen 34 und der Durchkontaktierungen 36 kann Single- und/oder Dual-Damascene-Prozesse umfassen. Bei einem Single-Damascene-Prozess wird zunächst ein Graben in einer der dielektrischen Schichten 38 erzeugt, und anschließend wird der Graben mit einem leitfähigen Material gefüllt. Dann wird eine Planarisierung, wie etwa eine CMP, durchgeführt, um die überschüssigen Teile des leitfähigen Materials zu entfernen, die höher als die Oberseite der entsprechenden dielektrischen Schicht 38 sind, sodass eine Metallleitung in dem Graben zurückbleibt. Bei einem Dual-Damascene-Prozess werden ein Graben und eine Durchkontaktierungsöffnung in einer der dielektrischen Schichten 38 erzeugt, wobei die Durchkontaktierungsöffnung unter dem Graben angeordnet wird und mit diesem verbunden wird. Dann wird das leitfähige Material in den Graben und die Durchkontaktierungsöffnung gefüllt, um eine Metallleitung bzw. eine Durchkontaktierung herzustellen. Das leitfähige Material kann eine Diffusionssperrschicht und ein kupferhaltiges Material über der Diffusionssperrschicht umfassen. Die Diffusionssperrschicht kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen.
  • Die Verbindungsstruktur 32 weist obere leitfähige (metallische) Strukturelemente (die mit 37 bezeichnet sind), wie etwa Metallleitungen, Metallpads oder Durchkontaktierungen, auf, die in einer der dielektrischen Schichten 38 (die als dielektrische Schicht 38A bezeichnet wird) angeordnet sind. Bei einigen Ausführungsformen wird die dielektrische Schicht 38A aus einem dielektrischen Low-k-Material hergestellt, das dem Material der unteren der dielektrischen Schichten 38 ähnlich ist. Bei anderen Ausführungsformen wird die dielektrische Schicht 38A aus einem dielektrischen Nicht-Low-k-Material hergestellt, das Siliziumnitrid, undotiertes Silicatglas (USG), Siliziumoxid oder dergleichen umfassen kann. Die dielektrische Schicht 38A kann auch eine Mehrschichtstruktur haben, die zum Beispiel zwei USG-Schichten und eine Siliziumnitridschicht dazwischen aufweist. Obere metallische Strukturelemente 37 können ebenfalls aus Kupfer oder einer Kupferlegierung hergestellt werden und können eine Dual-Damascene-Struktur oder eine Single-Damascene-Struktur haben. Die dielektrische Schicht 38 wird gelegentlich als eine Passivierungsschicht bezeichnet.
  • Über und in Kontakt mit dem metallischen Strukturelement 37 werden Metallpads 42 hergestellt. Die Metallpads 42 können bei einigen Ausführungsformen durch die Verbindungsstruktur 32 mit den integrierten Schaltkreiselementen 26 elektrisch verbunden werden. Die Metallpads 42 können Aluminiumpads oder Aluminium-Kupfer-Pads sein, aber es können auch andere metallische Materialien verwendet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung haben die Metallpads 42 einen Aluminium-Anteil von mehr als etwa 95 %.
  • Über der Verbindungsstruktur 32 wird eine strukturierte Passivierungsschicht 44 hergestellt. Einige Teile der Passivierungsschicht 44 können Randteile der Metallpads 42 bedecken, während mittlere Teile der Oberseiten der Metallpads 42 durch Öffnungen 46 in der Passivierungsschicht 44 freigelegt werden. Die Passivierungsschicht 44 kann eine einzelne Schicht oder eine Verbundschicht sein und kann aus einem nicht-porösen Material hergestellt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Passivierungsschicht 44 eine Verbundschicht, die eine Siliziumoxidschicht und eine Siliziumnitridschicht über der Siliziumoxidschicht aufweist.
  • 24 zeigt außerdem die Herstellung von dielektrischen Schichten 48. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die dielektrische Schicht 48 aus einem Polymer, wie etwa Polyimid, Polybenzoxazol (PBO), Benzocyclobuten (BCB) oder dergleichen, hergestellt. Bei anderen Ausführungsformen wird die dielektrische Schicht 48 aus einem anorganischen dielektrischen Material hergestellt, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen. In der nachfolgenden Erörterung wird die dielektrische Schicht 48 als eine Polymerschicht 48 bezeichnet, aber sie kann auch aus anderen Materialien hergestellt werden. Die Polymerschicht 48 wird so strukturiert, dass die mittleren Teile der Metallpads 42 freigelegt werden. Die Polymerschicht 48 kann aus einem lichtempfindlichen Material (wie etwa einem Fotoresist) hergestellt werden, das ein negatives Fotoresist oder ein positives Fotoresist sein kann. Die Herstellung und die Strukturierung der Polymerschicht 48 können einen Belichtungsprozess und einen Entwicklungsprozess umfassen. Bei einigen Ausführungsformen bedeckt nach der Entwicklung die Polymerschicht 48 den gesamten tieferliegenden Teil der Package-Komponente 20, außer den Teilen, in denen die darunter befindlichen Metallpads (wie etwa 42) freigelegt werden sollen.
  • Die 2 bis 5 zeigen die Herstellung von Metallkontakthügeln und Lotbereichen. Bei einigen Ausführungsformen werden vor der Herstellung der Metallkontakthügel Umverteilungsleitungen (RDLs; nicht dargestellt) hergestellt, wie in den 2 bis 5 gezeigt ist, um die Metallpads 42 mit den Metallkontakthügeln elektrisch zu verbinden. Die Herstellung der RDLs umfasst die folgenden Schritte: Abscheiden einer metallischen Schutz-Seed-Schicht, die eine Kupferschicht sein kann; Herstellen einer strukturierten Plattierungsmaske (nicht dargestellt) auf der metallischen Schutz-Seed-Schicht; Plattieren der RDLs; Entfernen der strukturierten Plattierungsmaske; und Ätzen der Teile der metallischen Schutz-Seed-Schicht, die vorher von der strukturierten Plattierungsmaske bedeckt waren. Die verbliebenen Teile der metallischen Seed-Schicht bilden zusammen mit dem plattierten Material die RDLs, die Durchkontaktierungsteile, die in die Polymerschicht 48 hinein reichen, und Leiterbahn-Teile über der Polymerschicht 48 umfassen. Bei alternativen Ausführungsformen wird die Herstellung der RDLs weggelassen.
  • Wie in 2 gezeigt ist, wird dann eine Seed-Schicht 50 über der Polymerschicht 48 abgeschieden. Der entsprechende Schritt ist als Schritt 202 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Die Seed-Schicht 50 ist eine leitfähige Seed-Schicht und kann eine metallische Seed-Schicht sein. Bei einigen Ausführungsformen ist die Seed-Schicht 50 eine Verbundschicht, die eine Mehrzahl von Schichten aufweist. Zum Beispiel kann die Seed-Schicht 50 eine untere Schicht 50A und eine obere Schicht 50B umfassen, wobei die untere Schicht 50A eine Titanschicht, eine Titannidridschicht, eine Tantalschicht, eine Tantalnidridschicht oder dergleichen sein kann. Die Materialien für die obere Schicht 50B können Kupfer oder eine Kupferlegierung sein. Bei alternativen Ausführungsformen ist die Seed-Schicht 50 eine Einfachschicht, die zum Beispiel eine Kupferschicht sein kann. Die Seed-Schicht 50 kann durch physikalische Aufdampfung (PVD) hergestellt werden, aber es können auch andere geeignete Verfahren verwendet werden. Die Seed-Schicht 50 reicht in die Öffnungen der Polymerschicht 48 hinein.
  • 3 zeigt die Herstellung einer Plattierungsmaske 52. Der entsprechende Schritt ist als Schritt 204 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Bei einigen Ausführungsformen wird die Plattierungsmaske 52 aus einem Fotoresist hergestellt. Die Plattierungsmaske 52 wird strukturiert, um Öffnungen zu erzeugen, durch die einige Teile der Seed-Schicht 50 freigelegt werden.
  • Dann wird ein Plattierungsprozess durchgeführt, um Metallkontakthügel 54 herzustellen. Der entsprechende Schritt ist als Schritt 206 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Die Metallkontakthügel 54 können eine oder eine Mehrzahl von lotfreien Metallschichten aufweisen. Zum Beispiel können die Metallkontakthügel 54 kupferhaltige Schichten 54A mit Kupfer oder einer Kupferlegierung aufweisen. Die Metallkontakthügel 54 können außerdem metallische Verkappungsschichten 54B über den kupferhaltigen Schichten 54A aufweisen. Die Metallkappen 54B können nickelhaltige Schichten, palladiumhaltige Schichten und/oder dergleichen oder Multischichten davon aufweisen.
  • Auf den Metallkontakthügeln 54 werden Lotbereiche 56 durch Plattierung hergestellt. Die Lotbereiche 56 können aus einer Sn-Ag-Legierung, einer Sn-Ag-Cu-Legierung oder dergleichen hergestellt werden und können bleifrei oder bleihaltig sein. Anschließend wird die Plattierungsmaske 52 in einem Stripping-Prozess entfernt. Wenn die Plattierungsmaske 52 zum Beispiel aus einem Fotoresist hergestellt ist, kann sie mittels Sauerstoff abgelöst werden. Dann werden die Teile der Seed-Schicht 50 entfernt, die von der Plattierungsmaske 52 bedeckt sind. Wie in 4 gezeigt ist, werden dann die freiliegenden Teile der Seed-Schicht 50, die vorher von der Plattierungsmaske 52 bedeckt waren, durch Ätzung entfernt, während die Teile der Seed-Schicht 50, die von den Metallkontakthügeln 54 bedeckt waren, bestehen bleiben. Die entsprechenden Schritte sind als Schritte 208 und 210 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Die resultierende Struktur ist in 4 gezeigt. In der gesamten Beschreibung werden die verbliebenen Teile der Seed-Schicht 50 als Teile der Metallkontakthügel 54 angesehen. Die Seitenwände der resultierenden Metallkontakthügel 54 können im Wesentlichen vertikal sein. In einer Draufsicht der Package-Komponenten 22 können die Metallkontakthügel 54 darin als eine Matrix oder in anderen sich wiederholenden Mustern angeordnet sein.
  • In 5 werden die Lotbereiche 56 in einem Aufschmelzprozess, zum Beispiel einem Konvektions-Aufschmelzprozess, einem Laser-Aufschmelzprozess oder dergleichen, aufgeschmolzen. Dadurch haben die Lotbereiche 56 abgerundete Oberflächen.
  • 6 zeigt die Herstellung einer Schutzschicht 60, die dazu dient, den Umfang des Lotflusses / der Lotmigration zu den Seitenwänden der Metallkontakthügel 54 zumindest zu verringern oder eventuell ganz zu eliminieren. Der entsprechende Schritt ist als Schritt 212 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Die Schutzschicht 60 bedeckt und kontaktiert die Oberseite der Polymerschicht 48 und weist Teile zwischen den Metallkontakthügeln 54 auf. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das Material für die Schutzschicht 60 so gewählt, dass es ein dielektrisches Material ist, das nicht mit Lot benetzbar ist. Zum Beispiel kann die Schutzschicht 60 aus einem Polymer, wie etwa Polyimid, PBO oder dergleichen, hergestellt werden. Es ist herausgefunden worden, dass Polyimid eine Benetzbarkeit für Kupfer hat und sich daher leicht auf allen Seitenwandflächen der Metallkontakthügel 54 ausbreiten kann, sodass der Nutzen der Schutzschicht vergrößert wird. Die Schutzschicht 60 und die Polymerschicht 48 können aus dem gleichen Material, wie etwa Polyimid oder PBO, oder aus unterschiedlichen Materialien hergestellt werden, wobei die eine aus PBO und die andere aus Polyimid hergestellt wird. Da die Polymerschicht 48 und die Schutzschicht 60 in unterschiedlichen Prozessen hergestellt werden, kann eine Grenzfläche zwischen der Polymerschicht 48 und der Schutzschicht 60 unabhängig davon erkannt werden, ob die Schichten aus dem gleichen Material oder aus unterschiedlichen Materialien hergestellt sind. Die Schutzschicht 60 kann auch aus anderen Materialien, wie etwa Epoxid, hergestellt werden. Die Schutzschicht 60 kann bei ihrer Herstellung in einer fließfähigen (wässrigen) Form aufgebracht werden und wird dann zu einer festen Schicht gehärtet. Die Schutzschicht 60 weist keine Füllstoffteilchen auf, und die gesamte Schutzschicht 60 kann aus einem homogenen Material hergestellt werden. Dadurch, dass die Schutzschicht 60 keine Füllstoffteilchen enthält, kann sie eine verbesserte Fließfähigkeit haben, sodass sie an allen Seitenwänden der Metallkontakthügel 54 aufsteigen kann, ohne dass eine zu große Menge aufgebracht werden muss, und dadurch wird die Gefahr, dass die Schutzschicht 60 unerwünscht die Lotbereiche 56 bedeckt, verringert oder beseitigt.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung wird die Schutzschicht 60 mit einem selektiven Herstellungsverfahren, wie etwa Tintenstrahldruck, hergestellt, bei dem die Schutzschicht 60 selektiv in die Zwischenräume zwischen den Metallkontakthügeln 54, aber nicht auf die Metallkontakthügel 54 gesprüht wird. Der Tintenstrahldruck kann mittels eines Druckkopfs realisiert werden. Bei einigen Ausführungsformen wird das Sprühmaterial auf den mittleren Bereich zwischen, und in einem Abstand von, benachbarten Metallkontakthügeln 54 gesprüht. Die Viskosität der Schutzschicht 60 ist so niedrig, dass das Sprühmaterial fließt, sodass es in Kontakt mit den Seitenwänden der Metallkontakthügel 54 kommt. Außerdem kann die Schutzschicht 60 durch die Kapillarwirkung auf obere Teile der Seitenwände der Metallkontakthügel 54 aufsteigen. Dadurch hat der Teil der Schutzschicht 60 zwischen benachbarten Metallkontakthügeln 54 eine Oberseite, die niedriger als obere Spitzen der Seitenwandteile der Schutzschicht 60 auf den Seitenwänden der Metallkontakthügel 54 ist und niedriger als die Grenzfläche zwischen dem Lotbereich 56 und dem Metallkontakthügel 54 ist. Nach dem Drucken wird die Schutzschicht 60 gehärtet. Bei dem Härtungsprozess ist die Oberseite der Schutzschicht 60 eine freie Fläche, die nicht von anderen Strukturelementen begrenzt (z. B. gedrückt und/oder kontaktiert) wird.
  • Wenn die Schutzschicht 60 mit einem selektiven Herstellungsverfahren hergestellt wird, bei dem die Bereiche auf der Package-Komponente 20 von der Schutzschicht 60 selektiv oder gar nicht bedeckt werden können, können Ritzgräben zwischen benachbarten Package-Komponenten 22 mit der oder ohne die Schutzschicht 60 erzeugt werden. Zum Beispiel kann ein Bereich 63 von der Schutzschicht 60 bedeckt werden oder auch nicht.
  • Eine Höhe der Seitenwand der Metallkontakthügel 54 wird mit H1 bezeichnet. Eine Höhe des Teils der Schutzschicht 60, der in Kontakt mit den Metallkontakthügeln 54 ist, wird mit H2 bezeichnet. Bei einigen Ausführungsformen schützen die Metallkontakthügel 54 die Mehrheit der Seitenwände der Metallkontakthügel, und somit ist ein Verhältnis H2/H1 größer als 0,5. Das Verhältnis H2/H1 kann gleich 1,0 sein oder kann 0,5 bis etwa 1,0 betragen. Wenn das Verhältnis H2/H1 kleiner als 1,0 ist, ist die Schutzschicht 60 nicht in Kontakt mit dem jeweiligen darüber befindlichen Lotbereich 56. Da die Seitenwände der Metallkontakthügel 54 mit Lot benetzbar sind und die Schutzschicht 60 nicht mit Lot benetzbar ist, wenn die Schutzschicht 60 alle Seitenwände der Metallkontakthügel 54 bedeckt, werden alle benetzbaren Flächen der Metallkontakthügel 54 von nicht mit Lot benetzbaren Flächen bedeckt. Dies bietet den verbesserten Nutzen, dass verhindert wird, dass Lot zu den Seitenwänden der Metallkontakthügel 54 migriert (oder fließt). Auf Grund von Prozessschwankungen kann die Schutzschicht 60 bis in unterschiedliche Höhen aufsteigen. Zum Beispiel können einige Teile der Schutzschicht 60 bis zu der Grenzfläche zwischen den Lotbereichen 56 und den Metallkontakthügeln 54 aufsteigen, während einige andere Teile der Schutzschicht 60 bis zu einer Zwischenhöhe zwischen der Oberseite und der Unterseite der entsprechenden kupferhaltigen Schicht 54A oder bis zu einer Zwischenhöhe zwischen der Oberseite und der Unterseite der entsprechenden Verkappungsschicht 54B aufsteigen können.
  • Durch die Sprüh-, Fließ- und Kapillarwirkung kann in einem Spalt zwischen zwei benachbarten Metallkontakthügeln 54 der jeweilige Teil der Schutzschicht 60 eine Oberseite haben, die an einem Punkt dicht an der Mitte des Spalts am niedrigsten ist, und die Niveaus der Oberseiten der Teile der Schutzschicht 60, die näher an den Metallkontakthügeln 54 sind, sind höher als die Niveaus der Oberseiten der Teile der Schutzschicht 60, die von den Metallkontakthügeln 54 weiter entfernt sind. Außerdem kann die Oberseite des jeweiligen Teils der Schutzschicht 60 durchgehend gewölbt sein, wie in einem Beispiel gezeigt ist. Die resultierende Struktur mit der Schutzschicht 60 ist in 6 gezeigt.
  • Die 7 und 8 zeigen die Herstellung der Schutzschicht 60 gemäß alternativen Ausführungsformen. In 7 wird die Schutzschicht 60 zum Beispiel durch Schleuderbeschichtung aufgebracht. Die Schutzschicht 60 umfasst einige Teile in den Spalten zwischen benachbarten Metallkontakthügeln 54 und einige andere Teile auf den Oberflächen der Lotbereiche 56. Bei einigen Ausführungsformen wird die Schutzschicht 60 aus einem lichtempfindlichen Material, wie etwa Polyimid, PBO oder dergleichen, hergestellt.
  • Wie in 8 gezeigt ist, wird dann eine lithografische Maske 64, die opake Teile zum Blockieren von Licht und transparente Teile zum Durchlassen von Licht aufweist, zum Durchführen einer Belichtung an der Schutzschicht 60 verwendet. Die Schutzschicht 60 kann ein positives Fotoresist oder ein negatives Fotoresist sein, und daher werden entweder die Teile der Schutzschicht 60 auf den Lotbereichen 56 belichtet, oder die Teile der Schutzschicht 60, die sich nicht auf den Metallkontakthügeln 54 befinden, werden belichtet. Nach der Belichtung wird ein Entwicklungsprozess durchgeführt, sodass die Teile der Schutzschicht 60 auf den Lotbereichen 56 entfernt werden. Die resultierende Struktur ist in 9 gezeigt.
  • 9 zeigt außerdem einen Vereinzelungsprozess (Die-Zersägung) der Package-Komponente 20, die entlang Ritzgräben 66 vereinzelt wird. Der entsprechende Schritt ist als Schritt 214 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Dadurch werden Chips 22 (die auch als Dies 22 oder Package-Komponenten 22 bezeichnet werden) voneinander getrennt. Da in dem Vereinzelungsprozess die Schutzschicht 60 in den Ritzgräben 66 vorhanden sein kann oder auch nicht (wie durch die Bereiche 63 dargestellt ist, die nicht die Schutzschicht 60 aufweisen können), kann das Messer, das für die Vereinzelung verwendet wird, zwar durch den Zwischenraum zwischen den Teilen der Schutzschicht 60 in benachbarten Package-Komponenten 22 hindurchgehen, aber es durchtrennt nicht die Schutzschicht 60. Wenn die Schutzschicht 60 in die Ritzgräben 66 hinein reicht, kann das Messer auch die Schutzschicht 60 durchtrennen.
  • 10 zeigt eine der Package-Komponenten 22 gemäß einigen Ausführungsformen. Die Bereiche 63 können die Schutzschicht 60 aufweisen oder auch nicht. Bei einigen Ausführungsformen können in einer Draufsicht der Package-Komponente 22 die Bereiche 63, die die Schutzschicht 60 nicht aufweisen, einen durchgehenden vollen Ring bilden, der die Schutzschicht 60 umschließt. Anders ausgedrückt, die Schutzschicht 60 kann seitlich von allen Rändern der Package-Komponente 22 her ausgespart werden (oder auch nicht).
  • Die 11 bis 19 zeigen die Herstellung einer Waferebene-Package-Komponente 70 gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen ist die Package-Komponente 70 ein Interposer-Wafer, der keine aktiven Bauelemente aufweist, aber passive Bauelemente aufweisen kann oder auch nicht. Bei anderen Ausführungsformen ist die Package-Komponente 70 ein Bauelement-Wafer, der Schaltkreise 80 aufweist. Der Schaltkreis 80 kann aktive Bauelemente, wie etwa Transistoren und Dioden, und passive Bauelemente, wie etwa Kondensatoren, Widerstände, Induktoren oder dergleichen, aufweisen. Die Schaltkreise 80 sind durch Strichlinien dargestellt, um zu zeigen, dass sie hergestellt werden können oder auch nicht. Die Package-Komponente 70 kann ein Substrat 72 und Durchkontaktierungen 74 (die gelegentlich als Silizium-Durchkontaktierungen oder Substrat-Durchkontaktierungen bezeichnet werden) aufweisen, die in das Substrat 72 hinein reichen. Bei einigen Ausführungsformen der vorliegenden Erfindung ist das Substrat 72 ein Halbleitersubstrat, das ein Siliziumsubstrat, ein Siliziumgermaniumsubstrat, ein Siliziumcarbidsubstrat, ein III-V-Verbundsubstrat oder dergleichen sein kann. Wenn das Substrat 72 aus einem Halbleitermaterial hergestellt wird, werden die Durchkontaktierungen 74 von dielektrischen Ringen umschlossen, die die Durchkontaktierungen 74 gegen das Substrat 72 elektrisch isolieren. Bei einigen Ausführungsformen der vorliegenden Erfindung ist das Substrat 72 ein dielektrisches Substrat, das zum Beispiel aus Siliziumoxid, Siliziumnitrid oder dergleichen hergestellt wird. Die Durchkontaktierungen 74 erstrecken sich bis zu einem Zwischenniveau zwischen einer Oberseite und einer Unterseite des Substrats 72. Die Durchkontaktierungen 74 sind leitfähig. Bei einigen Ausführungsformen erstrecken sich die Durchkontaktierungen 74 in eine dielektrische Schicht 78 hinein, die über dem Substrat 72 angeordnet ist. Es dürfte wohlverstanden sein, dass es eine Mehrzahl von dielektrischen Schichten zwischen der dielektrischen Schicht 78 und dem Substrat 72 geben kann (oder auch nicht), wobei Metallleitungen und Durchkontaktierungen in den dielektrischen Schichten hergestellt werden, um die Durchkontaktierungen 74 und die integrierten Schaltkreise 80 zu verbinden. Außerdem können die Oberseiten der Durchkontaktierungen 74 auf gleicher Höhe mit der Oberseite der dielektrischen Schicht 78 sein, oder sie können auf gleicher Höhe mit der Oberseite einer dielektrischen Schicht über dem Substrat 72 sein.
  • Die Package-Komponente 70 weist Package-Komponenten 71 auf, die Teile der nicht-zersägten Waferebene-Package-Komponente 70 sind. Die Package-Komponenten 71 können Bauelement-Dies, Interposer-Dies oder dergleichen sein. Bei einigen Ausführungsformen sind die Package-Komponenten 71 CPU-Dies (CPU: Hauptprozessor), Anwendungsprozessor(AP)-Dies oder eine andere Art von Logik-Dies. Auf einer Fläche des Substrats 72 werden integrierte Schaltkreise 80 hergestellt, die Transistoren, Dioden, Kondensatoren, Widerstände und dergleichen umfassen.
  • Über der dielektrischen Schicht 78 werden RDLs 82 (die gelegentlich als Metallleitungen und Durchkontaktierungen bezeichnet werden) hergestellt, die mit den Durchkontaktierungen 74 elektrisch verbunden werden. Über und in elektrischer Verbindung mit den RDLs 82 werden Metallisierungen unter dem Kontakthügel (UBMs) 84 hergestellt. Auf den UBMs 84 werden Lotbereiche 86 hergestellt. Bei einigen Ausführungsformen werden die Lotbereiche 86 auf der Vorderseite der Package-Komponente 70 hergestellt, wie in 11 gezeigt ist. Bei einigen Ausführungsformen werden Lotbereiche auf der Rückseite der Package-Komponente 70 hergestellt, und Metallkontakthügel (19) werden auf der Vorderseite der Package-Komponente 70 hergestellt. In der gesamten Beschreibung ist die Vorderseite die Seite, auf der die Schaltkreise 80 hergestellt werden, und/oder die Seite, von der sich die Durchkontaktierungen 74 in das Substrat 72 hinein erstrecken.
  • In 12 wird ein rückseitiger Schleifprozess durchgeführt, um einen Teil des Substrats 72 zu entfernen, bis die Durchkontaktierungen 74 freigelegt sind. Der entsprechende Schritt ist als Schritt 216 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Dann kann das Substrat 72 (zum Beispiel durch Ätzung) geringfügig ausgespart werden, sodass die Durchkontaktierungen 74 aus der Oberfläche des Substrats 72 herausragen. Der entsprechende Schritt ist als Schritt 218 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Dann wird eine dielektrische Schicht 88 abgeschieden, und daran schließt sich ein CMP-Prozess oder ein mechanischer Schleifprozess an, um die Durchkontaktierungen 74 erneut freizulegen. Dadurch entsteht eine dielektrische Schicht 88, durch die die Durchkontaktierungen 74 hindurchgehen, wie in 13 gezeigt ist. Der entsprechende Schritt ist als Schritt 220 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Bei einigen Ausführungsformen wird die dielektrische Schicht 88 aus Siliziumoxid, Siliziumnitrid oder dergleichen hergestellt. 14 zeigt die Herstellung von RDLs 90, die Padteile direkt über und in Kontakt mit den Durchkontaktierungen 74 umfassen. Die RDLs 90 können aus Aluminium, Kupfer, Nickel, Titan oder dergleichen hergestellt werden. Der entsprechende Schritt ist als Schritt 222 in dem Prozessablauf angegeben, der in 24 gezeigt ist.
  • Die 15 und 16 zeigen die Herstellung einer dielektrischen Schicht 92 bzw. von RDLs 96. In 15 wird die dielektrische Schicht 92 hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die dielektrische Schicht 92 aus einem anorganischen Material hergestellt, wie etwa Siliziumnitrid, Siliziumoxid oder dergleichen. Die dielektrische Schicht 92 wird zum Beispiel mit einem fotolithografischen Prozess strukturiert, um Öffnungen 94 zum Freilegen der RDLs 90 zu erzeugen.
  • In 16 werden die RDLs 96 zum elektrischen Verbinden mit den RDLs 90 hergestellt. Bei einigen Ausführungsformen der vorliegenden Erfindung umfasst die Herstellung der RDLs 96 die folgenden Schritte: Abscheiden einer metallischen Schutz-Seed-Schicht; Herstellen einer strukturierten Plattierungsmaske (nicht dargestellt) über der metallischen Schutz-Seed-Schicht; Plattieren der RDLs 96 in den Öffnungen in der metallischen Schutz-Seed-Schicht; Entfernen der Plattierungsmaske; und Ätzen der Teile der metallischen Schutz-Seed-Schicht, die vorher von der Plattierungsmaske bedeckt waren. Bei alternativen Ausführungsformen werden die RDLs 96 mit einem Damascene-Prozess in einer dielektrischen Schicht 98 hergestellt. Die Oberseiten der RDLs 96 können auf gleicher Höhe mit der Oberseite der dielektrischen Schicht 98 sein, oder die RDLs 96 können alternativ einige Teile über der dielektrischen Schicht 98 umfassen.
  • 17 zeigt die Herstellung einer metallischen Seed-Schicht 102. Bei einigen Ausführungsformen hat die metallische Seed-Schicht 102 eine Mehrschichtstruktur mit einer unteren Schicht 102A und einer oberen Schicht 102B. Das Material der Schichten 102A und 102B kann dem der Schichten 50A bzw. 50B (2) in der Seed-Schicht 50 ähnlich sein. Zum Beispiel kann die untere Schicht 102A aus Titan hergestellt werden, und die obere Schicht 102B kann aus Kupfer hergestellt werden. Als das Herstellungsverfahren wird PVD oder dergleichen verwendet. Dann wird eine Plattierungsmaske 104 hergestellt und strukturiert, um einige Teile der metallischen Seed-Schicht 102 freizulegen.
  • Bleiben wir bei 17, in der Metallkontakthügel 106 und Lotbereiche 108 durch Plattierung hergestellt werden. Der entsprechende Schritt ist als Schritt 224 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Bei einigen Ausführungsformen werden die Metallkontakthügel 106 aus nicht-aufschmelzbaren (lotfreien) metallischen Materialien hergestellt. Zum Beispiel können Schichten 106A in den Metallkontakthügeln 106 aus Kupfer hergestellt werden, und Verkappungsschichten 106B in den Metallkontakthügeln 106 können aus Nickel hergestellt werden. Nach dem Plattieren der Lotbereiche 108 wird die Plattierungsmaske 104 zum Beispiel in einem Ablösungsprozess entfernt, sodass darunter befindliche Teile der metallischen Seed-Schicht 102 freigelegt werden. Die freigelegten Teile der metallischen Seed-Schicht 102 werden dann geätzt. In der gesamten Beschreibung werden die verbliebenen Teile der metallischen Seed-Schicht 102 als Teile der Metallkontakthügel 106 angesehen. Die resultierende Package-Komponente 70 ist in 18 gezeigt. Bei einigen Ausführungsformen wird kein Aufschmelzprozess an der Package-Komponente 70 durchgeführt.
  • 19 zeigt die Herstellung einer Schutzschicht 110. Der entsprechende Schritt ist als Schritt 226 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Das Material, das Herstellungsverfahren und die Struktur für die Schutzschicht 110 können aus den für die Schutzschicht 60 in Frage kommenden Materialien, Herstellungsverfahren und Strukturen gewählt werden, die unter Bezugnahme auf die 6 bis 8 erörtert worden sind. Die Schutzschicht 110 bedeckt die Seitenwände der Metallkontakthügel 106. Die Höhen der Schutzschicht 110 in Bezug zu den Höhen der Metallkontakthügel 106 können der Beziehung der Höhen der Schutzschicht 60 (6) zu den Höhen der Metallkontakthügel 54 ähnlich sein. Die Schutzschicht 110 kann in Ritzgräben zwischen benachbarten Package-Komponenten 71 hergestellt werden oder auch nicht. Zum Beispiel kann die Schutzschicht 110 in einem Bereich 103 hergestellt werden oder auch nicht.
  • In 20 werden die Package-Komponenten 22 über der Package-Komponente 70 platziert, wobei die Package-Komponenten 22 jeweils zu einer der Package-Komponenten 71 ausgerichtet werden. Die Lotbereiche 108 sind in Kontakt mit den jeweiligen Lotbereichen 56. Dann wird ein Aufschmelzprozess durchgeführt, sodass sich die Lotbereiche 108 mit den jeweiligen Lotbereichen 56 zu Lotbereichen 112 verbinden. Die resultierende Struktur ist in 21 gezeigt. Der entsprechende Schritt ist als Schritt 228 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Da bei dem Aufschmelzprozess die benetzbaren Seitenwände der Metallkontakthügel 54 und 106 von der Schutzschicht 60 bzw. 110 geschützt werden, fließt kein Lot zu den Oberflächen der Metallkontakthügel 54 und 106, sodass kein Lotverlust aus den Bereichen zwischen den Metallkontakthügeln 54 und 106 entsteht. Vielmehr befindet sich das Lot überwiegend zwischen den Metallkontakthügeln 54 und den jeweiligen Metallkontakthügeln 106.
  • In 22 wird eine Unterfüllung 114 in die Spalte zwischen den Package-Komponenten 22 und 70 eingebracht. Der entsprechende Schritt ist als Schritt 230 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Die Unterfüllung 114 kann ein Grundmaterial und Füllstoffteilchen umfassen. Das Grundmaterial kann ein Epoxid, ein Polymer oder dergleichen sein. Die Füllstoffteilchen können Siliziumdioxid, Aluminiumoxid oder dergleichen umfassen. Die Füllstoffteilchen können kugelförmig sein und können unterschiedliche Durchmesser haben. Da die Unterfüllung 114 und die Schutzschichten 60 und 106 aus unterschiedlichen Materialien und in unterschiedlichen Prozessen hergestellt werden, gibt es erkennbare Grenzflächen zwischen der Unterfüllung 114 und den Schutzschichten 60 und 110. Da die Bereiche 103 die Schutzschicht 110 aufweisen können oder auch nicht, kann sich die Unterfüllung 114 in die Zwischenräume zwischen benachbarten Teilen der Schutzschicht 110 hinein erstrecken (oder auch nicht), um die darunter befindliche dielektrische Schicht (wie etwa die Schicht 98) zu kontaktieren.
  • In 23 wird dann ein Vereinzelungsprozess durchgeführt, um die Package-Komponente 70 und die darüber befindlichen Strukturelemente, die die Package-Komponenten 22, die Schutzschicht 60 und die Unterfüllung 114 umfassen, in eine Mehrzahl von Packages 116, die miteinander identisch sind, zu zertrennen, wobei 23 eines der resultierenden Packages 116 zeigt. Der entsprechende Schritt ist als Schritt 232 in dem Prozessablauf angegeben, der in 24 gezeigt ist. Das Messer, das bei dem Vereinzelungsprozess verwendet wird, geht durch Ritzgräben 117 hindurch. Die Ritzgräben 117 können die Schutzschicht 110 aufweisen oder auch nicht, wie es durch die Bereiche 103 dargestellt ist, die die Schutzschicht 110 aufweisen können oder auch nicht, wobei das Messer die Schutzschicht 110 durchtrennen kann oder durch die Zwischenräume zwischen benachbarten Teilen der Schutzschicht 110 hindurchgehen kann.
  • 23 zeigt außerdem das Bonden des Packages 116 an eine Package-Komponente 118, die eine gedruckte Leiterplatte, ein Interposer, ein Package-Substrat oder dergleichen sein kann. Bei einigen Ausführungsformen können die Package-Komponenten 22 Durchkontaktierungen 23 in dem Substrat 24 aufweisen, und Metallkontakthügel (nicht dargestellt) können auf der Oberseite der Package-Komponenten 22 hergestellt werden. Die Durchkontaktierungen 23 in dem Substrat 24 sind durch Strichlinien dargestellt, um zu zeigen, dass sie hergestellt werden können oder auch nicht. Die Metallkontakthügel können zum Bonden der Package-Komponenten 22 an darüber befindliche Package-Komponenten, wie etwa Bauelement-Dies, verwendet werden. Zum Beispiel können HBM-Würfel (HBM: Speicher mit hoher Bandbreite) hergestellt werden, wenn die Package-Komponente 22 an darüber befindliche Bauelement-Dies gebondet wird. Außerdem können statt der integrierten Schaltkreise 80 integrierte Schaltkreise 81 auf einer Fläche des Substrats 72 hergestellt werden, die der Fläche gegenüberliegt, auf der die Schaltkreise 80 hergestellt werden.
  • Bei den vorstehend erläuterten Ausführungsformen werden einige Verfahren und Strukturelemente gemäß einigen Ausführungsformen der vorliegenden Erfindung erörtert. Es können auch andere Strukturelemente und Verfahren verwendet werden. Zum Beispiel können Prüfstrukturen zur Unterstützung bei der Verifikationsprüfung der 3D-Packaging- oder 3DIC-Bauelemente (3DIC: dreidimensionaler integrierter Schaltkreise) verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Packaging- oder 3DIC-Bauelemente ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier beschriebenen Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu steigern und die Kosten zu senken.
  • Die Ausführungsformen der vorliegenden Erfindung haben einige Vorzüge. Zuverlässigkeitsprüfungen haben gezeigt, dass wenn Packages mit vorspringenden Metallkontakthügeln und Lotbereichen bei höheren Temperaturen, zum Beispiel bei mehr als 100 °C, gelagert werden, auf Grund der Migration des Lots zu den Seitenwänden der Metallkontakthügel die Lotbereiche zwischen den Metallkontakthügeln einen Lotverlust erleiden, sodass Hohlräume in den Lotbereichen entstehen. Außerdem kann auch bei dem Aufschmelzprozess zum Bonden der Package-Komponenten Lot zu den Seitenwänden der Metallkontakthügel fließen, sodass auch hier ein Lotverlust entsteht. Durch Herstellen von nicht-benetzbaren Schutzschichten zum Schützen der Seitenwände der Metallkontakthügel wird der Lotverlust zumindest verringert oder kann ganz beseitigt werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren zum Herstellen eines Packages die folgenden Schritte auf: Herstellen eines Metallkontakthügels auf einer Oberseite einer ersten Package-Komponente; Herstellen eines Lotbereichs auf einer Oberseite des Metallkontakthügels; Herstellen einer Schutzschicht, die auf einer Seitenwand des Metallkontakthügels verläuft; Aufschmelzen des Lotbereichs, um die erste Package-Komponente an eine zweite Package-Komponente zu bonden; und Verteilen einer Unterfüllung zwischen der ersten Package-Komponente und der zweiten Package-Komponente, wobei die Unterfüllung in Kontakt mit der Schutzschicht ist. Bei einer Ausführungsform wird die Schutzschicht durch Tintenstrahldrucken hergestellt. Bei einer Ausführungsform wird bei dem Tintenstrahldrucken die Schutzschicht auf eine Stelle gedruckt, die von dem Metallkontakthügel beabstandet ist, und die Schutzschicht erstreckt sich durch Kapillarwirkung bis zu der Seitenwand des Metallkontakthügels. Bei einer Ausführungsform umfasst das Herstellen der Schutzschicht Folgendes: Aufbringen der Schutzschicht auf die erste Package-Komponente durch Schleuderbeschichtung, wobei die Schutzschicht einen Teil auf einer Oberseite des Lotbereichs umfasst; und Durchführen eines lithografischen Prozesses, um den Teil der Schutzschicht auf der Oberseite des Lotbereichs zu entfernen. Bei einer Ausführungsform umfasst das Herstellen der Schutzschicht das Verteilen eines lichtempfindlichen Polymers, wobei die Schutzschicht keine Füllstoffteilchen aufweist. Bei einer Ausführungsform ist die Schutzschicht von dem Lotbereich beabstandet. Bei einer Ausführungsform umfasst das Verfahren nach dem Herstellen der Schutzschicht weiterhin das Absägen der ersten Package-Komponente von einem jeweiligen Wafer, wobei das Absägen nach dem Verteilen der Unterfüllung durchgeführt wird. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Entfernen eines Teils der Schutzschicht aus einem Ritzgraben zwischen der ersten Package-Komponente und einer weiteren Komponente, wobei die erste Package-Komponente und die weitere Komponente Teile eines unzersägten Wafers sind. Bei einer Ausführungsform umfassen das Herstellen des Metallkontakthügels und das Herstellen des Lotbereichs Folgendes: Herstellen einer strukturierten Plattierungsmaske mit einer Öffnung darin; und Plattieren des Metallkontakthügels und des Lotbereichs in der Öffnung.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Verfahren zum Herstellen eines Packages die folgenden Schritte auf: Herstellen einer Plattierungsmaske auf einer Oberseite einer ersten Package-Komponente; Plattieren eines ersten Metallkontakthügels in einer Öffnung der Plattierungsmaske; Plattieren eines ersten Lotbereichs in der Öffnung und über dem ersten Metallkontakthügel; Entfernen der Plattierungsmaske, wobei der erste Metallkontakthügel über eine obere dielektrische Schicht der ersten Package-Komponente übersteht; Aufschmelzen des ersten Lotbereichs; und Herstellen einer ersten dielektrischen Schutzschicht auf der ersten Package-Komponente, wobei die erste dielektrische Schutzschicht eine vertikale Seitenwand des ersten Metallkontakthügels kontaktiert. Bei einer Ausführungsform umfasst das Herstellen der ersten dielektrischen Schutzschicht das Beschichten mit einem lichtempfindlichen Polymer. Bei einer Ausführungsform wird die erste dielektrische Schutzschicht als eine Schicht hergestellt, die von dem ersten Lotbereich getrennt ist. Bei einer Ausführungsform umfasst das Herstellen der ersten dielektrischen Schutzschicht einen Tintenstrahldruckprozess, wobei die erste dielektrische Schutzschicht fließt, sodass sie im Wesentlichen die gesamte vertikale Seitenwand des ersten Metallkontakthügels bedeckt. Bei einer Ausführungsform kontaktiert die erste dielektrische Schutzschicht die obere dielektrische Schicht, wobei die erste dielektrische Schutzschicht und die obere dielektrische Schicht aus dem gleichen dielektrischen Material und in getrennten Prozessschritten hergestellt werden. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen einer zweiten Package-Komponente mit den folgenden Schritten: Herstellen eines zweiten Metallkontakthügels; Herstellen eines zweiten Lotbereichs auf dem zweiten Metallkontakthügel; und Herstellen einer zweiten dielektrischen Schutzschicht, die eine Seitenwand des zweiten Metallkontakthügels kontaktiert. Das Verfahren umfasst nach dem Herstellen der zweiten Package-Komponente weiterhin Folgendes: Bonden der ersten Package-Komponente an die zweite Package-Komponente, wobei der erste Lotbereich und der zweite Lotbereich zu einem dritten Lotbereich aufgeschmolzen werden; und Verteilen einer Unterfüllung zwischen der ersten Package-Komponente und der zweiten Package-Komponente, wobei die Unterfüllung die erste dielektrische Schutzschicht und die zweite dielektrische Schutzschicht kontaktiert.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist ein Package einer Halbleitervorrichtung eine erste Package-Komponente auf, die Folgendes umfasst: eine dielektrische Schicht; einen Metallkontakthügel, der über die dielektrische Schicht übersteht; einen Lotbereich über und in Kontakt mit dem Metallkontakthügel; und eine Schutzschicht, die eine Seitenwand des Metallkontakthügels und eine Oberfläche der dielektrischen Schicht kontaktiert, wobei die Schutzschicht aus einem dielektrischen Material hergestellt ist. Bei einer Ausführungsform weist die Schutzschicht keine Füllstoffteilchen auf. Bei einer Ausführungsform weist das Package weiterhin eine zweite Package-Komponente, die an die erste Package-Komponente gebondet ist; und eine Unterfüllung auf, die die Schutzschicht kontaktiert. Bei einer Ausführungsform ist die Schutzschicht von dem Lotbereich beabstandet. Bei einer Ausführungsform sind die Schutzschicht und die dielektrische Schicht aus dem gleichen dielektrischen Material hergestellt, und sie haben eine erkennbare Grenzfläche dazwischen.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen eines Packages mit den folgenden Schritten: Herstellen eines Metallkontakthügels auf einer Oberseite einer ersten Package-Komponente; Herstellen eines Lotbereichs auf einer Oberseite des Metallkontakthügels; Herstellen einer Schutzschicht, die auf einer Seitenwand des Metallkontakthügels verläuft; Aufschmelzen des Lotbereichs, um die erste Package-Komponente an eine zweite Package-Komponente zu bonden; und Verteilen einer Unterfüllung zwischen der ersten Package-Komponente und der zweiten Package-Komponente, wobei die Unterfüllung in Kontakt mit der Schutzschicht ist.
  2. Verfahren nach Anspruch 1, wobei die Schutzschicht durch Tintenstrahldrucken hergestellt wird.
  3. Verfahren nach Anspruch 2, wobei bei dem Tintenstrahldrucken die Schutzschicht auf eine Stelle gedruckt wird, die von dem Metallkontakthügel beabstandet ist, und sich die Schutzschicht durch Kapillarwirkung bis zu der Seitenwand des Metallkontakthügels erstreckt.
  4. Verfahren nach Anspruch 1, wobei das Herstellen der Schutzschicht Folgendes umfasst: Aufbringen der Schutzschicht auf die erste Package-Komponente durch Schleuderbeschichtung, wobei die Schutzschicht einen Teil auf einer Oberseite des Lotbereichs umfasst; und Durchführen eines lithografischen Prozesses, um den Teil der Schutzschicht auf der Oberseite des Lotbereichs zu entfernen.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen der Schutzschicht das Verteilen eines lichtempfindlichen Polymers umfasst, wobei die Schutzschicht keine Füllstoffteilchen aufweist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Schutzschicht von dem Lotbereich beabstandet ist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Herstellen der Schutzschicht weiterhin das Absägen der ersten Package-Komponente von einem jeweiligen Wafer umfasst, wobei das Absägen nach dem Aufbringen der Unterfüllung durchgeführt wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin das Entfernen eines Teils der Schutzschicht aus einem Ritzgraben zwischen der ersten Package-Komponente und einer weiteren Komponente umfasst, wobei die erste Package-Komponente und die weitere Komponente Teile eines unzersägten Wafers sind.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen des Metallkontakthügels und das Herstellen des Lotbereichs Folgendes umfassen: Herstellen einer strukturierten Plattierungsmaske mit einer Öffnung darin; und Plattieren des Metallkontakthügels und des Lotbereichs in der Öffnung.
  10. Verfahren zum Herstellen eines Packages mit den folgenden Schritten: Herstellen einer Plattierungsmaske auf einer Oberseite einer ersten Package-Komponente; Plattieren eines ersten Metallkontakthügels in einer Öffnung der Plattierungsmaske; Plattieren eines ersten Lotbereichs in der Öffnung und über dem ersten Metallkontakthügel; Entfernen der Plattierungsmaske, wobei der erste Metallkontakthügel über eine obere dielektrische Schicht der ersten Package-Komponente übersteht; Aufschmelzen des ersten Lotbereichs; und Herstellen einer ersten dielektrischen Schutzschicht auf der ersten Package-Komponente, wobei die erste dielektrische Schutzschicht eine vertikale Seitenwand des ersten Metallkontakthügels kontaktiert.
  11. Verfahren nach Anspruch 10, wobei das Herstellen der ersten dielektrischen Schutzschicht das Beschichten mit einem lichtempfindlichen Polymer umfasst.
  12. Verfahren nach Anspruch 10 oder 11, wobei die erste dielektrische Schutzschicht als eine Schicht hergestellt wird, die von dem ersten Lotbereich getrennt ist.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei das Herstellen der ersten dielektrischen Schutzschicht einen Tintenstrahldruckprozess umfasst und die erste dielektrische Schutzschicht fließt, sodass sie im Wesentlichen die gesamte vertikale Seitenwand des ersten Metallkontakthügels bedeckt.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei die erste dielektrische Schutzschicht die obere dielektrische Schicht kontaktiert und die erste dielektrische Schutzschicht und die obere dielektrische Schicht aus dem gleichen dielektrischen Material und in getrennten Prozessschritten hergestellt werden.
  15. Verfahren nach einem der Ansprüche 10 bis 14, das weiterhin Folgendes umfasst: Herstellen einer zweiten Package-Komponente mit den folgenden Schritten: Herstellen eines zweiten Metallkontakthügels, Herstellen eines zweiten Lotbereichs auf dem zweiten Metallkontakthügel, und Herstellen einer zweiten dielektrischen Schutzschicht so, dass sie eine Seitenwand des zweiten Metallkontakthügels kontaktiert; Bonden der ersten Package-Komponente an die zweite Package-Komponente, wobei der erste Lotbereich und der zweite Lotbereich zu einem dritten Lotbereich aufgeschmolzen werden; und Verteilen einer Unterfüllung zwischen der ersten Package-Komponente und der zweiten Package-Komponente, wobei die Unterfüllung die erste dielektrische Schutzschicht und die zweite dielektrische Schutzschicht kontaktiert.
  16. Package von Halbleitervorrichtungen, das eine erste Package-Komponente aufweist, die Folgendes umfasst: eine dielektrische Schicht; einen Metallkontakthügel, der über die dielektrische Schicht übersteht; einen Lotbereich über und in Kontakt mit dem Metallkontakthügel; und eine Schutzschicht, die eine Seitenwand des Metallkontakthügels und eine Oberfläche der dielektrischen Schicht kontaktiert, wobei die Schutzschicht aus einem dielektrischen Material hergestellt ist.
  17. Package nach Anspruch 16, wobei die Schutzschicht keine Füllstoffteilchen aufweist.
  18. Package nach Anspruch 16 oder 17, das weiterhin Folgendes aufweist: eine zweite Package-Komponente, die an die erste Package-Komponente gebondet ist; und eine Unterfüllung, die die Schutzschicht kontaktiert.
  19. Package nach einem der Ansprüche 16 bis 18, wobei die Schutzschicht von dem Lotbereich beabstandet ist.
  20. Package nach einem der Ansprüche 16 bis 19, wobei die Schutzschicht und die dielektrische Schicht aus dem gleichen dielektrischen Material hergestellt sind und eine erkennbare Grenzfläche dazwischen aufweisen.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3671812B1 (de) * 2018-12-19 2022-02-09 IMEC vzw Verfahren zum bonden und verbinden von halbleiterchips
KR102624169B1 (ko) * 2019-06-24 2024-01-12 삼성전자주식회사 반도체 소자 및 이를 포함하는 반도체 패키지
US11587870B2 (en) * 2019-08-13 2023-02-21 Micron Technology, Inc. Apparatus comprising aluminum interconnections, memory devices comprising interconnections, and related methods
US11101228B1 (en) * 2020-02-13 2021-08-24 Qualcomm Incorporated Integrated circuit package with a magnetic core
US20220020693A1 (en) * 2020-07-17 2022-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Eccentric Via Structures for Stress Reduction
US11670601B2 (en) * 2020-07-17 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking via structures for stress reduction
KR20220016365A (ko) * 2020-07-30 2022-02-09 삼성전자주식회사 반도체 패키지
US11923357B2 (en) * 2021-01-18 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same
US20220367366A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and method of manufacturing the same
US11830865B2 (en) 2021-10-26 2023-11-28 Nanya Technology Corporation Semiconductor device with redistribution structure and method for fabricating the same

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6878633B2 (en) * 2002-12-23 2005-04-12 Freescale Semiconductor, Inc. Flip-chip structure and method for high quality inductors and transformers
US6888255B2 (en) * 2003-05-30 2005-05-03 Texas Instruments Incorporated Built-up bump pad structure and method for same
KR100609334B1 (ko) 2005-06-13 2006-08-08 삼성전자주식회사 감광성 폴리머가 갭필된 적층 회로부재 및 그의 제조 방법
JP4483896B2 (ja) * 2007-05-16 2010-06-16 ソニー株式会社 半導体装置及びその製造方法
WO2010057339A1 (en) 2008-11-19 2010-05-27 Hong Kong Applied Science and Technology Research Institute Co. Ltd Semiconductor chip with through-silicon-via and sidewall pad
JP5120342B2 (ja) 2009-06-18 2013-01-16 ソニー株式会社 半導体パッケージの製造方法
US8841766B2 (en) * 2009-07-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8441124B2 (en) * 2010-04-29 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall protection structure
US8901736B2 (en) * 2010-05-28 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Strength of micro-bump joints
US9018758B2 (en) * 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US8492892B2 (en) * 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
US9245834B2 (en) 2012-03-16 2016-01-26 Stats Chippac, Ltd. Semiconductor device and method of forming compliant conductive interconnect structure in flipchip package
US8981559B2 (en) 2012-06-25 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US9723716B2 (en) * 2013-09-27 2017-08-01 Infineon Technologies Ag Contact pad structure, an electronic component, and a method for manufacturing a contact pad structure
US9406588B2 (en) * 2013-11-11 2016-08-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method thereof
US9406642B1 (en) 2014-03-11 2016-08-02 Stats Chippac Ltd. Integrated circuit packaging system with insulated trace and method of manufacture thereof
US9875980B2 (en) 2014-05-23 2018-01-23 Amkor Technology, Inc. Copper pillar sidewall protection
US9484308B2 (en) * 2014-06-25 2016-11-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
US9379076B2 (en) * 2014-10-01 2016-06-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
JP6456232B2 (ja) 2015-04-30 2019-01-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10886250B2 (en) * 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
KR102367404B1 (ko) 2015-08-03 2022-02-25 삼성전자주식회사 반도체 패키지의 제조 방법
US9881884B2 (en) * 2015-08-14 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
JP6543559B2 (ja) 2015-11-18 2019-07-10 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US9859245B1 (en) * 2016-09-19 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with bump and method for forming the same
US20180138115A1 (en) * 2016-11-11 2018-05-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same

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Publication number Publication date
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