JP4483896B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 219
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 239000000758 substrate Substances 0.000 claims description 164
- 238000000034 method Methods 0.000 claims description 38
- 238000006243 chemical reaction Methods 0.000 claims description 23
- 229920005989 resin Polymers 0.000 claims description 20
- 239000011347 resin Substances 0.000 claims description 20
- 238000007789 sealing Methods 0.000 claims description 17
- 230000020169 heat generation Effects 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 128
- 230000002093 peripheral effect Effects 0.000 description 26
- 238000003384 imaging method Methods 0.000 description 18
- 238000009413 insulation Methods 0.000 description 16
- 230000005855 radiation Effects 0.000 description 14
- 230000008569 process Effects 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000003287 optical effect Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 230000017525 heat dissipation Effects 0.000 description 7
- 239000004020 conductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 239000000523 sample Substances 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- 239000000057 synthetic resin Substances 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920005672 polyolefin resin Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- Light Receiving Elements (AREA)
Description
このように、アクティブ面の裏面より外部電極を取り出すことによって、固体撮像素子と同じサイズで固体撮像装置のパッケージ化を実現でき、固体撮像装置の小型化が可能である。
例えば、CMOS固体撮像素子において、画素部の周辺に入出力回路やコンパレータなどの周辺回路を配置することが広く行われているが、これらの入出力回路やコンパレータなどの発熱によって画素部に温度勾配が生じてしまう。
また、特許文献3には、固体撮像素子の発熱部であるアンプの直下のパッケージに放熱用のビアを形成することによって、冷却体を用いることなく熱対策を行う方法が開示されている。
さらに、特許文献4には、固体撮像素子のアクティブ面側に発熱部との断熱を行うための溝を形成することによって熱対策を行う方法が開示されている。
さらに、半導体素子とパッケージ基板の接着方法が熱伝達効率に影響し、反りを抑制する硬化収縮特性と高い熱伝導特性を両立する樹脂は高コストであり、所望の放熱特性を得るための障害となっていた。
次に、半導体基板のアクティブ面の反対側の面からパッド電極に向けて半導体基板の途中の深さまで第1開口部を形成し、第1開口部の底面からパッド電極に達するように、第1開口部より径が小さい第2開口部を形成する。
次に、第1開口部及び第2開口部の側壁面を被覆して絶縁層を形成し、絶縁層の内側において、少なくとも絶縁層の内壁面と第2開口部の底面を被覆して導電層を形成する。
一方、半導体基板のアクティブ面の反対側の面から前記半導体基板の途中の深さまで第3開口部を形成し、第3開口部に埋め込んで断熱部を形成する。
一方、半導体基板のアクティブ面の反対側の面から前記半導体基板の途中の深さまで第3開口部を形成し、第3開口部の内部に熱伝導層を形成する。
図1(a)は本実施形態に係る半導体装置の模式断面図であり、図1(b)は図1(a)の要部拡大図である。
本実施形態に係る半導体装置は、CMOSイメージセンサなどの固体撮像素子を有する半導体チップにおいて固体撮像素子を気密封止してパッケージ化したものである。
ここで、第2電子回路(周辺回路)12は動作時の発熱密度が第1電子回路と異なる電子回路であり、例えば、入出力回路、コンパレータ、カウンタ、DAコンバータ、またはPLL回路などである。
また、例えば、半導体基板10のアクティブ面に対向して、ガラスなどの透明基板からなるパッケージ基板15が配置され、さらに、光変換回路11を気密封止するように、半導体基板10上の光変換回路11の周辺部とパッケージ基板15の間隙に封止樹脂層14が形成され、光変換回路11が気密封止されている。
本実施形態においては、周辺回路12も封止樹脂層14によって封止されている構成となっている。
上記の絶縁層20は半導体基板10と導電層21の短絡を避けるための層であり、絶縁層20と導電層21は、半導体基板10のアクティブ面の反対側の面上において開口部の外部にまで引き出されて、引き出し電極となっている。
ここで、保護膜22は導電層21の内側における第1コンタクトホールCH1及び断熱用開口部IHの内部を埋め込んで形成され、断熱用開口部IH内においては断熱部として機能する。
また、保護膜22に導電層21の一部を露出させる開口部が設けられ、ハンダボールバンプや金スタッドバンプなどの外部接続端子23が形成されている。
以上のようにして、本実施形態に係る半導体装置が構成されている。
上記のサイズとすることで、製造方法において、パッド電極13に対する第2コンタクトホールCH2のアライメントの自由度を増加させることが可能である。
第1コンタクトホールCH1の深さb1を半導体基板10の厚みBの0.5倍未満とした場合は、第2コンタクトホールCH2のアスペクト比が大きくなりすぎ、第2コンタクトホールCH2の開口や導電層での埋め込み工程などが困難となってきて、TAT(Turn Around Time)が長くなってしまう可能性がある。また、0.9倍を超えると、第2コンタクトホールCH2が形成される部分の半導体基板10の厚みが薄くなりすぎるため、第2コンタクトホールCH2の形成時やその後の信頼性試験において不具合が生じる可能性が高くなる。
径の大きい第1コンタクトホールCH1の部分での絶縁層の厚みc1を厚く、第2コンタクトホールCH2の部分での絶縁層20の厚みを薄くすることで、導電層21と半導体基板10間の寄生容量を低減して半導体装置の低消費電力化が実現でき、また、径の小さい第2コンタクトホールCH2部分の導電体での良好な埋め込みが可能である。
例えば、絶縁層20全体を酸化シリコンで形成する場合、後述する製造方法において説明するように、第1コンタクトホールCH1の側壁面を被覆して酸化シリコン膜を形成した後、第1コンタクトホールCH1の底面部の酸化シリコン膜を除去する。さらに第2コンタクトホールCH2を形成後に、改めて第1コンタクトホールCH1と第2コンタクトホールCH2の側壁面を被覆して酸化シリコン膜を形成して第1コンタクトホールCH1の部分の絶縁層を厚膜化することで、上記の構成の絶縁層とすることができる。
さらに、径が小さい部分は第2コンタクトホールCH2のみであり、貫通開口部の形成も容易であり、また、貫通開口部内での導電体の埋め込み性の悪化を招かずに実現可能である。
上記のように断熱用開口部IHの径及び深さを第1コンタクトホールと同程度とすることで、同時に形成することが可能である。
図2に示すように、半導体基板のアクティブ面の反対側の面から半導体基板の途中の深さまで断熱用開口部(第3開口部)IHが形成され、断熱用開口部IHの内部に埋め込まれて断熱部となる保護膜22が形成されており、断熱用開口部IHの部分が熱伝導を妨げる機能を有する。従って、例えば周辺回路(第2電子回路)12の発熱密度が光変換回路(第1電子回路)11の発熱密度よりも大きい場合では、周辺回路(第2電子回路)12において発生する熱Tの光変換回路(第1電子回路)11への熱伝導が抑制され、これにより固体撮像素子の画素部における熱勾配が低減できる。
まず、図3(a)に示すように、例えば、シリコンなどからなる半導体基板10のアクティブ面に、第1電子回路として光変換回路11と、第2電子回路として周辺回路12を形成する。第2電子回路(周辺回路)12は、動作時の発熱密度が第1電子回路と異なる電子回路であり、例えば、入出力回路、コンパレータ、カウンタ、DAコンバータ、またはPLL回路などである。
また、また、半導体基板10のアクティブ面上で、光変換回路11の周辺部に光変換回路11及び/または周辺回路12に接続してパッド電極13を形成する。
封止樹脂層14で被覆される領域は、次工程で貼り合わせるパッケージ基板との密着強度に関連するため適宜最適な値を選択する必要があるが、好ましくは、パッド電極13の幅よりも大きく、封止樹脂層14の禁止領域から10μm以上離れた内側までとすることが好ましい。封止樹脂層14の禁止領域のギリギリまで形成してしまうと、次工程のパッケージ基板との貼り合わせ工程で、封止樹脂のはみ出しがあった場合に不具合が発生してしまう可能性がある。
上記の封止樹脂層14としては、パッド電極13を被覆する部分とガラスなどの透明基板からなるパッケージ基板15を気密封止する部分を単一の封止樹脂層で形成しているが、複数の封止樹脂材料で封止樹脂層を形成してもよい。
図4(b)は図4(a)の要部拡大図であり、以降の工程は拡大図により説明する。
ここで、第1コンタクトホールCH1の深さを半導体基板10の厚みの0.5倍以上かつ0.9倍以下とすることが好ましい。
断熱用開口部IHの径及び深さなどの形状は、第1コンタクトホールCH1と実質的に同じとする。
例えば、YAGレーザの4次高調波(266nm)を用いると、10μm以下の径の開口部を形成することが可能である。
ここで、好ましくは、第2コンタクトホールCH2の径を第1コンタクトホールCH1の径の0.7倍以下とし、さらに好ましくは0.5倍以下とする。
また、上記の第1コンタクトホールCH1の深さについての好ましい範囲から、第2コンタクトホールの深さの好ましい範囲は半導体基板10の厚みの0.1倍より大きく、かつ0.5倍より小さいことが好ましい。特に、第1コンタクトホールCH1の開口工程でのウェハ面内での加工ばらつきが3〜5%あることから、例えば半導体基板の厚みが200μmである場合、10μm程度のマージンが必要であり、第2コンタクトホールCH2の深さとしては10μm以上とすることが好ましい。
断熱用開口部IHにおいては、レーザ光によるコンタクトホール形成は行わない。
上記の工程により、絶縁層20として、第1コンタクトホールCH1の側壁面を被覆する部分が、第2コンタクトホールCH2の側壁面を被覆する部分より厚くなるように形成することができる。その後、第1コンタクトホールCH1及び断熱用開口部IHの底面部分の絶縁層を除去した時と同様にRIEなどの異方性ドライエッチング処理等を用いて第2コンタクトホールCH2の底面部分の絶縁膜を除去し、アクティブ面に形成されたパッド電極13を露出させる。
このとき、断熱用開口部IHにおいても同様に、絶縁層20の内側において銅からなる導電層21が形成される。
このとき、断熱用開口部IHにおいても同様に導電層21をパターン加工する。
ここで、保護膜22は断熱用開口部IH内においては断熱部として機能する。
この場合には、少なくとも断熱用開口部IHを埋め込む材料として断熱性の材料を用いる。
以上のようにして、本実施形態に係る半導体装置を形成することができる。
この後の工程としては、例えば上記の工程をウェハレベルで行った場合、ダイシング処理を行って個片化する。
図9は本実施形態に係る半導体装置の要部を拡大した模式断面図である。
本実施形態に係る半導体装置においては、第1実施形態における断熱用開口部の代わりに、例えば、半導体基板10のアクティブ面の反対側の面から周辺回路12の領域に向けて、第3開口部として放熱用開口部DHが形成され、放熱用開口部DHの内壁面において絶縁層20及び導電層21が形成されており、その内部を埋め込んで保護膜22が形成されている。
放熱用開口部DHの径と深さは、第1コンタクトホールCH1と同程度とすることが好ましく、これにより放熱用開口部DHを第1コンタクトホールと同時に形成することが可能である。
上記を除いて、実質的に第1実施形態の半導体装置と同様の構成となっている。
上記の構成において、放熱用開口部DHの内壁面に形成された導電層21は熱伝導層として機能する層である。ここで、熱伝導性の材料としては、銅、ニッケル、金などを用いることができる。
半導体基板のアクティブ面の反対側の面から半導体基板の途中の深さまで放熱用開口部(第3開口部)DHが形成され、放熱用開口部DHの内壁面に熱伝導層となる導電層21が形成されており、放熱用開口部DHの部分が熱を放散させる機能を有する。従って、周辺回路(第2電子回路)12において発生する熱Tを半導体基板10の裏面側に効率よく放散させることで光変換回路(第1電子回路)11への熱伝導が抑制され、これにより固体撮像素子の画素部における熱勾配が低減できる。
図11は本実施形態に係る半導体装置の要部を拡大した模式断面図である。
本実施形態に係る半導体装置においては、第1実施形態における断熱用開口部に加えて、第2実施形態に示すような、例えば、半導体基板10のアクティブ面の反対側の面から周辺回路12の領域に向けて、第4開口部として放熱用開口部DHが形成され、放熱用開口部DHの内壁面において絶縁層20及び導電層21が形成されており、その内部を埋め込んで保護膜22が形成されている。
断熱用開口部IHと放熱用開口部DHの径と深さは、それぞれ、第1コンタクトホールCH1と同程度とすることが好ましく、これにより断熱用開口部IHと放熱用開口部DHを第1コンタクトホールと同時に形成することが可能である。
上記を除いて、実質的に第1実施形態の半導体装置と同様の構成となっている。
半導体基板のアクティブ面の反対側の面から半導体基板の途中の深さまで断熱用開口部(第3開口部)IHが形成され、断熱用開口部IHの内部に埋め込まれて断熱部となる保護膜22が形成されており、断熱用開口部IHの部分が熱伝導を妨げる機能を有する。
また、半導体基板のアクティブ面の反対側の面から半導体基板の途中の深さまで放熱用開口部(第4開口部)DHが形成され、放熱用開口部DHの内壁面に熱伝導層となる導電層21が形成されており、周辺回路(第2電子回路)12において発生する熱Tを半導体基板10の裏面側に放散させる。
従って、周辺回路(第2電子回路)12において発生する熱Tの光変換回路(第1電子回路)11への熱伝導が抑制され、これにより固体撮像素子の画素部における熱勾配がさらに低減できる。
図13は、本実施形態に係る半導体装置の断面図である。
第1〜第3実施形態に係る半導体装置が、例えば、メモリ素子などが形成されたメモリ基板30上の配線31にバンプ23を介してマウントされてモジュール化され、あるいはその他の実装基板上の配線にマウントされて用いられる。図面上は第1実施形態に係る半導体装置について示している。
この他、第1実施形態に係る半導体装置は、種々の実装基板や半導体基板などにマウントして用いることが可能である。
半導体基板のアクティブ面の反対側の面から半導体基板の途中の深さまで断熱用開口部IHが形成され、断熱用開口部IHの内部に埋め込まれて断熱部となる保護膜22が形成されており、周辺回路(第2電子回路)12において発生する熱Tの光変換回路(第1電子回路)11への熱伝導が抑制され、あるいは、放熱用開口部DHの内部に熱伝導層が形成されて周辺回路(第2電子回路)からの熱が半導体基板の反対側へ放散され、これにより光変換回路(第1電子回路)における熱勾配が低減できる。
また、パッド電極とコンタクトする部分を除いて、より径の大きい第1コンタクトホールで形成されており、貫通開口部形成のTATを短くすることができ、また、厚いウェハでも適用することができるため、ハンドリング性の向上も達成できる。
さらに、パッド電極とのコンタクトはより径の小さい第2コンタクトホールで行うため、貫通開口部とパッド電極の位置あわせ(アライメント)の自由度が向上し、半導体ウェハの検査時におけるプローブ痕を避けて貫通開口部を形成できるため、貫通開口部の歩留まりを向上できる。
また、より径の小さい第2コンタクトホールを形成することによって、パッド電極の小型化も達成できる。
また、第1コンタクトホールの壁面上に絶縁層が第2コンタクトホールと比べて厚膜化されており、開口部の内側の導電層と半導体基板の間の寄生容量を低減できる。
例えば、CMOSイメージセンサなどの固体撮像装置を気密封止してパッケージ化された半導体装置に限らず、その他の電子素子を気密封止した半導体装置にも適用できる。
さらに、電子素子を気密封止した形態の半導体装置に限定されず、基板を貫通する配線を有していれば、本発明を適用できる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置の製造方法は、固体撮像装置などが気密封止されたパッケージ形態の半導体装置などの基板を貫通する配線を有する半導体装置の製造方法に適用できる。
Claims (19)
- 第1電子回路及び動作時の発熱密度が前記第1電子回路と異なる第2電子回路がアクティブ面に形成された半導体基板と、
前記アクティブ面上で前記第1電子回路と前記第2電子回路の少なくとも一方に接続して形成されたパッド電極と、
前記半導体基板の前記アクティブ面の反対側の面から前記パッド電極に向けて前記半導体基板の途中の深さまで形成された第1開口部と、
前記第1開口部の底面から前記パッド電極に達するように形成され、前記第1開口部より径が小さい第2開口部と、
前記第1開口部及び前記第2開口部の側壁面を被覆して形成された絶縁層と、
前記絶縁層の内側において、少なくとも前記絶縁層の内壁面と前記第2開口部の底面を被覆して形成された導電層と、
前記半導体基板の前記アクティブ面の反対側の面から前記半導体基板の途中の深さまで形成された第3開口部と、
前記第3開口部に埋め込まれた断熱部と
を有することを特徴とする半導体装置。 - 前記第3開口部が、前記半導体基板の前記アクティブ面の反対側の面から前記第1電子回路と前記第2電子回路の間の領域に向けて形成されている
請求項1に記載の半導体装置。 - 前記半導体基板の前記アクティブ面の反対側の面から前記半導体基板の途中の深さまで形成された第4開口部と、
前記第4開口部の内部に形成された熱伝導層と
をさらに有する請求項1に記載の半導体装置。 - 前記第4開口部が、前記半導体基板の前記アクティブ面の反対側の面から前記第2電子回路に向けて形成されている
請求項3に記載の半導体装置。 - 前記第1開口部と前記第4開口部が実質的に同一の深さで形成されている
請求項3に記載の半導体装置。 - 第1電子回路及び動作時の発熱密度が前記第1電子回路と異なる第2電子回路がアクティブ面に形成された半導体基板と、
前記アクティブ面上で前記第1電子回路と前記第2電子回路の少なくとも一方に接続して形成されたパッド電極と、
前記半導体基板の前記アクティブ面の反対側の面から前記パッド電極に向けて前記半導体基板の途中の深さまで形成された第1開口部と、
前記第1開口部の底面から前記パッド電極に達するように形成され、前記第1開口部より径が小さい第2開口部と、
前記第1開口部及び前記第2開口部の側壁面を被覆して形成された絶縁層と、
前記絶縁層の内側において、少なくとも前記絶縁層の内壁面と前記第2開口部の底面を被覆して形成された導電層と、
前記半導体基板の前記アクティブ面の反対側の面から前記半導体基板の途中の深さまで形成された第3開口部と、
前記第3開口部の内部に形成された熱伝導層と
を有することを特徴とする半導体装置。 - 前記第3開口部が、前記半導体基板の前記アクティブ面の反対側の面から前記第2電子回路に向けて形成されている
請求項6に記載の半導体装置。 - 前記第1開口部と前記第3開口部が実質的に同一の深さで形成されている
請求項1または請求項6に記載の半導体装置。 - 前記半導体基板の前記アクティブ面に対向して配置されたパッケージ基板と、
前記第1電子回路を気密封止するように、前記半導体基板上の前記第1電子回路の周辺部と前記パッケージ基板の間隙に形成された封止樹脂層と
をさらに有する
請求項1または請求項6に記載の半導体装置。 - 前記第1電子回路が光変換回路である
請求項1または請求項6に記載の半導体装置。 - 半導体基板のアクティブ面に第1電子回路及び動作時の発熱密度が前記第1電子回路と異なる第2電子回路を形成し、前記アクティブ面上で前記第1電子回路と前記第2電子回路の少なくとも一方に接続してパッド電極を形成する工程と、
前記半導体基板の前記アクティブ面の反対側の面から前記パッド電極に向けて前記半導体基板の途中の深さまで第1開口部を形成する工程と、
前記第1開口部の底面から前記パッド電極に達するように、前記第1開口部より径が小さい第2開口部を形成する工程と、
前記第1開口部及び前記第2開口部の側壁面を被覆して絶縁層を形成する工程と、
前記絶縁層の内側において、少なくとも前記絶縁層の内壁面と前記第2開口部の底面を被覆して導電層を形成する工程と、
前記半導体基板の前記アクティブ面の反対側の面から前記半導体基板の途中の深さまで第3開口部を形成する工程と、
前記第3開口部に埋め込んで断熱部を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第3開口部を形成する工程において、前記半導体基板の前記アクティブ面の反対側の面から前記第1電子回路と前記第2電子回路の間の領域に向けて形成する
請求項11に記載の半導体装置の製造方法。 - 前記半導体基板の前記アクティブ面の反対側の面から前記半導体基板の途中の深さまで第4開口部を形成する工程と、
前記第4開口部の内部に熱伝導層を形成する工程と
をさらに有する請求項11に記載の半導体装置の製造方法。 - 前記第4開口部を形成する工程において、前記半導体基板の前記アクティブ面の反対側の面から前記第2電子回路に向けて形成する
請求項13に記載の半導体装置の製造方法。 - 前記第1開口部と前記第4開口部を実質的に同一の深さで形成する
請求項13に記載の半導体装置の製造方法。 - 半導体基板のアクティブ面に第1電子回路及び動作時の発熱密度が前記第1電子回路と異なる第2電子回路を形成し、前記アクティブ面上で前記第1電子回路と前記第2電子回路の少なくとも一方に接続してパッド電極を形成する工程と、
前記半導体基板の前記アクティブ面の反対側の面から前記パッド電極に向けて前記半導体基板の途中の深さまで第1開口部を形成する工程と、
前記第1開口部の底面から前記パッド電極に達するように、前記第1開口部より径が小さい第2開口部を形成する工程と、
前記第1開口部及び前記第2開口部の側壁面を被覆して絶縁層を形成する工程と、
前記絶縁層の内側において、少なくとも前記絶縁層の内壁面と前記第2開口部の底面を被覆して導電層を形成する工程と、
前記半導体基板の前記アクティブ面の反対側の面から前記半導体基板の途中の深さまで第3開口部を形成する工程と、
前記第3開口部の内部に熱伝導層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第1開口部を形成する工程において前記第3開口部を同時に形成する
請求項11または請求項16に記載の半導体装置の製造方法。 - 前記第3開口部を形成する工程において、前記半導体基板の前記アクティブ面の反対側の面から前記第2電子回路に向けて形成する
請求項16に記載の半導体装置の製造方法。 - 前記第1開口部と前記第3開口部を実質的に同一の深さで形成する
請求項11または請求項16に記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007130354A JP4483896B2 (ja) | 2007-05-16 | 2007-05-16 | 半導体装置及びその製造方法 |
US12/078,894 US8455969B2 (en) | 2007-05-16 | 2008-04-08 | Semiconductor device and method for manufacturing the same |
TW097113087A TW200908220A (en) | 2007-05-16 | 2008-04-10 | Semiconductor device and method of manufacturing the same |
KR20080034046A KR101478524B1 (ko) | 2007-05-16 | 2008-04-14 | 반도체장치 및 그 제조방법 |
CN2008101002047A CN101308845B (zh) | 2007-05-16 | 2008-05-16 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007130354A JP4483896B2 (ja) | 2007-05-16 | 2007-05-16 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008288309A JP2008288309A (ja) | 2008-11-27 |
JP4483896B2 true JP4483896B2 (ja) | 2010-06-16 |
Family
ID=40026657
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007130354A Active JP4483896B2 (ja) | 2007-05-16 | 2007-05-16 | 半導体装置及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8455969B2 (ja) |
JP (1) | JP4483896B2 (ja) |
KR (1) | KR101478524B1 (ja) |
CN (1) | CN101308845B (ja) |
TW (1) | TW200908220A (ja) |
Families Citing this family (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7566944B2 (en) * | 2007-01-11 | 2009-07-28 | Visera Technologies Company Limited | Package structure for optoelectronic device and fabrication method thereof |
JP4799543B2 (ja) * | 2007-12-27 | 2011-10-26 | 株式会社東芝 | 半導体パッケージ及びカメラモジュール |
CN101499480B (zh) * | 2008-01-30 | 2013-03-20 | 松下电器产业株式会社 | 半导体芯片及半导体装置 |
JP2010021451A (ja) * | 2008-07-14 | 2010-01-28 | Panasonic Corp | 固体撮像装置およびその製造方法 |
JP5455538B2 (ja) * | 2008-10-21 | 2014-03-26 | キヤノン株式会社 | 半導体装置及びその製造方法 |
JP2010206158A (ja) | 2009-02-04 | 2010-09-16 | Panasonic Corp | デバイス |
US7947601B2 (en) * | 2009-03-24 | 2011-05-24 | Micron Technology, Inc. | Semiconductor devices and methods for forming patterned radiation blocking on a semiconductor device |
JP5407078B2 (ja) * | 2010-02-24 | 2014-02-05 | 新光電気工業株式会社 | 半導体パッケージ |
CN102782862B (zh) * | 2010-02-26 | 2015-08-26 | 精材科技股份有限公司 | 芯片封装体及其制造方法 |
JP5499851B2 (ja) * | 2010-04-07 | 2014-05-21 | 株式会社島津製作所 | 二次元画像検出器 |
JP6342033B2 (ja) * | 2010-06-30 | 2018-06-13 | キヤノン株式会社 | 固体撮像装置 |
JP2012033894A (ja) * | 2010-06-30 | 2012-02-16 | Canon Inc | 固体撮像装置 |
JP5450295B2 (ja) | 2010-07-05 | 2014-03-26 | オリンパス株式会社 | 撮像装置および撮像装置の製造方法 |
JP5623184B2 (ja) * | 2010-08-26 | 2014-11-12 | 京セラ株式会社 | 配線基板および撮像装置 |
US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
JP5810921B2 (ja) | 2012-01-06 | 2015-11-11 | 凸版印刷株式会社 | 半導体装置の製造方法 |
CN104145334B (zh) * | 2012-03-01 | 2018-05-22 | 皇家飞利浦有限公司 | 电子电路的线布置及其制造方法 |
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CN116998012A (zh) * | 2021-03-24 | 2023-11-03 | 索尼半导体解决方案公司 | 半导体器件和成像装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10189898A (ja) * | 1996-12-24 | 1998-07-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JPH10242284A (ja) | 1997-02-26 | 1998-09-11 | Hitachi Ltd | 半導体集積回路装置 |
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JP3655232B2 (ja) | 2001-11-15 | 2005-06-02 | 株式会社東芝 | 赤外線センサ |
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-
2007
- 2007-05-16 JP JP2007130354A patent/JP4483896B2/ja active Active
-
2008
- 2008-04-08 US US12/078,894 patent/US8455969B2/en active Active
- 2008-04-10 TW TW097113087A patent/TW200908220A/zh not_active IP Right Cessation
- 2008-04-14 KR KR20080034046A patent/KR101478524B1/ko active IP Right Grant
- 2008-05-16 CN CN2008101002047A patent/CN101308845B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
KR101478524B1 (ko) | 2015-01-02 |
TW200908220A (en) | 2009-02-16 |
CN101308845B (zh) | 2010-09-29 |
US20080283951A1 (en) | 2008-11-20 |
US8455969B2 (en) | 2013-06-04 |
CN101308845A (zh) | 2008-11-19 |
TWI371824B (ja) | 2012-09-01 |
KR20080101662A (ko) | 2008-11-21 |
JP2008288309A (ja) | 2008-11-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090407 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090414 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090603 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100302 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100315 |
|
R151 | Written notification of patent or utility model registration |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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