JP2016001759A - 半導体装置 - Google Patents
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Abstract
【課題】低コストな製造方法で製造できる品質が高く信頼性が高い貫通電極を形成した半導体装置を提供する。【解決手段】半導体基板の第2の面側から厚み方向の所定の位置に底部を有する第1の穴を、開口の直径が穴の底部に向けて細くなるテーパ状に形成し、前記第1の穴から第1の面側のI/Oパッドに達する円筒状の第2の穴を形成することで2段構成の貫通孔を形成し、前記2段構成の貫通孔の壁面及び前記第2の面に、化学気相蒸着法で無機の絶縁膜を形成した後に前記絶縁膜の全面をドライエッチングすることで前記2段構成の貫通孔の壁面及び前記第2の面に前記絶縁膜を残しつつ前記I/Oパッド上の前記絶縁膜を除去し、金属膜で前記I/Oパッドと前記2段構成の貫通孔の壁面に形成した貫通電極と、前記貫通電極に接続する前記第2の面の配線パターンとを形成する。【選択図】図1
Description
本発明は、低コストで製造でき、かつ、接続信頼性の高い貫通電極を有する半導体装置及に関する。
近年、CCDやCMOSの半導体装置から成る固体撮像装置をカメラに装着して、デジタルカメラやビデオカメラとして使われることが多く、携帯電話に付設するカメラ機能としても固体撮像装置とレンズ系からなるカメラモジュールが内蔵されるようになってきた。これらの用途に対して、小型・軽量・薄型でかつ高解像度の固体撮像装置がさらに求められている。例えば、1000万画素に及ぶ解像画素数を小型の固体撮像素子で実現するために、各画素の大きさを数μm四方程度に微細化することも行われている。
従来の固体撮像装置は、特許文献1のように、シリコン基板などの半導体基板の表面に片面露光プロセスにより集積回路の固体撮像素子とその回路パターンを作製する。そして、その半導体基板の表面側にガラス基板20を貼り合わせ、その半導体基板を裏面から研磨して基板を薄くした上で、その半導体基板に貫通孔(スルー・シリコン・ビア:以下、TSVと略称する)を加工して、そのTSVの内壁に導電物質を形成して貫通電極を形成し、半導体基板の表面に形成した固体撮像素子にて得られる画像情報の電気信号を貫通電極を介して半導体基板の裏面に導いて、その半導体基板の裏面に形成したBGA(ボール・グリッド・アレイ)方式の接続端子16を通じて、外部回路へ電気接続する構造を製造していた。
そのように、シリコン基板などの半導体基板に半導体素子を形成するには、素子形成面の片面露光プロセスによるが、半導体チップを多層積層するためには、貫通孔の壁面に絶縁膜を介して導体層を形成して成る貫通電極が必要となる。その貫通孔は通常プラズマを使用したドライエッチング法により形成されるが、エッチング深さは、通常の半導体プロセスの数倍以上、例えば20〜500μmとなり、その分エッチング時間も長くなる。そのため、半導体基板に形成された半導体素子へのプラズマの影響が大きくなる。長時間プラズマに暴露されると、半導体基板表面の温度が上昇したり、プラズマの電界により半導体素子に不良が生じたりして問題である。
また、半導体基板の裏面まで貫通孔を形成する時間を短くするために、半導体基板の裏面をCMP(ケミカルメカニカルポリッシング)やエッチングで削って厚さを薄くするが、裏面を削るには時間がかかり製造コストが高くなる問題があった。
この貫通孔を低コストで形成するために、特許文献2のように、穴のドライエッチング加工用の開口を有するドライエッチング用フォトレジストを形成し、その開口よりも外側まで半導体基板を加工する等方エッチングを行ってテーパ状の第1の穴を形成する。その次に、異方性エッチングを行って、テーパ状の第1の穴の底面から半導体基板の下側のI/Oパッド12の位置の絶縁膜まで、ドライエッチング用フォトレジストの開口の径で垂直な円筒状の壁面を有する第2の孔を形成することが考えられる。こうして2段構成の貫通孔の下穴をI/Oパッド12の位置の絶縁膜まで形成することが考えられる。
特許文献2の方法では、
(1)2段構成の貫通孔の下穴の壁面と底面に、絶縁膜を形成し、その絶縁膜上にエッチングレジスト用のAl膜を形成する。
(2)更に、そのエッチングレジスト用のAl膜上に、2段構成の貫通孔の底部に開口を有するエッチングレジストのパターンを形成する。
(3)次に、そのエッチングレジストの開口部に露出したAl膜をエッチング液でエッチングする。
(4)次に、そのエッチングレジストを除去する。
(5)次に、2段構成の貫通孔の底部に開口を有するAl膜をエッチングの保護膜として、その開口部分に露出した絶縁膜をドライエッチングにより除去する。
ここまでの工程で、I/Oパッド12まで達する2段構成の貫通孔を製造する。
(6)次にAl膜を除去する。
(7)次に、I/Oパッド12に接続する2段構成の貫通孔の壁面に導体を形成する。
(1)2段構成の貫通孔の下穴の壁面と底面に、絶縁膜を形成し、その絶縁膜上にエッチングレジスト用のAl膜を形成する。
(2)更に、そのエッチングレジスト用のAl膜上に、2段構成の貫通孔の底部に開口を有するエッチングレジストのパターンを形成する。
(3)次に、そのエッチングレジストの開口部に露出したAl膜をエッチング液でエッチングする。
(4)次に、そのエッチングレジストを除去する。
(5)次に、2段構成の貫通孔の底部に開口を有するAl膜をエッチングの保護膜として、その開口部分に露出した絶縁膜をドライエッチングにより除去する。
ここまでの工程で、I/Oパッド12まで達する2段構成の貫通孔を製造する。
(6)次にAl膜を除去する。
(7)次に、I/Oパッド12に接続する2段構成の貫通孔の壁面に導体を形成する。
特許個文献2の方法では、こうして貫通電極を形成していた。しかし、特許文献2の方法では、以上のように、貫通電極の製造に多くの工程を必要とするので、製造コストが高い問題があった。また、複雑な製造工程が貫通電極の歩留まりを低下させ貫通電極の信頼性を低くする問題があった。
本発明は、上記の問題点に鑑みて提案するものであり、本発明が解決しようとする課題は、低コストな製造方法で製造でき、品質が高く信頼性が高い貫通電極を形成した半導体装置を得ることにある。
上記の課題を解決するために、本発明は、
半導体基板の第1面側に形成した集積回路と前記集積回路に電気接続するI/Oパッドを有する半導体装置であって、
前記半導体基板の第1面と反対側の面を第2の面とし、前記第2の面側から前記半導体基板の厚み方向の所定の位置までの第1の穴を、開口の直径が穴の底部に向けて細くなるテーパ状に形成し、
前記第1の穴から第1の面側のI/Oパッドに達する円筒状の第2の穴を形成することで形成した2段構成の貫通孔を有し、
前記2段構成の貫通孔の内壁面及び前記第2の面に、化学気相蒸着法で無機の絶縁膜を形成した後に前記絶縁膜の全面をドライエッチングすることで前記2段構成の貫通孔の内壁面及び前記第2の面に前記絶縁膜を残しつつ前記I/Oパッド上の前記絶縁膜を除去した構造に、前記I/Oパッドと前記2段構成の貫通孔の内壁面に金属膜を堆積した貫通電極が形成され、前記貫通電極に接続する前記第2の面に配線パターンが形成されており、
前記第1の穴の深さが直径の4倍以下であり、
前記第1の穴のテーパ状の壁面の傾きが60度以上80度以下の傾きであることを特徴とする。
半導体基板の第1面側に形成した集積回路と前記集積回路に電気接続するI/Oパッドを有する半導体装置であって、
前記半導体基板の第1面と反対側の面を第2の面とし、前記第2の面側から前記半導体基板の厚み方向の所定の位置までの第1の穴を、開口の直径が穴の底部に向けて細くなるテーパ状に形成し、
前記第1の穴から第1の面側のI/Oパッドに達する円筒状の第2の穴を形成することで形成した2段構成の貫通孔を有し、
前記2段構成の貫通孔の内壁面及び前記第2の面に、化学気相蒸着法で無機の絶縁膜を形成した後に前記絶縁膜の全面をドライエッチングすることで前記2段構成の貫通孔の内壁面及び前記第2の面に前記絶縁膜を残しつつ前記I/Oパッド上の前記絶縁膜を除去した構造に、前記I/Oパッドと前記2段構成の貫通孔の内壁面に金属膜を堆積した貫通電極が形成され、前記貫通電極に接続する前記第2の面に配線パターンが形成されており、
前記第1の穴の深さが直径の4倍以下であり、
前記第1の穴のテーパ状の壁面の傾きが60度以上80度以下の傾きであることを特徴とする。
また、本発明の半導体装置は、
集積回路と、前記集積回路に電気接続されるI/Oパッドと、前記集積回路の固体撮像素子の画素が形成された領域に各画素に応じたRGBのカラーフィルタ及びパッシベーション層を含むカラーフィルタ層と、前記カラーフィルタ層上の前記固体撮像素子と対応する箇所に形成されたマイクロレンズアレイとが形成された第1面と、前記第1面と反対側の第2面と、を有する半導体基板と、
前記I/Oパッド上に形成され、前記カラーフィルタ層と前記マイクロレンズアレイの側面を囲むように形成されたキャビティダムと、
前記キャビティダム上に形成されたガラス基板と、
前記半導体基板に形成され、壁面を有し、前記第2面側から前記半導体基板の厚み方向における所定の位置まで開口の直径が穴の底部に向けて細くなるテーパ状の第1形状部と、前記第1形状部から前記第1面側の前記I/Oパッドに達する円筒状の第2形状部と、を有する2段構成の貫通孔と、
前記2段構成の貫通孔の前記壁面と前記第2面とに形成される無機の絶縁膜と、
前記I/Oパッドと前記2段構成の貫通孔の前記壁面とに形成される金属層の貫通電極と、
前記第2面に形成され、前記貫通電極に接続される配線パターンと、
を備え、
キャビティダムを介してガラス基板を半導体基板の第1面に接着することで、ガラス基板で半導体基板の第1面のマイクロレンズアレイの下側を覆い、半導体基板の集積回路とカラーフィルタ層とマイクロレンズアレイの全方向をガラス基板とキャビティダムとで塞いだキャビティを形成してなることを特徴とする。
集積回路と、前記集積回路に電気接続されるI/Oパッドと、前記集積回路の固体撮像素子の画素が形成された領域に各画素に応じたRGBのカラーフィルタ及びパッシベーション層を含むカラーフィルタ層と、前記カラーフィルタ層上の前記固体撮像素子と対応する箇所に形成されたマイクロレンズアレイとが形成された第1面と、前記第1面と反対側の第2面と、を有する半導体基板と、
前記I/Oパッド上に形成され、前記カラーフィルタ層と前記マイクロレンズアレイの側面を囲むように形成されたキャビティダムと、
前記キャビティダム上に形成されたガラス基板と、
前記半導体基板に形成され、壁面を有し、前記第2面側から前記半導体基板の厚み方向における所定の位置まで開口の直径が穴の底部に向けて細くなるテーパ状の第1形状部と、前記第1形状部から前記第1面側の前記I/Oパッドに達する円筒状の第2形状部と、を有する2段構成の貫通孔と、
前記2段構成の貫通孔の前記壁面と前記第2面とに形成される無機の絶縁膜と、
前記I/Oパッドと前記2段構成の貫通孔の前記壁面とに形成される金属層の貫通電極と、
前記第2面に形成され、前記貫通電極に接続される配線パターンと、
を備え、
キャビティダムを介してガラス基板を半導体基板の第1面に接着することで、ガラス基板で半導体基板の第1面のマイクロレンズアレイの下側を覆い、半導体基板の集積回路とカラーフィルタ層とマイクロレンズアレイの全方向をガラス基板とキャビティダムとで塞いだキャビティを形成してなることを特徴とする。
本発明によれば、半導体基板10に、テーパ状の第1の穴13aと垂直な円筒状の壁面を有する第2の穴13bとから成る2段構成の貫通孔13を形成することで、その2段構成の貫通孔13に、化学気相蒸着法で、壁面及び底部まで均一な高品質の無機の絶縁膜14Aが成膜される効果がある。
また、その絶縁膜14Aの全面をドライエッチングすることで2段構成の貫通孔13の壁面及び半導体基板10の第2の面に絶縁膜14を残しつつI/Oパッド12上の絶縁膜14Aを除去した構造が低コストで形成でき、かつ、I/Oパッド12と2段構成の貫通孔13の壁面に金属膜で均一な高品質の貫通電極15が形成できる効果がある。こうして、低コストな製造方法で製造できる、品質が良く信頼性が高い貫通電極15を形成した半導体装置が得られる効果がある。
以下に添付図面を参照して、本発明の実施形態にかかる半導体装置を詳細に説明する。
<第1の実施形態>
以下、本発明の第1の実施形態に係る固体撮像装置の半導体装置を、図面を用いて詳細に説明する。図1は、本実施形態による半導体装置100の概略構造を示す模式断面図である。なお、図1では、半導体基板10の面に垂直な面で切断した半導体装置100の断面図を示す。
以下、本発明の第1の実施形態に係る固体撮像装置の半導体装置を、図面を用いて詳細に説明する。図1は、本実施形態による半導体装置100の概略構造を示す模式断面図である。なお、図1では、半導体基板10の面に垂直な面で切断した半導体装置100の断面図を示す。
図1のように、半導体装置100は、固体撮像素子の集積回路11を形成した半導体基板10と、半導体基板10に形成された集積回路11の固体撮像素子の受光面(以下、これを第1面とする)側に配設されたガラス基板20と、半導体装置100とガラス基板20との間に所定の空間(キャビティ32)を形成するためのスペーサであるキャビティダム30を備える。半導体基板10における集積回路11が形成された面と反対側の面(以下、これを第2面とする)には、外部接続端子40として、半田ボールが実装されている。
半導体基板10には、例えばシリコン(111)基板を半導体基板10Aとして、半導体基板10Aの厚さを100μm以下に薄くした半導体基板10を用いる。半導体基板10の第1面側に形成する集積回路11は、例えばCMOS(Complementary Metal Oxide Semiconductor)センサやCCD(Charge Coupled Device)センサやフォトダイオードなどの固体撮像素子を形成した集積回路11である。そして、半導体基板10の第1面側には、集積回路11の、絶縁層12b上に形成した配線12aのパターンの一部を用いてI/Oパッド12を形成する。
半導体基板10には、その第2面側から第1面まで貫通してI/Oパッド12に達する2段構成の貫通孔13を形成する。その2段構成の貫通孔13の側壁には絶縁膜14を形成し、その絶縁膜14の壁面に金属で形成した貫通電極15を形成する。貫通電極15は、I/Oパッド12と半導体基板10の第2面の配線パターン41とを電気接続する。すなわち、貫通電極15が、半導体基板10の配線をI/Oパッド12から第2面側の配線パターン41まで引き出す。
そして、半導体基板10の配線パターン41が形成された第2面側を保護する絶縁樹脂のソルダーレジスト42を形成し、ソルダーレジスト42の開口43に露出した配線パターン41上に半田ボールを形成することで外部接続端子40を形成する。
半導体基板10の2段構成の貫通孔13は、第2面側に広い開口部分を有しテーパ状に穴径が細くなる第1の穴13aを有するが、形状がテーパ状であるので、第1の穴13a全体がソルダーレジスト42で充填できる効果がある。
集積回路11は、例えばCMOSセンサやフォトダイオードで集積回路11を形成する場合、CMOSセンサやフォトダイオードなどの半導体素子から成る固体撮像素子の1つの画素を半導体基板10の第1面に2次元アレイ状に複数配列した構成を形成する。
そして、半導体基板10の第1面側の集積回路11の固体撮像素子の画素が形成された領域には、各画素に応じたRGBのカラーフィルタやパッシベーション層を含むカラーフィルタ層50を形成する。
なお、カラーフィルタ層50の部分には、半導体基板10の第1面における集積回路11の固体撮像素子が形成されていない領域を覆う遮光膜も形成することができる。そして、カラーフィルタ層50の表面に、集積回路11の各固体撮像素子と対応する箇所に集光用のマイクロレンズアレイ51を形成する。
更に、透明なガラス基板20上に、その半導体基板10のカラーフィルタ層50とマイクロレンズアレイ51の周辺を囲むスペーサとなるキャビティダム30を形成する。そして、そのガラス基板20のキャビティダム30を半導体基板10の第1面に接着する。そうすることで、透明なガラス基板20で半導体基板10の第1面のマイクロレンズアレイ51の下側を覆い、マイクロレンズアレイ51の側面をキャビティダム30で覆う。そうして、半導体基板10の集積回路11とカラーフィルタ層50とマイクロレンズアレイ51の全方向をガラス基板20とキャビティダム30とで塞いだキャビティ32を形成する。
半導体基板10の第1面側には、集積回路11の配線12aの一部を用いてI/Oパッド12が形成される。I/Oパッド12のパターンを含む集積回路11の配線12aは、例えばアルミニウム(Al)膜で形成することができる。ただし、集積回路11の配線12aは、これに限定されず、銅(Cu)膜やチタニウム(Ti)膜や他の金属膜または合金膜もしくはそれらの積層膜など、種々の導電体膜を用いることが可能である。
更に、半導体基板10の第1面に形成された集積回路11の配線12aのパターンの一部で形成したI/Oパッド12から、貫通電極15によって半導体基板10の第2面側にまで配線を引き出す。その貫通電極15の配線を半導体基板10の第2面に形成した配線パターン41と外部接続端子40に接続する。
貫通電極15は、半導体基板10を第2面側から貫通して第1面のI/Oパッド12に達する2段構成の貫通孔13(コンタクトホールともいう)を用いて形成する。すなわち、2段構成の貫通孔13の壁面に絶縁膜14を形成し、その絶縁膜14上に金属膜で貫通電極15を形成する。
2段構成の貫通孔13内の壁面に形成する絶縁膜14は、貫通電極15と半導体基板10との直接接触を防止する。また、絶縁膜14は、半導体基板10の第2面上にも延在し、その上に第2面側の配線パターン41を形成することで、配線パターン41と半導体基板10との直接接触を防止する。
この貫通電極15の金属膜を形成する際に第2面の配線パターン41の導電層も一緒に形成する。また、貫通電極15は、2段構成の貫通孔13の底に露出しているI/Oパッド12に電気的に接続させる。
貫通電極15と配線パターン41とは、同一の金属の導電層で形成する。貫通電極15及び配線パターン41を形成する導電層は、例えば、Al膜で形成することもでき、あるいは、TiとCuとの積層膜を下地層としたCu膜で導電層を形成することもできる。導電層の膜厚は、例えば5μm程度とすることができる。
配線パターン41を形成した半導体基板10の第2面側には、絶縁性のソルダーレジスト42を形成しておく。ソルダーレジスト42は、例えば感光性を備えたエポキシ系の絶縁樹脂を用いて形成することができる。そして、ソルダーレジスト42には、外部接続端子40の半田ボールが選択的にマウントされる開口43を形成する。その開口43に、液状の半田をセルフアラインさせて半田ボールをボールマウントして外部接続端子40を形成する。
この、ソルダーレジスト42は半導体基板10を熱から保護する。また、ソルダーレジスト42は2段構成の貫通孔13の第2面側に開口したテーパ状の第1の穴13aを充填する。それにより、ソルダーレジスト42のその充填部分がアンカーとなって第2面にソルダーレジスト42を強固に固定する効果がある。これにより、ソルダーレジスト42の第2面への密着信頼性を高くできる効果がある。
(製造方法)
次に、本実施形態による半導体装置100の製造方法を、図面と共に詳細に説明する。
図2〜図13は、本実施形態による半導体装置100の製造方法を示すプロセス図である。なお、本実施形態による半導体装置100の製造方法では、1つのウエハに対して複数の半導体装置100を作り込む、いわゆるW−CSP(Wafer Level Chip Size Package)技術を用いるが、以下では、説明の簡略化のため、1つのチップ(半導体装置100)に着目する。
次に、本実施形態による半導体装置100の製造方法を、図面と共に詳細に説明する。
図2〜図13は、本実施形態による半導体装置100の製造方法を示すプロセス図である。なお、本実施形態による半導体装置100の製造方法では、1つのウエハに対して複数の半導体装置100を作り込む、いわゆるW−CSP(Wafer Level Chip Size Package)技術を用いるが、以下では、説明の簡略化のため、1つのチップ(半導体装置100)に着目する。
(工程1)
本実施形態では、まず、直径20cm、30cm、もしくは他のサイズのシリコンウェハの半導体基板10Aの表面(第1面)に多数の固体撮像素子から成る集積回路11を形成する。また、集積回路11の絶縁層12b上に形成した配線12aのパターンの一部でI/Oパッド12を形成する。
本実施形態では、まず、直径20cm、30cm、もしくは他のサイズのシリコンウェハの半導体基板10Aの表面(第1面)に多数の固体撮像素子から成る集積回路11を形成する。また、集積回路11の絶縁層12b上に形成した配線12aのパターンの一部でI/Oパッド12を形成する。
そのように、半導体基板10Aの第1面側に集積回路11を形成した後に、図2の断面図のように、第1面の固体撮像素子上に各画素に対応させて色分解用のカラーフィルタ層50と集光用のマイクロレンズアレイ51を順次形成する。なお、図2における半導体基板10Aの第1面の集積回路11の配線12aの一部のI/Oパッド12は、その上に貫通電極15を形成する基礎にする導体パターンである。
(工程2)
次に、図3のように、透明なガラス基板20上に、半導体基板10Aのカラーフィルタ層50とマイクロレンズアレイ51の周辺を囲むスペーサとするキャビティダム30を形成する。
次に、図3のように、透明なガラス基板20上に、半導体基板10Aのカラーフィルタ層50とマイクロレンズアレイ51の周辺を囲むスペーサとするキャビティダム30を形成する。
キャビティダム30の材料としては、接着性に富む樹脂膜であって、熱硬化性のポリイミド、エポキシ樹脂、もしくはアクリルウレタン系の感光性樹脂を利用できる。その感光性樹脂をガラス基板20に塗布後、露光・現像工程を有するフォトリソグラフィー法により、図3のように、ガラス基板20上に、半導体基板10のカラーフィルタとマイクロレンズを取り囲む位置の所望のパターンで、50〜100μm程度の厚さのキャビティダム30を形成する。
(工程3)
続いて、図4のように、そのキャビティダム30を半導体基板10の第1面に接着することで、透明なガラス基板20で半導体基板10の第1面のマイクロレンズアレイ51の下側を覆う。それにより、図5のように、半導体基板10とガラス基板20とキャビティダム30で全方向を塞がれたキャビティ32を形成する。こうして、ガラス基板20とマイクロレンズアレイ51との間にキャビティ32の空隙を確保することで、各マイクロレンズの集光効果が損なわれることを防止できる。
続いて、図4のように、そのキャビティダム30を半導体基板10の第1面に接着することで、透明なガラス基板20で半導体基板10の第1面のマイクロレンズアレイ51の下側を覆う。それにより、図5のように、半導体基板10とガラス基板20とキャビティダム30で全方向を塞がれたキャビティ32を形成する。こうして、ガラス基板20とマイクロレンズアレイ51との間にキャビティ32の空隙を確保することで、各マイクロレンズの集光効果が損なわれることを防止できる。
(工程4)
次に、図5のように、半導体基板10Aを第2面側から薄型化する。この薄型化には、例えば研削とCMP(ケミカルメカニカルポリッシング)とウェットエッチングとを必要に応じて組み合わせることで行うことができる。また、薄型化後の半導体基板10の膜厚は、略50〜100μm以下とすることが好ましい。これにより、半導体装置100の剛性を維持しつつさらなる小型化および薄型化が可能になる。
次に、図5のように、半導体基板10Aを第2面側から薄型化する。この薄型化には、例えば研削とCMP(ケミカルメカニカルポリッシング)とウェットエッチングとを必要に応じて組み合わせることで行うことができる。また、薄型化後の半導体基板10の膜厚は、略50〜100μm以下とすることが好ましい。これにより、半導体装置100の剛性を維持しつつさらなる小型化および薄型化が可能になる。
(貫通電極(TSV)の形成)
(工程5)
次に、図6のように、薄型化された例えば厚さが100μmの半導体基板10の第2面にフォトリソグラフィにて厚さ10μmのドライエッチング用フォトレジスト60を形成する。このドライエッチング用フォトレジスト60は、半導体基板10の表面にノボラック系のポジ型の感光性のドライエッチング用フォトレジスト60をスピンコーターにて最終的に10μm厚となる厚みに塗布してオーブンにて加熱(130℃)乾燥する。そのドライエッチング用フォトレジスト60を露光装置で露光し現像することで、I/Oパッド12と対応する位置の2段構成の貫通孔13を形成する領域に直径20μmの開口61を持つパターンに形成する。
(工程5)
次に、図6のように、薄型化された例えば厚さが100μmの半導体基板10の第2面にフォトリソグラフィにて厚さ10μmのドライエッチング用フォトレジスト60を形成する。このドライエッチング用フォトレジスト60は、半導体基板10の表面にノボラック系のポジ型の感光性のドライエッチング用フォトレジスト60をスピンコーターにて最終的に10μm厚となる厚みに塗布してオーブンにて加熱(130℃)乾燥する。そのドライエッチング用フォトレジスト60を露光装置で露光し現像することで、I/Oパッド12と対応する位置の2段構成の貫通孔13を形成する領域に直径20μmの開口61を持つパターンに形成する。
(工程6)
その後、ドライエッチング装置にて、SF6(6フッ化硫黄)ガスを主成分とするO2との混合ガスを用いて、ドライエッチング用フォトレジスト60をマスクとして、半導体基板10を第2面側からRIE(Reactive Ion Etching)モードで5分間ドライエッチングを行う。
その後、ドライエッチング装置にて、SF6(6フッ化硫黄)ガスを主成分とするO2との混合ガスを用いて、ドライエッチング用フォトレジスト60をマスクとして、半導体基板10を第2面側からRIE(Reactive Ion Etching)モードで5分間ドライエッチングを行う。
これにより、図7のように、半導体基板10の第2面側に、ドライエッチング用フォトレジスト60の直径20μmの開口61の下に、その開口61の直径よりも大きい直径50μmの開口を有し、第1面側に向かうにつれて直径が小さくなるテーパ状で、深さが50μmの第1の穴13aを形成する。
(工程7)
次に、SF6によるエッチングとC4F8(パーフルオロシクロブタン)による側壁の保護膜形成を交互に行うボッシュ方式のドライエッチングを行う。このボッシュモードのドライエッチングは、コイル電圧2500Wにて、エッチングステップ6秒、保護膜形成であるパッシベーションステップ2秒を交互に繰り返し、I/Oパッド12に達するまで行う。
次に、SF6によるエッチングとC4F8(パーフルオロシクロブタン)による側壁の保護膜形成を交互に行うボッシュ方式のドライエッチングを行う。このボッシュモードのドライエッチングは、コイル電圧2500Wにて、エッチングステップ6秒、保護膜形成であるパッシベーションステップ2秒を交互に繰り返し、I/Oパッド12に達するまで行う。
このボッシュモードのドライエッチングにより、図8に示すように、先に形成したテーパ状の第1の穴13aの底から半導体基板10と絶縁層12bを貫通して第1面側のI/Oパッド12に達する50μmの深さの第2の穴13bを形成する。この第2の穴13bは、ドライエッチング用フォトレジスト60の開口61の直径と同じ大きさの20μmの直径で垂直な円筒状の壁面を有する穴に形成される。
以上により、先ず、半導体基板10の第2面側から、開口径が50μmで、第2面側から第1面側に、テーパ状に直径が細くなる第1の穴13aを形成し、更に、その第1の穴13aの底部からI/Oパッド12に達する直径20μmで垂直な円筒状の壁面を有する第2の穴13bを形成する。こうして厚さ100μmの半導体基板10を貫通してI/Oパッド12に達する、第1の穴13aと第2の穴13bとから成る2段構成の貫通孔13を形成する。図8のように、2段構成の貫通孔13の断面形状はワイングラス(あるいはカクテルグラス)形状に形成する。
2段構成の貫通孔13の上部は壁面がテーパ状に上から下に行くにつれて直径がテーパ状に細くなる第1の穴13aで構成されているが、そのテーパ状の壁面が2段構成の貫通孔13への絶縁膜14Aの成膜プロセス及び、その上への貫通電極15の成膜プロセスに適している効果がある。
また、2段構成の貫通孔13の第1の穴13aの底部から下部のI/Oパッド12に達する第2の穴13bの壁面が垂直な円筒状で穴径が一定であり、半導体基板10の厚さが変わっても、2段構成の貫通孔13の下部の孔の開口径が第2の穴13bの穴径のままで変わらない。この構造が、2段構成の貫通孔13の第1の穴13aの底部からI/Oパッド12に至る壁面への安定した絶縁膜14Aの成膜プロセス及び、その上への貫通電極15の成膜プロセスに適している効果がある。
(工程8)
次に、表層のドライエッチング用フォトレジスト60を、アッシング装置でO2ガスを用いて剥離する。
次に、表層のドライエッチング用フォトレジスト60を、アッシング装置でO2ガスを用いて剥離する。
(工程9)
次に、図9のように、シリコンの半導体基板10の第2面と2段構成の貫通孔13の壁面に絶縁膜14Aを成膜する。絶縁膜14Aは、シリコン酸化膜(SiO2)やシリコン窒化膜(SiN)などの無機絶縁膜で形成する。
次に、図9のように、シリコンの半導体基板10の第2面と2段構成の貫通孔13の壁面に絶縁膜14Aを成膜する。絶縁膜14Aは、シリコン酸化膜(SiO2)やシリコン窒化膜(SiN)などの無機絶縁膜で形成する。
無機の絶縁膜14Aを形成するために、CVD(Chemical Vapor Deposition)などを用いて絶縁膜14Aを形成することができる。例えば、プラズマCVD装置を用いて化学気相蒸着法でSiO2による絶縁膜14Aを成膜する場合は、材料ガスに、正珪酸四エチルSi(OC2H5)4、TEOS(Tetraethoxysilane)などを用いてSiO2による絶縁膜14Aを成膜することができる。
実験の結果、プラズマCVD装置を用いて化学気相蒸着法で無機のSiO2の絶縁膜14Aを形成すると、2段構成の貫通孔13の壁面及び2段構成の貫通孔13底部まで均一な絶縁膜14Aが成膜された。均一な高品質の膜が成膜できるのは、2段構成の貫通孔13がテーパ状の第1の穴13aと垂直な円筒状の壁面を有する第2の穴13bとの複合体であることの効果である。
その絶縁膜14Aの各部での厚さは、2段構成の貫通孔13の第1の穴13aの開口部近傍でのSiO2の絶縁膜14Aは膜厚が1.5μmに形成された。膜形成が難しいとされる2段構成の貫通孔13の第2の穴13bの垂直な円筒状の壁面には0.6μmの膜厚の絶縁膜14Aが形成された。そして、2段構成の貫通孔13の第2の穴13bの底のI/Oパッド12上には0.5μmの膜厚の絶縁膜14Aが形成された。
(工程10)
次いで、図10のように、レジストマスクは使用せずに、酸化膜のドライエッチング装置にて、SF6ガスを主成分とするC4F8ガスとの混合ガスを用いて、半導体基板10の全面に渡ってエッチングを行い、2段構成の貫通孔13の穴底部の0.5μmのSiO2膜を除去して穴底のI/Oパッド12を露出させるまでエッチングを行う。
次いで、図10のように、レジストマスクは使用せずに、酸化膜のドライエッチング装置にて、SF6ガスを主成分とするC4F8ガスとの混合ガスを用いて、半導体基板10の全面に渡ってエッチングを行い、2段構成の貫通孔13の穴底部の0.5μmのSiO2膜を除去して穴底のI/Oパッド12を露出させるまでエッチングを行う。
この工程を実験した結果、2段構成の貫通孔13の穴底部の0.5μmのSiO2膜を除去して穴底のI/Oパッド12を露出させた場合に、2段構成の貫通孔13の第2の穴13bの垂直な円筒状の壁面には、0.5μmの膜厚の絶縁膜14が残った。そして、2段構成の貫通孔13の第1の穴13aの開口部近傍には膜厚が0.7μmの絶縁膜14が残り、半導体基板10の上面にも膜厚が0.7μmの絶縁膜14が残った。
すなわち、レジストマスクを使用しないで全面ドライエッチング処理によって、2段構成の貫通孔13の穴底部のI/Oパッド12を露出させつつ、2段構成の貫通孔13の側壁に絶縁膜14を残し、半導体基板10の第2面にも絶縁膜14を残すことができる。このように、レジストマスクを使用しない製造方法で、2段構成の貫通孔13の穴底部のI/Oパッド12のみを露出させように絶縁膜14Aをドライエッチングで除去し、それ以外の2段構成の貫通孔13の壁面と半導体基板10の第2面上とに絶縁膜14を残すことができる。
このように、本実施形態では、2段構成の貫通孔13をテーパ状の第1の穴13aと垂直な円筒状の壁面を有する第2の穴13bとの複合体にすることで、レジストマスクを使用しない絶縁膜14Aの全面エッチング処理による低コストな手法で、2段構成の貫通孔13の穴底部のI/Oパッド12を絶縁膜14から露出させた構造を形成できる効果がある。
レジストマスクを使用しない絶縁膜14Aの全面エッチング処理による低コストな手法で、2段構成の貫通孔13の穴底部のI/Oパッド12を絶縁膜14から露出させることができるのは、2段構成の貫通孔13を構成するテーパ状の第1の穴13aと垂直な円柱状の第2の穴とが以下の構成を持つからである。
先ず、2段構成の貫通孔13を構成する第2の穴13bが、直径20μm程度の垂直な円柱状であるが、その深さが直径の4倍以下(第2の穴13bの直径が18μmの場合に第2の穴13bの深さが70μm以下)で比較的浅いため、工程9で化学気相蒸着法で絶縁膜14Aを形成すると、第2の穴13bの壁面に均一な絶縁膜14Aが比較的厚く成膜されるからである。
次に、本実施形態で、2段構成の貫通孔13を構成する第1の穴13aの開口の直径が50μmで深さが50μmで、その底部の直径が30μmある場合は、テーパ状の壁面の傾きはarctan(50/10)=79度ある。2段構成の貫通孔13を構成する第1の穴13aのテーパ状の壁面の傾きが80度以下の場合に、絶縁膜14Aを成膜するための化学気相蒸着法の材料ガスが第1の穴13a内を妨害されずに自由に流通して第2の穴13bにまで達することができる効果がある。
また、第1の穴13aのテーパ状の壁面の傾きは60度以上あることが望ましい。その理由は、第1の穴13aを半導体基板10の厚さの半分程度の深さまで形成する場合に、第1の穴の開口の直径を、(第1の穴13aの底部の直径)+(半導体基板10の厚さ/2)よりも小さくして、貫通電極15の開口の直径を半導体基板10の厚さよりも小さくすることが望ましいからであある。
以上の理由により、第1の穴13aのテーパ状の壁面の傾きは60度以上80度以下の傾きが望ましい。なお、テーパ状の壁面の傾きは、半導体基板10のエッチングのプロセス条件を調整することで制御することができる。
(工程11)
次に、スパッタリング装置を使用し、図11のように、半導体基板10の第2面と2段構成の貫通孔13の内壁と底面にAl層による金属膜を堆積して貫通電極15を形成する。貫通電極15は、シリコン基板の半導体基板10の表裏を電気的に導通するためのスルー・シリコン・ビア(TSV)である。
次に、スパッタリング装置を使用し、図11のように、半導体基板10の第2面と2段構成の貫通孔13の内壁と底面にAl層による金属膜を堆積して貫通電極15を形成する。貫通電極15は、シリコン基板の半導体基板10の表裏を電気的に導通するためのスルー・シリコン・ビア(TSV)である。
実験の結果、2段構成の貫通孔13の上部の第1の穴13aのテーパ形状の壁面、2段構成の貫通孔13の下部の第2の穴13bの垂直な円筒状の壁面、及び2段構成の貫通孔13の底までAl層による金属膜が均一に成膜されて貫通電極15が形成できた。そして、2段構成の貫通孔13の上端の開口部近傍でのAl層の膜厚は6μm、一番膜が付きにくい2段構成の貫通孔13の下部の第2の穴13bの垂直な円筒状の壁面に0.2μm、2段構成の貫通孔13の孔底のI/Oパッド12の上に0.3μmの膜厚のAlの金属層が形成できた。
このように、2段構成の貫通孔13をテーパ状の第1の穴13aと垂直な円筒状の壁面を有する第2の穴13bとの複合体にすることで、真空成膜方式により2段構成の貫通孔13の内壁面に均一な高品質の貫通電極15を形成することができる効果がある。
また、本実施形態では、金属層を成膜するために、スパッタ法に限られず、CVD法の真空成膜方式を用いても、2段構成の貫通孔13の壁面に欠陥を生じることなく良好に金属層を成膜することができる効果がある。
(工程12)
次に、半導体基板10の第2面側を覆う金属層の上にフォトリソグラフィにてフォトレジストを形成する。次に、このフォトレジストで保護された金属層以外のパターンをエッチングして除去することで、半導体基板10の第2面に配線パターン41を形成する。
次に、半導体基板10の第2面側を覆う金属層の上にフォトリソグラフィにてフォトレジストを形成する。次に、このフォトレジストで保護された金属層以外のパターンをエッチングして除去することで、半導体基板10の第2面に配線パターン41を形成する。
(工程13)
次に、配線パターン41が形成された半導体基板10の第2面側にソルダーレジストの溶液を塗布する。次に、このソルダーレジストを乾燥し、次にフォトリソグラフィ工程およびエッチング工程にてパターニングする。それにより、図12に示すように、外部接続端子40の半田ボールをマウントする箇所に開口43が形成されたソルダーレジスト42を形成する。
次に、配線パターン41が形成された半導体基板10の第2面側にソルダーレジストの溶液を塗布する。次に、このソルダーレジストを乾燥し、次にフォトリソグラフィ工程およびエッチング工程にてパターニングする。それにより、図12に示すように、外部接続端子40の半田ボールをマウントする箇所に開口43が形成されたソルダーレジスト42を形成する。
半導体基板10の第2面側には、広い開口部分を有しテーパ状に穴径が細くなる第1の穴13aを有するが、形状がテーパ状であるので、第1の穴13a全体がソルダーレジスト42で充填できる効果がある。
(工程14)
次に、既存のボールマウント装置を用いることで、図13に示すように、ソルダーレジスト42の開口43に露出した配線パターン上に半田ボールを搭載して外部接続端子40を形成する。
次に、既存のボールマウント装置を用いることで、図13に示すように、ソルダーレジスト42の開口43に露出した配線パターン上に半田ボールを搭載して外部接続端子40を形成する。
(工程15)
次に、例えばダイヤモンドカッターやレーザ光を用いて半導体基板10をスクライブ領域に沿ってダイシングすることで、シリコンの半導体基板10に2次元アレイ状に形成された半導体装置100を個片化する。
次に、例えばダイヤモンドカッターやレーザ光を用いて半導体基板10をスクライブ領域に沿ってダイシングすることで、シリコンの半導体基板10に2次元アレイ状に形成された半導体装置100を個片化する。
以上のように、本実施形態による半導体装置100は、第1面に半導体素子としての集積回路11が形成された半導体基板10に、その第2面から第1面のI/Oパッド12に達する、テーパ状の第1の穴13aと円筒状の壁面を有する第2の穴13bからなる2段構成の貫通孔13を形成する。それにより、その2段構成の貫通孔13に高品質の絶縁膜14と高品質の金属層の貫通電極15(TSV)が形成でき、集積回路11の配線と第2面側の配線パターン41とを高品質の貫通電極15で電気接続した半導体装置100が得られる効果がある。
なお、この第1の穴13aと第2の穴13bの深さは必ずしも同じ深さに形成しなくても良く、半導体基板10の厚み方向の所定の位置まで第1の穴13aを形成し、その下に第2の穴13bを形成することで、本発明の効果が得られる。
<第2の実施形態>
第2の実施形態は、固体撮像装置以外の半導体装置を製造する点で第1の実施形態と相違する。また、第2の実施形態では、金属層に銅を用いて貫通電極15(TSV)及び配線パターン41を形成する。
第2の実施形態は、固体撮像装置以外の半導体装置を製造する点で第1の実施形態と相違する。また、第2の実施形態では、金属層に銅を用いて貫通電極15(TSV)及び配線パターン41を形成する。
(製造方法)
以下で、第2の実施形態の半導体装置の製造方法を、図面を参照して説明する。
以下で、第2の実施形態の半導体装置の製造方法を、図面を参照して説明する。
(工程1)
本実施形態では、まず、図14の断面図のように、シリコンウェハの半導体基板10Aの表面に集積回路11と、その集積回路11の絶縁層12b上に形成した配線12aの一部を用いてI/Oパッド12を形成する。
本実施形態では、まず、図14の断面図のように、シリコンウェハの半導体基板10Aの表面に集積回路11と、その集積回路11の絶縁層12b上に形成した配線12aの一部を用いてI/Oパッド12を形成する。
(工程2)
次に、図15のように、半導体基板10Aに支持基板12を貼り付けて一体構造を形成する。こうすることで、この一体構造の剛性を高め、半導体基板10Aをハンドリングし易くし、半導体基板10Aの厚みを10μm〜50μm程度に薄くする構造を形成する加工の加工精度や歩留まりを向上させる。
次に、図15のように、半導体基板10Aに支持基板12を貼り付けて一体構造を形成する。こうすることで、この一体構造の剛性を高め、半導体基板10Aをハンドリングし易くし、半導体基板10Aの厚みを10μm〜50μm程度に薄くする構造を形成する加工の加工精度や歩留まりを向上させる。
すなわち、図15のように、先ず、シリコンの半導体基板10Aの表面の集積回路11とI/Oパッド12を覆うシリコン窒化膜等のパッシベーション膜33を形成し、さらにこのパッシベーション膜33上に、接着層34を塗布し、半導体基板10Aに接着層34を介して支持基板12を貼り合わせる。支持基板12は、石英やガラス、シリコンウエハ等を用いることができる。
接着層34は、素子面電極4や半導体素子や層間絶縁膜を保護する機能も有している。
接着層34は、薄膜化した半導体基板10の裏面加工をした後に半導体基板10と支持基板12とを引き剥がすことができる剥離可能な材質を用いる。すなわち、接着層34には、例えば、熱可塑性の接着剤を用いる。熱可塑性の接着剤は、加熱により軟化させて、貼り合わせ、引き剥がしを行うことができる。
接着層34は、薄膜化した半導体基板10の裏面加工をした後に半導体基板10と支持基板12とを引き剥がすことができる剥離可能な材質を用いる。すなわち、接着層34には、例えば、熱可塑性の接着剤を用いる。熱可塑性の接着剤は、加熱により軟化させて、貼り合わせ、引き剥がしを行うことができる。
また、支持基板12に石英やガラスなどの透明な材料を用い、接着層34には紫外線硬化樹脂を用いて半導体基板10に支持基板12を張り合わせることができる。この場合に支持基板12から半導体基板10を剥離する方法は、レーザーによる貼り合わせ面の局所加熱や、全体の加熱によって引き剥がすことができる。
(工程3)
次に、図16のように、半導体基板10Aの裏面を削ろことで厚さを薄くする。半導体基板10Aの裏面を削る方法としては、研削、研磨等があるが、特に、ドライポリッシュやエッチング、あるいはCMP(ケミカルメカニカルポリッシング)を実施することが好ましい。こうして削ることで、半導体基板10の厚さを100μm以下、望ましくは50μm以下の厚さに形成する。また、半導体基板10を多数積層した半導体装置の厚みを薄くするためには、半導体基板10の厚みは30μm以下に薄くする方が良い。
次に、図16のように、半導体基板10Aの裏面を削ろことで厚さを薄くする。半導体基板10Aの裏面を削る方法としては、研削、研磨等があるが、特に、ドライポリッシュやエッチング、あるいはCMP(ケミカルメカニカルポリッシング)を実施することが好ましい。こうして削ることで、半導体基板10の厚さを100μm以下、望ましくは50μm以下の厚さに形成する。また、半導体基板10を多数積層した半導体装置の厚みを薄くするためには、半導体基板10の厚みは30μm以下に薄くする方が良い。
(貫通電極(TSV)の形成)
次に、以下の工程4から工程11により金属層に銅を用いた貫通電極(TSV)15及び配線パターン41を形成する。
次に、以下の工程4から工程11により金属層に銅を用いた貫通電極(TSV)15及び配線パターン41を形成する。
(工程4)
次に、図17のように、薄型化された例えば厚さが100μmの半導体基板10の第2面にフォトリソグラフィにて厚さ10μmのドライエッチング用フォトレジスト60を形成する。そのドライエッチング用フォトレジスト60を露光装置で露光し現像することで、I/Oパッド12と対応する位置の2段構成の貫通孔13を形成する領域に直径20μmの開口61を持つパターンに形成する。
次に、図17のように、薄型化された例えば厚さが100μmの半導体基板10の第2面にフォトリソグラフィにて厚さ10μmのドライエッチング用フォトレジスト60を形成する。そのドライエッチング用フォトレジスト60を露光装置で露光し現像することで、I/Oパッド12と対応する位置の2段構成の貫通孔13を形成する領域に直径20μmの開口61を持つパターンに形成する。
(工程5)
その後、ドライエッチング装置にて、SF6(6フッ化硫黄)ガスを主成分とするO2との混合ガスを用いて、ドライエッチング用フォトレジスト60をマスクとして、半導体基板10を第2面側からRIEモードで5分間ドライエッチングを行う。
その後、ドライエッチング装置にて、SF6(6フッ化硫黄)ガスを主成分とするO2との混合ガスを用いて、ドライエッチング用フォトレジスト60をマスクとして、半導体基板10を第2面側からRIEモードで5分間ドライエッチングを行う。
これにより、図18のように、半導体基板10の第2面側に、ドライエッチング用フォトレジスト60の直径20μmの開口61の下に、その開口61の直径よりも大きい直径50μmの開口を有し、第1面側に向かうにつれて直径が小さくなるテーパ状で、深さが50μmの第1の穴13aを形成する。
(工程6)
次に、SF6によるエッチングとC4F8(パーフルオロシクロブタン)による側壁の保護膜形成を交互に行うボッシュ方式のドライエッチングを行う。このボッシュモードのドライエッチングにより、図19のように、先に形成したテーパ状の第1の穴13aの底から、シリコンの半導体基板10と絶縁層12bを貫通して半導体基板10の絶縁層12bの底のI/Oパッド12に達する50μmの深さの第2の穴13bを形成する。この第2の穴13bは、ドライエッチング用フォトレジスト60の開口61の直径と同じ大きさの20μmの直径で垂直な円筒状の壁面を有する穴に形成される。
次に、SF6によるエッチングとC4F8(パーフルオロシクロブタン)による側壁の保護膜形成を交互に行うボッシュ方式のドライエッチングを行う。このボッシュモードのドライエッチングにより、図19のように、先に形成したテーパ状の第1の穴13aの底から、シリコンの半導体基板10と絶縁層12bを貫通して半導体基板10の絶縁層12bの底のI/Oパッド12に達する50μmの深さの第2の穴13bを形成する。この第2の穴13bは、ドライエッチング用フォトレジスト60の開口61の直径と同じ大きさの20μmの直径で垂直な円筒状の壁面を有する穴に形成される。
以上により、先ず、半導体基板10の第2面側から、開口径が50μmで、第2面側から第1面側に、テーパ状に直径が細くなる第1の穴13aが形成され、更に、その第1の穴13aの底部からI/Oパッド12に達する直径20μmで垂直な円筒状の壁面を有する第2の穴13bが形成される。こうして厚さ100μmの半導体基板10を貫通してI/Oパッド12に達する、第1の穴13aと第2の穴13bとから成る2段構成の貫通孔13が形成される。図8のように、2段構成の貫通孔13の断面形状はワイングラス(あるいはカクテルグラス)形状に形成される。
このように、本実施形態では、第1の実施形態と同様に、2段構成の貫通孔13の上部は壁面がテーパ状に上から下に行くにつれて直径がテーパ状に細くなる第1の穴13aで構成されているが、そのテーパ状の壁面が2段構成の貫通孔13への絶縁膜14Aの成膜プロセス及び、その上への貫通電極15の成膜プロセスに適している効果がある。
また、2段構成の貫通孔13の第1の穴13aの底部から下部のI/Oパッド12に達する第2の穴13bの壁面が垂直な円筒状で穴径が一定であり、半導体基板10の厚さが変わっても、2段構成の貫通孔13の下部の孔の開口径が第2の穴13bの穴径のままで変わらない。この構造が、2段構成の貫通孔13の第1の穴13aの底部からI/Oパッド12に至る第2の穴13bの壁面への安定した絶縁膜14Aの成膜プロセス及び、その上への貫通電極15の成膜プロセスに適している効果がある。
(工程7)
次に、表層のドライエッチング用フォトレジスト60を、アッシング装置でO2ガスを用いて剥離する。
(工程8)
次に、図20のように、シリコンの半導体基板10の第2面と2段構成の貫通孔13の壁面に絶縁膜14Aを成膜する。絶縁膜14Aは、シリコン酸化膜(SiO2)やシリコン窒化膜(SiN)などの無機絶縁膜で形成する。
次に、表層のドライエッチング用フォトレジスト60を、アッシング装置でO2ガスを用いて剥離する。
(工程8)
次に、図20のように、シリコンの半導体基板10の第2面と2段構成の貫通孔13の壁面に絶縁膜14Aを成膜する。絶縁膜14Aは、シリコン酸化膜(SiO2)やシリコン窒化膜(SiN)などの無機絶縁膜で形成する。
無機の絶縁膜14Aを形成するために、CVDなどを用いて絶縁膜14Aを形成する。
プラズマCVD装置を用いて化学気相蒸着法で無機のSiO2の絶縁膜14Aを形成すると、2段構成の貫通孔13の壁面及び2段構成の貫通孔13底部まで均一な絶縁膜14Aが成膜される。均一な高品質の膜が成膜できるのは、2段構成の貫通孔13がテーパ状の第1の穴13aと垂直な円筒状の壁面を有する第2の穴13bとの複合体であることの効
果である。
プラズマCVD装置を用いて化学気相蒸着法で無機のSiO2の絶縁膜14Aを形成すると、2段構成の貫通孔13の壁面及び2段構成の貫通孔13底部まで均一な絶縁膜14Aが成膜される。均一な高品質の膜が成膜できるのは、2段構成の貫通孔13がテーパ状の第1の穴13aと垂直な円筒状の壁面を有する第2の穴13bとの複合体であることの効
果である。
その絶縁膜14Aの各部での厚さは、2段構成の貫通孔13の第1の穴13aの開口部近傍でのSiO2の絶縁膜14Aは膜厚が1.5μmに形成される。2段構成の貫通孔13の第2の穴13bの垂直な円筒状の壁面には0.6μmの膜厚の絶縁膜14Aが形成される。そして、2段構成の貫通孔13の第2の穴13bの底のI/Oパッド12上には0.5μmの膜厚の絶縁膜14Aが形成される。
(工程9)
次いで、レジストマスクは使用せずに、酸化膜エッチング装置にて、SF6ガスを主成分とするC4F8ガスとの混合ガスを用いて、半導体基板10の全面に渡ってエッチングを行う。図21のように、2段構成の貫通孔13の穴底部の0.5μmのSiO2膜を除去して穴底にI/Oパッド12を露出させるまでエッチングを行う。これにより、2段構成の貫通孔13の第2の穴13bの垂直な円筒状の壁面には、0.5μmの膜厚が残り、2段構成の貫通孔13の第1の穴13aの開口部近傍の膜厚は、0.7μm、半導体基板10の上面の膜厚も0.7μm残すことができる。
次いで、レジストマスクは使用せずに、酸化膜エッチング装置にて、SF6ガスを主成分とするC4F8ガスとの混合ガスを用いて、半導体基板10の全面に渡ってエッチングを行う。図21のように、2段構成の貫通孔13の穴底部の0.5μmのSiO2膜を除去して穴底にI/Oパッド12を露出させるまでエッチングを行う。これにより、2段構成の貫通孔13の第2の穴13bの垂直な円筒状の壁面には、0.5μmの膜厚が残り、2段構成の貫通孔13の第1の穴13aの開口部近傍の膜厚は、0.7μm、半導体基板10の上面の膜厚も0.7μm残すことができる。
すなわち、レジストマスクを使用しない全面エッチング処理によって、2段構成の貫通孔13の穴底部のI/Oパッド12を露出させつつ、2段構成の貫通孔13の側壁に絶縁膜14を残し、半導体基板10の第2面にも絶縁膜14を残すことができる。このように、レジストマスクを使用しない製造方法で、2段構成の貫通孔13の穴底部のI/Oパッド12のみを露出させように絶縁膜14Aをエッチングで除去し、それ以外の2段構成の貫通孔13の壁面と半導体基板10の第2面上とに絶縁膜14を残すことができる。
(工程10)
次に、スパッタリング装置を使用し、図22のように、半導体基板10の第2面と2段構成の貫通孔13の内壁に、チタンナイトライド(TiN)またはタンタルナイトライド(TaN)などの拡散防止層を成膜する。あるいは、この拡散防止層をCVD法で成膜しても良い。
次に、スパッタリング装置を使用し、図22のように、半導体基板10の第2面と2段構成の貫通孔13の内壁に、チタンナイトライド(TiN)またはタンタルナイトライド(TaN)などの拡散防止層を成膜する。あるいは、この拡散防止層をCVD法で成膜しても良い。
(工程11)
次に、スパッタリング法で銅のシード層を形成し、電解めっき法により銅を厚く形成して導電層を形成する。なお、銅のシード層形成はスパッタリング法に代えて、無電解銅めっきで行っても良い。このような工程を経て、金属層として銅を使った貫通電極15を形成する。貫通電極15は、シリコンの半導体基板10の表裏を電気的に導通するためのスルー・シリコン・ビア(TSV)である。
次に、スパッタリング法で銅のシード層を形成し、電解めっき法により銅を厚く形成して導電層を形成する。なお、銅のシード層形成はスパッタリング法に代えて、無電解銅めっきで行っても良い。このような工程を経て、金属層として銅を使った貫通電極15を形成する。貫通電極15は、シリコンの半導体基板10の表裏を電気的に導通するためのスルー・シリコン・ビア(TSV)である。
このように、真空成膜方式により2段構成の貫通孔13の内壁面に拡散防止層を成膜した上で、銅の金属層を形成して、均一な高品質の貫通電極15を形成できる。これにより、2段構成の貫通孔13の底部まで欠陥を生じることなく成膜することができる。
(工程12)
次に、半導体基板10の第2面側を覆う金属層の上にフォトリソグラフィにてフォトレジストを形成する。次に、このフォトレジストで保護された金属層以外のパターンをエッチングして除去することで、図23のように、半導体基板10の第2面に配線パターン41を形成する。
次に、半導体基板10の第2面側を覆う金属層の上にフォトリソグラフィにてフォトレジストを形成する。次に、このフォトレジストで保護された金属層以外のパターンをエッチングして除去することで、図23のように、半導体基板10の第2面に配線パターン41を形成する。
(工程13)
次に、図24のように、支持基板12から半導体基板10を引き剥がす。すなわち、接着層34に熱可塑性の接着剤を用た場合は、加熱により熱可塑性の接着剤を軟化させて、支持基板12から半導体基板10の引き剥がしを行う。また、紫外線硬化樹脂の接着層34を使って、張り合わせた場合は、レーザーによる貼り合わせ面の局所加熱や、全体の加熱によって支持基板12から半導体基板10を引き剥がす。
次に、図24のように、支持基板12から半導体基板10を引き剥がす。すなわち、接着層34に熱可塑性の接着剤を用た場合は、加熱により熱可塑性の接着剤を軟化させて、支持基板12から半導体基板10の引き剥がしを行う。また、紫外線硬化樹脂の接着層34を使って、張り合わせた場合は、レーザーによる貼り合わせ面の局所加熱や、全体の加熱によって支持基板12から半導体基板10を引き剥がす。
以下、本発明で2段構成の貫通孔13を形成する実施例を説明する。
<実施例1>
先ず、第2の実施形態の工程1から工程3の処理により、図17のように、薄型化された厚さが80μmの半導体基板10を形成した。
先ず、第2の実施形態の工程1から工程3の処理により、図17のように、薄型化された厚さが80μmの半導体基板10を形成した。
(工程1)
そうして薄型化された厚さが80μmの半導体基板10の第2面にフォトリソグラフィにて厚さ10μmのドライエッチング用フォトレジスト60を形成した。このドライエッチング用フォトレジスト60は、I/Oパッド12と対応する位置の2段構成の貫通孔13を形成する領域に直径20μmの開口61を持つパターンに形成した。
そうして薄型化された厚さが80μmの半導体基板10の第2面にフォトリソグラフィにて厚さ10μmのドライエッチング用フォトレジスト60を形成した。このドライエッチング用フォトレジスト60は、I/Oパッド12と対応する位置の2段構成の貫通孔13を形成する領域に直径20μmの開口61を持つパターンに形成した。
(工程2)
その後、ドライエッチング装置を用いて、開口61を有するドライエッチング用フォトレジスト60をマスクとして、厚さ80μmの半導体基板10の第2面側から、SF6(6フッ化硫黄)ガスの流量を100sccmとし、O2ガスの流量を250sccmとして、コイル電圧を2600WにしたRIE(Reactive Ion Etching)モードで、6分間ドライエッチングを行った。
その後、ドライエッチング装置を用いて、開口61を有するドライエッチング用フォトレジスト60をマスクとして、厚さ80μmの半導体基板10の第2面側から、SF6(6フッ化硫黄)ガスの流量を100sccmとし、O2ガスの流量を250sccmとして、コイル電圧を2600WにしたRIE(Reactive Ion Etching)モードで、6分間ドライエッチングを行った。
これにより、図18のように、半導体基板10の第2面側に、ドライエッチング用フォトレジスト60の直径20μmの開口61の下に、その開口61の直径よりも大きい直径60μmの開口を有し、第1面側に向かうにつれて直径が小さくなるテーパ状で、深さが45μmの第1の穴13aが形成された。
(工程3)
次に、ドライエッチング装置で、SF6ガスの流量を250sccmにしてコイル電圧を2000Wにて2.5秒のエッチングステップを行い、次に、C4F8(パーフルオロシクロブタン)の流量を250sccmにしてコイル電圧を2000Wにて1秒間、側壁の保護膜形成を行うパッシベーションステップを行い、両ステップを交互に行うサイクルを繰り返した。このボッシュ方式のドライエッチングのサイクルを70回、4分5秒間行った。
次に、ドライエッチング装置で、SF6ガスの流量を250sccmにしてコイル電圧を2000Wにて2.5秒のエッチングステップを行い、次に、C4F8(パーフルオロシクロブタン)の流量を250sccmにしてコイル電圧を2000Wにて1秒間、側壁の保護膜形成を行うパッシベーションステップを行い、両ステップを交互に行うサイクルを繰り返した。このボッシュ方式のドライエッチングのサイクルを70回、4分5秒間行った。
これにより、図19に示すように、先に形成したテーパ状の第1の穴13aの底から半導体基板10の第1面側のI/Oパッド12に達する35μmの深さの第2の穴13bが形成された。そして、この第2の穴13bは、ドライエッチング用フォトレジスト60の開口61の直径と同じ大きさの20μmの直径で垂直な円筒状の壁面を有する穴に形成された。
以上により、先ず、半導体基板10の第2面側から、開口径が60μmで、第2面側から第1面側に、テーパ状に直径が細くなる第1の穴13aが45μmの深さで形成された。そして、その第1の穴13aの底部からI/Oパッド12に達する深さが35μmで直径が20μmで垂直な円筒状の壁面を有する第2の穴13bが形成された。
こうして厚さ80μmの半導体基板10を貫通してI/Oパッド12に達する、第1の穴13aと第2の穴13bとから成る2段構成の貫通孔13が形成された。図19のように、2段構成の貫通孔13の断面形状はワイングラス(あるいはカクテルグラス)形状に形成された。
(工程4)
次に、表層のドライエッチング用フォトレジスト60を、アッシング装置でO2ガスを用いて剥離した。
次に、表層のドライエッチング用フォトレジスト60を、アッシング装置でO2ガスを用いて剥離した。
(工程5)
次に、図20のように、プラズマCVD装置を用いて、材料ガスに、TEOS(Tetraethoxysilane)を用いた化学気相蒸着法で、半導体基板10の第2面と2段構成の貫通孔13の壁面に、無機のSiO2の絶縁膜14Aを成膜した。
次に、図20のように、プラズマCVD装置を用いて、材料ガスに、TEOS(Tetraethoxysilane)を用いた化学気相蒸着法で、半導体基板10の第2面と2段構成の貫通孔13の壁面に、無機のSiO2の絶縁膜14Aを成膜した。
その結果、2段構成の貫通孔13の壁面及び2段構成の貫通孔13底部までSiO2の均一な絶縁膜14Aが成膜された。その絶縁膜14Aの各部での厚さは、2段構成の貫通孔13の第1の穴13aの開口部近傍で膜厚が1.5μmに形成され、2段構成の貫通孔13の第2の穴13bの垂直な円筒状の壁面には0.6μmの膜厚の絶縁膜14Aが形成された。そして、2段構成の貫通孔13の第2の穴13bの底のI/Oパッド12上には0.5μmの膜厚の絶縁膜14Aが形成された。
(工程6)
次いで、図21のように、レジストマスクは使用せずに、酸化膜のドライエッチング装置にて、SF6ガスを主成分とするC4F8ガスとの混合ガスを用いて、半導体基板10の全面に渡ってエッチングを行い、2段構成の貫通孔13の穴底部の0.5μmのSiO2膜を除去して穴底のI/Oパッド12が露出されるまでエッチングを行った。
次いで、図21のように、レジストマスクは使用せずに、酸化膜のドライエッチング装置にて、SF6ガスを主成分とするC4F8ガスとの混合ガスを用いて、半導体基板10の全面に渡ってエッチングを行い、2段構成の貫通孔13の穴底部の0.5μmのSiO2膜を除去して穴底のI/Oパッド12が露出されるまでエッチングを行った。
この結果、2段構成の貫通孔13の第2の穴13bの垂直な円筒状の壁面には、0.5μmの膜厚の絶縁膜14が残り、2段構成の貫通孔13の第1の穴13aの開口部近傍には膜厚が0.7μmの絶縁膜14が残り、半導体基板10の上面にも膜厚が0.7μmの絶縁膜14が残った。
すなわち、レジストマスクを使用しない全面エッチング処理によって、2段構成の貫通孔13の穴底部のI/Oパッド12を露出させつつ、2段構成の貫通孔13の側壁に絶縁膜14を残し、半導体基板10の第2面にも絶縁膜14を残すことができた。このように、レジストマスクを使用しない製造方法で、2段構成の貫通孔13の穴底部のI/Oパッド12のみを露出させように絶縁膜14Aをエッチングで除去し、それ以外の2段構成の貫通孔13の壁面と半導体基板10の第2面上とに絶縁膜14を残すことができた。
すなわち、レジストマスクを使用しない全面エッチング処理によって、2段構成の貫通孔13の穴底部のI/Oパッド12を露出させつつ、2段構成の貫通孔13の側壁に絶縁膜14を残し、半導体基板10の第2面にも絶縁膜14を残すことができた。このように、レジストマスクを使用しない製造方法で、2段構成の貫通孔13の穴底部のI/Oパッド12のみを露出させように絶縁膜14Aをエッチングで除去し、それ以外の2段構成の貫通孔13の壁面と半導体基板10の第2面上とに絶縁膜14を残すことができた。
(工程7)
次に、スパッタリング装置を使用し、図22のように、半導体基板10の第2面と2段構成の貫通孔13の内壁と底面にAl層による金属膜を堆積して貫通電極(TSV)15を形成した。
その結果、Al層による金属膜が、2段構成の貫通孔13の上部の第1の穴13aのテーパ形状の壁面、2段構成の貫通孔13の下部の第2の穴13bの垂直な円筒の壁面、及び2段構成の貫通孔13の底まで均一に成膜されて貫通電極15が形成できた。そして、Al層の金属膜の各部分の厚さは、2段構成の貫通孔13の上端の第1の穴13aの開口部近傍で6μm、2段構成の貫通孔13の下部の第2の穴13bの垂直な円筒状の壁面で0.2μm、2段構成の貫通孔13の孔底のI/Oパッド12の上では0.3μmの膜厚のAl層の金属層が形成できた。
次に、スパッタリング装置を使用し、図22のように、半導体基板10の第2面と2段構成の貫通孔13の内壁と底面にAl層による金属膜を堆積して貫通電極(TSV)15を形成した。
その結果、Al層による金属膜が、2段構成の貫通孔13の上部の第1の穴13aのテーパ形状の壁面、2段構成の貫通孔13の下部の第2の穴13bの垂直な円筒の壁面、及び2段構成の貫通孔13の底まで均一に成膜されて貫通電極15が形成できた。そして、Al層の金属膜の各部分の厚さは、2段構成の貫通孔13の上端の第1の穴13aの開口部近傍で6μm、2段構成の貫通孔13の下部の第2の穴13bの垂直な円筒状の壁面で0.2μm、2段構成の貫通孔13の孔底のI/Oパッド12の上では0.3μmの膜厚のAl層の金属層が形成できた。
<実施例2>
第2の実施形態の工程1から工程3の処理により、図17のように、薄型化された厚さが90μmの半導体基板10を形成した。
第2の実施形態の工程1から工程3の処理により、図17のように、薄型化された厚さが90μmの半導体基板10を形成した。
(工程1)
そうして薄型化された厚さが90μmの半導体基板10の第2面にフォトリソグラフィにて厚さ10μmのドライエッチング用フォトレジスト60を形成した。このドライエッチング用フォトレジスト60は、I/Oパッド12と対応する位置の2段構成の貫通孔13を形成する領域に直径20μmの開口61を持つパターンに形成した。
そうして薄型化された厚さが90μmの半導体基板10の第2面にフォトリソグラフィにて厚さ10μmのドライエッチング用フォトレジスト60を形成した。このドライエッチング用フォトレジスト60は、I/Oパッド12と対応する位置の2段構成の貫通孔13を形成する領域に直径20μmの開口61を持つパターンに形成した。
(工程2)
その後、実施例1と同様にして、開口61を有するドライエッチング用フォトレジスト60をマスクとして、厚さ90μmの半導体基板10の第2面側から、RIEモードでドライエッチングを行い、図18のように、半導体基板10の第2面側に、直径60μmの開口を有するテーパ状で深さが45μmの第1の穴13aを形成した。
その後、実施例1と同様にして、開口61を有するドライエッチング用フォトレジスト60をマスクとして、厚さ90μmの半導体基板10の第2面側から、RIEモードでドライエッチングを行い、図18のように、半導体基板10の第2面側に、直径60μmの開口を有するテーパ状で深さが45μmの第1の穴13aを形成した。
(工程3)
次に、ドライエッチング装置で、SF6ガスの流量を250sccmにしてコイル電圧を2000Wにて2.5秒のエッチングステップを行い、次に、C4F8(パーフルオロシクロブタン)の流量を250sccmにしてコイル電圧を2000Wにて1秒間、側壁の保護膜形成を行うパッシベーションステップを行い、両ステップを交互に行うサイクルを繰り返した。このボッシュ方式のドライエッチングのサイクルを90回、5分15秒間行った。
次に、ドライエッチング装置で、SF6ガスの流量を250sccmにしてコイル電圧を2000Wにて2.5秒のエッチングステップを行い、次に、C4F8(パーフルオロシクロブタン)の流量を250sccmにしてコイル電圧を2000Wにて1秒間、側壁の保護膜形成を行うパッシベーションステップを行い、両ステップを交互に行うサイクルを繰り返した。このボッシュ方式のドライエッチングのサイクルを90回、5分15秒間行った。
これにより、図19に示すように、先に形成したテーパ状の第1の穴13aの底から半導体基板10の第1面側のI/Oパッド12に達する45μmの深さの第2の穴13bが形成された。そして、この第2の穴13bは、ドライエッチング用フォトレジスト60の開口61の直径と同じ大きさの20μmの直径で垂直な円筒状の壁面を有する穴に形成された。
以上により、先ず、半導体基板10の第2面側から、開口径が60μmで、第2面側から第1面側に、テーパ状に直径が細くなる第1の穴13aが45μmの深さで形成された。そして、その第1の穴13aの底部からI/Oパッド12に達する深さが45μmで直径が20μmで垂直な円筒状の壁面を有する第2の穴13bが形成された。こうして厚さ90μmの半導体基板10を貫通してI/Oパッド12に達する、第1の穴13aと第2の穴13bとから成る2段構成の貫通孔13が形成された。図19のように、2段構成の貫通孔13の断面形状はワイングラス(あるいはカクテルグラス)形状に形成された。
(工程4)
次に、実施例1と同様にして、表層のドライエッチング用フォトレジスト60を、アッシング装置でO2ガスを用いて剥離した。
次に、実施例1と同様にして、表層のドライエッチング用フォトレジスト60を、アッシング装置でO2ガスを用いて剥離した。
(工程5)
次に、実施例1と同様にして、図20のように、化学気相蒸着法で、半導体基板10の第2面と2段構成の貫通孔13の壁面に、無機のSiO2の絶縁膜14Aを成膜した。
次に、実施例1と同様にして、図20のように、化学気相蒸着法で、半導体基板10の第2面と2段構成の貫通孔13の壁面に、無機のSiO2の絶縁膜14Aを成膜した。
その結果、2段構成の貫通孔13の壁面及び2段構成の貫通孔13底部までSiO2の均一な絶縁膜14Aが成膜された。その絶縁膜14Aの各部での厚さは、2段構成の貫通孔13の第1の穴13aの開口部近傍で膜厚が1.5μmに形成され、2段構成の貫通孔13の第2の穴13bの垂直な円筒状の壁面には0.6μmの膜厚の絶縁膜14Aが形成された。そして、2段構成の貫通孔13の第2の穴13bの底のI/Oパッド12上には0.5μmの膜厚の絶縁膜14Aが形成された。
(工程6)
次に、実施例1と同様にして、図21のように、レジストマスクは使用せずに、酸化膜のドライエッチング装置にて、SF6ガスを主成分とするC4F8ガスとの混合ガスを用いて、半導体基板10の全面に渡ってエッチングを行い、2段構成の貫通孔13の穴底部の0.5μmのSiO2膜を除去して穴底のI/Oパッド12が露出されるまでエッチングを行った。
次に、実施例1と同様にして、図21のように、レジストマスクは使用せずに、酸化膜のドライエッチング装置にて、SF6ガスを主成分とするC4F8ガスとの混合ガスを用いて、半導体基板10の全面に渡ってエッチングを行い、2段構成の貫通孔13の穴底部の0.5μmのSiO2膜を除去して穴底のI/Oパッド12が露出されるまでエッチングを行った。
この結果、2段構成の貫通孔13の第2の穴13bの垂直な円筒状の壁面には、0.5μmの膜厚の絶縁膜14が残り、2段構成の貫通孔13の第1の穴13aの開口部近傍には膜厚が0.7μmの絶縁膜14が残り、半導体基板10の上面にも膜厚が0.7μmの絶縁膜14が残った。
(工程7)
次に、スパッタリング装置を使用し、図22のように、半導体基板10の第2面と2段構成の貫通孔13の内壁に、チタンナイトライド(TiN)の拡散防止層を成膜した。
次に、スパッタリング装置を使用し、図22のように、半導体基板10の第2面と2段構成の貫通孔13の内壁に、チタンナイトライド(TiN)の拡散防止層を成膜した。
(工程8)
次に、スパッタリング法で銅のシード層を形成した。
次に、スパッタリング法で銅のシード層を形成した。
(工程9)
次に、電解めっき法により銅を厚く形成して導電層を形成して貫通電極(TSV)15を形成した。
次に、電解めっき法により銅を厚く形成して導電層を形成して貫通電極(TSV)15を形成した。
その結果、銅層による金属膜が、2段構成の貫通孔13の上部の第1の穴13aのテーパ形状の壁面、2段構成の貫通孔13の下部の第2の穴13bの垂直な円筒状の壁面、及び2段構成の貫通孔13の底まで均一に成膜されて貫通電極15が形成できた。
なお、本発明は、以上の実施例及び実施形態で説明した構成に限定されない。例えば、以上の実施形態では、2段構成の貫通孔13を形成する際に、半導体基板10の第2面側からRIEモードでをエッチングしてテーパ状の第1の穴13aを形成し、次にその第1の穴13aの底部からボッシュモードで垂直な円筒状の壁面を有する第2の穴13bを形成した。しかし、本発明はこの手順に限定されるものでは無く、以下の手順で2段構成の貫通孔13を形成することもできる。
例えば、本発明は、開口61を有するドライエッチング用フォトレジスト60をマスクとして半導体基板10の第2面側からI/Oパッド12の近くまでボッシュモードで直径20μmの垂直な円筒状の壁面を有する穴を形成して、次に、RIEモードで第2面側にドライエッチング用フォトレジスト60の開口61よりも大きな直径を有する第1の穴13aを形成することでワイングラス状の形を有する2段構成の貫通孔13を形成することもできる。
また、第1の実施形態では、2段構成の貫通孔13の絶縁膜14上にアルミニウム層をスパッタリングで成膜して貫通電極15を形成し、第2の実施形態では、2段構成の貫通孔13の絶縁膜14上にスパッタリングで拡散防止層を形成した上で銅をめっきすることで貫通電極15を形成したが、第1の実施形態と第2の実施形態の貫通電極15の導電層を成膜する金属は適宜入れ替えて用いることができる。また、貫通電極15の導電層を成膜する金属は適宜、Alや銅以外の金属を用いることもできる。
また、本発明の半導体装置の2段構成の貫通孔13の形は、その軸に垂直な断面形状は、円形又は楕円形状、あるいは、四角形状に形成することができる。
また、本発明の半導体装置の2段構成の貫通孔13の形は、その軸に垂直な断面形状は、円形又は楕円形状、あるいは、四角形状に形成することができる。
また、本発明で用いるドライエッチング用フォトレジスト60は、フォトレジストに限定されず、電子線で描画することができるレジスト、あるいは、その他の手段で開口61を形成することができるドライエッチング用レジストを用いることが可能である。
また、本発明の半導体装置の半導体基板10の材料はシリコン基板に限られず、他の材料の半導体基板10に対しても、本発明の実施形態と同様な形の2段構成の貫通孔13をI/Oパッド12上に形成して、その内壁面に化学気相蒸着法で絶縁膜14Aの層を形成して、それを全面ドライエッチングすることで2段構成の貫通孔13の壁面に絶縁膜14を残しつつI/Oパッド12上の絶縁膜14Aを除去した構造が形成でき。その2段構成の貫通孔13には、容易に均一な金属膜による高品質な貫通電極15を形成できる効果がある。
100・・・半導体装置
10、10A・・・半導体基板
11・・・集積回路
12・・・I/Oパッド
12a・・・(集積回路の)配線
12b・・・絶縁層
13・・・2段構成の貫通孔
13a・・・第1の穴
13b・・・第2の穴
14、14A・・・絶縁膜
15・・・貫通電極、
20・・・ガラス基板
30・・・キャビティダム
32・・・キャビティ
33・・・パッシベーション膜
34・・・接着層
40・・・外部接続端子
41・・・配線パターン
42・・・ソルダーレジスト
43・・・開口
50・・・カラーフィルタ層
51・・・マイクロレンズアレイ
60・・・ドライエッチング用フォトレジスト
61・・・開口
10、10A・・・半導体基板
11・・・集積回路
12・・・I/Oパッド
12a・・・(集積回路の)配線
12b・・・絶縁層
13・・・2段構成の貫通孔
13a・・・第1の穴
13b・・・第2の穴
14、14A・・・絶縁膜
15・・・貫通電極、
20・・・ガラス基板
30・・・キャビティダム
32・・・キャビティ
33・・・パッシベーション膜
34・・・接着層
40・・・外部接続端子
41・・・配線パターン
42・・・ソルダーレジスト
43・・・開口
50・・・カラーフィルタ層
51・・・マイクロレンズアレイ
60・・・ドライエッチング用フォトレジスト
61・・・開口
Claims (3)
- 半導体基板の第1面側に形成した集積回路と前記集積回路に電気接続するI/Oパッドを有する半導体装置であって、
前記半導体基板の第1面と反対側の面を第2の面とし、前記第2の面側から前記半導体基板の厚み方向の所定の位置までの第1の穴を、開口の直径が穴の底部に向けて細くなるテーパ状に形成し、
前記第1の穴から第1の面側のI/Oパッドに達する円筒状の第2の穴を形成することで形成した2段構成の貫通孔を有し、
前記2段構成の貫通孔の内壁面及び前記第2の面に、化学気相蒸着法で無機の絶縁膜を形成した後に前記絶縁膜の全面をドライエッチングすることで前記2段構成の貫通孔の内壁面及び前記第2の面に前記絶縁膜を残しつつ前記I/Oパッド上の前記絶縁膜を除去した構造に、前記I/Oパッドと前記2段構成の貫通孔の内壁面に金属膜を堆積した貫通電極が形成され、前記貫通電極に接続する前記第2の面に配線パターンが形成されており、
前記第1の穴の深さが直径の4倍以下であり、
前記第1の穴のテーパ状の壁面の傾きが60度以上80度以下の傾きであることを特徴とする半導体装置。 - ソルダーレジストが印刷され、該ソルダーレジストにより前記第1の穴が充填されていることを特徴とする請求項1記載の半導体装置。
- 半導体装置であって、
集積回路と、前記集積回路に電気接続されるI/Oパッドと、前記集積回路の固体撮像素子の画素が形成された領域に各画素に応じたRGBのカラーフィルタ及びパッシベーション層を含むカラーフィルタ層と、前記カラーフィルタ層上の前記固体撮像素子と対応する箇所に形成されたマイクロレンズアレイとが形成された第1面と、前記第1面と反対側の第2面と、を有する半導体基板と、
前記I/Oパッド上に形成され、前記カラーフィルタ層と前記マイクロレンズアレイの側面を囲むように形成されたキャビティダムと、
前記キャビティダム上に形成されたガラス基板と、
前記半導体基板に形成され、壁面を有し、前記第2面側から前記半導体基板の厚み方向における所定の位置まで開口の直径が穴の底部に向けて細くなるテーパ状の第1形状部と、前記第1形状部から前記第1面側の前記I/Oパッドに達する円筒状の第2形状部と、を有する2段構成の貫通孔と、
前記2段構成の貫通孔の前記壁面と前記第2面とに形成される無機の絶縁膜と、
前記I/Oパッドと前記2段構成の貫通孔の前記壁面とに形成される金属層の貫通電極と、
前記第2面に形成され、前記貫通電極に接続される配線パターンと、
を備え、
キャビティダムを介してガラス基板を半導体基板の第1面に接着することで、ガラス基板で半導体基板の第1面のマイクロレンズアレイの下側を覆い、半導体基板の集積回路とカラーフィルタ層とマイクロレンズアレイの全方向をガラス基板とキャビティダムとで塞いだキャビティを形成してなる、半導体装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2012001155A Division JP5810921B2 (ja) | 2012-01-06 | 2012-01-06 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JP2016001759A true JP2016001759A (ja) | 2016-01-07 |
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