CN114846610A - 半导体装置和半导体装置的制造方法 - Google Patents

半导体装置和半导体装置的制造方法 Download PDF

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CN114846610A CN202180007394.1A CN202180007394A CN114846610A CN 114846610 A CN114846610 A CN 114846610A CN 202180007394 A CN202180007394 A CN 202180007394A CN 114846610 A CN114846610 A CN 114846610A
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semiconductor
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斋藤谦一
林优佑
山田敦彦
重歳卓志
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Abstract

在本发明中，减小了配置在半导体基板的背面侧的配线的寄生电容。本发明的半导体装置具备：半导体基板；背面侧配线；贯通配线；和分离区域。在所述半导体基板的前面侧配置有：半导体元件；和连接到所述半导体元件的前面侧配线。所述背面侧配线配置在所述半导体基板的背面侧。所述贯通配线配置在形成于所述半导体基板中的通孔中，并且将所述前面侧配线和所述背面侧配线连接。所述分离区域配置在所述半导体基板和所述背面侧配线之间。

Description

半导体装置和半导体装置的制造方法
技术领域
本公开涉及一种半导体装置和半导体装置的制造方法。具体地，本公开涉及一种包括贯通半导体基板的配线的半导体装置以及该半导体装置的制造方法。
背景技术
常规地，已经使用了构造在减小到诸如芯片尺寸封装(CSP)等半导体芯片的尺寸的半导体封装中的半导体装置。例如，已经使用了其中成像元件形成在硅半导体基板的第一主面(前面)上并且构成外部端子的焊球配置在第二主面(背面)上的固态成像装置(参见，例如，专利文献1)。在该固体成像装置中，配置有形成为从硅半导体基板的第一主面贯通到第二主面的通孔。贯通电极配置在通孔中，并且经由贯通电极连接到第一主面上的成像元件的内部电极与焊球电气连接。
引用文献列表
专利文献
专利文献1：日本专利申请公开第2010-251558号
发明内容
发明要解决的问题
在上述的常规技术中，存在着贯通电极的寄生电容大的问题。上述的常规的贯通电极经由绝缘膜配置在通孔和第二主面上。与经由绝缘膜相邻的硅半导体基板之间的寄生电容导致信号传播延迟。特别地，配置在第二主面上的贯通电极(即，从通孔的端部向焊球延伸的被称为再配线的配线部分)具有相对较大的面积，因此寄生电容增大。为此，存在信号的传播延迟增加并且信号的传输速度降低的问题。即使在半导体基板上没有形成贯通电极的构成中，也可能由于半导体基板与再配线之间的寄生电容而出现这样的问题。
鉴于上述问题做出了本公开，并且本公开的目的是提供一种可以降低配置在半导体基板的背面侧的配线的寄生电容并且改善信号传输特性的半导体装置和半导体装置的制造方法。
问题的解决方案
本公开是为了解决上述问题而完成的，其第一方面是一种半导体装置，包括：半导体基板，在其前面侧配置有半导体元件和连接到所述半导体元件的前面侧配线；配置在所述半导体基板的背面侧的背面侧配线；和配置在所述半导体基板和所述背面侧配线之间的分离区域。
此外，在第一方面中，所述半导体装置可以包括贯通配线，所述贯通配线配置在形成于所述半导体基板中的通孔中，并且将所述前面侧配线和所述背面侧配线连接。
此外，在第一方面中，所述分离区域可以包含树脂。
此外，在第一方面中，所述分离区域可以包含感光树脂。
此外，在第一方面中，所述分离区域可以包含无机材料。
此外，在第一方面中，所述分离区域可以形成为具有5μm以上的厚度。
此外，在第一方面中，所述分离区域可以配置在形成于所述半导体基板的背面侧的凹部中。
此外，在第一方面中，所述分离区域可以具有空隙。
此外，在第一方面中，所述背面侧配线可以被设置为在平面图中至少部分地与所述凹部重叠。
此外，在第一方面中，深度不同的多种类型的凹部可以形成作为所述凹部
此外，在第一方面中，所述凹部可以形成为在平面图中与多个所述背面侧配线重叠。
此外，在第一方面中，所述凹部可以形成为在平面图中形成多边形或圆形的周期结构。
此外，在第一方面，所述半导体装置还可以包括：贯通配线，所述贯通配线配置在形成于所述半导体基板中的通孔中，并且将所述前面侧配线和所述背面侧配线连接；和衬膜，所述衬膜包含绝缘材料、覆盖所述贯通配线的至少一部分并且介于所述贯通配线和所述分离区域之间。
此外，在第一方面中，所述半导体装置还可以包括：贯通配线，所述贯通配线配置在形成于所述半导体基板中的通孔中，并且将所述前面侧配线和所述背面侧配线连接，其中所述分离区域可以包括覆盖所述通孔的内周面的孔内分离区域部以及形成在所述半导体基板的背面侧的背面侧分离区域部，和所述空隙可以形成在所述背面侧分离区域部中。
此外，在第一方面中，所述分离区域可以进一步配置在所述半导体基板和所述贯通配线之间。
此外，在第一方面中，在执行在所述半导体基板中形成所述通孔的蚀刻时，所述分离区域可以用作掩模。
此外，在第一方面中，所述半导体装置还可以包括使所述背面侧配线绝缘的绝缘膜。
此外，在第一方面中，所述半导体元件可以是对入射光执行光电转换的光电转换元件。
此外，本公开的第二方面是一种半导体装置的制造方法，所述方法包括：在半导体基板的背面侧配置分离区域的分离区域配置步骤，其中在所述半导体基板的前面侧配置有半导体元件和连接到所述半导体元件的前面侧配线；在所述半导体基板中形成通孔的通孔形成步骤；在所述半导体基板的背面侧配置背面侧配线的背面侧配线配置步骤；和在所形成的通孔中配置贯通配线的贯通配线配置步骤，其中所述贯通配线将所述前面侧配线和所述背面侧配线连接。
根据本公开的一个方面，具有分离区域被配置在半导体基板和背面侧配线之间的效果。假设背面侧配线与半导体基板分隔开。
附图说明
图1是示出根据本公开实施方案的成像装置的构成例的图。
图2是示出根据本公开第一实施方案的半导体基板的背面侧的构成例的图。
图3是示出根据本公开第一实施方案的成像装置的制造方法的示例的图。
图4是示出根据本公开第一实施方案的成像装置的制造方法的示例的图。
图5是示出根据本公开第一实施方案的成像装置的制造方法的示例的图。
图6是示出根据本公开第二实施方案的半导体基板的背面侧的构成例的图。
图7是示出根据本公开第二实施方案的成像装置的制造方法的示例的图。
图8是示出根据本公开第三实施方案的半导体基板的背面侧的构成例的图。
图9是示出根据本公开第三实施方案的成像装置的制造方法的示例的图。
图10是示出根据本公开第三实施方案的成像装置的制造方法的示例的图。
图11是示出根据本公开第四实施方案的半导体基板的背面侧的构成例的图。
图12是示出根据本公开第四实施方案的半导体基板的背面侧的构成例的平面图。
图13是示出根据本公开第四实施方案的成像装置的制造方法的示例的图。
图14是示出根据本公开第四实施方案的成像装置的制造方法的示例的图。
图15是示出根据本公开第五实施方案的半导体基板的背面侧的构成例的图。
图16是示出根据本公开第五实施方案的成像装置的制造方法的示例的图。
图17是示出根据本公开第六实施方案的半导体基板的背面侧的构成例的图。
图18是示出根据本公开第六实施方案的半导体基板的背面侧的构成例的平面图。
图19是示出根据本公开第六实施方案的成像装置的制造方法的示例的图。
图20是示出根据本公开第六实施方案的成像装置的制造方法的示例的图。
图21是示出根据本公开第七实施方案的半导体装置的构成例的图。
图22是示出根据本公开第七实施方案的半导体装置的制造方法的示例的图。
图23是示出根据本公开第七实施方案的半导体装置的制造方法的示例的图。
图24是关于通过根据本公开第七实施方案的半导体装置的效果的模拟的说明图。
图25是示出关于通过根据本公开第七实施方案的半导体装置的效果的模拟结果的表。
图26是示出根据本公开第七实施方案的半导体装置的构成的变形例的图。
图27是示出根据本公开第八实施方案的半导体装置的构成例的图。
图28是示出根据本公开第八实施方案的半导体装置的制造方法的示例的图。
图29是示出根据本公开第八实施方案的半导体装置的制造方法的示例的图。
图30是示出根据本公开第九实施方案的半导体装置的构成例的图。
图31是示出根据本公开第九实施方案的半导体装置的构成例的平面图。
图32是示出根据本公开第九实施方案的半导体装置的制造方法的示例的图。
图33是示出根据本公开第九实施方案的半导体装置的制造方法的示例的图。
图34是示出根据本公开第十实施方案的半导体装置的构成例的平面图。
图35是示出根据本公开第十一实施方案的半导体装置的构成例的平面图。
图36是示出根据本公开第十一实施方案的半导体装置的构成的变形例1的平面图。
图37是示出根据本公开第十一实施方案的半导体装置的构成的变形例2的平面图。
图38是示出作为本技术可以适用的成像装置的示例的相机的示意性构成例的框图。
具体实施方式
接下来，将参照附图说明用于实施本公开的形态(以下称为实施方案)。在附图中，相同或相似的部分由相同或相似的附图标记表示。此外，将按以下顺序说明各实施方案。
1.第一实施方案
2.第二实施方案
3.第三实施方案
4.第四实施方案
5.第五实施方案
6.第六实施方案
7.第七实施方案
8.第八实施方案
9.第九实施方案
10.第十实施方案
11.第十一实施方案
12.相机的应用例
<1.第一实施方案>
[成像元件的构成]
图1是示出根据本公开实施方案的成像装置的构成例的图。附图是示出作为根据本公开实施方案的半导体装置的示例的成像装置10的构成例的图。将参照该图中的成像装置10作为示例来说明根据本公开实施方案的半导体装置。
成像装置10包括半导体基板130、配线区域140、透明基板172、粘合剂171、半导体基板110和配线区域120。
成像装置10通过贴合两个半导体基板(即，半导体基板130和110)来构成。半导体基板130构成基于入射光生成图像信号的成像元件。多个像素100配置在成像元件中。像素100包括对入射光执行光电转换的光电转换单元。该光电转换单元可以包括光电二极管。此外，在像素100中，配置有根据通过光电转换产生的电荷而生成图像信号的像素电路。这样的像素100以二维格子状排列以形成成像元件。此外，在每个像素100中配置有片上透镜109。片上透镜109是针对每个像素100配置的用于会聚入射光的透镜。在该图中，记载了形成为具有半球形状的片上透镜109的示例。
半导体基板130是配置有成像元件的半导体基板。作为半导体基板130，可以使用包含硅(Si)的半导体基板。在半导体基板130中，形成上述像素100的光电转换单元和像素电路的元件的扩散区域。这些扩散区域形成在半导体基板130的前面侧。另一方面，入射到像素100的光电转换单元上的光被照射到半导体基板130的背面侧。上述的片上透镜109配置在半导体基板130的背面侧。这样的成像元件被称为背面照射型成像元件。
配线区域140是配置在半导体基板130的前面侧并且在其中配置有将信号传输到半导体基板130的元件的配线层的区域。配线区域140包括配线层142和绝缘层141。配线层142是向半导体基板130的元件传输信号的配线。配线层142例如可以包含诸如铜(Cu)等金属。绝缘层141使配线层142绝缘。绝缘层141可以包含绝缘体，例如，氧化硅(SiO2)。
此外，焊盘144配置在配线区域140的表面上。焊盘144是传输信号的电极状的端子。焊盘144包含Cu等。当半导体基板130和110贴合在一起时，焊盘144在半导体基板130和110之间传输信号。当半导体基板130和110贴合在一起时，焊盘144接合到配置在后述的半导体基板110的配线区域120中的焊盘124。半导体基板130的半导体区域和配线层142通过插塞143连接。插塞143可以包含柱状金属。此外，配线层142和焊盘144也可以通过插塞143连接。
透明基板172是保护半导体基板130的背面侧的透明的基板。透明基板172可以包含例如玻璃基板。
粘合剂171将半导体基板130和透明基板172粘合。另外，粘合剂171邻近半导体基板130的作为入射光的照射面的背面侧配置，并且进一步对半导体基板130的背面侧进行密封。
与半导体基板130类似，半导体基板110是包含Si等的半导体基板。例如，处理由半导体基板130的像素100生成的图像信号的处理电路配置在半导体基板110上。在半导体基板110的处理电路中处理的信号被输出到成像装置10的外部。此外，生成像素100的控制信号的控制电路可以配置在半导体基板110上。
配线区域120是配置在半导体基板110的前面侧的配线区域，并且配线层122、绝缘层121和插塞123配置在配线区域120内。配线层122是传输包括在上述处理电路等中的元件的信号的配线。此外，焊盘124进一步配置在配线区域120中。焊盘124是与上述焊盘144接合并传输信号的电极状的端子。
当半导体基板130和110贴合在一起时，半导体基板130的配线区域140和半导体基板110的配线区域120贴合在一起。此时，配线区域140的焊盘144与配线区域120的焊盘124对齐并接合。结果，可以在半导体基板130和110的元件之间传输信号。
可以经由设置在半导体基板110的背面侧的连接端子182将由成像装置10生成的信号输出到外部或将信号输入到成像装置10等。连接端子182可以包含例如焊料。可以通过将连接端子182焊接到外部基板来执行将成像装置10安装到外部基板上。注意，作为连接端子182，除了由焊料形成的焊球之外，例如，还使用包含诸如铜(Cu)、钛(Ti)、钽(Ta)、铝(Al)、钨(W)、镍(Ni)、钌(Ru)或钴(Co)等金属材料的柱子。
背面侧配线165配置在半导体基板110的背面侧。连接端子182与背面侧配线165相邻配置并连接。背面侧配线165和半导体基板110的配线区域120中的配线层122通过过孔(硅通孔(TSV))160连接。
此外，在半导体基板110的背面侧配置有保护膜180。保护膜180是保护半导体基板110的除了连接端子182以外的背面侧的膜。作为保护膜180，例如，可以使用阻焊剂。此外，作为保护膜180的材料，例如，适当地选择聚酰亚胺树脂、丙烯酸系树脂、硅树脂、环氧树脂等或者在这些树脂中含有填料的材料。
注意，成像装置10的配置不限于该示例。例如，也可以采用其中通过贯通半导体基板130的过孔来代替焊盘124和144而传输信号的构成。
[半导体基板的背面侧的构成]
图2是示出根据本公开第一实施方案的半导体基板的背面侧的构成例的图。该图是表示半导体基板110的背面侧的过孔160附近的构成例的图，并且是表示成像装置10的背侧的构成例的图。在图2中，为了方便起见，记载了将图1的半导体基板110倒置而得到的半导体基板110。
如图2所示，除了半导体基板110、配线层122和绝缘层121之外，成像装置10还包括通孔161、贯通配线169、背面侧配线165、晶种层164、阻挡层163、绝缘膜162和分离区域150。过孔160由配置在通孔161中的贯通配线169构成。注意，半导体基板110是权利要求书中记载的半导体基板的示例。配线层122是权利要求书中记载的前面侧配线的示例。
背面侧配线165是配置在半导体基板110的背面侧的配线。与配线层122类似，背面侧配线165传输像素100的信号等。背面侧配线165可以包含Cu并且可以通过镀覆形成。
通孔161是贯通半导体基板110的孔。通孔161可以通过蚀刻半导体基板110来形成。注意，图2所示的通孔161进一步贯通后述的分离区域150和绝缘层121。另外，通孔161的孔形状不限于圆形，也可以是诸如矩形等其他形状。
贯通配线169是连接配线层122和背面侧配线165的配线。贯通配线169配置在通孔161中。贯通配线169在通孔161的底面上与配线层122相邻地配置，并且连接到配线层122。另外，图2所示的贯通配线169与背面侧配线165一体地构成并且连接到背面侧配线165。
绝缘膜162是配置在半导体基板110的背面侧并且使背面侧配线165和贯通配线169绝缘的膜。绝缘膜162可以包含例如SiO2。
阻挡层163配置在背面侧配线165和晶种层164的下方，以防止构成背面侧配线165等的金属扩散到半导体基板110等中。阻挡层163可以包含例如钛(Ti)。
当通过电解镀覆形成背面侧配线165时，晶种层164传导电流。晶种层164可以包含Cu。注意，阻挡层163和晶种层164也可以被视为与背面侧配线165和贯通配线169一体化并构成背面侧配线165和贯通配线169的一部分的导体。
分离区域150配置在半导体基板110的背面侧，以将半导体基板110与背面侧配线165分隔开。分离区域150包含绝缘体或电介质，并且使背面侧配线165与半导体基板110的背面侧分离并隔开。通过配置分离区域150，可以减小背面侧配线165与半导体基板110之间的静电电容。这是因为背面侧配线165与半导体基板110之间的距离变长。分离区域150可以形成为例如具有5μm以上的膜厚。在这种情况下，通过将绝缘膜162的膜厚设定为2μm，可以将背面侧配线165与半导体基板110之间的距离设定为7μm。这使得可以获得超过9Gbps的信号传输速度。作为分离区域150，例如，优选使用相对介电常数小于例如SiO2的相对介电常数的树脂。具体地，作为用于形成分离区域150的树脂，优选使用相对介电常数为4.0以下的树脂，更优选使用相对介电常数为3以下的树脂。这是因为可以进一步降低背面侧配线165与半导体基板110之间的静电电容。此外，例如，分离区域150可以包含树脂。具体地，分离区域150可以包含丙烯酸系树脂。
此外，当通过蚀刻形成通孔161时，分离区域150可以用作掩模。具体地，分离区域150被配置作为用于蚀刻半导体基板110的抗蚀剂，并且在形成有通孔161的区域中形成开口部。蚀刻与开口部相邻的半导体基板110以形成通孔161。在这种情况下，分离区域150优选包含感光性树脂。这是因为可以容易地形成分离区域150的开口部。
如上所述，配线层122经由插塞123、焊盘124和144、插塞143和配线层142连接到半导体基板130的像素100的光电转换单元。成像装置10被构造成使得构成成像元件的半导体基板130配置在半导体基板110的前面侧。
注意，成像装置10的构成不限于该示例。代替半导体基板130，也可以使用形成在半导体基板110上的成像元件。在这种情况下，形成在半导体基板110上的成像元件具有其中成像元件(半导体基板110)的前面侧被入射光照射的构成。
[成像装置的制造方法]
图3～图5是示出根据本公开第一实施方案的成像装置的制造方法的示例的图。图3～图5是示出在成像装置10的半导体基板110中的过孔160的制造过程的图。
首先，将半导体基板130和半导体基板110彼此贴合，并且在半导体基板130上形成片上透镜109。接下来，使用粘合剂171将透明基板172接合到半导体基板130的背面侧。
接下来，在半导体基板110的背面侧配置感光性树脂膜401。树脂膜401例如可以被构造成为10μm的膜厚。这可以通过涂布液状树脂来进行(图3的A)。接下来，在树脂膜401的将要形成通孔161的区域中形成开口部402，并且形成分离区域150。这可以通过使用其中形成有开口部402的图案的掩模对树脂膜401进行曝光和显影来形成(图3的B)。该步骤对应于分离区域配置步骤。
接下来，在半导体基板110中形成通孔161。这可以通过使用分离区域150作为掩模蚀刻半导体基板110来进行。对于这种蚀刻，例如，可以适用各向异性干法蚀刻(图3的C)。此时，分离区域150也被蚀刻以减小膜厚，并且膜厚变为大约5μm。在蚀刻后，使用化学溶液进行清洗以去除蚀刻产物。该步骤对应于通孔形成步骤。
接下来，与分离区域150相邻地配置绝缘物膜403。此时，绝缘物膜403也配置在通孔161的底面和壁面上。这可以通过使用例如化学气相沉积(CVD)形成的SiO2膜来进行。绝缘物膜403可以形成为例如4μm的膜厚(图4的D)。在成膜时，与通孔161的底面和侧壁相邻的绝缘物膜403被构造为比与分离区域150相邻的绝缘物膜403更薄。这是因为CVD的台阶覆盖性的原因.
接下来，对绝缘物膜403进行蚀刻(所谓的回蚀)以去除通孔161的底部的绝缘物膜403。因此，可以形成与分离区域150和通孔161的侧壁相邻的绝缘膜162。其后，进一步进行蚀刻以去除与配线层122相邻的绝缘层121。结果，可以形成从半导体基板110的背面侧延伸到配线层122的通孔161。该蚀刻可以通过例如各向异性干法蚀刻来进行(图4的E)。在该蚀刻时，绝缘膜162也被蚀刻，并且与分离区域150相邻的区域的膜厚变为大约2μm。
接下来，与绝缘膜162相邻地配置金属膜404和405。在随后的步骤中，这些膜被构造为阻挡层163和晶种层164。金属膜404可以通过形成Ti膜来配置。此外，金属膜405可以通过形成Cu膜来配置。这些膜可以通过例如溅射来形成(图4的F)。
接下来，与金属膜405相邻地配置抗蚀剂406。在抗蚀剂406中，开口部407配置在形成有背面侧配线165的区域中。接下来，进行电解镀覆以形成背面侧配线165和贯通配线169(图5的G)。该步骤对应于背面侧配线配置步骤和贯通配线配置步骤。
接下来，去除抗蚀剂406，并且去除背面侧配线165的下层以外的区域中的金属膜404和405。结果，形成阻挡层163和晶种层164(图5的H)。
其后，可以通过配置保护膜180和连接端子182来制造成像装置10。
通过以上步骤，可以形成分离区域150、背面侧配线165和过孔160。在上述图4的E所示的步骤中，在通孔161的壁面的半导体基板110上配置绝缘膜162，然后对绝缘层121进行蚀刻，从而可以防止构成配线层122的Cu扩散到半导体基板110中。
注意，成像装置10的制造方法不限于该示例。例如，在图3的C所示的步骤中，除了半导体基板110之外，还可以蚀刻绝缘层121以形成通孔161。
如上所述，在本公开第一实施方案的成像装置10中，分离区域150配置在半导体基板110和背面侧配线165之间，使得半导体基板110和背面侧配线165可以彼此隔开。结果，可以减小背面侧配线165与半导体基板110之间的静电电容，并且可以减小背面侧配线165的寄生电容。这使得能够在背面侧配线165中进行高速信号传输。
<2.第二实施方案>
上述第一实施方案的成像装置10使用包含树脂的分离区域150。另一方面，本公开第二实施方案的成像装置10与上述第一实施方案的不同之处在于，使用包含无机材料的分离区域。
[半导体基板的背面侧的构成]
图6是示出根据本公开第二实施方案的半导体基板的背面侧的构成例的图。与图2类似，该图是示出半导体基板110的背面侧的过孔160附近的构成例的图，并且是表示成像装置10的背侧的构成例的图。成像装置10与图2所示的第一实施方案中说明的成像装置10的不同之处在于，配置分离区域151来代替分离区域150。
分离区域151是包含无机材料的分离区域。分离区域151可以包含例如SiO2、SiOF、SiOC和SiC。此外，当形成通孔161时，分离区域151也可以用作掩模。
[成像装置的制造方法]
图7是示出根据本公开第二实施方案的成像装置的制造方法的示例的图。与图3～图5类似，该图是示出在成像装置10的半导体基板110中的过孔160的制造过程的图。
首先，在半导体基板110的背面侧配置分离区域151的材料膜408(图7的A)。
接下来，与材料膜408相邻地配置抗蚀剂409。在抗蚀剂409中，开口部410配置在形成有通孔161的区域中(图7的B)。
接下来，使用抗蚀剂409作为掩模对材料膜408进行蚀刻，以形成分离区域151。对于这种蚀刻，可以适用干法蚀刻。接下来，使用分离区域151作为掩模，连续地进行半导体基板110的蚀刻。结果，可以形成通孔161(图7的C)。
其后，可以通过适用图4的D的步骤来制造成像装置10。
在上述图7的B所示的步骤中，在使用抗蚀剂409作为掩模进行蚀刻以形成分离区域151后，分离区域151变成新的掩模。由于不需要使用抗蚀剂409作为蚀刻半导体基板110的掩模，所以可以使用具有相对较薄的膜厚的抗蚀剂409。
成像装置10的其他构成与在本公开的第一实施方案中说明的成像装置10的构成类似，因此将不重复进行说明。
如上所述，本公开第二实施方案的成像装置10可以使用包含无机材料的分离区域151，并且可以通过将半导体基板110和背面侧配线165彼此分离来减小背面侧配线165的寄生电容。
<3.第三实施方案>
在上述第一实施方案的成像装置10中，背面侧配线165和贯通配线169由绝缘膜162绝缘。另一方面，本公开第三实施方案的成像装置10与上述第一实施方案的不同之处在于，背面侧配线165和贯通配线169由分离区域绝缘。
[半导体基板的背面侧的构成]
图8是示出根据本公开第三实施方案的半导体基板的背面侧的构成例的图。与图2类似，该图是示出半导体基板110的背面侧的过孔160附近的构成例的图，并且是表示成像装置10的背侧的构成例的图。成像装置10与图2所示的第一实施方案中说明的成像装置10的不同之处在于，不包括绝缘膜162，并且配置分离区域152来代替分离区域150。
分离区域152是配置在半导体基板110的背面侧和通孔161的壁面的分离区域。分离区域152使贯通配线169与半导体基板110绝缘。分离区域152可以包含例如感光性树脂。
[成像装置的制造方法]
图9和图10是示出根据本公开第三实施方案的成像装置的制造方法的示例的图。与图3～图5类似，图9和图10是示出在成像装置10的半导体基板110中的过孔160的制造过程的图。
首先，在半导体基板110的背面侧配置抗蚀剂411。抗蚀剂411是其中开口部412配置在形成有通孔161的区域中的抗蚀剂(图9的A)。
接下来，使用抗蚀剂411作为掩模对半导体基板110进行蚀刻，以形成通孔161(图9的B)。
接下来，去除抗蚀剂411(图9的C)。接下来，在半导体基板110的背面侧配置树脂膜413。树脂膜413是包含感光性树脂的膜。此时，树脂膜413被配置并埋入在通孔161中(图10的D)。
接下来，对树脂膜413进行曝光和显影，以在形成过孔160的区域中形成通孔168。通孔168是直径小于通孔161的通孔。结果，在半导体基板110的壁面上形成树脂膜，并且可以形成分离区域152(图10的E)。
接下来，使用分离区域152作为掩模对绝缘层121进行蚀刻(图10的F)。
其后，可以通过适用图4的F的步骤来制造成像装置10。
成像装置10的其他构成与在本公开的第一实施方案中说明的成像装置10的构成类似，因此将不重复进行说明。
如上所述，在本公开第三实施方案的成像装置10中，通过将分离区域152配置成与半导体基板110的背面侧和通孔161的壁面相邻，可以省略绝缘膜162。可以简化成像装置10的制造过程。
<4.第四实施方案>
在上述第一实施方案的成像装置10中，分离区域150配置在背面侧配线165和半导体基板110之间。另一方面，本公开第四实施方案的成像装置10与上述第一实施方案的不同之处在于，分离区域进一步配置在形成于半导体基板110的背面侧的凹部中。
[半导体基板的背面侧的构成]
图11是示出根据本公开第四实施方案的半导体基板的背面侧的构成例的图。与图2类似，该图是示出半导体基板110的背面侧的过孔160附近的构成例的图，并且是表示成像装置10的背侧的构成例的图。成像装置10与图2中说明的成像装置10的不同之处在于，进一步配置有分离区域153。
分离区域153是配置在形成于半导体基板110的背面侧的凹部166中的分离区域。即，作为分离区域，根据本实施方案的构成包括作为形成在背面侧配线165与半导体基板110之间的平面状分离区域的分离区域150以及作为形成在凹部166内的凹部内分离区域的分离区域153。分离区域153可以在背面侧配线165的下方配置在半导体基板110的背面侧。在配置有分离区域153的区域中，背面侧配线165与半导体基板110之间的距离增加，使得静电电容减小。因此，通过配置分离区域153，可以减小该图中的背面侧配线165与半导体基板110之间的静电电容。
如图11所示，可以配置多个分离区域153。此外，分离区域153可以包含与分离区域150的材料相同的材料，并且可以同时形成。例如，分离区域153可以包含感光性树脂。此外，凹部166可以被构造为具有例如3μm的深度。
[半导体基板的背面侧的构成]
图12是示出根据本公开第四实施方案的半导体基板的背面侧的构成例的平面图。该图是表示分离区域153和凹部166的构成例的平面图。在该图中，实线矩形表示背面侧配线165。虚线矩形表示半导体基板110的凹部166。
图12的A是示出在半导体基板110的背面侧具有矩形形状的凹部166的示例的图。分离区域153配置在图12的A的凹部166中。图12的A中的分离区域153在半导体基板110的背面侧具有矩形形状。注意，凹部166可以被构造为具有例如3μm以下的宽度。
图12的B是示出形成为沟槽状的凹部166的示例的图。图12的B中的分离区域153也形成为沟槽状。例如，图12的B中的凹部166可以形成为具有例如3μm以下的宽度的沟槽状。
注意，分离区域153的配置不限于该示例。例如，分离区域153可以形成为诸如网眼状等其他形状。
[成像装置的制造方法]
图13和图14是示出根据本公开第四实施方案的成像装置的制造方法的示例的图。与图3～图5类似，图13和图14是示出在成像装置10的半导体基板110中的过孔160的制造过程的图。
首先，在半导体基板110的背面侧配置抗蚀剂414。抗蚀剂414是其中开口部415配置在形成有凹部166的区域中的抗蚀剂(图13的A)。
接下来，使用抗蚀剂414作为掩模对半导体基板110进行蚀刻，以形成凹部166(图13的B)。
接下来，去除抗蚀剂414(图13的C)。接下来，在半导体基板110的背面侧配置树脂膜417。树脂膜417是包含感光性树脂的膜。此时，树脂膜417被配置并埋入在凹部166中。结果，可以形成分离区域153(图14的D)。
接下来，对树脂膜417进行曝光和显影，以在将要形成通孔161的区域中形成开口部418。结果，可以形成分离区域150(图14的E)。
接下来，使用分离区域150作为掩模蚀刻半导体基板110以形成通孔161(图14的F)。
其后，可以通过适用图4的D的步骤来制造成像装置10。
成像装置10的其他构成与在本公开的第一实施方案中说明的成像装置10的构成类似，因此将不重复进行说明。
如上所述，通过在半导体基板110的背面侧形成凹部166并且进一步配置分离区域153，本公开第四实施方案的成像装置10可以进一步减小背面侧配线165的寄生电容。
<5.第五实施方案>
上述第四实施方案的成像装置10使用包含树脂的分离区域153。另一方面，本公开第五实施方案的成像装置10与上述第四实施方案的成像装置的不同之处在于，使用包括空隙的分离区域。
[半导体基板的背面侧的构成]
图15是示出根据本公开第五实施方案的半导体基板的背面侧的构成例的图。与图11类似，该图是示出半导体基板110的背面侧的过孔160附近的构成例的图，并且是表示成像装置10的背侧的构成例的图。成像装置10与图11所示的第四实施方案中说明的成像装置10的不同之处在于，不包括分离区域150，并且配置分离区域154来代替分离区域153。
与分离区域153类似，分离区域154是配置在半导体基板110的凹部166中的分离区域。分离区域154可以包括内部具有空隙155的绝缘体。图中的分离区域154是将作为构成绝缘膜162的绝缘体的SiO2埋入在凹部166中的示例。当SiO2埋入在凹部166中时，形成空隙155。这可以通过在形成SiO2膜时使用诸如CVD等具有低的台阶覆盖性的成膜方法来进行。
在绝缘膜162是分离区域的情况下，作为分离区域，根据本实施方案的构成包括覆盖通孔161的壁面(内周面)的孔内分离区域、形成在半导体基板110的背面侧的平面状分离区域以及作为形成在凹部166内的凹部内分离区域的分离区域154。然后，空隙155形成在分离区域154内。注意，空隙155只要形成为其至少一部分位于凹部166内即可。即，空隙155可以全部位于凹部166内，也可以使空隙155的一部分位于从凹部166到绝缘膜162的那部分。
可以在空隙155中封入空气等。由于空气的相对介电常数为大约1.0，因此可以进一步降低背面侧配线165与半导体基板110之间的静电电容。图15中的凹部166优选被构造为具有2μm以下的宽度。这是为了便于在后述的形成空隙155的步骤中封闭凹部166的开口部。注意，由于在图中的成像装置10中省略了分离区域150，所以图中的绝缘膜162优选地被构造为具有厚的膜。图中的绝缘膜162可以被构造为具有例如7μm的膜厚。
[成像装置的制造方法]
图16是示出根据本公开第五实施方案的成像装置的制造方法的示例的图。与图13～图14类似，该图是示出在成像装置10的半导体基板110中的过孔160的制造过程的图。
首先，执行图13的A～图14的F的步骤，对形成有凹部166的半导体基板110进行蚀刻，以形成通孔161。在蚀刻时，使用抗蚀剂419来代替分离区域150(图16的A)。
接下来，去除抗蚀剂419(图16的B)。接下来，在半导体基板110的背面侧配置绝缘物膜420。这可以通过使用CVD形成SiO2的膜来进行。此时，可以通过在凹部166的底面和侧面形成绝缘物膜420并封闭凹部166的开口部来形成空隙155(图16的C)。
其后，可以通过适用图4的E的步骤来制造成像装置10。
成像装置10的其他构成与在本公开第四实施方案中说明的成像装置10的构成类似，因此将不重复进行说明。
如上所述，本公开第五实施方案的成像装置10可以通过配置具有空隙155的分离区域154来进一步减小背面侧配线165的寄生电容。
<6.第六实施方案>
上述第五实施方案的成像装置10在形成于半导体基板110的背面侧的凹部166内的分离区域154中具有空隙155。另一方面，本公开第六实施方案的成像装置10与第五实施方案的不同之处在于，分离区域之中的形成于半导体基板110的背面侧的部分包括空隙。
[半导体基板的背面侧的构成]
图17是示出根据本公开第六实施方案的半导体基板的背面侧的构成例的图。与图15类似，图17是示出半导体基板110的背面侧的过孔160附近的构成例的截面图，并且是表示成像装置10的背侧的构成例的截面图。根据本实施方案的构成与图15所示的第五实施方案中说明的成像装置10的不同之处在于，在半导体基板110的背面侧未形成凹部166，并且空隙157设置在分离区域156内。.
如图17所示，根据本实施方案的成像装置10包括贯通配线169，该贯通配线配置在形成于半导体基板110中的通孔161中，并且将配线层122和背面侧配线165连接。然后，分离区域156形成在从半导体基板110的通孔161的内侧延伸到半导体基板110的背面侧的部分中。即，分离区域156包括覆盖通孔161的内周面161a的孔内分离区域部156a以及形成在半导体基板110的背面110a侧的背面侧分离区域部156b。
孔内分离区域部156a形成为覆盖通孔161的内周面161a的膜状部分，并且具有与通孔161的孔形状对应的筒形状。在孔内分离区域部156a的内周侧顺次层叠阻挡层163、晶种层164和背面侧配线165。
背面侧分离区域部156b是覆盖半导体基板110的背面110a的层部分。阻挡层163、晶种层164和背面侧配线165顺次层叠在背面侧分离区域部156b之中的通孔161的形成部位周围的那部分的上侧。孔内分离区域部156a和背面侧分离区域部156b形成为彼此连续的部分。
在包括分离区域156的这种构成中，空隙157形成在背面侧分离区域部156b中。空隙157是分离区域156内的中空部分，空气等被封入其内部。空隙157形成在背面侧分离区域部156b的厚度方向(图17的上下方向)上的形成范围相同的多个位置。
图18是示出根据本公开第六实施方案的半导体基板的背面侧的构成例的平面图。图18的A和图18的B是示出空隙157的平面配置例的平面图。
如图18的A所示，空隙157例如形成为二维格点状的配置。在空隙157的这种配置中，位于过孔160周围的空隙157形成为在平面图中部分或全部地与背面侧配线165重叠。即，作为空隙157，存在着在平面图中形成在背面侧配线165的外侧的外侧空隙157A以及在平面图中形成为至少部分地与背面侧配线165重叠的内侧空隙157B。内侧空隙157B是形成为使得其至少一部分位于分离区域156的夹在半导体基板110的背面110a与阻挡层163之间的那部分中的空隙157。
如图18的B所示，空隙157例如形成为平行排列的多个直线状阵列。在空隙157的这种配置中，位于过孔160周围的空隙157形成为在平面图中部分地与背面侧配线165重叠。即，作为空隙157，存在着在平面图中形成为不与背面侧配线165重叠的空隙157C以及在平面图中形成为至少部分地与背面侧配线165重叠的空隙157D。
注意，空隙157的配置不限于这些示例。作为空隙157的平面图形状，适宜地采用圆形、多边形、椭圆形等。此外，空隙157可以形成为诸如格子状(网眼状)等其他图案。
[成像装置的制造方法]
图19和图20是示出根据本公开第六实施方案的成像装置的制造方法的示例的图。与图3～图5类似，图19和图20是示出在成像装置10的半导体基板110中的过孔160的制造过程的图。
首先，如图19的A所示，在半导体基板110的背面侧形成包含分离区域156的材料的材料膜431。例如使用SiO2作为材料，材料膜431在半导体基板110的整个背面110a上形成为2.5μm的厚度。
接下来，如图19的B所示，在材料膜431上形成用于形成凹部(沟槽)的抗蚀剂432。例如，通过使用光刻技术的图案化，在材料膜431的整个表面的范围内，根据空隙157的形成位置，部分地形成抗蚀剂432。作为抗蚀剂432的未形成部分的开口部432a的配置对应于空隙157的最终配置。
接下来，如图19的C所示，使用抗蚀剂432作为掩模对材料膜431进行蚀刻，并且在材料膜431上形成图案。对于这种蚀刻，例如，使用干法蚀刻。通过该步骤，材料膜431被部分地去除，并且形成具有与抗蚀剂432的形状对应的凹凸部的材料膜433。注意，在形成材料膜433后，抗蚀剂432被剥离并去除。
在形成材料膜433的蚀刻步骤中，材料膜431被部分地去除，使得覆盖半导体基板110的整个背面110a的底部433a残留。因此，蚀刻后材料膜433具有底部433a、与抗蚀剂432的形状对应的凸部433b以及形成在相邻的凸部433b之间的凹部433c。凹部433c最终成为形成在分离区域156中的空隙157的部分。
接下来，如图19的D所示，通过使用光刻技术的图案化等，在材料膜433上形成用于形成过孔160的抗蚀剂434。抗蚀剂434被形成为填充材料膜433的凹部433c并层叠在材料膜433上。在抗蚀剂434中，在对应于通孔161的形成部位的区域中形成开口部434a。
接下来，如图20的A所示，使用抗蚀剂434作为掩模对半导体基板110进行蚀刻，以形成通孔161。对于这种蚀刻，例如，使用干法蚀刻。在该步骤中，仅蚀刻形成通孔161的半导体基板110，不蚀刻半导体基板110的前面侧的绝缘层121。
接下来，如图20的B所示，在剥离除去抗蚀剂434后，由分离区域156的材料形成膜。这里，例如，通过CVD法，使用SiO2(与材料膜433相同的材料)作为材料形成9μm厚度的膜。通过该成膜步骤，形成绝缘膜435。绝缘膜435包括：底膜部435a，其覆盖绝缘层121的通过为了形成通孔161的蚀刻而露出的表面；孔内膜部435b，其覆盖通孔161的内周面161a；以及形成在材料膜433的上侧的表层膜部435c。
通过该成膜步骤，材料膜433的凹部433c被绝缘膜435的层膜部435c从上侧封闭，从而形成空隙157。在该成膜步骤中，为了形成空隙157，使用诸如CVD等低的台阶覆盖性(即，低覆盖率)的成膜方法和成膜条件。
随后，如图20的C所示，对绝缘膜435进行蚀刻(所谓的回蚀)以去除通孔161的底部的底膜部435a。结果，形成具有空隙157的分离区域156。其后，通过进一步进行蚀刻，将绝缘层121的在配线层122上的部分完全去除，并且使配线层122的上表面露出于通孔161侧。结果，形成从半导体基板110的背面侧延伸到配线层122的通孔161。
对于这种蚀刻，例如，使用各向异性干法蚀刻。在该蚀刻步骤中，随着底膜部435a被去除，表层膜部435c的膜厚也减小。执行该蚀刻步骤使得作为分离区域156的场部分(field portion)的背面侧分离区域部156b的膜厚残留例如9μm。
然后，如图20的D所示，在形成阻挡层163和晶种层164后，形成贯通配线169。形成这些层的步骤之后的步骤与第一实施方案中的类似，因此省略。
根据本公开第六实施方案的构成，在场部分中具有空隙157的分离区域156设置在半导体基板110和背面侧配线165之间，所以可以有效地减小背面侧配线165的寄生电容。即，例如，在空隙157内封入空气，从而可以减小分离区域156的介电常数，并且可以减小寄生电容。结果，可以抑制信号传播延迟，并且可以实现高速操作。特别地，通过形成在平面图中与背面侧配线165重叠的空隙157，可以有效地减小半导体基板110与背面侧配线165之间的寄生电容。
此外，在根据本实施方案的成像装置10的制造方法中，使用具有低覆盖性的成膜方法和成膜条件，绝缘膜435的沟槽没有完全被用于形成分离区域156的材料埋入，从而可以形成空隙157。结果，可以以低成本形成具有空隙157的分离区域156，并且可以减小寄生电容。
此外，根据本实施方案的构成，在与在半导体基板110中形成有凹部166并且在凹部166内的分离区域154内形成有空隙155的第五实施方案的构成(参照图15)的关系中，可以获得以下的效果。即，由于不需要在半导体基板110中形成凹部166的步骤，因此可以简化制造方法。另外，由于在分离区域156的在半导体基板110的背面110a上的场部分中形成空隙157，所以可以在沿着背面110a的方向上(图17中的左右方向)更靠近过孔160侧形成空隙157。即，可以在过孔160侧扩宽能够形成空隙157的范围。结果，可以有效地减小寄生电容。
<7.第七实施方案>
在包括过孔160的构成中，上述第四实施方案的成像装置10包括在形成于半导体基板110的背面侧的凹部166内的分离区域153。另一方面，本公开第七实施方案的半导体装置10A与第四实施方案的不同之处主要在于没有设置过孔160。
[半导体装置的构成]
图21是示出根据本公开第七实施方案的半导体装置的构成例的图。如图21所示，在根据本实施方案的半导体装置10A中，在半导体基板110的背面110a侧设置有作为背面侧配线的再配线501，并且在半导体基板110的背面110a侧形成有多个凹部503。此外，使用绝缘性树脂配置分离区域505，以填充凹部503并覆盖半导体基板110的背面110a。再配线501形成在分离区域505上。
如上所述，半导体装置10A包括配置在半导体基板110的背面侧的再配线501以及配置在半导体基板110和再配线501之间的分离区域505。
如图21所示，在半导体装置10A中，沿着例如作为矩形状芯片的半导体基板110的外形的框状的周缘部是划线区域507。划线区域507是在执行分割半导体基板110的切割步骤之前划分规则排列和形成的芯片区域508的划线所在的区域。划线区域507内侧的区域是芯片区域508(参照图31)。
如图21所示，在半导体基板110中，多个凹部503以规则的排列形成。多个凹部503相对于半导体基板110的背面110a以规定的深度D1形成。在图21所示的示例中，相邻的凹部503在宽度方向(图21中的左右方向)上以比凹部503的尺寸更窄的间隔形成。因此，在相邻的凹部503之间形成宽度(厚度)小于凹部503的宽度方向尺寸的壁部110b。即，相邻的凹部503由壁部110b划分。
在图21所示的示例中，凹部503由垂直于水平背面110a的内侧面503a和水平底面503b沿着截面图中的矩形形状而形成，但是凹部503的形状不受限制。凹部503的形状例如可以是其中内侧面503a相对于垂直方向倾斜的形状或者其中由内侧面503a和背面110a形成的角部是倒角曲面的形状等。此外，凹部503的深度也不受限制。凹部503例如可以是贯通半导体基板110的孔部。另外，凹部503例如形成在半导体基板110中使得相对于背面110a的开口率为50～95％。
此外，关于凹部503在半导体基板110中的形成部位，优选采用其中仅在芯片区域508中形成凹部503而在划线区域507中不形成凹部503的构成。在分离区域505中，通过用树脂材料填充凹部503而形成的部分是比其他部分更厚的部分。为此，当在划线区域507中存在由凹部503引起的分离区域505的层厚部分的情况下，取决于分离区域505的树脂材料，在分割芯片时难以进行切断加工。因此，从切割加工容易化的观点来看，在划线区域507中不形成凹部503的构成是有利的。
如图21所示，分离区域505包括：凹部内区域部511，其是包含填充在凹部503中的树脂的部分；以及表层区域部512，其覆盖半导体基板110的背面110a并且是连接多个凹部内区域部511的部分。表层区域部512在分离区域505中形成平坦的前面505a。在图21所示的示例中，凹部内区域部511通过用分离区域505的材料完全填充凹部503而形成，但是可以在凹部内区域部511内形成空隙。此外，可以采用整个凹部503是中空的构成，即，分离区域505仅具有层区域部512。
形成分离区域505的树脂材料的示例包括聚酰亚胺树脂、丙烯酸系树脂、硅树脂、环氧树脂等。注意，在其他实施方案中，类似的材料可以适用于分离区域。
再配线501形成在分离区域505的前面505a上。再配线501包括单个导电膜或多个层叠的导电膜。再配线501例如包含金属材料，例如Cu、Ti、Ta、Al、W、Ni、Ru或Co。注意，包含绝缘材料的膜可以层叠在分离区域505的前面505a上，并且再配线501可以形成在该膜上。
再配线501设置有作为外部端子的连接端子182。在分离区域505的前面505a侧，除了连接端子182到再配线501的连接部之外，还形成有作为覆盖再配线501和背面110a的配线保护膜的保护膜515。
[半导体装置的制造方法]
图22和图23是示出根据本公开第七实施方案的半导体装置10A的制造方法的示例的图。
首先，如图22的A所示，执行在半导体基板110的背面110a侧形成凹部503的步骤。在该步骤中，通过光刻法在半导体基板110的背面110a上形成与凹部503的形成模式对应的抗蚀剂(未示出)，并且通过诸如干法蚀刻等蚀刻部分地去除半导体基板110的背面110a侧，以形成凹部503。
接下来，如图22的B所示，执行形成分离区域505的步骤。该步骤对应于在半导体基板110的背面侧配置分离区域505的分离区域配置步骤。在该步骤中，使用涂布法、层压法等，并且通过使用作为分离区域505的材料的绝缘性树脂形成膜。在分离区域505的材料的树脂为热固性树脂的情况下，执行使树脂固化的热处理。这里，例如，退火处理可以在高于树脂的固化温度的温度下进行。通过该步骤，形成包括凹部内区域部511和表层区域部512的分离区域505。
注意，由于树脂的表面至少比半导体基板110的表面更容易平坦化，因此容易形成再配线501。此外，在形成分离区域505的步骤中，作为分离区域505的材料的树脂可以完全填充在凹部503内，如图22的B所示，或者可以在凹部503中的树脂内形成空腔。
接下来，如图22的C所示，执行在分离区域505的前面505a上形成再配线501的步骤。该步骤对应于在半导体基板110的背面侧配置再配线501的背面侧配线配置步骤。再配线501例如形成为包含Ti的阻挡层和包含Cu的配线层的层叠膜。对于再配线501的形成，例如，使用诸如半加法、减法或镶嵌法等已知方法。优选地，再配线501配置成在平面图中完全与凹部503重叠，但是再配线501的一部分可以配置成在平面图中不与凹部503重叠。
接下来，如图23的A所示，执行形成保护膜515的步骤。在该步骤中，例如，首先，使用涂布法或层压法，并且执行利用感光性绝缘树脂的成膜。然后，相对于形成的膜，通过光刻法在连接端子182的形成部位的区域进行开口，并且形成开口部515a。
然后，如图23的B所示，将连接端子182配置在保护膜515的开口部515a中。通过上述方法制造半导体装置10A。
将说明如上所述的根据本实施方案的半导体装置10A的效果。例如，包含Si的半导体基板的平坦性、机械强度、微加工性优异，但是另一方面，由于半导体基板不是绝缘体，因此存在着在半导体基板与再配线或贯通电极之间产生寄生元件的问题，并且信号传输特性劣化。为了解决这样的问题，提出了如下的传统方法：将低介电常数材料用于作为配置在半导体基板和再配线之间的绝缘膜的衬膜或者衬膜的厚度增加(例如，日本专利申请公开第2010-205990号)；以及通过在贯通电极的周围挖掘基板来减小寄生电容(例如，日本专利申请公开第2015-153930号)。
然而，根据与衬膜有关的前一种方法，由于衬膜变厚，所以芯片变厚，并且重量也相应增加。这对于半导体装置的高集成度是不利的。此外，在芯片变厚的情况下，在具有贯通电极的构造的情况下，制造贯通电极的难度增加，从而导致成本增加和成品率降低。此外，根据挖掘基板的后一种方法，可以减小贯通电极周围的电容，但是没有考虑对于再配线的电容减小。
因此，根据本实施方案的半导体装置10A具有其中在半导体基板110上形成有凹部503、在凹部503内和半导体基板110的背面110a上配置有包含绝缘性树脂的分离区域505并且在分离区域505上设置有再配线501的构成。根据这种构成，可以减小再配线501和半导体基板110之间的寄生电容(配线基板间电容)，而不会导致芯片的厚度增加或芯片的机械强度显著下降。
此外，通过使用比重小于半导体基板110的材料作为分离区域505的树脂材料，可以减轻芯片的重量。如上所述，由于可以减小芯片的厚度和重量，所以可以获得适合高集成度的构成。
此外，在分离区域505中，通过在作为形成在凹部503内的部分的凹部内区域部511内形成空隙，可以有效地减小配线基板间电容。
此外，在半导体装置10A中，再配线501被设置为在平面图中至少部分地与凹部503重叠。根据这种构成，可以减小配线基板间电容。特别地，在本实施方案中，由于再配线501被设置为在平面图中大部分地与凹部503重叠，因此可以有效地减小配线基板间电容。将使用关于配线基板间电容的模拟结果来说明可以获得这种效果的事实。
图24的A是示出在本模拟中使用的构成和该构成中的各部分的尺寸的图。如图24的A所示，在本模拟中，使用其中在半导体基板110的包含凹部503的部分中形成分离区域505并且在凹部503的上方配置再配线501的构成。另外，再配线501的厚度为1.5μm，宽度为3μm。此外，半导体基板110的纵向尺寸和横向尺寸均为20μm，分离区域505的表层区域部512的厚度为2μm。
在本模拟中，在图24的A所示的构成(以下称为“本构成”)中，图24的B所示的构成是比较对象，并且在凹部深度A1(其是凹部503的相对于半导体基板110的背面110a的深度)和凹部宽度A2(其是凹部503的宽度A2)各自的尺寸被改变的情况下，对配线基板间电容的变化进行简单的计算。在本构成中，半导体基板110是硅基板，分离区域505包含SiO2。
如图24的B所示，比较对象的构成是其中在本构成中未形成凹部503的构成。即，比较对象的构成是其中分离区域505在半导体基板110的背面110a上形成为膜厚2μm的单层膜的构成。
图25说明了本模拟的结果。在图25所示的表中，凹部深度A1和凹部宽度A2均为0μm的情况A是比较对象的构成。在情况B～E中，在改变本构成中的凹部深度A1和凹部宽度A2的值的情况下，配线基板间电容相对于情况A的减少量由差异(％)表示。
从本模拟的结果可以看出，通过将凹部503定位在再配线501的下方，配线基板间电容减小。此外，可以看出，随着凹部深度A1和凹部宽度A2的值增大，配线基板间电容减小。特别地，可以看出，通过增大凹部宽度A2的值，可以有效地减小配线基板间电容。因此，可以说优选使凹部503的宽度(凹部宽度A2)大于再配线501的宽度，以获得减小配线基板间电容的效果。
因此，关于再配线501与凹部503的关系，优选的是，在平面图中再配线501的形成区域的50％以上与凹部503重叠。另外，更优选的是，在平面图中再配线501的形成区域的100％与凹部503重叠的构成。此外，更优选的是，在平面图中再配线501的形成区域100％与凹部503重叠，凹部503的形成区域比再配线501的形成区域宽，并且凹部503的形成区域从再配线501的形成区域突出。
[变形例]
将说明根据本公开的第七实施方案的半导体装置10A的变形例。如图26的A 所示，在根据变形例1的构成中，半导体基板110的凹部503的深度(凹部深度)随着位置而不同。即，具有不同深度的多种类型的凹部503形成为凹部503。
在图26的A所示的示例中，形成有两种类型的凹部503，即，深度相对较浅的第一凹部503A和深度相对较深的第二凹部503B。第一凹部503A具有第一深度B1的凹部深度，第二凹部503B具有比第一深度B1深的第二深度B2的凹部深度。
根据这种构成，可以根据位于凹部503上方的再配线501的用途、功能等来改变凹部503的深度。例如，对于形成在要求相对较高的信号传输性能的信号传输用的再配线501的下方的凹部503，可以使凹部深度相对较深，并且对于形成在不特别要求高信号传输性能的电源配线用的再配线501的下方的凹部503，可以使凹部深度相对较浅。结果，可以在维持半导体基板110的机械强度的同时，相对于用于提高信号传输性能的再配线501，可以有效地减小配线基板间电容。注意，从确保半导体基板110的强度的观点来看，凹部503的凹部深度优选设定为使得在半导体基板110的前面侧上的形成凹部503的底部的那部分被确保至少2μm的厚度。
此外，如图26的B所示，在变形例2的构成中，半导体基板110的壁部110b的高度随着位置而不同。具体地，在半导体基板110中，位于再配线501的下方的壁部110bX的高度H1低于比位于再配线501的形成区域以外的区域中的壁部110bY的高度H2。注意，壁部110b的高度是相对于凹部503的底面503b的高度。
根据这样的构成，可以增加再配线501和半导体基板110之间的距离，并且可以通过壁部110b的降低来扩宽分离区域505的形成区域。结果，可以有效地减小配线基板间电容。
<8.第八实施方案>
本公开第八实施方案的半导体装置10B与第七实施方案的半导体装置10A的不同之处主要在于设置有过孔520。
[半导体装置的构成]
图27是示出根据本公开第八实施方案的半导体装置的构成例的截面图。如图27所示，本实施方案的半导体装置10B包括其中在前面110c侧配置有半导体元件521和连接到半导体元件521的前面侧配线522的半导体基板110、配置在半导体基板110的背面110a侧的再配线501以及配置在半导体基板110和再配线501之间的分离区域505。前面侧配线522配置在作为形成在半导体基板110的背面110a侧的配线区域的配线层523内。
然后，半导体装置10B包括：作为贯通配线的贯通电极525，其配置在形成于半导体基板110中的通孔中，并且将前面侧配线522和再配线501连接；以及衬膜526，其包含绝缘材料、覆盖贯通电极525的至少一部分并且介于贯通电极525和分离区域505之间。如上所述，根据本实施方案的半导体装置10B具有形成在半导体基板110的前面侧的配线层523、形成在半导体基板110的背面侧的再配线501以及将前面侧的配线层523和背面侧的再配线501连接的贯通电极525。
在本实施方案中，贯通电极525相对于半导体基板110从前面110c侧(即，配线层523侧)形成。结果，半导体装置10B关于过孔520具有所谓的过孔中间结构。
设置在半导体基板110的前面侧的半导体元件521的种类没有限定。半导体元件521例如是执行信号处理的电路元件、存储器或图像传感器等光电转换元件等。
配线层523包括绝缘膜524和传输包括在上述处理电路等中的元件的信号的前面侧配线522。配线层523是包括经由绝缘膜524层叠的多个522的层叠结构的层。绝缘膜524例如是SiO2膜、SiN膜、SiOC膜、SiCN膜、Low-k膜等。与再配线501类似，前面侧配线522包含Cu、Ti等金属材料。注意，配线层523不限于层叠的配线层，也可以是单层结构的配线层。
贯通电极525是形成为以半导体基板110的厚度方向为长度方向的柱状的配线部分。贯通电极525以贯通形成在半导体基板110中的通孔110d的状态设置。贯通电极525的作为半导体基板110的前面110c侧的一端侧从前面110c突出，并且电气连接到前面侧配线522。在贯通电极525中，作为半导体基板110的背面110a侧的另一端侧与背面110a位于大致同一水平面上。贯通电极525包含与前面侧配线522类似的材料。然而，贯通电极525可以包含与前面侧配线522不同的材料。
在图27所示的示例中，在半导体基板110中，在凹部503的形成部位形成用于配置贯通电极525的通孔110d。即，通孔110d朝向半导体基板110的前面110c开设、朝向凹部503的底面503b开设并且贯通凹部503的形成底面503b的底部110e。因此，贯通电极525以从底面503b向凹部503内突出的方式形成。因此，分离区域505的凹部内区域部511经由衬膜526存在于贯通电极525的周围。另外，在半导体基板110中，可以在凹部503的形成部位以外的部分形成贯通电极525所贯通的通孔110d。
衬膜526例如包括诸如SiO2膜等绝缘膜。衬膜526覆盖贯通电极525之中的从半导体基板110的前面110c突出的部分以外的大致整个部分。衬膜526具有覆盖贯通电极525的外周侧面的侧面部526a和覆盖贯通电极525的再配线501侧的端面的端面部526b。
此外，在本实施方案的半导体装置10B中，与第七实施方案的半导体装置10A类似，形成有填充半导体基板110的凹部503并覆盖壁部110b的分离区域505，再配线501形成在分离区域505上，形成有连接端子182和保护膜515。在本实施方案中，在与贯通电极525电气连接的再配线501中，形成有贯通分离区域505的前面505a侧的一部分和衬膜526的端面部526b并且连接到贯通电极525的端面部的配线连接部501a。
另外，在本实施方案中，关于凹部503的深度，优选的是深度设定为使得半导体基板110的底部110e的厚度为至少2μm。这是基于确保半导体基板110的强度的观点以及避免伴随着半导体基板110变形的应力影响而引起的半导体元件521的特性变化的观点。
[半导体装置的制造方法]
图28和图29是示出根据本公开第八实施方案的半导体装置10B的制造方法的示例的图。在该示例中，作为形成过孔520的工艺，使用作为现有技术的过孔中间方法。
首先，如图28的A所示，在将要作为半导体基板110的半导体基板110X上形成贯通电极525和配线层523。即，在半导体基板110X的前面110c侧形成半导体元件521后，在半导体基板110X上从前面110c侧通过蚀刻等形成过孔110f，并且在过孔110f内形成衬膜526后形成贯通电极525。其后，在半导体基板110X的前面110c侧形成配线层523，使得前面侧配线522与贯通电极525连接。
接下来，如图28的B所示，从背面110g侧对半导体基板110X进行研磨，使得贯通电极525不露出，从而使半导体基板110X减薄。其后，通过干法蚀刻或湿法蚀刻使半导体基板110X进一步减薄，以获取相对于衬膜526的选择比。结果，获得其中贯通电极525的被衬膜526覆盖的端部从半导体基板110的背面110a露出的结构。
在该步骤中，从确保半导体基板110的强度的观点来看，优选的是将半导体基板110X减薄以使半导体基板110的厚度为约10～300μm。此外，贯通电极525从半导体基板110的背面110a的突出量优选为约0.3～10μm，以免妨碍接下来的步骤。
接下来，如图28的C所示，执行通过光刻和干法蚀刻在半导体基板110的背面110a侧形成凹部503的步骤。这里，通过蚀刻半导体基板110以获取与贯通电极525的衬膜526的选择比，可以在贯通电极525的周边形成凹部503而不露出贯通电极525。
接下来，如图28的D所示，与第七实施方案的情况类似地执行形成分离区域505的步骤。
随后，如图29的A所示，通过光刻和干法蚀刻在贯通电极525的上侧形成用于连接再配线501的开口部527。开口部527从分离区域505的前面505a侧相对于位于贯通电极525上方的分离区域505和衬膜526而形成。开口部527在平面图中形成在贯通电极525的端面的范围内。
接下来，如图29的B所示，与第七实施方案的情况类似地执行在分离区域505的前面505a上形成再配线501的步骤。这里，再配线501(配线连接部501a)也形成在形成于贯通电极525上的开口部527内，并且实现贯通电极525和再配线501之间的导通。
然后，如图29的C所示，与第七实施方案的情况类似地形成保护膜515和连接端子182。通过上述方法制造半导体装置10B。
根据上述的本实施方案的半导体装置10B，在包括连接半导体基板110的前面110c侧的前面侧配线522和背面110a侧的再配线501的贯通电极525的构成中，通过在凹部503内和半导体基板110的背面110a上配置分离区域505，可以获得减小配线基板间电容的效果。另外，在半导体元件521形成于半导体基板110的前面110c侧的构成中，可以在不使半导体元件521的特性劣化的情况下获得减小配线基板间电容的效果。另外，不需要考虑在形成分离区域505时的过孔520的疏密差。
另外，在本实施方案的半导体装置10B中，半导体基板110的凹部503形成在贯通电极525的周围。即，在凹部503内形成有过孔520。根据这样的构成，不仅是与再配线501的寄生电容而且贯通电极525与半导体基板110之间的寄生电容都可以减小。
<9.第九实施方案>
本公开第九实施方案的半导体装置10C与第八实施方案的半导体装置10B的不同之处在于过孔520的构成。
[半导体装置的构成]
图30是示出根据本公开第九实施方案的半导体装置的构成例的截面图。如图27所示，在根据本实施方案的半导体装置10C中，构成过孔520的贯通电极535从半导体基板110的背面110a侧形成。另外，贯通电极535包含与再配线501相同的材料。如上所述，半导体装置10C关于过孔520具有所谓的过孔在后结构。
此外，根据本实施方案的过孔520不具有第八实施方案的衬膜526，并且贯通电极535在凹部503中被分离区域505的凹部内区域部511直接覆盖。换句话说，衬膜526包含与分离区域505相同的材料。
图31是本实施方案的半导体装置10C的各构成在平面图中的布局。注意，在图31中，省略了保护膜515的图示，并且为了方便起见，将凹部503的形成部位图示为薄墨部分。此外，双点划线C1表示划线区域507和芯片区域508之间的边界。
如图31所示，贯通电极535和连接端子182通过再配线501连接。取决于贯通电极535和连接端子182之间的位置关系，连接它们的再配线501的形状适宜地不同。此外，在再配线501和连接端子182的下侧，凹部503形成在大于其宽度或外径的范围内。此外，贯通电极535形成在凹部503内，并且贯通电极535的周围被分离区域505包围(参照图30)。
在图31所示的示例中，在平面图中，凹部503的形成范围以与连接端子182和再配线501的外形相接的形状从连接端子182和再配线501的形成范围突出。注意，在图31所示的示例中，关于连接端子182、贯通电极535和用于连接它们的再配线501的组合的配线连接结构540，针对所有配线连接结构540形成凹部503，但是可以针对一些配线连接结构540形成凹部503。
[半导体装置的制造方法]
图32和图33是示出根据本公开第九实施方案的半导体装置10C的制造方法的示例的图。
首先，如图32的A所示，在将要作为半导体基板110的半导体基板110X上形成半导体元件521和配线层523。其后，通过研磨、干法蚀刻或湿法蚀刻使半导体基板110X从背面110g侧减薄。这里，从确保半导体基板110的强度的观点来看，半导体基板110的厚度优选为约10～300μm。
接下来，如图32的B所示，执行通过光刻和干法蚀刻在半导体基板110的背面110a侧形成第一凹部531的步骤。第一凹部531在贯通电极535的形成部位以预定深度形成，以在厚度方向上部分地切除半导体基板110。例如，第一凹部531以比贯通电极535的外形大的内径形成，从而在平面图中呈圆形。
接下来，如图32的C所示，执行通过光刻和干法蚀刻在半导体基板110的背面110a侧形成凹部503的步骤。这里，凹部503形成为使得第一凹部531的形成部位包含在凹部503的形成范围内。
在形成凹部503的步骤中，调整半导体基板110的加工量(即，凹部503的深度)，以使第一凹部531的形成部位贯通半导体基板110。关于凹部503的深度，如上所述，优选的是，深度设定为使得半导体基板110的底部110e被确保至少2μm的厚度。通过该步骤，在半导体基板110的底部110e中的对应于第一凹部531的形成部位的位置处形成用于露出配线层523的绝缘膜524的通孔110h。
随后，如图33的A所示，与第七实施方案的情况类似地，在形成分离区域505后，形成用于形成贯通电极535的孔部532。这里，分离区域505也形成在通孔110h内。
孔部532形成在对应于通孔110h的形成部位的位置。孔部532贯通分离区域505，并且形成为通过去除绝缘膜524的半导体基板110侧的部分而得到的部分。孔部532形成为使得分离区域505的一部分残留在通孔110h的内周侧。作为孔部532的加工方法，例如，可以采用干法蚀刻。此外，在使用感光性材料作为分离区域505的材料和绝缘膜524的材料的情况下，这些材料的加工可以选择光刻。
接下来，如图33的B所示，与第七实施方案的情况类似地执行在分离区域505的前面505a上形成再配线501的步骤。这里，在孔部532内形成贯通电极535，并且实现前面侧配线522和再配线501之间的导通。
如上所述，在本实施方案中，在半导体基板110的背面110a侧配置再配线501的背面侧配线配置步骤和配置将前面侧配线522和再配线501彼此连接的贯通电极535的贯通配线配置步骤同时地(作为一个步骤)进行。
然后，如图33的C所示，与第七实施方案的情况类似地形成保护膜515和连接端子182。通过上述方法制造半导体装置10C。
根据上述的本实施方案的半导体装置10C，可以获得与根据第八实施方案的半导体装置10B类似的效果，并且与半导体装置10B相比，可以简化过孔520的构成。这使得可以减少制造过程中的步骤数量。
<10.第十实施方案>
本公开第十实施方案的半导体装置10D与第九实施方案的半导体装置10C的不同之处在于在平面图中凹部503的形成模式。
图34是本实施方案的半导体装置10D的各构成在平面图中的布局。注意，在图34中，与图31类似，省略了保护膜515的图示，并且将凹部503的形成部位图示为薄墨部分。
如图34所示，在本实施方案的半导体装置10D中，凹部503形成为在平面图中与多个再配线501重叠。在半导体装置10D中，包括再配线501的多个配线连接结构540配置在一个凹部503中。
在图34所示的示例中，作为凹部503，形成有包括在平面图中的矩形的形成范围内的三个配线连接结构540的凹部503C以及包括在平面图中的矩形的形成范围内的两个配线连接结构540和一个配线连接结构540的一部分的凹部503D。
根据本实施方案的半导体装置10D，可以获得与根据第九实施方案的半导体装置10B类似的效果，并且能够缓和在密集配置与配线连接结构540相关的图案时对凹部503的设计的制约。结果，可以获得有利于高集成度的构成。
<11.第十一实施方案>
本公开第十一实施方案的半导体装置10E与第九实施方案的半导体装置10C的不同之处在于在平面图中凹部503的形成模式。
图35是本实施方案的半导体装置10E的各构成在平面图中的布局。注意，在图35中，与图31类似，省略了保护膜515的图示，并且将凹部503的形成部位图示为薄墨部分。
如图35所示，在本实施方案的半导体装置10E中，凹部503形成为在平面图中形成多边形或圆形的周期结构。即，半导体装置10E包括以周期性配置形成的多个凹部503。
在图35所示的示例中，凹部503通过配置作为周期性配置的多个六边形的周期结构的蜂窝结构而形成。即，在半导体装置10E中，在半导体基板110中周期性地配置并形成在平面图中具有六边形形状的凹部503。
注意，在图35所示的示例中，凹部503周期性地配置并形成在整个芯片区域508上，但是凹部503可以形成在芯片区域508的部分区域中。此外，在图35所示的示例中，配线连接结构540的一部分形成在凹部503的形成区域以外的区域中，但是从减小配线基板间电容的观点来看，如图35所示，优选的是在凹部503的形成区域中形成贯通电极535。然而，贯通电极535也可以形成在凹部503的形成区域以外的区域中。
根据本实施方案的半导体装置10E，可以获得与第9实施方案的半导体装置10B类似的效果，并且可以获得以下的效果。即，根据本实施方案的凹部503的形成模式，可以分散应力，可以维持并确保半导体基板110的强度，并且可以将凹部503形成得相对较深。结果，可以有效地减小配线基板间电容，并且可以同时实现作为半导体装置10E的芯片的轻量化以及机械强度的维持和确保。
关于芯片的轻量化，例如，由于丙烯酸系树脂的比重约为硅半导体基板110的1/2，因此通过去除半导体基板110的体积的约60％的体积部分来形成凹部503，可以实现半导体基板110的约30％的轻量化。此外，通过对于凹部503的配置采用周期结构，可以使得在涂布树脂材料以形成分离区域505时难以受到疏密差的影响。这使得可以降低分离区域505的材料的涂布膜厚的变化。结果，可以获得配线基板间电容均匀减小的效果。
[变形例]
将说明根据本公开第十一实施方案的半导体装置10E的变形例。作为凹部503的周期结构，可以采用诸如四边形和五边形等多边形、圆形和椭圆形等各种形状。
例如，如同图36所示的变形例1的构成中那样，凹部503也可以通过配置多个三角形的周期结构作为周期性配置而形成。如上所述，在半导体基板110中可以周期性地配置并形成在平面图中具有三角形形状的多个凹部503。
此外，如同图37所示的变形例2的构成中那样，凹部503也可以通过配置多个圆形的周期结构作为周期性配置而形成。如上所述，在半导体基板110中可以周期性地配置并形成在平面图中具有圆形形状的多个凹部503。
另外，通过这些变形例的构成，可以有效地减小配线基板间电容，并且可以同时实现芯片的轻量化以及机械强度的维持和确保。
<12.相机的应用例>
根据本公开的技术(本技术)可以应用于各种产品。例如，本技术可以实现为安装在诸如相机等成像装置上的成像元件。
图38是示出作为本技术可以适用的成像装置的示例的相机的示意性构成例的框图。图中的相机1000包括透镜1001、成像元件1002、成像控制单元1003、透镜驱动单元1004、图像处理单元1005、操作输入单元1006、帧存储器1007、显示单元1008和记录单元1009。
透镜1001是相机1000的成像透镜。透镜1001会聚来自被摄体的光，并且使光入射到后述的成像元件1002，以形成被摄体的图像。
成像元件1002是对由透镜1001会聚的来自被摄体的光进行成像的半导体元件。成像元件1002生成与照射的光对应的模拟图像信号，将模拟图像信号转换为数字图像信号，并且输出数字图像信号。
成像控制单元1003控制成像元件1002中的成像。成像控制单元1003通过生成控制信号并将控制信号输出到成像元件1002来控制成像元件1002。此外，成像控制单元1003可以基于从成像元件1002输出的图像信号在相机1000中执行自动对焦。这里，自动对焦是检测透镜1001的焦点位置并自动地调整焦点位置的方式。作为自动对焦，可以使用通过使用配置在成像元件1002中的相位差像素来检测像面相位差而检测焦点位置的方法(像面相位差自动对焦)。此外，还可以适用将图像的对比度最高的位置检测为焦点位置的方法(对比度自动对焦)。成像控制单元1003基于检测出的焦点位置经由透镜驱动单元1004来调整透镜1001的位置，并且执行自动对焦。注意，成像控制单元1003可以包括例如配备有固件的数字信号处理器(DSP)。
透镜驱动单元1004在成像控制单元1003的控制下驱动透镜1001。透镜驱动单元1004可以通过使用内置马达改变透镜1001的位置来驱动透镜1001。
图像处理单元1005处理由成像元件1002生成的图像信号。该处理对应于例如用于在与每个像素的红色、绿色和蓝色相对应的图像信号之中生成颜色不足的图像信号的去马赛克、用于去除图像信号的噪声的噪声降低、图像信号的编码等。图像处理单元1005可以由例如配备有固件的微型计算机构成。
操作输入单元1006接收来自相机1000的使用者的操作输入。例如，按钮或触摸面板可以用作操作输入单元1006。由操作输入单元1006接收的操作输入被传送到成像控制单元1003和图像处理单元1005。其后，开始根据操作输入的处理，例如，对被摄体进行成像的处理。
帧存储器1007是存储作为一个画面的图像信号的帧的存储器。帧存储器1007由图像处理单元1005控制并且在图像处理过程中保持帧。
显示单元1008显示由图像处理单元1005处理的图像。例如，液晶面板可以用作显示单元1008。
记录单元1009记录由图像处理单元1005处理的图像。例如，存储卡或硬盘可以用作记录单元1009。
上面已经说明了本公开可以适用的相机。本技术可以适用于上面说明的构成之中的成像元件1002。具体地，可以将图1中说明的成像装置10适用于成像元件1002。通过将成像装置10适用于成像元件1002，可以缩短信号延迟时间，并且可以执行高速成像。
注意，第四实施方案的成像装置10的构成可以与其他实施方案组合。具体地，图11中的分离区域153可以适用于图8中的半导体基板110。
此外，第五实施方案的成像装置10的构成可以与其他实施方案组合。具体地，图15中的分离区域154可以适用于图6中的半导体基板110。
最后，上述实施方案中的每一个的说明是本公开的示例，并且本公开不限于上述实施方案。为此，除了上述实施方案之外，当然可以根据设计等进行各种修改，只要这些修改不脱离根据本公开的技术思想即可。根据本公开的技术还可以适用于例如在IC部件的封装结构中用作中继部件的内插器。
此外，本说明书中记载的效果仅是示例，并非旨在限制。此外，可以提供其他效果。此外，可以适宜地组合上述实施方案的构成和变形例的构成。
此外，上述实施方案中的附图是示意性的，各部分的尺寸比例等不必须与实际相符。此外，当然，附图之间的尺寸关系和比例是不同的。
注意，本技术还可以采用以下构成。
(1)一种半导体装置，包括：
半导体基板，在其前面侧配置有半导体元件和连接到所述半导体元件的前面侧配线；
配置在所述半导体基板的背面侧的背面侧配线；和
配置在所述半导体基板和所述背面侧配线之间的分离区域。
(2)根据(1)所述的半导体装置，还包括贯通配线，所述贯通配线配置在形成于所述半导体基板中的通孔中，并且将所述前面侧配线和所述背面侧配线连接。
(3)根据(1)所述的半导体装置，其中所述分离区域包含树脂。
(4)根据(3)所述的半导体装置，其中所述分离区域包含感光性树脂。
(5)根据(1)所述的半导体装置，其中所述分离区域包含无机材料。
(6)根据(1)～(5)中任一项所述的半导体装置，其中所述分离区域形成为具有5μm以上的厚度。
(7)根据(1)～(5)中任一项所述的半导体装置，其中所述分离区域配置在形成于所述半导体基板的背面侧的凹部中。
(8)根据(7)所述的半导体装置，其中所述分离区域包括空隙。
(9)根据(7)或(8)所述的半导体装置，其中所述背面侧配线被设置为在平面图中至少部分地与所述凹部重叠。
(10)根据(7)～(9)中任一项所述的半导体装置，其中深度不同的多种类型的凹部形成作为所述凹部。
(11)根据(7)～(10)中任一项所述的半导体装置，其中所述凹部形成为在平面图中与多个所述背面侧配线重叠。
(12)根据(7)～(11)中任一项所述的半导体装置，其中所述凹部形成为在平面图中形成多边形或圆形的周期结构。
(13)根据(7)～(12)中任一项所述的半导体装置，还包括：
贯通配线，所述贯通配线配置在形成于所述半导体基板中的通孔中，并且将所述前面侧配线和所述背面侧配线连接；和
衬膜，所述衬膜包含绝缘材料、覆盖所述贯通配线的至少一部分并且介于所述贯通配线和所述分离区域之间。
(14)根据(1)所述的半导体装置，其中所述分离区域包括空隙。
(15)根据(14)所述的半导体装置，还包括：
贯通配线，所述贯通配线配置在形成于所述半导体基板中的通孔中，并且将所述前面侧配线和所述背面侧配线连接，
其中所述分离区域包括覆盖所述通孔的内周面的孔内分离区域部以及形成在所述半导体基板的背面侧的背面侧分离区域部，和
所述空隙形成在所述背面侧分离区域部中。
(16)根据(2)所述的半导体装置，其中所述分离区域进一步配置在所述半导体基板和所述贯通配线之间。
(17)根据(2)或(16)所述的半导体装置，其中在执行在所述半导体基板中形成所述通孔的蚀刻时，所述分离区域用作掩模。
(18)根据(1)～(8)、(16)和(17)中任一项所述的半导体装置，还包括使所述背面侧配线绝缘的绝缘膜。
(19)根据(1)～(18)中任一项所述的半导体装置，其中所述半导体元件是对入射光执行光电转换的光电转换元件。
(20)一种半导体装置的制造方法，所述方法包括：
在半导体基板的背面侧配置分离区域的分离区域配置步骤，其中在所述半导体基板的前面侧配置有半导体元件和连接到所述半导体元件的前面侧配线；
在所述半导体基板中形成通孔的通孔形成步骤；
在所述半导体基板的背面侧配置背面侧配线的背面侧配线配置步骤；和
在所形成的通孔中配置贯通配线的贯通配线配置步骤，其中所述贯通配线将所述前面侧配线和所述背面侧配线连接。
附图标记列表
10 成像装置
100 像素
110，130 半导体基板
120，140 配线区域
121，141 绝缘层
122，142 配线层
150～154，156 分离区域
155 空隙
156a 孔内分离区域部
156b 背面侧分离区域部
160 过孔
161，168 通孔
162 绝缘膜
163 阻挡层
164 晶种层
165 背面侧配线
166 凹部
169 贯通配线
180 保护膜
182 连接端子
501 再配线(背面侧配线)
503 凹部
505 分离区域
520 过孔
521 半导体元件
522 前面侧配线
523 配线层
525，535 贯通电极
526 衬膜
1002 成像元件。

Claims (20)

1.一种半导体装置，包括：
半导体基板，在其前面侧配置有半导体元件和连接到所述半导体元件的前面侧配线；
配置在所述半导体基板的背面侧的背面侧配线；和
配置在所述半导体基板和所述背面侧配线之间的分离区域。
2.根据权利要求1所述的半导体装置，还包括贯通配线，所述贯通配线配置在形成于所述半导体基板中的通孔中，并且将所述前面侧配线和所述背面侧配线连接。
3.根据权利要求1所述的半导体装置，其中所述分离区域包含树脂。
4.根据权利要求3所述的半导体装置，其中所述分离区域包含感光性树脂。
5.根据权利要求1所述的半导体装置，其中所述分离区域包含无机材料。
6.根据权利要求1所述的半导体装置，其中所述分离区域形成为具有5μm以上的厚度。
7.根据权利要求1所述的半导体装置，其中所述分离区域配置在形成于所述半导体基板的背面侧的凹部中。
8.根据权利要求7所述的半导体装置，其中所述分离区域包括空隙。
9.根据权利要求7所述的半导体装置，其中所述背面侧配线被设置为在平面图中至少部分地与所述凹部重叠。
10.根据权利要求7所述的半导体装置，其中深度不同的多种类型的凹部形成作为所述凹部。
11.根据权利要求7所述的半导体装置，其中所述凹部形成为在平面图中与多个所述背面侧配线重叠。
12.根据权利要求7所述的半导体装置，其中所述凹部形成为在平面图中形成多边形或圆形的周期结构。
13.根据权利要求7所述的半导体装置，还包括：
贯通配线，所述贯通配线配置在形成于所述半导体基板中的通孔中，并且将所述前面侧配线和所述背面侧配线连接；和
衬膜，所述衬膜包含绝缘材料、覆盖所述贯通配线的至少一部分并且介于所述贯通配线和所述分离区域之间。
14.根据权利要求1所述的半导体装置，其中所述分离区域包括空隙。
15.根据权利要求14所述的半导体装置，还包括：
贯通配线，所述贯通配线配置在形成于所述半导体基板中的通孔中，并且将所述前面侧配线和所述背面侧配线连接，
其中所述分离区域包括覆盖所述通孔的内周面的孔内分离区域部以及形成在所述半导体基板的背面侧的背面侧分离区域部，和
所述空隙形成在所述背面侧分离区域部中。
16.根据权利要求2所述的半导体装置，其中所述分离区域进一步配置在所述半导体基板和所述贯通配线之间。
17.根据权利要求2所述的半导体装置，其中在执行在所述半导体基板中形成所述通孔的蚀刻时，所述分离区域用作掩模。
18.根据权利要求1所述的半导体装置，还包括使所述背面侧配线绝缘的绝缘膜。
19.根据权利要求1所述的半导体装置，其中所述半导体元件是对入射光执行光电转换的光电转换元件。
20.一种半导体装置的制造方法，所述方法包括：
在半导体基板的背面侧配置分离区域的分离区域配置步骤，其中在所述半导体基板的前面侧配置有半导体元件和连接到所述半导体元件的前面侧配线；
在所述半导体基板中形成通孔的通孔形成步骤；
在所述半导体基板的背面侧配置背面侧配线的背面侧配线配置步骤；和
在所形成的通孔中配置贯通配线的贯通配线配置步骤，其中所述贯通配线将所述前面侧配线和所述背面侧配线连接。
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