KR20110107747A - 반도체 장치, 반도체 장치의 제조 방법, 반도체 장치의 설계 방법, 및 전자 기기 - Google Patents

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Abstract

반도체 장치의 제조 방법은: 표면측에 배선층을 가지며, 반제품 상태의 회로를 구비하는 반도체 웨이퍼를 복수 적층하여 접합하고, 상기 복수의 반도체 웨이퍼로 이루어지는 적층체를 형성하는 공정과; 상기 적층체중, 상층의 반도체 웨이퍼를 박육화하는 공정; 및 상기 상층의 반도체 웨이퍼의 표면측에 형성된 배선에 달하는 접속구멍, 및, 상기 상층의 반도체 웨이퍼를 관통하고, 하층의 반도체 웨이퍼의 표면측에 형성된 배선에 달하는 관통접속구멍으로서, 상기 접속구멍의 직경보다도 큰 직경을 갖는 관통접속구멍을, 상기 상층의 반도체 웨이퍼측부터 개구함에 의해 형성하는 공정을 포함한다.

Description

반도체 장치, 반도체 장치의 제조 방법, 반도체 장치의 설계 방법, 및 전자 기기{SEMICONDUCTOR APPARATUS, METHOD OF MANUFACTUIRNG SEMICONDUCTOR APPARATUS, METHOD OF DESIGNING SEMICONDUCTOR APPARATUS, AND ELECTRONIC APPARATUS}
본 발명은, 고체 촬상 장치 등의 반도체 장치와 그 제조 방법, 설계 방법, 및 이 고체 촬상 장치를 구비한 카메라 등의 전자 기기에 관한 것이다.
고체 촬상 장치로서, CMOS(Complementary Metal Oxide Semiconductor) 등의 MOS형 이미지 센서로 대표되는 증폭형 고체 촬상 장치가 알려져 있다. 또한, CCD(Charge Coupled Device) 이미지 센서로 대표되는 전하 전송형 고체 촬상 장치가 알려져 있다. 이들 고체 촬상 장치는, 디지털 카메라, 디지털 비디오 카메라 등에 널리 사용되고 있다. 근래, 카메라 부착 휴대 전화나 PDA(Personal Digital Assistant) 등의 모바일 기기에 탑재되는 고체 촬상 장치로서는, 전원 전압이 낮고, 소비 전력의 관점 등에서 MOS형 이미지 센서가 많이 사용되고 있다.
MOS형의 고체 촬상 장치는, 단위화소가 광전 변환부가 되는 포토 다이오드와 복수의 화소 트랜지스터로 형성되고, 이 복수의 단위화소가 2차원 어레이형상으로 배열된 화소 어레이(화소 영역)와, 주변 회로 영역을 갖고서 구성된다. 복수의 화소 트랜지스터는, MOS 트랜지스터로 형성되고, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터의 3트랜지스터, 또는 선택 트랜지스터를 더한 4트랜지스터로 구성된다.
종래, 이와 같은 MOS형 고체 촬상 장치에 있어서, 복수의 화소가 배열된 화소 영역이 형성된 반도체 칩과, 신호 처리를 행하는 로직 회로가 형성된 반도체 칩을 전기적으로 접속하여 하나의 디바이스로서 구성한 고체 촬상 장치가 여러가지 제안되어 있다. 예를 들면, 일본 특개2006-49361호 공보에서는, 각 화소 셀마다 마이크로 패드를 갖는 이면조사형의 이미지 센서 칩과, 신호 처리 회로가 형성되고 마이크로 패드를 갖는 신호 처리 칩을, 마이크로 범프에 의해 접속한 반도체 모듈이 개시되어 있다.
일본 특개2007-13089호 공보에서는, 인터포우서(중간기판)상에, 촬상 화소부가 마련된 이면조사형의 MOS 고체 촬상 소자인 센서 칩과, 신호 처리를 행하는 주변 회로가 마련된 신호 처리 칩을 실장한 디바이스가 개시되어 있다. 일본 특개2008-130603호 공보에서는, 이미지 센서 칩과, 박형 회로 기판과, 신호 처리를 행하는 로직 회로 칩을 구비한 구성이다. 그리고, 이 박막 회로 기판과 로직 회로 칩이 전기적으로 접속되고, 박막 회로 기판이 이미지 센서 칩의 이면부터 스루홀비어를 통하여 전기적으로 접속된 구성이 개시되어 있다.
또한, 일본 특허 제4000507호 공보에서는, 투명 기판에 지지된 고체 촬상 소자에 관통 전극을 마련하고, 이 관통 전극을 통하여 고체 촬상 소자를 플렉시블 회로 기판에 전기적으로 접속한 고체 촬상 장치가 개시되어 있다. 또한, 일본 특개2003-31785호 공보에서는, 이면조사형의 고체 촬상 장치에 있어서, 지지 기판을 관통하는 전극을 마련한 구성이 개시되어 있다.
특개2006-49361호 공보, 특개2007-13089호 공보, 특개2008-130603호 공보에 나타내는 바와 같이, 이미지 센서 칩과 로직 회로 등의 이종(異種) 회로 칩을 혼재하는 기술은, 여러가지 제안되어 있다. 종래 기술에서는, 어느것이나 기능 칩이 거의 완성한 상태의 것을 이용하고, 관통접속구멍을 형성하여, 상하에 적층되는 칩 사이의 상호 접속이 가능한 상태로 하나의 칩상에 형성되는 것이 특징으로 되어 있다.
상술한 종래의 고체 촬상 장치에도 보여지는 바와 같이, 기판을 관통하는 접속 도체에 의해 적층된 이종 칩 사이를 접속하여 반도체 디바이스를 구성하는 것은, 아이디어로서 알려져 있다. 그러나, 깊은 기판에 절연을 확보하면서 접속구멍을 뚫어야 함으로, 접속구멍의 가공과, 접속 도체의 매입에 필요한 제조 프로세스의 비용 경제성 때문에 실용화는 곤란하다고 되어 있다.
한편, 예를 들면 1㎛ 정도의 작은 콘택트구멍을 형성하기 위해서는, 상부 칩을 극한까지 박육화할 필요가 있다. 이 경우, 박육화하기 전에 상부 칩을 지지 기판에 부착하는 등의 복잡한 공정과 비용 증가를 초래하여 버린다. 게다가, 고(高)애스펙트비의 접속구멍에 접속 도체로 메우기 위해서는, 접속 도체로서 텅스텐(W) 등의 피복성이 좋은 CVD막을 사용하는 것이 필연적으로 요구되어, 접속 도체 재료가 제약된다.
양산으로 간편하게 적용할 수 있는 경제성을 갖기 위해서는, 이 접속구멍의 애스펙트비를 극적으로 내려서, 형성하기 쉽게 함과 함께, 특별한 접속구멍 가공을 이용하지 않고서 종래의 웨이퍼 제조 프로세스 내에서 가공할 수 있는 기술을 선택할 수 있는 것이 바람직하다. 이 때, 상부 칩에 접속하는 콘택트구멍과, 상부 칩을 관통하여 하부 칩에 달하는 콘택트구멍은 깊이가 다르지만, 가능한 한 동일한 에칭 공정이나 금속 매입 공정으로의 형성을 할 수 있을 것이 요구되고 있다.
또한, 고체 촬상 장치 등에서는, 화상 영역과, 신호 처리를 행하는 로직 회로를, 각각의 성능을 충분히 발휘할 수 있도록 형성하고, 고성능화가 도모되는 것이 바람직하다.
고체 촬상 장치로 한하지 않고, 다른 반도체 집적 회로를 갖는 반도체 장치에서도, 각각의 반도체 집적 회로의 성능을 충분히 발휘할 수 있도록 형성하고, 고성능화가 도모되는 것이 바람직하다.
그러나, 상하의 칩 각각에 필요한 기능을 포함시킨 설계를 행하면, 공통의 기능을 갖는 부분의 회로 면적이 중복되어 버리기 때문에, 칩 사이즈가 커져서, 비용 저감이 곤란해진다. 이 때문에, 적어도, 비용 삭감을 위해서는, 상하의 칩으로 같은 기능을 갖는 부분의 면적을 극력 공통으로 사용하는 구성으로 설계될 것이 요망된다.
본 발명은, 상술한 점을 감안하여, 적층된 반도체 웨이퍼의 각각의 성능을 충분히 발휘하여 고성능화를 도모하고, 또한 양산성, 비용 저감을 도모한, 고체 촬상 장치 등의 반도체 장치와 그 제조 방법을 제공하는 것이다. 또한, 본 발명은, 상기 고체 촬상 장치를 구비한 카메라 등의 전자 기기를 제공하는 것이다.
본 발명에 관한 반도체 장치의 제조 방법은, 표면측에 배선층을 가지며, 반제품 상태의 회로를 구비하는 반도체 웨이퍼를 복수 적층하여 접합하고, 복수의 반도체 웨이퍼로 이루어지는 적층체를 형성하는 공정을 갖는다. 또한, 적층체중, 상층의 반도체 웨이퍼를 박육화하는 공정을 갖는다. 또한, 상층의 반도체 웨이퍼의 표면측에 형성된 배선에 달하는 접속구멍, 및, 상층의 반도체 웨이퍼를 관통하고, 하층의 반도체 웨이퍼의 표면측에 형성된 배선에 달하는 관통접속구멍을 상층의 반도체 웨이퍼측부터 개구함에 의해 형성하는 공정을 갖는다. 이 때, 관통접속구멍은, 접속구멍의 직경보다도 큰 직경을 갖도록 형성한다. 또한, 접속구멍 및 관통접속구멍에 도전 재료를 매입함에 의해, 적층된 반도체 웨이퍼를 전기적으로 접속하는 기판간 배선을 형성하는 공정을 갖는다.
본 발명의 반도체 장치의 제조 방법에서는, 관통접속구멍은, 접속구멍의 직경보다도 큰 직경을 갖도록 형성되기 때문에, 도전 재료를 매입할 때에, 보이드의 발생 등을 막을 수 있다.
본 발명에 관한 반도체 장치는, 제 1의 반도체 웨이퍼와, 제 2의 반도체 웨이퍼가, 기판간 배선으로 접속된 구성이 된다. 제 1의 반도체 웨이퍼는, 표면측에 제 1의 배선층을 구비하고, 반제품 상태의 제 1의 반도체 집적 회로를 구비한다. 제 2의 반도체 웨이퍼는, 표면측에 제 2의 배선층을 구비하고, 반제품 상태의 제 2의 반도체 집적 회로를 구비한다. 그리고, 제 1의 배선층과 제 2의 배선층 사이에 접합면을 갖고서 제 1의 반도체 웨이퍼의 하층에 적층되어 있다.
기판간 배선은, 접속구멍과, 관통접속구멍에, 도전 재료가 매입되어 형성되어 있다. 접속구멍은, 제 1의 반도체 웨이퍼의 이면측부터, 제 1의 배선층의 배선에 달하도록 형성되어 있다. 또한, 관통접속구멍은, 제 1의 반도체 웨이퍼의 이면측부터 제 1의 배선층과 제 2의 배선층과의 접합면을 관통하여 제 2의 배선층의 배선에 달하도록 형성되고, 접속구멍의 직경보다도 크게 형성되어 있다. 이 기판간 배선에 의해, 제 1의 반도체 집적 회로와 제 2의 반도체 집적 회로가 전기적으로 접속되어 있다.
본 발명의 반도체 장치에서는, 관통접속구멍은, 접속구멍의 직경보다도 큰 직경을 갖도록 형성되어 있기 때문에, 관통접속구멍 내에는, 보이드가 발생하는 일 없이 도전 재료가 매입되어 있다.
본 발명에 관한 전자 기기는, 고체 촬상 장치와, 광학 렌즈와, 신호 처리 회로를 구비한다. 고체 촬상 장치는, 제 1의 반도체 웨이퍼와, 제 2의 반도체 웨이퍼가, 기판간 배선으로 접속된 구성이 된다. 제 1의 반도체 웨이퍼는, 표면측에 제 1의 배선층을 구비하고, 반제품 상태의 제 1의 반도체 집적 회로를 구비한다. 제 2의 반도체 웨이퍼는, 표면측에 제 2의 배선층을 구비하고, 반제품 상태의 제 2의 반도체 집적 회로를 구비한다. 그리고, 제 1의 배선층과 제 2의 배선층 사이에 접합면을 갖고서 제 1의 반도체 웨이퍼의 하층에 적층되어 있다. 기판간 배선은, 접속구멍과, 관통접속구멍에, 도전 재료가 매입되어 형성되어 있다. 접속구멍은, 제 1의 반도체 웨이퍼의 이면측부터, 제 1의 배선층의 배선에 달하도록 형성되어 있다. 또한, 관통접속구멍은, 제 1의 반도체 웨이퍼의 이면측부터 제 1의 배선층과 제 2의 배선층과의 접합면을 관통하여 제 2의 배선층의 배선에 달하도록 형성되고, 접속구멍의 직경보다도 크게 형성되어 있다. 이 기판간 배선에 의해, 제 1의 반도체 집적 회로와 제 2의 반도체 집적 회로가 전기적으로 접속되어 있다.
광학 렌즈는, 고체 촬상 장치의 포토 다이오드에 입사광을 유도한다.
신호 처리 회로는, 고체 촬상 장치의 출력 신호를 처리한다.
본 발명에 의하면, 최적의 프로세스 기술로, 각각의 성능을 충분히 발휘할 수 있는 회로가 형성된 반도체 웨이퍼가 복수 적층된 구성이 되기 때문에, 양산성에 우수하고, 저비용으로 고성능의 반도체 장치를 얻을 수 있다. 또한, 반도체 장치를 이면조사형의 고체 촬상 장치로 하여, 그 고체 촬상 장치를 전자 기기에 이용함에 의해, 고성능의 전자 기기를 얻을 수 있다.
도 1은 본 발명에 적용되는 MOS 고체 촬상 장치의 한 예를 도시하는 개략 구성도.
도 2의 A는 종래의 고체 촬상 장치의 모식도, B, C는 본 발명의 실시의 형태에 관한 고체 촬상 장치의 모식도.
도 3은 본 발명에 적용되는 MOS 고체 촬상 장치의 화소 구성의 회로의 한 예를 도시하는 도면.
도 4는 제 1의 실시 형태에 관한 고체 촬상 장치를 도시하는 주요부의 개략 구성도.
도 5는 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법예를 도시하는 제조 공정도(그 1).
도 6은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법예를 도시하는 제조 공정도(그 2).
도 7은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법예를 도시하는 제조 공정도(그 3).
도 8은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법예를 도시하는 제조 공정도(그 4).
도 9는 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법예를 도시하는 제조 공정도(그 5).
도 10은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법예를 도시하는 제조 공정도(그 6).
도 11은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법예를 도시하는 제조 공정도(그 7).
도 12는 제 1의 실시 형태에 관한 고체 촬상 장치 및 그 제조 방법을 도시하는 제조 공정도(그 8).
도 13은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 9).
도 14는 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 10).
도 15는 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 11).
도 16은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 12).
도 17은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 13).
도 18은 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 14).
도 19는 제 1의 실시 형태에 관한 고체 촬상 장치의 제조 방법을 도시하는 제조 공정도(그 15).
도 20은 본 발명의 제 2의 실시 형태에 관한 고체 촬상 장치의 개략 단면 구성도.
도 21은 제 2의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 제조 공정도(그 1).
도 22는 제 2의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 제조 공정도(그 2).
도 23은 제 2의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 제조 공정도(그 3)이다.
도 24는 제 2의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 제조 공정도(그 4).
도 25는 제 2의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 제조 공정도(그 5).
도 26은 제 2의 실시 형태에 관한 반도체 장치의 제조 방법을 도시하는 제조 공정도(그 6).
도 27은 본 발명의 제 3의 실시 형태에 관한 고체 촬상 장치의 주요부의 개략 단면 구성도.
도 28의 A, B는 제 1의 반도체 기판의 이면측에 이면 배선을 이용한 예와, 이용하지 않는 예.
도 29의 A, B는 적층된 칩 사이에서 공통의 전위의 배선을 접속한 경우의 평면 레이아웃의 구성예와, 공통의 전위의 배선을 접속하지 않은 경우의 평면 레이아웃의 구성예.
도 30은 본 발명의 고체 촬상 장치의 설계 방법을 도시하는 플로우도.
도 31의 A, B는 본 발명의 설계 방법에 따른 상칩 및 하칩의 제조 공정도.
도 32의 A, B는 본 발명의 설계 방법에 따른 상칩 및 하칩의 제조 공정도.
도 33의 A, B는 본 발명의 설계 방법에 따른 상칩 및 하칩의 제조 공정도.
도 34의 A, B는 본 발명의 설계 방법에 따른 상칩 및 하칩의 제조 공정도.
도 35는 본 발명의 제 4의 실시 형태에 관한 전자 기기를 도시하는 개략 구성도.
이하, 발명을 실시하기 위한 형태(이하 실시의 형태라고 한다)에 관해 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. MOS형 고체 촬상 장치의 개략 구성예
2. 제 1의 실시 형태(이면조사형의 고체 촬상 장치의 구성예와 그 제조 방법예)
3. 제 2의 실시 형태(반도체 장치의 구성예와 그 제조 방법예)
4. 제 3의 실시 형태(고체 촬상 장치의 구성예와, 그 설계 방법)
5. 제 4의 실시 형태(전자 기기의 구성예)
<1. MOS형 고체 촬상 장치의 개략 구성예>
도 1에, 본 발명의 반도체 장치에 적용되는 MOS형 고체 촬상 장치의 개략 구성을 도시한다. 이 MOS형 고체 촬상 장치는, 각 실시의 형태의 고체 촬상 장치에 적용된다. 본 예의 고체 촬상 장치(1)는, 도시하지 않은 반도체 기판 예를 들면 실리콘 기판에 복수의 광전 변환부를 포함하는 화소(2)가 규칙적으로 2차원 어레이형상으로 배열된 화소 영역(이른바 화소 어레이)(3)과, 주변 회로부를 갖고서 구성된다. 화소(2)는, 광전 변환부가 되는 예를 들면 포토 다이오드와, 복수의 화소 트랜지스터(이른바 MOS 트랜지스터)를 갖고서 이루어진다. 복수의 화소 트랜지스터는, 예를 들면 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터의 3개의 트랜지스터로 구성할 수 있다. 그 밖에, 선택 트랜지스터 추가하여 4개의 트랜지스터로 구성할 수도 있다. 단위화소의 등가 회로에 관해서는 후술한다. 화소(2)는, 하나의 단위화소로서 구성할 수 있고, 또한, 복수의 화소에서 트랜지스터를 공유하는 공유 화소 구조로 할 수도 있다. 이 공유 화소 구조는, 복수의 포토 다이오드가, 전송 트랜지스터를 구성하는 플로팅 디퓨전, 및 전송 트랜지스터 이외의 다른 트랜지스터를 공유하는 구조이다.
주변 회로부는, 수직 구동 회로(4)와, 칼럼 신호 처리 회로(5)와, 수평 구동 회로(6)와, 출력 회로(7)와, 제어 회로(8) 등을 갖고서 구성된다.
제어 회로(8)는, 입력 클록과, 동작 모드 등을 지령하는 데이터를 수취하고, 또한 고체 촬상 장치의 내부 정보 등의 데이터를 출력한다. 즉, 제어 회로(8)에서는, 수직 동기 신호, 수평 동기 신호 및 마스터 클록에 의거하고, 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등의 동작의 기준이 되는 클록 신호나 제어 신호를 생성한다. 그리고, 이들의 신호를 수직 구동 회로(4), 칼럼 신호 처리 회로(5) 및 수평 구동 회로(6) 등에 입력한다.
수직 구동 회로(4)는, 예를 들면 시프트 레지스터에 의해 구성되고, 화소 구동 배선을 선택하고, 선택된 화소 구동 배선에 화소를 구동하기 위한 펄스를 공급하고, 행 단위로 화소를 구동한다. 즉, 수직 구동 회로(4)는, 화소 영역3의 각 화소(2)를 행 단위로 순차적으로 수직 방향으로 선택 주사하고, 수직 신호선(9)을 통하여 각 화소(2)의 광전 변환부가 되는 예를 들면 포토 다이오드에서의 수광량에 응하여 생성한 신호 전하에 의거한 화소 신호를 칼럼 신호 처리 회로(5)에 공급한다.
칼럼 신호 처리 회로(5)는, 화소(2)의 예를 들면 열마다 배치되어 있고, 1행분의 화소(2)로부터 출력되는 신호를 화소열마다 노이즈 제거 등의 신호 처리를 행한다. 즉 칼럼 신호 처리 회로(5)는, 화소(2) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS(Correlated Double Sampling : 상관 이중 샘플링)나, 신호 증폭, AD 변환 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(5)의 출력단에는 수평 선택 스위치(도시 생략)가 수평 신호선(10) 사이에 접속되어 마련된다.
수평 구동 회로(6)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력함에 의해, 칼럼 신호 처리 회로(5)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(5)의 각각으로부터 화소 신호를 수평 신호선(10)에 출력시킨다.
출력 회로(7)는, 칼럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통하여 순차적으로에 공급되는 신호에 대해, 신호 처리를 행하여 출력한다. 예를 들면, 버퍼링만 하는 경우도 있고, 흑레벨 조정, 열(列) 분산 보정, 각종 디지털 신호 처리 등이 행하여지는 경우도 있다. 입출력 단자(12)는, 외부와 신호의 교환을 한다.
다음에, 본 실시 형태에 관한 MOS형 고체 촬상 장치의 구조에 관해 설명한다. 도 2A는, 종래의 MOS형 고체 촬상 장치의 구조를 도시하는 개략 구성도이고, 도 2B 및 도 2C는, 본 실시 형태에 관한 MOS형 고체 촬상 장치의 구조를 도시하는 개략 구성도이다.
종래의 MOS형 고체 촬상 장치(151)는, 도 2A에 도시하는 바와 같이, 하나의 반도체 칩(152) 내에, 화소 영역(153)과, 제어 회로(154)와, 신호 처리하기 위한 로직 회로(155)를 탑재하여 구성된다. 통상, 화소 영역(153)과 제어 회로(154)로 이미지 센서(156)가 구성된다.
이에 대해, 본 실시 형태예의 MOS형 고체 촬상 장치(21)는, 도 2B에 도시하는 바와 같이, 제 1의 반도체 칩부(22)에 화소 영역(23)과 제어 영역(24)을 탑재하고, 제 2의 반도체 칩부(26)에 신호 처리하기 위한 신호 처리 회로를 포함하는 로직 회로(25)를 탑재한다. 이 제 1의 반도체 칩부(22)와 제 2의 반도체 칩부(26)를 상호 전기적으로 접속하여 하나의 반도체 칩으로서 MOS형 고체 촬상 장치(21)가 구성된다.
본 발명의 다른 실시 형태예에서의 MOS형 고체 촬상 장치(27)는, 도 2C에 도시하는 바와 같이, 제 1의 반도체 칩부(22)에 화소 영역(23)을 탑재하고, 제 2의 반도체 칩부(26)에 제어 영역(24), 신호 처리 회로를 포함하는 로직 회로(25)를 탑재한다. 이 제 1의 반도체 칩부(22)와 제 2의 반도체 칩부(26)를 상호 전기적으로 접속하여 하나의 반도체 칩으로서 MOS형 고체 촬상 장치(27)가 구성된다.
도 3은, 단위화소(2)의 회로 구성의 한 예를 도시하는 회로도이다. 본 회로예에 관한 단위화소(2)는, 광전 변환부, 예를 들면 포토 다이오드(PD)와, 4개의 화소 트랜지스터를 갖고서 구성된다. 4개의 화소 트랜지스터는, 예를 들면 전송 트랜지스터(11), 리셋 트랜지스터(13), 증폭 트랜지스터(14) 및 선택 트랜지스터(15)이다. 이들 화소 트랜지스터는, 예를 들면 n채널의 MOS 트랜지스터를 이용하고 있다.
전송 트랜지스터(11)는, 포토 다이오드(PD)의 캐소드와 플로팅 디퓨전부(16) 사이에 접속된다. 포토 다이오드(PD)에서 광전 변환되고, 여기에 축적된 신호 전하(여기서는, 전자)를, 게이트에 전송 펄스(φTRG)가 주어짐에 의해 플로팅 디퓨전부(16)에 전송한다.
리셋 트랜지스터(13)는, 전원(VDD)에 드레인이, 플로팅 디퓨전부(16)에 소스가 각각 접속된다. 그리고, 포토 다이오드(PD)로부터 플로팅 디퓨전부(16)에의 신호 전하의 전송에 앞서서, 게이트에 리셋 펄스(φRST)가 주어짐에 의해 플로팅 디퓨전부(16)의 전위를 리셋한다.
선택 트랜지스터(15)는, 예를 들면, 전원(VDD)에 그 드레인이 접속되고, 증폭 트랜지스터(14)의 드레인에 그 소스가 각각 접속된다. 그리고 선택 트랜지스터(15)의 게이트에 선택 펄스(φSEL)가 주어짐에 의해 온 상태가 되고, 증폭 트랜지스터(14)에 대해 전원(VDD)을 공급함에 의해 화소(2)의 선택을 할 수 있다. 또한, 이 선택 트랜지스터(15)에 관해서는, 증폭 트랜지스터(14)의 소스와 수직 신호선(9) 사이에 접속한 구성을 채택할 수도 있다.
증폭 트랜지스터(14)는, 플로팅 디퓨전부(16)에 게이트가, 선택 트랜지스터(15)의 소스에 드레인이, 수직 신호선(9)에 소스가 각각 접속된 소스 폴로워 구성이 되어 있다. 증폭 트랜지스터(14)는, 리셋 트랜지스터(13)에 의해 리셋한 후의 플로팅 디퓨전부(16)의 전위를 리셋 레벨로서 수직 신호선(9)에 출력한다. 또한 증폭 트랜지스터(14)는, 전송 트랜지스터(11)에 의해 신호 전하를 전송한 후의 플로팅 디퓨전부(16)의 전위를 신호 레벨로서 수직 신호선(9)에 출력한다.
본 실시 형태예의 고체 촬상 장치(1)에서는, 예를 들면, 포토 다이오드 및 복수의 MOS 트랜지스터 등의 소자가 도 2B 또는 도 2C의 제 1의 반도체 칩부(22)에 형성된다. 또한, 전송 펄스, 리셋 펄스, 선택 펄스, 전원 전압은, 도 2B 또는 도 2C의 제어 영역(24)부터 공급된다. 또한, 선택 트랜지스터의 드레인에 접속된 수직 신호선(9)보다 후단(後段)의 소자는, 도 2B 또는 도 2C의 로직 회로(25)에 구성되어 있고, 제 2의 반도체 칩부(26)에 형성된다.
상술한 실시 형태예에 관한 MOS형 고체 촬상 장치는, 이종의 반도체 칩이 적층한 구조를 갖고 있고, 후술하는 바와 같이, 그 제조 방법과, 그 제조 방법에 의거하여 얻어진 구성에 특징을 갖고 있다.
이하에 설명하는 실시 형태예에서는, 본 발명의 고체 촬상 장치와, 그 제조 방법에 관해 설명한다.
<2. 제 1의 실시 형태>
[고체 촬상 장치의 구성예와 그 제조 방법예]
도 4 내지 도 19를 이용하여, 본 발명의 제 1의 실시 형태예에 관한 반도체 장치로서, 이면조사형의 MOS형 고체 촬상 장치를 그 제조 방법과 함께 설명한다.
도 4는, 본 실시 형태예의 고체 촬상 장치(81)의 전극 패드부(78)를 포함하는 개략 단면 구성도(완성도)이다. 본 실시 형태예의 고체 촬상 장치(81)는, 화소 어레이(이하, 화소 영역이라고 한다)(23)와 제어 영역(24)을 포함하는 제 1의 반도체 칩부(22)와, 로직 회로(25)가 탑재된 제 2의 반도체 칩부(26)가 전기적으로 접속된 상태로 상하에 적층되어 있다.
도 5 내지 도 19를 이용하여, 본 실시 형태예의 고체 촬상 장치(81)의 제조 방법에 관해 설명한다.
제 1의 실시 형태예에서는, 우선, 도 5에 도시하는 바와 같이, 제 1의 반도체 웨이퍼(이하, 제 1의 반도체 기판이라고 한다)(31)의 각 칩부가 되는 영역에, 반제품 상태의 이미지 센서, 즉 화소 영역(23)과 제어 영역(24)을 형성한다. 즉, 실리콘 기판으로 이루어지는 제 1의 반도체 기판(31)의 각 칩부가 되는 영역에, 각 화소의 광전 변환부가 되는 포토 다이오드(PD)를 형성하고, 그 반도체웰 영역(32)에 각 화소 트랜지스터의 소스/드레인 영역(33)을 형성한다. 반도체웰 영역(32)은, 제 1 도전형, 예를 들면 p형의 불순물을 도입하여 형성하고, 소스/드레인 영역(33)은, 제 2 도전형, 예를 들면 n형의 불순물을 도입하여 형성한다. 포토 다이오드(PD) 및 각 화소 트랜지스터의 소스/드레인 영역(33)은, 기판 표면부터의 이온 주입으로 형성한다.
포토 다이오드(PD)는, n형 반도체 영역(34)과 기판 표면측의 p형 반도체 영역(35)을 갖고서 형성된다. 화소를 구성하는 기판 표면상에는 게이트 절연막을 통하여 게이트 전극(36)을 형성하고, 게이트 전극(36)과 쌍(對)의 소스/드레인 영역(33)에 의해 화소 트랜지스터(Tr1, Tr2)를 형성한다. 도 5에서는, 복수의 화소 트랜지스터를, 2개의 화소 트랜지스터(Tr1, Tr2)로 대표하여 나타낸다. 포토 다이오드(PD)에 인접하는 화소 트랜지스터(Tr1)가 전송 트랜지스터에 상당하고, 그 소스/드레인 영역이 플로팅 디퓨전(FD)에 상당한다. 각 단위화소(30)가 소자 분리 영역(38)에서 분리된다.
한편, 제어 영역(24)측에서는, 제 1의 반도체 기판(31)에 제어 회로를 구성하는 MOS 트랜지스터를 형성한다. 도 4에서는, MOS 트랜지스터(Tr3, Tr4)로 대표하여, 제어 영역(24)을 구성하는 MOS 트랜지스터를 나타낸다. 각 MOS 트랜지스터(Tr3, Tr4)는, n형의 소스/드레인 영역(33)과, 게이트 절연막을 통하여 형성한 게이트 전극(36)에 의해 형성된다.
뒤이어, 제 1의 반도체 기판(31)의 표면상에, 1층째의 층간 절연막(39)을 형성하고, 그 후, 층간 절연막(39)에 콘택트 홀을 형성하고, 소요되는 트랜지스터에 접속하는 접속 도체(44)를 형성한다. 높이가 다른 접속 도체(44)의 형성에 즈음하여서는, 트랜지스터 윗면을 포함하는 전면(全面)에 제 1 절연 박막(43a)을 예를 들면 실리콘 산화막으로 형성하고, 에칭 스토퍼가 되는 제 2 절연 박막(43b)을 예를 들면 실리콘 질화막으로 형성하여 적층한다. 이 제 2 절연 박막(43b)상에 1층째의 층간 절연막(39)을 형성한다. 1층째의 층간 절연막(39)은, 예를 들면, P-SiO막(플라즈마 산화막)을 10 내지 150㎚로 성막 후, NSG(논도프 규산 유리)막 또는 PSG막(인규산 유리)을 50㎚ 내지 1000㎚로 형성한다. 그 후, dTEOS막을 100 내지 1000㎚로 성막 후, P-SiH4막(플라즈마 산화막)을 50 내지 200㎚로 성막함으로써 형성할 수 있다.
그 후, 1층째의 층간 절연막(39)에 깊이가 다른 콘택트 홀을 에칭 스토퍼가 되는 제 2 절연 박막(43b)까지 선택적으로 형성한다. 뒤이어, 각 콘택트 홀에 연속하도록, 각 부분에서 같은 막두께의 제 1 절연 박막(43a) 및 제 2 절연 박막(43b)을 선택 에칭하여 콘택트 홀을 형성한다. 그리고, 각 콘택트 홀에 접속 도체(44)를 매입한다.
또한, 제 2 절연 박막(43b) 형성 후, 제 1의 반도체 기판(31)의 반도체웰 영역(32) 내의 소망하는 영역을 분리하는 절연 스페이서층(42)을 형성한다. 절연 스페이서층(42)은, 제 2 절연 박막(43b) 형성 후, 제 1의 반도체 기판(31)의 소망하는 위치를 표면측부터 개구하고, 절연 재료를 매입함으로써 형성된다. 이 절연 스페이서층(42)은, 도 4의 기판간 배선(68)을 둘러싸는 영역에 형성되는 것이다.
뒤이어, 각 접속 도체(44)에 접속하도록, 층간 절연막(39)을 통하여 복수층, 본 예에서는 3층의 구리 배선(40)을 형성하여 제 1의 배선층(41)을 형성한다. 통상, 각 구리 배선(40)은, Cu 확산을 방지하기 위해 도시하지 않은 배리어 메탈층으로 덮여진다. 배리어 메탈층은, 예를 들면 SiN막, SiC막을 10 내지 150㎚로 성막함으로써 형성할 수 있다. 또한, 2층째부터의 층간 절연막(39)은, dTEOS막(플라즈마 CVD(Chemical Vapor Deposition)법에 의해 형성된 실리콘 산화막)을 100 내지 1000㎚로 성막함으로써 형성할 수 있다. 층간 절연막(39)과 배리어 메탈층을 통하여 형성되는 구리 배선(40)을 교대로 형성함에 의해, 제 1의 배선층(41)이 형성된다. 본 실시 형태예에서는, 제 1의 배선층(41)을 구리 배선(40)으로 형성하는 예로 하였지만, 그 밖의 금속재료에 의한 메탈 배선으로 할 수도 있다.
지금까지의 공정에서, 상부에 제 1의 배선층(41)을 가지며, 반제품 상태의 화소 영역(23) 및 제어 영역(24)이 구성된 제 1의 반도체 기판(31)이 형성된다.
한편, 도 6에 도시하는 바와 같이, 예를 들면 실리콘으로 이루어지는 제 2의 반도체 기판(반도체 웨이퍼)(45)의 각 칩부가 되는 영역에, 반제품 상태의 신호 처리하기 위한 신호 처리 회로를 포함하는 로직 회로(25)를 형성한다. 즉, 제 2의 반도체 기판(45)의 표면측의 p형의 반도체웰 영역(46)에, 소자 분리 영역(50)에서 분리되도록 로직 회로(25)를 구성하는 복수의 MOS 트랜지스터를 형성한다. 여기서는, 복수의 MOS 트랜지스터를, MOS 트랜지스터(Tr6, Tr7, Tr8)로 대표한다. 각 MOS 트랜지스터(Tr6, Tr7, Tr8)는, 각각 1쌍의 n형의 소스/드레인 영역(47)과, 게이트 절연막을 통하여 형성한 게이트 전극(48)을 갖고서 형성된다. 로직 회로(25)는, CMOS 트랜지스터로 구성할 수 있다.
뒤이어, 제 2의 반도체 기판(45)의 표면상에, 1층째의 층간 절연막(49)을 형성하고, 그 후, 층간 절연막(49)에 콘택트 홀을 형성하고, 소요되는 트랜지스터에 접속하는 접속 도체(54)를 형성한다. 높이가 다른 접속 도체(54)의 형성에 즈음하여서는, 전술한 바와 마찬가지로, 트랜지스터 윗면을 포함하는 전면에 제 1 절연 박막(43a), 예를 들면 실리콘 산화막과, 에칭 스토퍼가 되는 제 2 절연 박막(43b), 예를 들면 실리콘 질화막을 적층한다. 이 제 2 절연 박막(43b)상에 1층째의 층간 절연막(49)을 형성한다. 그리고, 1층째의 층간 절연막(39)에 깊이가 다른 콘택트 홀을 에칭 스토퍼가 되는 제 2 절연 박막(43b)까지 선택적으로 형성한다. 뒤이어, 각 콘택트 홀에 연속하도록, 각 부분에서 같은 막두께의 제 1 절연 박막(43a) 및 제 2 절연 박막(43b)을 선택 에칭하여 콘택트 홀을 형성한다. 그리고, 각 콘택트 홀에 접속 도체(54)를 매입한다.
그 후, 층간 절연막(49)의 형성과 복수층의 메탈 배선의 형성을 반복함에 의해, 제 2의 배선층(55)을 형성한다. 본 실시 형태예에서는, 제 1의 반도체 기판(31)상에 형성한 제 1의 배선층(41)의 형성 공정과 같은 공정과 마찬가지로 하여 3층의 구리 배선(53)을 형성한 후, 최상층에 알루미늄 배선(57)을 형성하는 예로 한다. 알루미늄 배선(57)의 형성은, 우선, 최상층의 구리 배선(53) 상부에 층간 절연막(49) 형성한 후, 최상층의 구리 배선(53) 상부의 소망하는 위치가 노출되도록 층간 절연막(49)을 에칭 제거하고, 콘택트 홀을 형성한다. 그리고, 콘택트 홀 내를 포함하는 영역에 배리어 메탈층(56)이 되는 TiN(하층)/Ti(상층)로 이루어지는 적층막을 5 내지 10㎚, 또는 TaN(하층)/Ta(상층)로 이루어지는 적층막을 10 내지 100㎚로 성막한다. 그 후, 콘택트 홀을 피복하여 알루미늄을 500 내지 2000㎚로 성막한 후, 소망하는 형상으로 패터닝함에 의해 알루미늄 배선(57)을 형성한다. 또한, 알루미늄 배선(57) 상부에, 후의 공정에서 필요하게 되는 배리어 메탈층(58)을 성막한다. 이 배리어 메탈층(58)도, 알루미늄 배선(57)의 하층에 성막한 배리어 메탈층(56)과 같은 구성으로 할 수 있다.
계속해서, 상부에 배리어 메탈층(58)이 형성된 알루미늄 배선(57)을 피복하여 층간 절연막(49)을 성막한다. 알루미늄 배선(57) 상부의 층간 절연막(49)은, 예를 들면 HDP막(고밀도 플라즈마 산화막) 또는 P-SiO막(플라즈마 산화막)을 500 내지 2000㎚로 성막한 후, 그 상부에 또한 P-SiO막을 100 내지 2000㎚의 두께로 성막함으로써 형성할 수 있다. 이상에 의해, 층간 절연막(49)을 통하여 형성된 3층의 구리 배선(53)과 최상층에 형성된 알루미늄 배선(57)으로 이루어지는 제 2의 배선층(55)이 형성된다.
그리고, 제 2의 배선층(55) 상부에는, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)을 접합할 때에 휘어짐을 경감하기 위한 휨 교정막(59)을 형성한다. 휨 교정막(59)은, 예를 들면 P-SiN막 또는 P-SiON막(플라즈마 질산화막)을 100 내지 2000㎚로 성막함으로써 형성할 수 있다.
지금까지의 공정에서, 상부에 제 2의 배선층(55)을 가지며, 반제품 상태의 로직 회로가 구성된 제 2의 반도체 기판(45)이 형성된다.
다음에, 도 7에 도시하는 바와 같이, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)을, 제 1의 배선층(41), 및 제 2의 배선층(55)이 마주 보도록 접합한다. 접합은, 예를 들면 접착제로 행한다. 접착제로 접합하는 경우에는, 제 1의 반도체 기판(31) 또는 제 2의 반도체 기판(45)의 접합면의 한쪽의 측에 접착제층(60)을 형성하고, 이 접착제층(60)을 통하여 겹쳐서 양자를 접합한다. 본 실시 형태예에서는, 화소 영역이 구성된 제 1의 반도체 기판(31)을 상층에 배치하고, 제 2의 반도체 기판(45)을 하층에 배치하여 접합하였다.
또한, 본 실시 형태예에서는, 접착제층(60)을 통하여 제 1의 반도체 기판(31) 상부의 제 1의 배선층(41)과 제 2의 반도체 기판(45) 상부의 제 2의 배선층(55)을 접합하는 예로 하였지만, 이 밖에, 플라즈마 접합으로 접합하는 예로 하여도 좋다. 플라즈마 접합의 경우에는, 제 1의 배선층(41)과 제 2의 배선층(55)의 접합면에, 각각 플라즈마 TEOS막, 플라즈마 SiN막, SiON막(블록막), 또는, SiC막 등을 형성한다. 이 막이 형성된 접합면을 플라즈마 처리하여 겹치고, 그 후, 어닐 처리하여 양자를 접합한다. 접합 처리는, 배선 등에 영향을 주지 않는 400℃ 이하의 저온 프로세스로 행하는 것이 바람직하다.
그리고, 상부에 배선층을 갖는 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45)이 적층하여 접합됨에 의해, 2개의 이종 기판으로 이루어지는 적층체(81a)가 형성된다.
다음에, 도 8에 도시하는 바와 같이, 제 1의 반도체 기판(31)의 이면측부터 연삭, 연마하여 제 1의 반도체 기판(31)을 박육화한다. 이 박육화는, 포토 다이오드(PD)가 면하도록 행하여진다. 제 1의 반도체 기판(31)으로서, 예를 들면 p형의 고농도 불순물층을 에칭 스토퍼층(도시 생략)으로 하여 형성된 반도체 기판을 이용함에 의해, 에칭 스토퍼 층까지 기판을 에칭 제거함으로써 평탄하게 박육화할 수 있다. 박육화한 후, 포토 다이오드(PD)의 이면에 암전류 억제를 위한 p형 반도체층(도시 생략)을 형성한다. 제 1의 반도체 기판(31)의 두께는 예를 들면 600㎛ 정도지만, 예를 들면 3 내지 5㎛ 정도까지 박육화한다.
종래, 이와 같은 박육화는, 별도 준비한 지지 기판을 제 1의 반도체 기판(31)상에 형성된 제 1의 배선층(41)측에 접합하여 행하여지고 있다. 그러나, 본 실시의 형태에서는, 로직 회로(25)가 형성된 제 2의 반도체 기판(45)을 지지 기판으로 겸용하여 제 1의 반도체 기판(31)의 박육화가 행하여진다. 이 제 1의 반도체 기판(31)의 이면이 이면조사형의 고체 촬상 장치로서 구성된 때의, 광입사면이 된다.
다음에, 도 9에 도시하는 바와 같이, 제 1의 반도체 기판(31)의 이면상에, 반사 방지막(61)을 형성한다. 반사 방지막(61)은, 예를 들면 TaO2 또는 HfO2를 5 내지 100㎚로 성막하고, 필요한 열처리를 행함으로써 암전류를 억제하는 효과를 부가할 수 있다. 그 후, 반사 방지막(61)상에, 플라즈마 SiO막을 100 내지 1500㎚의 두께로 성막함에 의해, 절연막(62)을 형성한다.
다음에, 도 10에 도시하는 바와 같이, 절연 스페이서층(42)의 내측의 소망하는 영역에 홈부(64)를 형성하고, 차광이 필요한 차광 영역에, 차광막용 홈부(82)를 형성한다. 이 홈부(64) 및 차광막용 홈부(82)는, 제 1의 반도체 기판(31)의 이면측에 형성된 절연막(62) 윗면부터 에칭에 의해 개구를 형성함으로써 형성하고, 예를 들면 제 1의 반도체 기판(31)에 달하지 않는 깊이로 형성한다.
다음에, 도 11에 도시하는 바와 같이, 절연 스페이서층(42)의 내측에 형성된 홈부(64)의 소망하는 저부 영역부터 제 1의 배선층(41)의 최하층(도 11에서는, 가장 상측)의 구리 배선(40)에 달하기 직전의 깊이까지 개구하고, 접속구멍(66)을 형성한다.
또한, 마찬가지로, 절연 스페이서층(42)의 내측에 형성된 홈부(64)의 소망하는 저부 영역부터 제 1의 배선층(41)과 제 2의 배선층(55)의 접합면을 관통하는 관통접속구멍(65)을 형성한다. 이 관통접속구멍(65)은, 제 2의 반도체 기판(45) 상부에 형성된 제 2의 배선층(55)의 최상층의 알루미늄 배선(57)에 달하기 직전의 깊이까지 개구함에 의해 형성한다. 이 때, 관통접속구멍(65)의 직경은 접속구멍(66)의 직경의 1.5 내지 10배 정도 크게, 보다 바람직하게는, 3 내지 4배 정도 크게 형성한다.
관통접속구멍(65)의 직경이 접속구멍(66)의 1.5배보다도 작은 경우에는, 관통접속구멍(65)의 애스펙트비가 커져서, 후의 공정에서 도전 재료를 구멍 내에 매입할 때에, 보이드가 발생할 우려가 있다. 또한, 관통접속구멍(65)의 직경이 접속구멍(66)의 10배보다도 큰 경우에는, 관통접속구멍(65)이 차지하는 영역이 커져서, 장치의 소형화를 실시할 수가 없다는 문제가 있다. 따라서 관통접속구멍(65)의 직경을 접속구멍(66)의 직경의 1.5 내지 10배 정도 크게 함으로써, 도전 재료의 매입에 최적의 애스펙트비로, 또한, 레이아웃 스페이스도 커지지 않는 구멍으로 할 수 있다.
접속구멍(66), 및 관통접속구멍(65)은, 제 1의 반도체 기판(31)을 박육화(도 8의 공정)한 후에 형성하기 때문에, 애스펙트비가 작아지고, 미세 구멍으로서 형성할 수 있다. 또한, 접속구멍(66)은, 제 1의 반도체 기판(31) 상부의 제 1의 배선층(41)중, 최하층, 즉, 제 1의 반도체 기판(31)에 가장 가까운 측의 구리 배선(40)에 달하기 직전까지 개구하여 형성되기 때문에, 개구 깊이가 보다 얕아지고, 미세 구멍에 형성에 유리해진다.
다음에, 접속구멍(66), 및 관통접속구멍(65)의 측벽 및 저부를 포함하는 영역에, 예를 들면 SiO2막으로 이루어지는 절연층(67)을 성막하고, 그 후 에치백한다. 이에 의해, 도 12에 도시하는 바와 같이 접속구멍(66) 및 관통접속구멍(65)의 측벽만에 절연층(67)을 남겨 둔다. 그 후, 접속구멍(66) 및 관통접속구멍(65)의 저부를 더욱 에칭 제거한다. 이에 의해, 접속구멍(66)에서는 제 1의 배선층(41)의 최하층의 구리 배선(40)을, 관통접속구멍(65)에서는 제 2의 배선층(55)의 최상층의 알루미늄 배선(57)(엄밀하게는 알루미늄 배선 상부의 배리어 메탈층(58))을 노출시킨다.
이 결과, 접속구멍(66)은, 제 1의 배선층(41)의 구리 배선(40)에 달한다. 또한, 관통접속구멍(65)은, 제 1의 배선층(41) 및 제 2의 배선층(55)의 접합면을 관통하고, 제 2의 배선층(55)에 형성된 알루미늄 배선(57)에 달한다.
이 시점에서는 아직도 화소 어레이의 제조 프로세스로서 온 칩 컬러 필터, 온 칩 렌즈의 가공 공정을 거치지 않고, 미완성이다. 그와 함께, 구리 배선(40)상에 형성된 접속구멍(66)과 알루미늄 배선(57)상에 형성된 관통접속구멍(65)은, 종래의 웨이퍼 프로세스의 연장으로 가공, 형성하는 것이 가능하다. 한편, 로직 회로(25)에서도, 회로 기술로서 최적의 최상층의 메탈 배선까지의 공정이고 미완성이다. 이와 같이, 반제품인 이종 기판을 접합하기 때문에, 완성품이 된 이종 기판을 접합하는 경우보다도 제조 비용의 억제를 가능하게 된다.
그 후, 도 13에 도시하는 바와 같이, 홈부(64), 차광막용 홈부(82), 접속구멍(66), 및 관통접속구멍(65)을 포함하는 영역에, 예를 들면, 구리 등의 도전 재료를 형성하고, CMP(Chemical Mechanical Polising)법으로 표면을 연마한다. 이에 의해, 홈부(64), 차광막용 홈부(82), 접속구멍(66), 및 관통접속구멍(65)의 도전 재료만을 잔존시킨다. 이에 의해, 절연 스페이서층(42) 내의 영역에서는, 기판간 배선(68)이 형성됨과 함께, 차광 영역에서는 차광막(63)이 형성된다. 본 실시 형태예에서는, 접속구멍(66) 내에 형성된 기판간 배선(68), 및 관통접속구멍(65) 내에 형성된 기판간 배선(68)은, 홈부(64)에 형성된 다마신 배선으로 이루어지는 접속 배선(68a)에 의해 전기적으로 접속된다. 또한, 차광막(63)도 다마신법에 의해 형성된다. 그리고, 홈부(64), 차광막용 홈부(82), 접속구멍(66), 및 관통접속구멍(65)이 도전 재료로 매입됨에 의해, 제 1의 배선층(41)에 형성된 구리 배선(40)과 제 2의 배선층(55)에 형성된 알루미늄 배선(57)이 전기적으로 접속된다.
그리고, 이때, 제 2의 반도체 기판(45)상의 제 2의 배선층(55)에 형성된 알루미늄 배선(57) 상부에는 배리어 메탈층(58)이 형성되기 때문에, 기판간 배선(68)을 구리로 형성한 경우에도, 구리의 확산이 방지된다. 또한, 접속구멍(66) 및 관통접속구멍(65)의 구멍 내에서의 제 1의 반도체 기판(31)을 관통하는 측벽에는, 절연층(67)이 형성되어 있다. 이 때문에, 기판간 배선(68)과 제 1의 반도체 기판(31)이 전기적으로 분리되어 있고, 접속되는 일이 없다. 또한, 본 실시 형태예에서는, 기판간 배선(68)은, 제 1의 반도체 기판(31)에 형성된 절연 스페이서층(42)의 영역 내에 형성되기 때문에, 이에 의해서도, 기판간 배선(68)과 제 1의 반도체 기판(31)이 전기적으로 접속되는 것이 방지된다.
본 실시 형태예의 기판간 배선(68)의 형성 공정에서는, 홈부(64)와 차광막용 홈부(82), 접속구멍(66), 관통접속구멍(65)을 3단계로 나누어서 형성하고, 구리를 매입하는 다마신법을 이용하였지만, 이것으로 한정되는 것이 아니다. 제 1의 반도체 기판(31) 상부의 제 1의 배선층(41)의 구리 배선(40)과, 제 2의 반도체 기판(45) 상부의 제 2의 배선층(55)의 알루미늄 배선(57)이 전기적으로 접속되는 기판간 배선(68)이 형성되는 예라면 여러가지의 변경이 가능하다.
예를 들면, 기판간 배선(68)은, CVD법이나 스퍼터법 등에 의해 형성하고, 통상의 리소그래피와 드라이 에칭에 의해 형성하는 것도 가능하지만, 배선층을 쌓아올림에 의해 감도 열화가 허용하기 어렵게 된다. 이 때문에, 절연막의 증가가 적은 다마신 배선 구조를 적용하는 것이 바람직하다.
또한, 본 실시 형태예에서는, 차광막(63)을 형성하기 위한 차광막용 홈부(82)를, 기판간 배선(68)을 형성하기 위한 홈부(64)와 동시에 가공하는 구성으로 하였지만, 홈부(64), 접속구멍(66), 관통접속구멍(65) 및 절연 스페이서층(42)의 형성 후에 형성하여도 좋다. 이 경우에도, 차광막용 홈부(82)는, 홈부(64)와 동층(同層)에 형성하고, 차광막용 홈부(82) 내에의 도전 재료의 매입은, 홈부(64), 접속구멍(66), 및 관통접속구멍(65)에의 도전 재료의 매입과 동시에 행한다. 차광막용 홈부(82)를 홈부(64), 접속구멍(66), 및 관통접속구멍(65)과 동시에 가공하는 쪽이 공정으로서는 간략화된다. 그러나, 이 경우에는, 절연 스페이서층(42)을 형성할 때에 차광막용 홈부(82) 내에도 절연 스페이서층(42)이 형성되어 버려, 소망하는 차광막(63)의 선폭(線幅)을 얻을 수 없을 가능성이 있다. 화소의 미세화가 진행된 경우는, 차광막용 홈부(82)를 홈부(64), 접속구멍(66), 및 관통접속구멍(65)과 별도 공정에서 형성하는 쪽이 보다 바람직하다.
종래에는, 차광막(63)은, 기판간 배선(68)을 형성하기 전의 공정에서, 텅스텐이나 알루미늄 등에 의해 별도로 형성되어 있지만, 기판간 배선(68)의 형성과 동시의 다마신법에 의해 형성함에 의해, 공정을 간략할 수 있다. 그와 함께, 제 1의 반도체 기판(31)의 수광부측(이면측)의 절연막 두께를 박막화할 수 있고, 감도 향상에 기여할 수 있다.
또한, 관통접속구멍(65)은 접속구멍(66)의 깊이에 대해, 1.5 내지 10배의 범위 내에서 깊어지기 때문에, 같은 개구 사이즈로는, 접속구멍(66)이 도전 재료로 매입되어도, 관통접속구멍(65) 내의 도전 재료에 보이드가 생기는 일이 있을 수 있다.
본 실시 형태예에서는, 깊이에 응하여, 개구 사이즈가 다른 관통접속구멍(65) 및 접속구멍(66)을 개구함에 의해, 도전 재료의 매입에 최적의 애스펙트비로, 또한, 레이아웃 스페이스도 커지지 않는 구멍을 형성하는 것을 가능하게 하고 있다. 이에 의해, 깊이가 깊은 관통접속구멍(65)에서도, 도전 재료의 매입시에 있어서의 보이드의 발생을 방지할 수 있다.
또한, 본 실시 형태예에서는, 접속구멍(66)은 제 1의 반도체 기판(31) 상부의 제 1의 배선층(41)의 최하층의 구리 배선(40)에 접속하는 구성으로 하고 있기 때문에, 접속구멍(66)의 주변이나 그 바로 아래의 스페이스를, 배선을 통과시키는 것이 가능한 유효 스페이스로서 활용할 수 있다. 이 때문에, 칩의 축소화에 유리하게 작용한다.
또한, 본 실시 형태예에서는, 기판간 배선(68)과 제 1의 반도체 기판(31)과의 절연은, 절연층(67) 및, 절연 스페이서층(42)에서 행하는 예로 하였지만, 어느 한쪽으로 구성하는 예로 하여도 좋다. 절연 스페이서층(42)을 형성하지 않은 경우에는, 절연 스페이서층(42)분의 영역이 필요 없어지기 때문에, 화소 면적의 축소나, 포토 다이오드(PD)의 면적의 확대가 가능해진다.
다음에, 도 14에 도시하는 바와 같이, 기판간 배선(68), 및 차광막(63)의 상부를 덮도록, 캡막(72)을 형성한다. 이 캡막(72)은, 예를 들면 SiN막, 또는 SiCN막을 10 내지 150㎚로 성막함에 의해 형성할 수 있다. 그 후, 포토 다이오드(PD) 상부의 절연막(62)에 개구부를 형성하고, 그 개구부를 포함하는 소망하는 영역에 도파로 재료막(69)을 성막한다. 도파로 재료막(69)으로서는, 예를 들면, SiN을 이용할 수 있고, 개구부에 형성된 도파로 재료막(69)에 의해, 도파로(70)가 구성된다. 도파로(70)를 형성함에 의해, 제 1의 반도체 기판(31)의 이면측부터 입사하여 오는 광은, 효율적으로 포토 다이오드(PD)에 집광된다. 그 후, 도파로 재료막(69)을 포함하는 전면에 평탄화막(71)을 형성한다.
본 실시 형태예에서는, 캡막(72)과, 그 상부의 도파로 재료막(69)을 다른 공정에서 제각기 형성하였지만, 도파로 재료막(69)을 캡막(72)으로 겸용하는 예로 하여도 좋다. 또한, 본 실시 형태예에서는, 포토 다이오드(PD)의 광입사면측에 도파로(70)를 형성하는 예로 하였지만, 도파로(70)를 형성하지 않는 예로 하여도 좋다.
다음에, 도 15에 도시하는 바와 같이, 평탄화막(71)상에 각 화소에 대응하여 예를 들면 적색(R), 녹(G), 청(B)의 온 칩 컬러 필터(73)를 형성한다. 온 칩 컬러 필터(73)는, 소망하는 색의 안료 또는 염료가 함유된 유기막을 성막하고, 패터닝함에 의해, 소망하는 화소 어레이를 구성하는 포토 다이오드(PD) 상부에 형성할 수 있다. 그 후, 온 칩 컬러 필터(73) 상부를 포함하는 화소 어레이 영역에 온 칩 렌즈 재료(74a)를 성막한다. 온 칩 렌즈 재료(74a)로서는, 예를 들면 유기막, 또는 SiO, SiN, SiON 등의 무기막을 이용할 수 있고, 3000㎚ 내지 4500㎚로 성막한다.
다음에, 도 16에 도시하는 바와 같이, 온 칩 렌즈 재료(74a) 상부의 각 화소에 대응하는 영역에, 온 칩 렌즈용의 레지스트막(75)을, 예를 들면 300㎚ 내지 1000㎚의 두께로 형성하고, 에칭 처리를 행한다. 이에 의해, 온 칩 렌즈용의 레지스트막(75)의 형상이, 온 칩 렌즈 재료(74a)에 전사되고, 도 17에 도시하는 바와 같이, 각 화소 상부에, 온 칩 렌즈(74)가 형성된다. 그 후, CF4계의 가스(유량 10 내지 200sccm)에 의해, 제 1의 반도체 기판(31) 상부에 형성된 절연막(62) 등의 산화막을 에칭하여, 제 1의 반도체 기판(31)을 노출시킨다.
다음에, 도 18에 도시하는 바와 같이, 온 칩 렌즈(74) 상부에, 도 3의 전극 패드부(78)가 개구된 레지스트막(76)을 형성한다. 이 레지스트막(76)은, 도 18에 도시하는 바와 같이, 개구 단부(端部)가 온 칩 렌즈(74)의 단부보다도 화소측에 오도록 형성한다.
다음에, 레지스트막(76)을 마스크로 하여 소망하는 에칭 조건으로 에칭 처리한다. 이에 의해, 도 19에 도시하는 바와 같이, 최상층의 기판인 제 1의 반도체 기판(31)측부터 에칭되어, 제 1의 배선층(41)과 제 2의 배선층(55)의 접합면을 관통하는 관통 개구부(77)가 형성된다. 그리고, 최하층의 기판인 제 2의 반도체 기판(45) 상부에 형성된 제 2의 배선층(55)에 형성된 알루미늄 배선(57)이 노출할 때까지 관통 개구부(77)를 형성한다. 이 에칭 공정에서는, 예를 들면, SF6/O2계의 가스(유량은, SF6 : 50 내지 500sccm, O2 : 10 내지 300sccm)를 이용하여, 1 내지 60분간 에칭 처리함에 의해, 제 1의 반도체 기판(31)을 에칭 제거할 수 있다. 그 후, CF4계의 가스(유량 10 내지 150sccm)를 이용하여 1 내지 100분간 에칭 처리함에 의해, 알루미늄 배선(57)에 이르기까지의 산화막 등을 에칭 제거할 수 있다.
그리고, 이와 같이 하여 노출된 알루미늄 배선(57)은, 외부 배선과의 접속을 행할 때에 사용되는 전극 패드부(78)가 된다. 이하, 노출된 알루미늄 배선(57)을 전극 패드부(78)라고 한다. 이 전극 패드부(78)는, 각 칩에 형성되는 화소 영역의 외측의 3변 또는 4변에 복수씩 형성되는 것이 바람직하다.
그리고, 도 19에 도시하는 바와 같은 2개 반도체 기판을 적층하여 형성된 적층체(81a)는, 그 후, 다이싱 가공함에 의해 각 칩부로 분할된다. 이에 의해, 도 4에 도시하는 바와 같이, 제 1의 반도체 칩부(22)와 제 2의 반도체 칩부(26)로 이루어지는 고체 촬상 장치(81)가 완성된다.
이처럼 하여 형성된 고체 촬상 장치(81)는, 도 4에 도시하는 바와 같이, 전극 패드부(78)에 대해 본딩 와이어(79)를 접속하고, 본딩 와이어(79)에 의해 실장 기판의 외부 배선이라고 접속할 수 있다. 그리고, 전극 패드부(78)에 외부 배선이 전기적으로 접속됨에 의해, 기판간 배선(68)으로 접속된 제 1의 배선층(41), 및 제 2의 배선층(55)의 각 배선 사이도 전기적으로 접속된다.
제 1의 실시 형태의 고체 촬상 장치(81)에서는, 전극 패드부(78)에 대해 본딩 와이어(79)를 접속하는 예로 하였지만, 솔더 범프를 이용하여, 전극 패드부(78)와 외부 배선을 접속할 수 있다. 유저의 희망에 의해, 본딩 와이어나 솔더 범프를 선택할 수 있다.
또한, 제 1의 실시 형태에서, 반도체 웨이퍼로의 고체 촬상 장치(81)에 대한 검사는, 전극 패드부(78)를 이용하여 행하여진다. 또한, 검사는, 웨이퍼 상태에서의 검사와, 칩으로 절단하여 최종 모듈 상태에서의 검사의 2회이다.
제 1의 실시 형태에 관한 고체 촬상 장치(81) 및 그 제조 방법에 의하면, 제 1의 반도체 기판(31)측의 칩부에 화소 영역(23) 및 제어 영역(24)을 형성하고, 제 2의 반도체 기판(45)측의 칩부에 신호 처리하는 로직 회로(25)를 형성하고 있다. 이와 같이 화소 어레이의 기능과 로직 기능을 다른 칩부에 형성한 구성이기 때문에, 화소 어레이, 로직 회로의 각각에 최적의 프로세스 형성 기술을 이용할 수 있다. 따라서, 화소 어레이, 로직 회로 각각의 성능을 충분히 발휘시킬 수 있고, 고성능의 고체 촬상 장치를 제공할 수 있다.
도 2C의 구성을 채용하면, 제 1의 반도체 칩부(22)측에는 광을 받는 화소 영역(23)을 형성하는 것만이면 좋고, 그 제어 영역(24) 및 로직 회로(25)는 분리하여 제 2의 반도체 칩부(26)에 형성할 수 있다. 이에 의해, 각각의 기능 칩에 최적의 프로세스 기술을 독립하여 선택할 수 있음과 함께, 제품 모듈의 면적도 삭감할 수 있다.
종래의 웨이퍼 프로세스 기술로 화소 어레이와 로직 회로와의 혼재를 가능하게 하기 때문에, 제조도 용이하다.
또한, 본 실시 형태예에서는, 화소 영역(23) 및 제어 영역(24)을 갖는 제 1의 반도체 기판(31)과, 로직 회로(25)를 갖는 제 2의 반도체 기판(45)을 함께 반제품 상태로 접합하여, 제 1의 반도체 기판(31)을 박육화하고 있다. 즉, 제 2의 반도체 기판(45)을, 제 1의 반도체 기판(31)의 박육화할 때의 지지 기판으로서 이용하고 있다. 이에 의해, 부재의 절약, 제조 공정의 저감을 도모할 수 있다. 또한, 박육화 후에 관통접속구멍(65), 접속구멍(66)의 형성을 행하기 때문에, 구멍의 애스펙트비가 작아지고, 고정밀도의 접속구멍의 형성이 가능해진다.
또한, 기판간 배선(68)은, 저 애스펙트비의 관통접속구멍(65) 및 접속구멍(66)에 도전 재료를 매입함으로써 형성할 수 있기 때문에, 피복성이 좋은 텅스텐(W) 등의 금속재료는 물론이고, 피복성이 나쁜 예를 들면 구리(Cu) 등의 금속재료를 이용할 수 있다. 즉, 기판간 배선(68)을 구성하는 도체 재료의 제약을 받는 일이 없다. 이에 의해, 화소 영역 및 제어 회로와, 로직 회로의 전기적 접속을 고정밀도로 행할 수 있다. 따라서, 양산성을 도모하고, 제조 비용을 억제하고, 또한 고성능의 고체 촬상 장치를 제조할 수 있다.
또한, 본 실시 형태예에서는, 전극 패드부(78)를 개구하기 위해 형성된 관통 개구부(77)는, 제 1의 배선층(41)과 제 2의 배선층(55)의 접합면을 관통하여 형성되고, 전극 패드부(78)는, 접합면보다) 하층의 제 2의 배선층(55)의 배선으로 구성된다. 이에 의해, 전극 패드부(78)는, 제 1의 배선층(41)과 제 2의 배선층(55) 사이의 취약한 면이 되는 접합면보다도 하층에 형성된다. 이 때문에, 예를 들면, 본딩 와이어(79)를 전극 패드부(78)에 꽉누를 때에, 취약한 면이 되는 접합면에 걸리는 본딩 응력을 저감할 수 있다. 이에 의해, 와이어 본딩시에 있어서, 취약한 접합면에서 크랙이 발생하는 것을 막을 수 있다.
본 실시 형태예에서는, 2층의 반도체 웨이퍼를 적층하는 예로 하였지만, 2층 이상의 복수층 적층하는 구성에 본 발명을 응용할 수 있다. 그 경우에는, 가장 하층의 반도체 웨이퍼의 배선층을 구성하는 배선이 노출하도록 관통 개구부를 형성하고, 그 노출된 배선을 배선 패드부로 한다. 이에 의해, 외부 배선과 전극 패드부와의 접속을 행할 때에, 기판 사이의 취약한 접합면에 응력이 발생하는 것을 저감할 수 있다.
또한, 본 실시 형태예와 같이, 이면조사형의 고체 촬상 장치에서는, 수광부가 되는 포토 다이오드를 회로에 접근하는 것이 필요하기 때문에, 상술한 바와 같은 반도체층의 박육화가 필수로 되어 있다. 또한, 접합면보다도 하측의 배선을 노출시키기 위한 개구는 보다 얕은 쪽이 바람직하다. 따라서 본 실시 형태예와 같이 상층의 반도체 기판(본 실시 형태예에서는, 제 1의 반도체 기판)이 화소 어레이를 구비한 고체 촬상 소자인 경우에는, 반도체층이 박육화된 제 1의 반도체 기판측부터 전극 패드부를 개구하는 것이 바람직하다.
또한, 상술한 실시의 형태에 관한 고체 촬상 장치에서는, 신호 전하를 전자로 하고, 제 1 도전형을 p형, 제 2 도전형을 n형으로서 구성하였지만, 신호 전하를 정공으로 하는 고체 촬상 장치에도 적용 가능하다. 이 경우, 각 반도체 기판, 반도체웰 영역 또는 반도체 영역의 도전형을 반대로 하여, n형이 제 1 도전형, p형이 제 2 도전형이 된다.
상술한 제 1의 실시 형태예에서는, MOS형 고체 촬상 장치를 예로 하였지만, 본 발명은, 반도체 장치에도 적용할 수 있다. 다음에, 본 발명의 제 2의 실시 형태로서, 이종(異種) 칩이 적층된 구조를 갖는 반도체 장치에 관해 설명한다.
<3. 제 2의 실시 형태>
[반도체 장치의 구성예와 그 제조 방법예]
도 20 내지 도 26을 이용하여, 본 발명의 제 2의 실시 형태에 관한 반도체 장치를 그 제조 방법과 함께 설명한다. 본 실시 형태예의 반도체 장치(140)는, 제 1의 반도체 집적 회로가 형성된 제 1의 반도체 기판(101)과 제 2의 반도체 집적 회로가 형성된 제 2의 반도체 기판(102)이 적층하여 구성된 반도체 장치이다. 도 20에서, 도 4에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
제 2의 실시 형태에서는, 우선, 도 21에 도시하는 바와 같이, 제 1의 반도체 기판(반도체 웨이퍼)(101)의 각 칩부가 되는 영역에, 반제품 상태의 제 1의 반도체 집적 회로, 본 예에서는 로직 회로를 형성한다. 즉, 실리콘 기판으로 이루어지는 제 1의 반도체 기판(101)에 형성한 반도체웰 영역(108)의 각 칩부가 되는 영역에, 복수의 MOS 트랜지스터(Tr9, Tr10, Tr11)를 형성한다. 각 MOS 트랜지스터(Tr9 내지 Tr11)는, 각각 1쌍의 소스/드레인 영역(105)와, 게이트 절연막을 통하여 형성된 게이트 전극(106)을 갖고서 구성된다. 각 MOS 트랜지스터(Tr9 내지 Tr11)는, 소자 분리 영역(100)에 의해 분리된다.
MOS 트랜지스터는, 복수 형성되는 것이지만, 도 21에서는, MOS 트랜지스터(Tr9 내지 Tr11)를 그 대표로 하고 나타냈다. 로직 회로는, CMOS 트랜지스터로 구성할 수 있다. 이 때문에, 이들 복수의 MOS 트랜지스터(Tr9 내지 Tr11)로서는, n채널 MOS 트랜지스터, 또는 p채널 MOS 트랜지스터로서 구성할 수 있다. 따라서, n채널 MOS 트랜지스터를 형성할 때는, p형의 반도체웰 영역(108)에 n형의 소스/드레인 영역이 형성된다. p채널 MOS 트랜지스터를 형성할 때는, n형의 반도체웰 영역에 p형의 소스/드레인 영역이 형성된다.
또한, 제 1의 반도체 집적 회로로서는, 로직 회로에 대신하여, 예를 들면 반도체 메모리 회로로 할 수도 있다. 이 경우, 후술하는 제 2의 반도체 집적 회로가 되는 로직 회로는 반도체 메모리 회로의 신호 처리에 제공된다.
또한, 제 2 절연 박막(43b) 형성 후, 제 1의 실시 형태와 마찬가지로, 제 1의 반도체 기판(101)의 반도체웰 영역(108) 내의 소망하는 영역을 분리하는 절연 스페이서층(113)을 형성한다. 절연 스페이서층(113)은, 제 2 절연 박막(43b) 형성 후, 제 1의 반도체 기판(101)의 소망하는 위치를 이면측에서 개구하고, 절연 재료를 매입함으로써 형성된다. 이 절연 스페이서층(113)은, 도 20의 기판간 배선(115)을 둘러싸는 영역에 형성되는 것이다.
뒤이어, 제 1의 반도체 기판(101)상에 층간 절연막(103)을 통하여 복수층, 본 예에서는 3층의 구리 배선(104)을 적층한 제 1의 배선층(107)을 형성한다. 본 실시 형태예에서는, 제 1의 배선층(107)을 구성하는 배선을 구리로 구성하는 예로 하였지만, 그 밖의 금속재료로 메탈 배선을 구성할 수도 있다. 이들의 제 1의 배선층(107)은, 제 1의 실시 형태예와 마찬가지로 하여 형성할 수 있다. 또한, 각 MOS 트랜지스터(Tr9 내지 Tr11)는 소요되는 1층째의 구리 배선(104)과 접속 도체(112)를 통하여 접속한다. 또한, 3층의 구리 배선(104)은 접속 도체(112)를 통하여 상호 접속한다.
한편, 도 22에 도시하는 바와 같이, 제 2의 반도체 기판(반도체 웨이퍼)(102)의 각 칩부가 되는 영역에, 반제품 상태의 제 2의 반도체 집적 회로, 본 예에서는 로직 회로를 형성한다. 즉, 도 20과 마찬가지로, 실리콘으로 이루어지는 제 2의 반도체 기판(102)에 형성한 반도체웰 영역(116)의 각 칩부가 되는 영역에, 복수의 MOS 트랜지스터(Tr12, Tr13, Tr14)를 형성한다. 각 MOS 트랜지스터(Tr12 내지 Tr14)는, 각각 1쌍의 소스/드레인 영역(117)과, 게이트 절연막을 통하여 형성된 게이트 전극(118)을 갖고서 구성된다. 또한, 각 MOS 트랜지스터(Tr12 내지 Tr14)는, 소자 분리 영역(127)에 의해 분리된다.
MOS 트랜지스터는, 복수 형성되는 것이지만, 도 24에서는, MOS 트랜지스터(Tr12 내지 Tr14)를 대표로 하여 나타냈다. 로직 회로는, CMOS 트랜지스터로 구성할 수 있다. 이 때문에, 이들 복수의 MOS 트랜지스터로서는, n채널 MOS 트랜지스터, 또는 p채널 MOS 트랜지스터로서 구성할 수 있다. 따라서, n채널 MOS 트랜지스터를 형성할 때는, p형 반도체웰 영역에 n형 소스/드레인 영역이 형성된다. p채널 MOS 트랜지스터를 형성할 때는, n형 반도체웰 영역에 p형 소스/드레인 영역이 형성된다.
뒤이어, 제 2의 반도체 기판(102)상에 층간 절연막(119)을 통하여 복수층, 본 예에서는 4층의 메탈 배선을 적층한 제 2의 배선층(124)을 형성한다. 본 실시 형태예에서는, 3층의 구리 배선(120)과 최상층에 형성된 1층의 알루미늄 배선(121)을 형성하는 예로 하였다. 또한, 각 MOS 트랜지스터(Tr12 내지 Tr14)는 소요되는 1층째의 구리 배선(120)과 접속 도체(126)를 통하여 접속한다. 또한, 3층의 구리 배선(120)과 알루미늄 배선(121)은 접속 도체(126)에 의해 상호 접속된다. 또한, 본 실시 형태예에서도 알루미늄 배선(121)의 상하에는, 배리어 메탈층(129, 130)이 성막되어 있고, 알루미늄 배선(121)은, 하층의 배리어 메탈층(129)을 통하여 하층의 구리 배선(120)에 접속되어 있다. 이 제 2의 배선층(124)은, 제 1의 실시 형태의 배선층과 마찬가지로 하여 형성할 수 있다.
그리고, 제 2의 배선층(124) 상부에는, 제 1의 반도체 기판(101)과 제 2의 반도체 기판(102)을 접합할 때에 휘어짐을 경감하기 위한 휨 교정막(123)을 형성한다. 휨 교정막(123)도, 제 1의 실시 형태와 마찬가지로 하여 형성할 수 있다.
다음에, 도 23에 도시하는 바와 같이, 제 1의 반도체 기판(101)과 제 2의 반도체 기판(102)을, 서로의 제 1의 배선층(107) 및 제 2의 배선층(124)이 마주 대하도록, 접합한다. 접합은, 예를 들면 접착제로 행한다. 접착제로 접합하는 경우에는, 제 1의 반도체 기판(101) 또는 제 2의 반도체 기판(102)의 접합면의 한쪽의 측에 접착제층(125)을 형성하고, 이 접착제층(125)을 통하여 겹쳐서 양자를 접합한다. 본 실시 형태예에서는, 접착제층(125)을 통하여 제 1의 반도체 기판(101)과 제 2의 반도체 기판(102)을 접합하는 예로 하였지만, 이 밖에, 플라즈마 접합으로 접합하는 예로 하여도 좋다. 플라즈마 접합의 경우에는, 제 1의 반도체 기판(101)과 제 2의 반도체 기판(102)의 접합면에, 각각 플라즈마 TEOS막, 플라즈마 SiN막, SiON막(블록막), 또는, SiC막 등을 형성한다. 이 막이 형성된 접합면을 플라즈마 처리하여 겹치고, 그 후, 어닐 처리하여 양자를 접합한다. 접합 처리는, 배선 등에 영향을 주지 않는 400℃ 이하의 저온 프로세스로 행하는 것이 바람직하다. 그리고, 제 1의 반도체 기판(101)과 제 2의 반도체 기판(102)이 적층하여 접합됨에 의해, 2개의 이종 기판으로 이루어지는 적층체(140a)가 형성된다.
다음에, 도 24에 도시하는 바와 같이, 한쪽의 제 1의 반도체 기판(101)을, 이면측부터 연삭, 연마하여 박육화한다. 제 1의 반도체 기판(101)의 두께는 예를 들면 600㎛ 정도로 하였을 때, 막두께가 예를 들면 5 내지 10㎛ 정도가 되도록, 박육화한다.
다음에, 도 25에 도시하는 바와 같이, 박육화한 후, 제 1의 실시 형태에서의 도 10 내지 도 13과 동같은 공정으로, 절연 스페이서층(113) 내에 홈부(164), 관통접속구멍(165) 및 접속구멍(166)을 형성한다. 그 후, 홈부(164), 관통접속구멍(165) 및 접속구멍(166) 내에 절연층(114)을 통하여 기판간 배선(115)을 형성한다. 또한, 도시를 생략하지만, 필요에 응하여, 제 1의 실시 형태와 마찬가지로 차광 영역에는, 차광막을 형성한다. 본 실시 형태예에서도, 관통접속구멍(165) 및 접속구멍(166)은, 제 1의 반도체 기판(101)을 박육화한 후에 형성하기 때문에, 애스펙트비가 작아지고, 미세 구멍으로서 형성할 수 있다. 또한, 본 실시 형태예에서도, 깊이에 응하여, 개구 사이즈가 다른 관통접속구멍(165) 및 접속구멍(166)을 제각기 개구함에 의해, 도전 재료의 매입에 최적의 애스펙트비로, 또한, 레이아웃 스페이스도 커지지 않는 구멍을 형성하는 것을 가능하게 하고 있다. 이에 의해, 깊이가 깊은 관통접속구멍(165)에서도, 도전 재료의 매입시에 있어서의 보이드의 발생을 방지할 수 있다.
그리고, 기판간 배선(115)에 의해, 제 1의 반도체 기판(101)에 형성된 회로와 제 2의 반도체 기판(102)에 형성된 회로가 전기적으로 접속된다. 그 후, 제 1의 실시 형태와 마찬가지로 하여, 기판간 배선(115) 상부를 포함하는 전면에 캡막(72)을 성막한다.
다음에, 소망하는 영역이 개구된 마스크(도시 생략)를 이용하여, 도 26에 도시하는 바와 같이 에칭함에 의해, 제 1의 반도체 기판(101)을 관통하는 관통 개구부(132)를 형성하고, 알루미늄 배선(121)을 노출시킨다. 이에 의해, 노출된 알루미늄 배선(121)으로 이루어지는 전극 패드부(142)가 형성된다.
그 후, 다이싱 가공함에 의해, 각 칩부로 분할함으로써, 도 20에 도시하는 본 실시 형태예의 반도체 장치(140)이 완성된다.
분할된 각 칩은, 도 20에 도시하는 바와 같이, 전극 패드부(142)에 대해 본딩 와이어(131)를 접속하고, 본딩 와이어(131)에 의해 실장 기판의 외부 배선과 접속할 수 있다. 그리고, 전극 패드부(142)에 외부 배선이 전기적으로 접속됨에 의해, 기판간 배선(115)으로 접속된 제 1의 반도체 기판(101) 및 제 2의 반도체 기판(102)에 형성된 각각의 배선 사이(회로 사이)도 전기적으로 접속된다.
제 2의 실시 형태에 관한 반도체 장치(140) 및 그 제조 방법에 의하면, 전술한 바와 마찬가지로, 다른 칩부에 각각 제 1의 반도체 집적 회로, 제 2의 반도체 집적 회로를 최적의 프로세스 기술로 형성할 수가 있어서, 고성능의 반도체 집적 회로를 제공할 수 있다. 또한, 반제품 상태에서 제 1 및 제 2의 반도체 웨이퍼를 접합하고, 박육화하고, 또한 제 1 및 제 2의 반도체 집적 회로의 전기 접속의 후, 완성품 상태로서 칩화함에 의해, 제조 비용의 저감을 도모할 수 있다.
그 밖에, 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
상술한 제 1의 실시 형태, 및 제 2의 실시 형태에서는, 기판간 배선은, 제 1의 반도체 기판에 형성된 제 1의 반도체 집적 회로와 제 2의 반도체 기판에 형성된 제 2의 반도체체 집적 회로를 전기적으로 접속하는 배선으로서만 이용하는 예를 나타냈다. 그러나, 이것으로 한정되는 것이 아니고, 예를 들면, 기판간 배선을 이용함으로써, 제 1의 반도체 기판과 제 2의 반도체 기판에서 별개로 형성되어 있던 동전위의 배선(예를 들면, 전원 배선이나 접지 배선)의 일부를, 각 기판에서 공통으로 이용할 수 있다.
이하에, 기판간 배선을, 제 1의 반도체 기판 및 제 2의 반도체 기판에 공통으로 이용되는 전원 배선, 및 접지 배선으로서 형성하는 예를 설명한다.
<4. 제 3의 실시 형태>
도 27에, 본 발명의 제 3의 실시 형태에 관한 고체 촬상 장치의 개략 구성도를 도시한다. 도 27에서, 도 4에 대응하는 부분에는 동일 부호를 붙이고, 중복 설명을 생략한다.
도 27은, 고체 촬상 장치의 화소 영역(23)과, 제어 영역(24)을 포함하는 영역을 도시한 것으로, 간략화를 위해, 트랜지스터나 포토 다이오드의 도시를 생략한다.
도 27에 도시하는 바와 같이, 화소 영역(23)에서는, 제 1의 반도체 기판(31)에 형성된 화소 신호를 출력하는 구리 배선(40a)이, 기판간 배선(68)을 통하여 제 2의 배선층(55)의 최상층의 배선으로 형성된 신호 배선(57a)에 접속되어 있다. 이 경우에는, 도 3에 도시하는 회로 구성에서, 제 1의 반도체 기판(31)에 형성된 선택 트랜지스터의 드레인에 접속되는 배선과, 신호 배선 사이에 기판간 배선이 형성되어 있다. 그리고, 신호 배선(57a)보다 후단의 처리는, 제 2의 반도체 기판(45)으로 구성된 로직 회로(25) 내에서 행하여진다.
본 실시 형태예에서는, 제 2의 배선층(55)의 최상층의 배선으로 형성된 전원 배선(57b) 및 접지 배선(57c)과, 제 1의 배선층(41)의 최상층의 배선으로 형성된 구리 배선(40b, 40c)이 기판간 배선(68)을 통하여 접속되어 있다. 이에 의해, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45) 사이에서, 전원 배선(57b), 및 접지 배선(57c)이 공유되어 있다.
2장의 반도체 기판을 접합하여 기판간 배선으로 접속하는 3차원 디바이스에서는, 기판이 접합면에서의 단차 저감을 위해, 배선층(도 27에서는, 제 1의 배선층(41) 및 제 2의 배선층(55)에 상당)을 두껍게 형성할 수가 없다는 문제가 있다. 이 때문에, 종래의 3차원 디바이스에서는, 배선 사이의 거리가 가까워지고, 배선 사이 저항을 내릴 수가 없어서, 2개의 반도체 기판상에, 제각기 전원 배선이나 접지 배선을 형성하면 큰 불가 저항이 타고, 소자의 비대화, 내지 전원 강하에 의한 노이즈의 원인이 된다.
본 실시 형태예의 고체 촬상 장치에서는, 기판간 배선(68)을 경유하여, 전원 배선(57b)이나 접지 배선(57c)을 상하에 형성된 제 1의 반도체 기판(31) 및 제 2의 반도체 기판(45)의 사이에서 공유화함에 의해, 실효적으로 저저항의 배선을 형성할 수 있다. 또한, 박육화한 제 1의 반도체 기판(31)의 이면측에 기판간 배선(68)에 접속된 이면 배선을 형성함에 의해, 소자나 이(異) 전위 배선을 타고넘는 것도 가능하다.
이하에, 제 1의 반도체 칩(이하, 상칩)과 제 2의 반도체 칩(이하, 하칩)이 적층된 적층 칩에서의 배선 레이아웃, 및 그 설계 방법에 관해 설명한다.
도 28A에, 본 실시 형태예의 고체 촬상 장치에 있어서, 전원 배선(57b)이 형성된 전원 공급 회로(92)의 일부를 이면 배선(99)으로 형성한 경우의 적층 칩(90)의 개략 구성도를 도시한다. 또한, 도 28B에, 비교예로서, 전원 배선(57b)이 형성된 전원 공급 회로(92)를 전부 제 2의 배선층(55) 내에 형성한 경우의 적층 칩(91)의 개략 구성도를 도시한다.
도 28A에 도시하는 바와 같이, 제 1의 반도체 기판(31)과 제 2의 반도체 기판(45) 사이에서, 기판간 배선(68)을 통하여 칩 사이의 전원 배선을 공유한다. 그리고, 전원 공급 회로(92)의 전원 배선에 접속되는 단자의 실장 기판에의 접속은, 제 2의 배선층(55)의 최상층의 전원 배선(57b)을 통하여 행한다. 또한, 제 1의 배선층(41)으로 형성된 전원 공급 회로(92)의 일부는, 레이아웃의 중복을 최소로 할 수 있는 위치에서 중단되고, 기판간 배선(68)을 통하여 이면 배선(99)으로 구성되어 있다. 즉, 비교예로서 도시한 도 28B의 구성에서 전원 공급 회로(92)의 일부(파선으로 둘러싸는 영역(a))을, 본 실시 형태예에서는, 제 1의 반도체 기판(31)의 이면측에 형성된 이면 배선(99)으로 구성한다. 이 경우, 이면 배선(99)은, 기판간 배선(68) 상부에 형성되는 접속 배선(68a)과 마찬가지로 다마신법으로 형성할 수 있다.
이와 같이, 도 28A의 예에서는 전원 공급 회로(92)의 일부를 제 1의 반도체 기판(31)의 이면측으로 이동하고, 이면 배선(99)에 의해 구성함에 의해, 배선을 세로로 적층할 수 있다. 이 때문에, 도 28B의 구성에 비교하여, 전원 공급 회로(92)의 면적을 축소할 수 있다.
도 29A에, 본 실시 형태예에서의 적층 칩(90)의, 전원 배선부터 전원 단자에의 접속, 및 접지 배선부터 접지 단자에의 접속을 나타낸 블록도를 도시한다. 또한, 도 29B에, 비교예에서의 적층 칩(91)에서의 회로부의, 전원 배선부터 전원 단자에의 접속, 및 접지 배선부터 접지 단자에의 접속을 나타낸 블록도를 도시한다.
도 29A, B에서는, 상칩과 하칩이 적층된 적층 칩(90, 91)을 윗면에서 본 때의 주요부의 개략 구성도이고, 상칩에 형성된 회로부(96)와 하칩에 형성된 회로부(97)를 모식적으로 도시한 것이다.
비교예에서는, 도 29B에 도시하는 바와 같이, 상칩의 회로부(96)의 전원 배선(40b) 및 접지 배선(40c)과, 하칩의 회로부(97)의 전원 배선(57b) 및 접지 배선(57c)이, 제각기각 전원 단자(95) 및 접지 단자(94)에 접속되어 있다. 이 경우, 상칩 및 하칩의 양쪽에서, 전원 배선(40b, 57b) 및 접지 배선(40c, 57c)의 끌고 다님이 필요해진다.
이와 같이, 적층 칩의 설계에 있어서, 상하의 칩을 각각 독립하여 동작시키기 위해서는, 전원 배선 또는 접지 배선 등의 입출력 단자까지의 결선, 및 입출력부의 보호 회로(도시 생략)는 각각의 칩 내에서 완결시켜야 한다. 그러나, 도 29B에 도시하는 바와 같은 적층 칩(91)에서는 전원 배선이나 접지 배선 등의 공유 전위의 배선이나, 도시하지 않은 보호 회로를 양쪽의 칩에 중복하여 배치하는 구성은 레이아웃 효율이 나쁘고, 칩 비용을 올리는 요인이 된다.
이에 대해, 본 실시 형태예의 구성에서는, 도 29A에 도시하는 바와 같이, 상칩, 및 하칩 내의 전원 배선(40b, 57b) 및 접지 배선(40c, 57c)은, 각각 접속구멍(66) 및 관통접속구멍(65)에 형성된 기판간 배선이나 이면 배선(99)를 통하여 접속되어 있다. 그리고, 접지 단자(94) 및 전원 단자(95)에의 접속은, 하칩의 전원 배선(57b) 및 접지 배선(57c)에서 행하여진다. 이 때문에, 상칩에서는, 전원 배선(40b) 및 접지 배선(40c)이 기판간 배선(68)에 접속된 후는, 배선 끌고 다님이 필요없다. 이에 의해, 도 29B의 예에 비교하여, 도 29A에 도시하는 파선으로 둘러싸인 영역(z)에 잉여 스페이스가 생기기 때문에, 이 잉여 스페이스에 새로운 회로를 형성할 수도 있다. 이 결과, 칩 면적을 최대한으로 이용한 최적의 배치를 실현할 수 있다.
본 실시 형태예에서는, 회로의 일부를, 제 1의 반도체 기판(31)의 이면측에 형성한 이면 배선(99)으로 구성한 예로 하였지만, 배선의 부지(敷地) 면적에, 잉여의 스페이스가 보다 많이 있는 기판측에 2개의 칩 사이에서 공통의 회로를 형성하면 좋다. 이에 의해, 배선층의 수나 배선층의 레이아웃 면적을 억제하는 것이 가능해진다.
그런데, 본래 같은 기판상에서 전원 배선이나 접지 배선 등의 동전위의 배선이 형성되는 경우에는, 인접하는 회로 사이에서 공유하고, 레이아웃 면적을 억제하는 것은 용이하게 실현할 수 있다. 그러나, 2층의 칩을 다른 기판에 형성하는 구성에서는, 상호의 회로의 결선 경로가 기판간 배선에 의해 한정되기 때문에, 공통 전위의 배선을 공유하는 것은 용이하지 않다.
이하에, 본 실시 형태예의 고체 촬상 장치의 설계를 실현하기 위한 설계 방법에 관해 설명한다.
도 30에, 본 실시 형태예의 고체 촬상 장치의 설계 방법을 도시하고, 도 31 내지 도 34에, 그 설계 프로세스에 따른 상칩(도 31 내지 도 34의 A)과 하칩(도 31 내지 도 34의 B)제조 공정도를 도시한다.
본 실시 형태예의 고체 촬상 장치에서는, 적층하는 상칩(22) 및 하칩(26) 사이를 기판간 배선으로 접속하기 위해서는, 회로나 배선과 배팅하지 않는 위치에 기판간 배선(68)를 배치하는 것이 중요하다.
우선, 회로 면적의 총합으로부터 칩 사이즈를 결정한다(스텝 S1). 다음에, 상칩(22) 및 하칩(26)에 넣는 회로를 분류한다 (스텝 S2). 본 실시 형태예에서는, 도 31A, B에 도시하는 바와 같이, 상칩(22)에, 화소 영역(23)과, 제어 회로(96)을 형성하고, 하칩(26)에, 로직 회로(97)와 입출력 단자(12)을 형성한 예라고 한다.
다음에, 기판간 배선의 레이아웃을 결정한다. 기판간 배선의 레이아웃은, 상칩(22) 및 하칩(26) 사이에서 많은 신호선이 직접 접속하는 장소(고체 촬상 장치에서는, 화소와 신호 배선 사이의 접속 개소) 등과 같이, 커스텀 설계(고객측의 주문에 의한 설계)된 영역부터 결정한다(스텝 S2). 이에 의해, 도 32A, B의 영역(z1)으로 나타나는 영역에 커스텀 설계에 의한 기판간 배선의 배치 영역이 결정된다. 도 32A, B에 도시하는 바와 같이, 직접 접속하는 회로면(즉, 커스텀 설계에서의 기판간 배선의 위치)은 상칩(22) 및 하칩(26)에서 같은 위치에 와야 되고, 이것을 결정하면 회로의 대략적인 배치가 한정된다.
다음에, 상칩(22) 및 하칩(26)에 탑재하는 회로부품의 임시의 외형 사이즈를 정의하여 임시 레이아웃을 확정하고, 회로가 배치되지 않는 간극의 영역을 확정한다. 이에 의해, 커스텀 설계 이외의 기판간 배선의 배치 가능 영역(도 32A의 영역(z2))을 확정한다(스텝 S4). 하칩(26)에 관해서는, 기판간 배선을 받는 배선을 둘 수 있으면, 그 바로 아래에도 회로를 둘 수 있다. 그러나, 상칩(22)은, 기판간 배선을 배치한 경우, 그 바로 아래와 주변에는 회로를 둘 수가 없게 되기 때문에, 기판간 배선을 배치하는 영역은, 주로 상칩(22)의 회로 배치에 의해 한정된다.
다음에, 하칩(26)에서의 입출력 단자(12)와 각 회로의 접속 결선의 배선 경로(도 32B의 배선(88))를 통상의 회로 설계와 같은 자동 배선에 의해 구한다(스텝 S5). 이에 의해, 도 32B에 도시하는 바와 같이, 하칩(26)에서의 입출력 단자(12)와, 로직 회로(97)가 배선(88)에 의해 결선된다.
다음에, 상칩(22) 및 하칩(26) 사이에서 결선하고 싶은 동전위의 배선을 추출한다(스텝 S6). 이에 의해, 도 33A에 도시하는 바와 같이, 상칩(22)에서, 하칩(26)의 배선(88)과 결선하고 싶은 배선(89)이 레이아웃된다. 다음에, 도 34A, B에 도시하는 바와 같이, 스텝 S4에서 확정한 기판간 배선의 배치 가능 영역 내에서, 자동 배치에 의해 상칩(22)의 배선(89)과 하칩(26)의 배선(88) 사이의 거리가 이면 배선을 포함하여 최단(最短)이 되는 위치에 관통접속구멍(65) 및 접속구멍(66)의 배치 위치를 결정한다. 이에 의해, 기판간 배선의 배치 위치를 결정한다(스텝 S7). 즉, 여기서, 이면 배선(99)의 배선 경로도 결정된다. 이에 의해, 하칩(26)과 상칩(22)의 소망하는 전극 사이이 기판간 배선으로 접속되고, 하칩(26)에 접속되는 기판간 배선과, 상칩(22)에 접속되는 기판간 배선이 이면 배선(99)에 의해 접속된다.
이와 같이 하여 설계, 제조된 고체 촬상 장치는, 일반적인 플로우와 마찬가지로, 접속 검증, 물리 검증, 타이밍 검증 등을 행하고, 완성된다.
이상과 같이, 본 실시 형태예의 고체 촬상 장치에서는, 적층된 칩 사이를 관통하는 기판간 배선을 형성하기 위해, 회로나 배선과 배팅하지 않는 위치에 기판간 배선을 형성할 필요가 있고, 종래의 설계 프로세스에는 없는 프로세스를 추가할 필요가 있다.
그리고, 본 실시 형태예의 고체 촬상 장치의 설계 방법에 의하면, 상칩(22) 및 하칩(26) 사이에서, 공통 전위의 배선을 기판간 배선으로 접속하여 형성할 수 있고, 또한, 이면 배선을 이용함으로써, 칩 내에 형성된 회로를 간략화할 수 있다. 이에 의해, 칩 면적을 유효하게 이용하는 것이 가능해지고, 또한, 칩 사이즈의 축소화가 도모된다.
또한, 본 실시 형태예에서는, 고체 촬상 장치를 예로 설명하였지만, 제 2의 실시 형태의 반도체 장치의 제조에서도, 본 실시 형태예의 설계 방법을 적용할 수 있다.
종래의 적층 칩의 반도체 장치의 설계는, 회로가 기능 블록마다 절단 분리되고, 각각이 상하의 칩에 분배되어 있다. 한편, 본 발명의 반도체 장치에서는, 접속구멍 및 관통접속구멍의 피치를 충분히 작게(예를 들면 1㎛ 이하까지) 하는 것도 가능하기 때문에, 기판간 배선의 배치 면적을 증대시키지 않고서, 기능 블록의 일부를 다른 기판에 이동하는 것이 가능해진다. 이에 의해, 배선의 배치 면적이 부족한 기판으로부터, 잉여 면적이 많은 기판으로 회로의 일부를 이동시키거나, 회로의 일부를 공통으로 이용할 수가 있어서, 전체적으로 잉여 면적이 적은 최적의 레이아웃이 가능해진다.
<5. 제 4의 실시 형태>
[전자 기기의 구성예]
상술한 본 발명의 고체 촬상 장치는, 예를 들면 디지털 카메라나 비디오 카메라 등의 카메라 시스템이나, 촬상 기능을 갖는 휴대 전화, 또는 촬상 기능을 구비한 다른 기기, 등의 전자 기기에 적용할 수 있다.
도 35에, 본 발명의 제 4의 실시 형태에 관한 전자 기기의 개략 구성도를 도시한다. 도 35는, 본 발명의 전자 기기로서, 카메라(200)를 예로 하는 것이다. 본 실시 형태예에 관한 카메라(200)는, 정지화상 또는 동화 촬영 가능한 비디오 카메라를 예로 한다. 본 실시 형태예의 카메라(200)는, 고체 촬상 장치(203)와, 고체 촬상 장치(203)의 포토 다이오드로 구성되는 광전 변환부에 입사광을 유도하는 광학계(201)와, 셔터 장치(202)를 갖는다. 또한, 카메라(200)는, 고체 촬상 장치(203)를 구동하는 구동 회로(205)와, 고체 촬상 장치(203)의 출력 신호를 처리하는 신호 처리 회로(204)를 갖는다.
고체 촬상 장치(203)는, 상술한 제 1의 실시 형태에서의 고체 촬상 장치가 적용된다. 광학계(광학 렌즈)(201)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(203)의 촬상 면상에 결상시킨다. 이에 의해, 고체 촬상 장치(203) 내에, 일정 기간 신호 전하가 축적된다. 광학계(201)는, 복수의 광학 렌즈로 구성된 광학 렌즈계로 하여도 좋다. 셔터 장치(202)는, 고체 촬상 장치(203)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(205)는, 고체 촬상 장치(203)의 전송 동작 및 셔터 장치(202)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(205)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 장치(203)의 신호 전송을 행한다. 신호 처리 회로(204)는, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되고, 또는, 모니터에 출력된다.
제 4의 실시 형태에 관한 카메라(200) 등의 전자 기기에 의하면, 고체 촬상 장치(203)에서 고성능화가 도모되고, 또한 제조 비용의 저감이 도모된다. 이 때문에, 본 실시 형태로는, 염가로 신뢰성이 높은 전자 기기를 제공할 수 있다.
본 발명은 2010년 3월 25일자로 일본특허청에 특허출원된 일본특허원 제2010-070925호를 우선권으로 주장한다.
당업자라면, 하기의 특허청구범위 또는 그 등가의 범위 내에서, 설계상의 필요 또는 다른 요인에 따라, 상기 실시 형태에 대한 여러 가지 수정예, 조합예, 부분 조합예, 변경예를 실시할 수 있을 것이다.
1 : 고체 촬상 장치 2 : 화소
3 : 화소 영역 4 : 수직 구동 회로
5 : 칼럼 신호 처리 회로 6 : 수평 구동 회로
7 : 출력 회로 8 : 제어 회로
9 : 수직 신호선 10 : 수평 신호선
11 : 전송 트랜지스터 12 : 입출력 단자
13 : 리셋 트랜지스터 14 : 증폭 트랜지스터
15 : 선택 트랜지스터 16 : 플로팅 디퓨전부
21 : MOS형 고체 촬상 장치 22 : 제 1의 반도체 칩부
23 : 화소 영역 24 : 제어 영역
25 : 로직 회로 26 : 제 2의 반도체 칩부
27 : MOS형 고체 촬상 장치 30 : 단위화소
31 : ·제 1의 반도체 기판 31b : 이면
32 : 반도체웰 영역 33 : 소스/드레인 영역
34 : n형 반도체 영역 35 : p형 반도체 영역
36 : 게이트 전극 38 : 소자 분리 영역
39 : 층간 절연막 40 : 구리 배선
41 : 제 1의 배선층 42 : 절연 스페이서층
43a : 제 1 절연 박막 43b : 제 2 절연 박막
44 : 접속 도체 45 : 제 2의 반도체 기판
46 : 반도체웰 영역 47 : 소스/드레인 영역
48 : 게이트 전극 49 : 층간 절연막
50 : 소자 분리 영역 53 : 구리 배선
54 : 접속 도체 55 : 제 2의 배선층
56 : 배리어 메탈층 57 : 알루미늄 배선
57a : 신호 배선 57b : 전원 배선
57c : 접지 배선 58 : 배리어 메탈층
59 : 휨 교정막 60 : 접착제층
61 : 반사 방지막 62 : 절연막
63 : 차광막 64 : 홈부
65 : 관통접속구멍 66 : 접속구멍
67 : 절연층 68 : 기판간 배선
68a : 접속 배선 69 : 도파로 재료막
70 : 도파로 71 : 평탄화막
72 : 캡막 73 : 온 칩 컬러 필터
74 : 온 칩 렌즈 74a : 온 칩 렌즈 재료
75 : 레지스트막 76 : 레지스트막
77 : 관통 개구부 78 : 전극 패드부
79 : 본딩 와이어 81 : 고체 촬상 장치
81a : 적층체 140 : 반도체 장치
140a : 적층체

Claims (18)

  1. 표면측에 배선층을 가지며, 반제품 상태의 회로를 구비하는 반도체 웨이퍼를 복수 적층하여 접합하고, 상기 복수의 반도체 웨이퍼로 이루어지는 적층체를 형성하는 공정과,
    상기 적층체중, 상층의 반도체 웨이퍼를 박육화하는 공정과,
    상기 상층의 반도체 웨이퍼의 표면측에 형성된 배선에 달하는 접속구멍, 및, 상기 상층의 반도체 웨이퍼를 관통하고, 하층의 반도체 웨이퍼의 표면측에 형성된 배선에 달하는 관통접속구멍으로서, 상기 접속구멍의 직경보다도 큰 직경을 갖는 관통접속구멍을, 상기 상층의 반도체 웨이퍼측부터 개구함에 의해 형성하는 공정과,
    상기 접속구멍 및 관통접속구멍에 도전 재료를 매입함에 의해, 적층된 반도체 웨이퍼를 전기적으로 접속하는 기판간 배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 관통접속구멍은, 상기 상층의 반도체 웨이퍼를 관통하여, 하층의 반도체 웨이퍼 상부에 형성된 배선층중, 최상층의 배선이 노출하도록 형성하고,
    상기 접속구멍은, 상기 상층의 반도체 웨이퍼 상부에 형성된 배선층중, 최하층의 배선이 노출하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 접속구멍 및 상기 관통접속구멍을 포함하는 영역의 상기 접속구멍 및 상기 관통접속구멍 상부에, 홈부를 형성하고, 상기 도전 재료에 의해 상기 홈부를 매입함에 의해, 상기 접속구멍 내에 형성된 기판간 배선과 상기 관통접속구멍 내에 형성된 기판간 배선을 전기적으로 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 홈부가 형성되는 층과 동층의 소망하는 차광 영역에 차광막용 홈부를 형성하고, 상기 차광막용 홈부를 도전 재료로 매입함에 의해, 차광막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 기판간 배선은, 적층되는 상기 반도체 웨이퍼의 회로 사이의 공통의 전위를 갖는 배선을 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5항에 있어서,
    상기 상층의 반도체 웨이퍼의 이면측에 형성되고, 상기 기판간 배선에 전기적으로 접속된 이면 배선에 의해 적층되는 상기 반도체 웨이퍼의 회로 사이에서 공통으로 사용되는 회로의 일부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 최상층의 반도체 웨이퍼에는 수광량에 응한 신호 전하를 생성하는 광전 변환부와 복수의 화소 트랜지스터로 이루어지는 화소를 형성하고, 이면조사형의 고체 촬상 장치로서 구성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 기판간 배선이 형성된 후에, 상기 화소가 형성된 반도체 웨이퍼 상부에 온 칩 컬러 필터 및 온 칩 렌즈를 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 표면측에 제 1의 배선층을 구비하고, 반제품 상태의 제 1의 반도체 집적 회로를 구비한 제 1의 반도체 웨이퍼와,
    표면측에 제 2의 배선층을 구비하고, 반제품 상태의 제 2의 반도체 집적 회로를 구비한 제 2의 반도체 웨이퍼로서, 상기 제 1의 배선층과 상기 제 2의 배선층 사이에 접합면을 갖고서 상기 제 1의 반도체 웨이퍼의 하층에 적층된 제 2의 반도체 웨이퍼와,
    상기 제 1의 반도체 웨이퍼의 이면측부터, 상기 제 1의 배선층의 배선에 달하도록 형성된 접속구멍과, 상기 제 1의 반도체 웨이퍼의 이면측부터 상기 제 1의 배선층과 상기 제 2의 배선층과의 접합면을 관통하여 상기 제 2의 배선층의 배선에 달하도록 형성되고, 상기 접속구멍의 직경보다도 크게 형성된 관통접속구멍에, 도전 재료가 매입되어 형성된 기판간 배선으로서, 상기 제 1의 반도체 집적 회로와 상기 제 2의 반도체 집적 회로를 전기적으로 접속하는 기판간 배선을 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 접속구멍은, 상기 제 1의 배선층의 배선중, 상기 제 1의 반도체 웨이퍼측에 형성된 최하층의 배선에 달하도록 형성되고,
    상기 관통접속구멍은, 상기 제 2의 배선층의 배선중, 상기 제 2의 반도체 웨이퍼측과는 반대측에 형성된 최상층의 배선에 달하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제 9항에 있어서,
    상기 접속구멍, 및 상기 관통접속구멍의 측벽에는, 절연 재료로 이루어지는 절연 스페이서층이 형성되어 있고, 상기 기판간 배선과, 상기 제 1의 반도체 웨이퍼는 전기적으로 분리되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제 9항에 있어서,
    상기 접속구멍 및 상기 관통접속구멍을 포함하는 영역의 상기 접속구멍 및 상기 관통접속구멍 상부에는, 홈부가 형성되어 있고, 도전 재료에 의해 상기 홈부가 매입됨에 의해, 상기 접속구멍 내에 형성된 기판간 배선과 상기 관통접속구멍 내에 형성된 기판간 배선이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제 9항에 있어서,
    상기 제 1의 반도체 웨이퍼에는 수광량에 응한 신호 전하를 생성하는 광전 변환부와 복수의 화소 트랜지스터로 이루어지는 화소가 형성되고, 이면조사형의 고체 촬상 장치로서 구성된 것을 특징으로 하는 반도체 장치.
  14. 제 9항에 있어서,
    상기 홈부가 형성되는 층과 동층의 소망하는 차광 영역에 차광막용 홈부가 형성되고, 상기 차광막용 홈부가 도전 재료로 매입됨에 의해 형성된 차광막을 갖는 것을 특징으로 하는 반도체 장치.
  15. 제 9항에 있어서,
    상기 기판간 배선에 의해, 상기 제 1의 반도체 집적 회로와 상기 제 2의 반도체 집적 회로에 공통의 전위를 갖는 배선이 접속되는 것을 특징으로 하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 제 1의 반도체 웨이퍼의 이면측에 형성되고, 상기 기판간 배선에 전기적으로 접속된 이면 배선에 의해 상기 제 1의 반도체 집적 회로와 상기 제 2의 반도체 집적 회로에 공통으로 사용되는 회로의 일부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  17. 상층 및 하층의 칩에 배치하는 회로를 분류하는 공정과,
    커스텀 설계에 의해, 상기 상층의 칩과 상기 하층의 칩 사이를 접속하는 기판간 배선의 배치 영역을 결정하는 공정과,
    상기 상층 및 하층의 칩에 탑재하는 회로의 외형 사이즈를 임시로 정의하고, 회로가 배치되지 않는 간극의 영역을 확정하고, 다른 기판간 배선의 배치 가능 영역을 결정하는 공정과,
    하층의 칩의 입출력 단자와 각 회로의 접속 결선의 배선 경로를, 자동 배선에 의해 구하는 공정과,
    상층 및 하층의 칩 사이에서 결선하고 싶는 동전위의 배선을 추출하고, 상기 기판간 배선의 배치 가능 영역 내에서, 자동 배치에 의해, 상하의 배선 사이의 거리가 최단이 되는 위치에 기판간 배선의 배치 위치를 결정하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 설계 방법.
  18. 고체 촬상 장치와,
    상기 고체 촬상 장치의 포토 다이오드에 입사광을 유도한 광학 렌즈와,
    상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 구비하고,
    상기 고체 촬상 장치는, 표면측에 제 1의 배선층을 구비하고, 반제품 상태의 제 1의 반도체 집적 회로를 구비한 제 1의 반도체 웨이퍼와,
    표면측에 제 2의 배선층을 구비하고, 반제품 상태의 제 2의 반도체 집적 회로를 구비한 제 2의 반도체 웨이퍼로서, 상기 제 1의 배선층과 상기 제 2의 배선층 사이에 접합면을 갖고서 상기 제 1의 반도체 웨이퍼의 하층에 적층된 제 2의 반도체 웨이퍼와,
    상기 제 1의 반도체 웨이퍼의 이면측부터, 상기 제 1의 배선층의 배선에 달하도록 형성된 접속구멍과, 상기 제 1의 반도체 웨이퍼의 이면측부터 상기 제 1의 배선층과 상기 제 2의 배선층과의 접합면을 관통하여 상기 제 2의 배선층의 배선에 달하도록 형성되고, 상기 접속구멍의 직경보다도 크게 형성된 관통접속구멍에, 도전 재료가 매입되어 형성된 기판간 배선으로서, 상기 제 1의 반도체 집적 회로와 상기 제 2의 반도체 집적 회로를 전기적으로 접속하는 기판간 배선을 구비하는 것을 특징으로 하는 전자 기기.
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