JP2024075640A - 半導体装置 - Google Patents
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Abstract
【課題】積層した2つの半導体基板にある回路間の電気的な接続を短くする。【解決手段】半導体装置は、第1配線を有する第1の半導体基板と、前記第1の半導体基板とともに積層される半導体基板であって、前記第1配線と電気的に接続される第2配線を有する第2の半導体基板とを備え、前記第1配線および前記第2配線は、前記第2配線を貫通する第1貫通孔に充填された第1金属部材により電気的に接続され、前記第1配線は、前記第1貫通孔を形成するためのエッチングストッパー層として機能する。【選択図】図8
Description
本発明は、半導体装置に関する。
2つの半導体基板を積層した半導体装置が知られている(特許文献1参照)。積層した半導体装置では2つの半導体基板にある回路間の電気的な接続が長くなるという問題が知られている。
半導体装置は、第1配線を有する第1の半導体基板と、前記第1の半導体基板とともに積層される半導体基板であって、前記第1配線と電気的に接続される第2配線を有する第2の半導体基板とを備え、前記第1配線および前記第2配線は、前記第2配線を貫通する第1貫通孔に充填された第1金属部材により電気的に接続され、前記第1配線は、前記第1貫通孔を形成するためのエッチングストッパー層として機能する。
図1は、本実施形態に係る半導体装置の概略構成を示す図である。図1において、半導体装置1は、第1の半導体ウェハ(半導体基板)10と、第2の半導体ウェハ(半導体基板)20と、第3の半導体ウェハ(半導体基板)30とを積層して構成される。
なお、本実施形態では3層積層を例示するが、3層構造に限らず、例えば2層でも4層でもそれ以上でも構わない。
なお、本実施形態では3層積層を例示するが、3層構造に限らず、例えば2層でも4層でもそれ以上でも構わない。
半導体装置1は、第1の半導体ウェハ10、第2の半導体ウェハ20、および第3の半導体ウェハ30を積層した後で、これら3つの半導体ウェハ10~30を相互に電気的に接続するためのTSVが設けられることによって完成する。
第1の半導体ウェハ10、第2の半導体ウェハ20、および第3の半導体ウェハ30は、それぞれ、公知の製造技術によって製造される半導体基板である。各半導体基板には、例えば、光センサ、メモリ、トランジスタ、LSI等のデバイス、およびこれらのデバイスを接続する配線等が、必要に応じて形成される。
<第1の半導体ウェハ>
第1の半導体ウェハ10には、例えば、光電変換素子が二次元状に配列されたセンサ領域11と、センサ領域11に対する制御回路12とが形成されており、半製品状態のイメージセンサを構成する。センサ領域11は、例えば、画素を構成するフォトダイオード(PD)と、各フォトダイオードに対して配された画素トランジスタとを有する。
第1の半導体ウェハ10には、例えば、光電変換素子が二次元状に配列されたセンサ領域11と、センサ領域11に対する制御回路12とが形成されており、半製品状態のイメージセンサを構成する。センサ領域11は、例えば、画素を構成するフォトダイオード(PD)と、各フォトダイオードに対して配された画素トランジスタとを有する。
制御回路12は、例えば、メタルオキサイドシリコン(MOS)トランジスタ等によって構成される。第1の半導体ウェハ10にける配線は、例えば、銅、アルミニウムやチタンまたはその化合物等によって構成される。
<第2の半導体ウェハ>
第2の半導体ウェハ20には、例えば、メモリ素子が二次元状に配列されたメモリ領域21と、メモリ領域21に対する制御回路22とが形成されており、半製品状態のメモリ回路を構成する。メモリ領域21は、例えば、シリコン基板上に形成されたドレイン電極と、ソース電極と、トンネル酸化絶縁膜で挟まれたフローティングゲートとを有する。制御回路22は、例えば、MOSトランジスタ等によって構成される。第2の半導体ウェハ20における配線は、例えば、銅、アルミニウムやチタンまたはその化合物等によって構成される。
第2の半導体ウェハ20には、例えば、メモリ素子が二次元状に配列されたメモリ領域21と、メモリ領域21に対する制御回路22とが形成されており、半製品状態のメモリ回路を構成する。メモリ領域21は、例えば、シリコン基板上に形成されたドレイン電極と、ソース電極と、トンネル酸化絶縁膜で挟まれたフローティングゲートとを有する。制御回路22は、例えば、MOSトランジスタ等によって構成される。第2の半導体ウェハ20における配線は、例えば、銅、アルミニウムやチタンまたはその化合物等によって構成される。
<第3の半導体ウェハ>
第3の半導体ウェハ30には、例えば、半製品状態の信号処理回路31が形成されている。信号処理回路31は、例えば、CMOSトランジスタ等によって構成される。第3の半導体ウェハ30における配線は、例えば、銅、アルミニウムやチタンまたはその化合物等によって構成される。
第3の半導体ウェハ30には、例えば、半製品状態の信号処理回路31が形成されている。信号処理回路31は、例えば、CMOSトランジスタ等によって構成される。第3の半導体ウェハ30における配線は、例えば、銅、アルミニウムやチタンまたはその化合物等によって構成される。
以下、図面を参照して第1の半導体ウェハ10、第2の半導体ウェハ20、および第3の半導体ウェハ30を積層し、3つの半導体ウェハ10~30を電気的に接続する製造工程を説明する。
<積層>
図2(a)は、接合前の第1の半導体ウェハ10aを説明する図である。図2(a)において、上述したセンサ領域11、制御回路12および配線等のうち、金属の配線15のみを図示している。配線15は、後にエッチングストッパー層として機能する配線であり、例えば、チタンのようなエッチングレートが低い金属によって構成されるか、エッチングレートの低いバリアメタルで表面を覆われた金属で構成される。配線15は、TSVを設ける予定位置に設けられている。
なお、TSVにより接続する配線以外の配線は、エッチングレートが高いアルミニウム等の金属や、ポリシリコン等の非金属によって構成される。
図2(a)は、接合前の第1の半導体ウェハ10aを説明する図である。図2(a)において、上述したセンサ領域11、制御回路12および配線等のうち、金属の配線15のみを図示している。配線15は、後にエッチングストッパー層として機能する配線であり、例えば、チタンのようなエッチングレートが低い金属によって構成されるか、エッチングレートの低いバリアメタルで表面を覆われた金属で構成される。配線15は、TSVを設ける予定位置に設けられている。
なお、TSVにより接続する配線以外の配線は、エッチングレートが高いアルミニウム等の金属や、ポリシリコン等の非金属によって構成される。
図2(b)は、接合前の第2の半導体ウェハ20aを説明する図である。図2(b)において、上述したメモリ領域21、制御回路22および配線等のうち、金属の配線25、26のみを図示している。配線25は、上記配線15の場合と同様に、後にエッチングストッパー層として機能する配線であり、例えば、チタンによって構成される。配線25は、TSVを設ける予定位置に設けられている。
TSVの予定位置に設けられ、エッチングにより貫通させるための配線26は、エッチングレートが高いアルミニウム等の金属や、ポリシリコン等の非金属によって構成される。また、TSVにより接続する配線以外の配線も、アルミニウム等の金属やポリシリコン等の非金属によって構成される。
第1の半導体ウェハ10aの表面10fと、第2の半導体ウェハ20aの表面20fとは、プラズマ接合、または接着剤接合によって貼り合わせる。
図3は、第1の半導体ウェハ10aの表面10fと第2の半導体ウェハ20aの表面20fとを貼り合わせた図である。
次に、第2の半導体ウェハ20aは、裏面20bが研削、研磨され、例えば、厚さ10μm以下程度まで薄膜化される。図4(a)は、第2の半導体ウェハ20が薄膜化された状態を説明する図である。ここで、第1の半導体ウェハ10aの厚さ、および、薄膜化前における第2の半導体ウェハ20aの厚さは、ともに12インチウェハの場合は通常775μmである。
図4(b)は、接合前の第3の半導体ウェハ30aを説明する図である。図4(b)において、上述した信号処理回路31および配線等のうち、金属の配線35、36のみを図示している。配線35および配線36は、それぞれTSVの予定位置に設けられている。
配線35および配線36は、エッチングにより貫通させるための配線であるため、エッチングレートが高いアルミニウム等の金属や、ポリシリコン等の非金属によって構成される。また、TSVにより接続する配線以外の配線は任意の材質の金属配線で構成される。
図4(b)の第3の半導体ウェハ30aの表面30fは、第2の半導体ウェハ20の裏面20bとプラズマ接合、または接着剤接合によって貼り合わせる。
図5(a)は、第2の半導体ウェハ20の裏面20bに、第3の半導体ウェハ30aの表面30fを貼り合わせた状態を説明する図である。
次に、第3の半導体ウェハ30aは、裏面30bが研削、研磨され、例えば、厚さ10μm以下程度まで薄膜化される。図5(b)は、第3の半導体ウェハ30が薄膜化された状態を説明する図である。ここで、平坦化、薄膜化前における第3の半導体ウェハ30aの厚さは、12インチウェハの場合は通常775μmである。
次に、第1の半導体ウェハ10aの裏面10bが研磨されることで、例えば、全厚を700μmにする。図6(a)は、全厚調整された後の、第1の半導体ウェハ10~第3の半導体ウェハ30が張り合わされた状態を説明する図である。
<TSV形成>
図6(b)は、フォトレジスト40によるパターンを形成する工程を説明する図である。具体的には、図6(a)の第3の半導体ウェハ30の裏面30bの全体に、ポジ型のフォトレジスト40が塗布される。次に、TSV予定位置に相当する位置のみを露光し、その後、現像することによってTSV予定位置のフォトレジスト40を除去する。これにより、フォトレジスト40によるパターンが形成される。なお、ポジ型のフォトレジスト40に代えて、ネガ型のフォトレジストを用いてもよい。ネガ型のフォトレジストを用いる場合には、TSV予定位置に相当する位置以外の位置を露光する。
図6(b)は、フォトレジスト40によるパターンを形成する工程を説明する図である。具体的には、図6(a)の第3の半導体ウェハ30の裏面30bの全体に、ポジ型のフォトレジスト40が塗布される。次に、TSV予定位置に相当する位置のみを露光し、その後、現像することによってTSV予定位置のフォトレジスト40を除去する。これにより、フォトレジスト40によるパターンが形成される。なお、ポジ型のフォトレジスト40に代えて、ネガ型のフォトレジストを用いてもよい。ネガ型のフォトレジストを用いる場合には、TSV予定位置に相当する位置以外の位置を露光する。
図7(a)は、TSV予定位置に対する貫通孔51、52の形成を説明する図である。フォトレジスト40によるパターンを形成した後に、異方性エッチングを施すことにより、貫通孔51、52を形成させる。上述したように、第1の半導体ウェハ10における配線15、および第2の半導体ウェハ20における配線25は、共に、エッチングレートが低い金属(例えば、チタンのバリアメタルで覆われた金属)により形成されている。従って、これらの配線は、ともにエッチングストッパー層として機能する。
エッチングストッパー層として機能する配線15、配線25を設けたことにより、深さが異なる貫通孔51、52を、単一のエッチング工程で得ることができる。具体的には、貫通孔51の深さを基準にエッチング時間を決定する。すなわち、エッチングにより形成された孔が、第3の半導体ウェハ30の配線36および第2の半導体ウェハ20の配線26を貫通し、第1の半導体ウェハ10の配線15へ到達するまでに必要な時間をエッチング時間とする。
貫通孔52については、貫通孔51より浅いので、エッチングで浸食された孔が第2の半導体ウェハ20の配線25まで到達する時間が、貫通孔51側において浸食された孔が第1の半導体ウェハ10の配線15まで到達する時間よりも短い。しかしながら、第2の半導体ウェハ20の配線25はエッチングレートが低い金属により形成されているため、配線25のエッチング速度は遅い。このため、配線25が貫通する前に、貫通穴51が配線15まで達する。すなわち、同じエッチング時間でありながら、異なる深さの貫通孔51、52が得られる。
図7(b)は、TSVの形成を説明する図である。図7(a)に示した、エッチング後に残留しているフォトレジスト40を除去した後、貫通孔51、52の内側壁面51a、52aに、それぞれチタン膜を形成させる。そして、チタン膜を形成した貫通孔51、52の内側に、それぞれ銅を充填することによってTSVを形成する。充填材料としては、銅の他にタングステンまたはポリシリコンを用いてもよい。TSV形成後、貫通孔51、52の上にそれぞれ金属配線45、46を施す。ここに用いる金属は配線に適したものであれば任意である。
図8は、完成した半導体装置1を説明する図である。図8に示す半導体装置1においては、アルミニウム45、46を覆うように、例えば、SiO2等の誘電体による上層カバー47を形成する。さらに、ボンディングPAD48を、例えば、銅によって形成する。ボンディングPAD48は、第3の半導体ウェハ30における不図示の配線と接続される。すなわち、ボンディングPAD48は、半導体装置1からの取り出し電極、いわゆる電極パッドの役割を担う。ボンディングPAD48を用いる場合は、ボンディングPAD48と外部配線(不図示)との間をワイヤボンディングにて接続することができる。
なお、ボンディングPAD48を用いる例を説明したが、第1の半導体ウェハ10の裏面10bに不図示の電極バンプを設け、この電極バンプと外部配線(不図示)との間をフェースダウンボンディングにて接続する構成にしてもよい。
<フローチャートの説明>
図9を参照して半導体装置1の製造手順について説明する。例えば、作業者(ロボットでもよい)は、接合前の第1の半導体ウェハ10a、接合前の第2の半導体ウェハ20a、および接合前の第3の半導体ウェハ30aを準備し、図9に示す製造手順をスタートさせる。
図9を参照して半導体装置1の製造手順について説明する。例えば、作業者(ロボットでもよい)は、接合前の第1の半導体ウェハ10a、接合前の第2の半導体ウェハ20a、および接合前の第3の半導体ウェハ30aを準備し、図9に示す製造手順をスタートさせる。
ステップS10において、作業者は、第1の半導体ウェハ10aの表面10fと、第2の半導体ウェハ20aの表面20fとを、互いに接合するためにそれぞれ研磨、平坦化し(図2(a)、図2(b))、ステップS20へ進む。
ステップS20において、作業者は、接合前の第1の半導体ウェハ20aの表面10fに対し、第2の半導体ウェハ20aの表面20fを接合する(図3)。両者の位置合わせは、例えば、不図示の赤外線干渉法を用いた測定装置を用いて行う。
ステップS30において、作業者は、第2の半導体ウェハ20aの裏面20bを研削、研磨することによって、第2の半導体ウェハ20aを薄膜化し(図4(a))、ステップS40へ進む。ステップS40において、作業者が、第3の半導体ウェハ30aの表面30fを上記第2の半導体ウェハ20の裏面20と接合するために研磨、平坦化し(図4(b))、ステップS50へ進む。
ステップS50において、作業者は、接合前の第2の半導体ウェハ20の裏面20bに対し、第3の半導体ウェハ30aの表面30fを接合する(図5(a))。両者の位置合わせは、ステップS20の場合と同様に、赤外線干渉法を用いた測定装置を用いて行う。
ステップS60において、作業者は、第3の半導体ウェハ30aの裏面30bを研削、研磨することによって第3の半導体ウェハ30aを薄膜化し(図5(b))、ステップS70へ進む。ステップS70において、作業者は、第1の半導体ウェハ10aの裏面10bを研磨することによって全厚を調整し(図6(a))、ステップS80へ進む。
ステップS80~S100では、作業者がTSVを形成する。ステップS80において、作業者は、以下のようにフォトレジストパターンを形成する。すなわち、作業者は、第3の半導体ウェハ30の裏面30bにフォトレジストを塗布し、TSV予定位置に相当する位置のみを露光する。その後、現像することによってTSV予定位置のフォトレジスト40を除去する。これにより、フォトレジスト40によるパターンが形成される(図6(b))。
ステップS90において、作業者は、フォトレジストパターンを形成した後に、不図示のイオンビームエッチング装置を用いて異方性エッチングを施すことにより、貫通孔51、52を形成させて(図7(a))、ステップS100へ進む。ステップS100において、作業者は、エッチング後に残留したフォトレジスト40を除去した後、貫通孔51、52の内側壁面51a、52aにそれぞれチタン膜を形成させる。作業者はさらに、不図示のメッキ装置を用いて、チタン膜を形成した貫通孔51、52の内側にそれぞれ銅を充填することによって、TSVを形成する(図7(b))。
ステップS110において、作業者は、貫通孔51、52の上をそれぞれアルミニウム45、46で覆い、アルミニウム45、46を覆うようにSiO2等の誘電体による上層カバー47を形成し(図8)、図9に例示する工程を終了する。
本実施形態に係る半導体装置1およびその製造方法によれば、以下の作用効果が得られる。
(1)半導体装置1は、配線25を有する第2の半導体ウェハ20と、配線35を有する第3の半導体ウェハ30と、第2の半導体ウェハ20と第3の半導体ウェハ30との接合後に設けられ、配線25および配線35を接続するTSV52tとを備える。これにより、2つの半導体ウェハ間を短く接続することができる。
(2)第2の半導体ウェハ20および第3の半導体ウェハ30は、TSV52tが設けられる予定位置に配線25および配線35をそれぞれ有するようにした。TSV52tを介した接続が不要な半導体ウェハには、上記予定位置における配線を省略することができる。
(3)TSV52tは、配線35および配線25のうちの配線35を貫通するようにしたので、両配線をともに貫通する場合に比べて、TSV52tの深さを抑えることができる。
(4)配線25と、配線35とはエッチングレートが異なるので、一方の配線35を貫通し、他方の配線25に達するTSV52tを容易に形成することができる。
(5)配線25はチタンで構成され、配線35はアルミニウムで構成されるので、アルミニウムの配線35を貫通し、チタンの配線25まで達するTSV52tを容易に形成することができる。
(6)配線25は金属(チタン)で構成され、配線35は非金属の導体(ポリシリコン)で構成される場合も、ポリシリコンの配線35を貫通し、チタンの配線25まで達するTSV52tを容易に形成することができる。
(7)半導体装置1の製造方法は、配線25を有する第2の半導体ウェハ20と、配線35を有する第3の半導体ウェハ30とを接合する工程(S50)と、第2の半導体ウェハ20と第3の半導体ウェハ3との接合後に、配線25および配線35を接続するTSV52tを形成する工程(S80~S100)とを有する。これにより、2つの半導体ウェハ間を短い経路で接続した半導体装置1を得ることができる。
(8)接合する工程(S50)の後、かつTSV52tを形成する工程(S100)の前に、第3の半導体ウェハ30を薄膜化する工程(S60)を有する。つまり、第2の半導体ウェハ20を、第3の半導体ウェハ30の薄膜化の際の支持基板として用いている。これによって、部材の節約、製造工程の簡略化を図ることができる。
(9)TSV52tを形成する工程は、第3の半導体ウェハ30側から配線35を貫通して第2の半導体ウェハ20の配線25まで孔52を設ける工程(S90)と、孔52の内側壁面52aにチタンを設けて配線25および配線35を接続する工程(S100)とを含む。これにより、設けた孔52を用いてTSV52tを容易に形成することができる。
(10)孔52を設ける工程は、エッチング工程であり、配線25のエッチングレートは配線35のエッチングレートより低い。これにより、一方の配線35を貫通し、他方の配線25に達するTSV52tを形成するための孔52を容易に形成することができる。
(11)半導体装置1は、第1の半導体ウェハ10、第2の半導体ウェハ20、および第3の半導体ウェハ30に分離した構成であるので、例えば、センサ部、メモリ部、信号処理部のそれぞれに最適なプロセス形成技術を用いることができる。これにより、センサ部、メモリ部、信号処理部それぞれの性能を十分に発揮させることができ、高性能の半導体装置1を提供できる。
(12)第1の半導体ウェハ10aと、第2の半導体ウェハ20aとを半製品状態で貼り合わせた上で、第2の半導体ウェハ20を薄膜化している。つまり、第1の半導体ウェハ10aを、第2の半導体ウェハ20の薄膜化の際の支持基板として用いている。これによって、部材の節約、製造工程の簡略化を図ることができる。
(13)さらに、第1の半導体ウェハ10aおよび第2の半導体ウェハ20に対し、第3の半導体ウェハ30aを半製品状態で貼り合わせた上で、第3の半導体ウェハ30を薄膜化している。つまり、第1の半導体ウェハ10aおよび第2の半導体ウェハ20を、第3の半導体ウェハ30の薄膜化の際の支持基板として用いている。これによって、部材の節約、製造工程の簡略化を図ることができる。
(14)全厚の調整後に貫通孔51、52の形成を行うので、孔のアスペクト比が小さくなり、高精度の貫通孔51、52の形成が可能になる。また、低アスプクト比の貫通孔51、52に充填する導体材料として、被覆性の良いタングステン(W)等の金属材料はもちろんのこと、タングステンに比べて被覆性の劣る銅(Cu)等の金属材料を用いることができる。つまり、導体材料の制約を受けないことにより、製造コストを抑え、量産性に適した半導体装置1を製造できる。
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
(変形例1)
上層カバー47の上から、さらに半導体ウェハを積層してもよい。例えば、図8の半導体装置1(ただし、ボンディングPAD48は設けない)の上から、第2の半導体ウェハ20a、第3の半導体ウェハ30aと同様の半導体ウェハを、それぞれ平坦化した後に接合する。
(変形例1)
上層カバー47の上から、さらに半導体ウェハを積層してもよい。例えば、図8の半導体装置1(ただし、ボンディングPAD48は設けない)の上から、第2の半導体ウェハ20a、第3の半導体ウェハ30aと同様の半導体ウェハを、それぞれ平坦化した後に接合する。
つまり、所定数(上記実施形態では3層)の半導体ウェハ10~半導体ウェハ30を接合した半導体装置1に対し、さらに所定数(例えば2層)の半導体ウェハを上から接合した上で、最上層の半導体ウェハから半導体装置1の最上層の半導体ウェハ(第3の半導体ウェハ30)までを接続するTSVを設ける。
変形例1によれば、全ての半導体ウェハ(5層)を接合してから、最上層の半導体ウェハから最下層の半導体ウェハまでの4層分を接続するTSVを設ける代わりに、後から接合した所定数(2層)の半導体ウェハを接続するTSVを設けることで、TSV用に形成する貫通孔のアスペクト比が小さくなり、高精度の貫通孔の形成が可能になる。また、半導体装置の製造工程における自由度を高めることができる。
(変形例2)
上述した実施形態において、半導体装置1における第3の半導体ウェハ30から第1の半導体ウェハ10まで3層をそれぞれ接続するTSVと、第3の半導体ウェハ30および第2の半導体ウェハ20の2層を接続するTSVとの例を説明した。この他にも、第3の半導体ウェハ30および第1の半導体ウェハ10の2層を接続するTSVを設けてもよい。
上述した実施形態において、半導体装置1における第3の半導体ウェハ30から第1の半導体ウェハ10まで3層をそれぞれ接続するTSVと、第3の半導体ウェハ30および第2の半導体ウェハ20の2層を接続するTSVとの例を説明した。この他にも、第3の半導体ウェハ30および第1の半導体ウェハ10の2層を接続するTSVを設けてもよい。
このように、TSVによって接続する半導体ウェハは、半導体装置の設計時において適宜選択して構わない。
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
1…半導体装置
10、10a…第1の半導体ウェハ
10b、20b、30b…裏面
10f、20f、30f…表面
15、25…配線(チタン等)
20、20a…第2の半導体ウェハ
26、35、36…配線(アルミニウム等)
30、30a…第3の半導体ウェハ
40…フォトレジスト
51、52…貫通孔
51a、52a…内側壁面
51t、52t…TSV
10、10a…第1の半導体ウェハ
10b、20b、30b…裏面
10f、20f、30f…表面
15、25…配線(チタン等)
20、20a…第2の半導体ウェハ
26、35、36…配線(アルミニウム等)
30、30a…第3の半導体ウェハ
40…フォトレジスト
51、52…貫通孔
51a、52a…内側壁面
51t、52t…TSV
Claims (16)
- 第1配線を有する第1の半導体基板と、
前記第1の半導体基板とともに積層される半導体基板であって、前記第1配線と電気的に接続される第2配線を有する第2の半導体基板と
を備え、
前記第1配線および前記第2配線は、前記第2配線を貫通する第1貫通孔に充填された第1金属部材により電気的に接続され、
前記第1配線は、前記第1貫通孔を形成するためのエッチングストッパー層として機能する、
半導体装置。 - 請求項1に記載の半導体装置において、
前記第2の半導体基板とともに積層される半導体基板であって、前記第2配線に電気的に接続される第3配線を有する第3の半導体基板を備え、
前記第1配線、前記第2配線および前記第3配線は、前記第2配線および前記第3配線を貫通する前記第1貫通孔に充填された前記第1金属部材により電気的に接続される、
半導体装置。 - 請求項2に記載の半導体装置において、
前記第2の半導体基板は、前記第2配線とは異なる位置に配置される第4配線を有し、
前記第3の半導体基板は、前記第3配線とは異なる位置に配置され、前記第4配線に電気的に接続される第5配線を有し、
前記第4配線および前記第5配線は、前記第5配線を貫通する第2貫通孔に充填された第2金属部材により電気的に接続され、
前記第4配線は、前記第2貫通孔を形成するためのエッチングストッパー層として機能する、
半導体装置。 - 請求項3に記載の半導体装置において、
前記第2貫通孔は、前記第1の半導体基板と前記第2の半導体基板とが積層される積層方向において、前記第1貫通孔よりも短く形成される、
半導体装置。 - 請求項1から請求項4のいずれか一項に記載の半導体装置において、
前記第1配線は、前記第2配線とは異なる金属部材で形成される、
半導体装置。 - 請求項1から請求項5のいずれか一項に記載の半導体装置において、
前記第1配線は、前記第2配線よりもエッチングレートが低い金属部材で形成される、
半導体装置。 - 請求項1から請求項6のいずれか一項に記載の半導体装置において、
前記第1配線は、チタンを有する金属部材で形成される、
半導体装置。 - 請求項1から請求項7のいずれか一項に記載の半導体装置において、
前記第1配線は、バリアメタルで覆われた金属部材で形成される、
半導体装置。 - 請求項3に記載の半導体装置において、
前記第4配線は、前記第2配線とは異なる金属部材で形成される、
半導体装置。 - 請求項3に記載の半導体装置において、
前記第4配線は、前記第2配線よりもエッチングレートが低い金属部材で形成される、
半導体装置。 - 請求項3に記載の半導体装置において、
前記第4配線は、チタンを有する金属部材で形成される、
半導体装置。 - 請求項3に記載の半導体装置において、
前記第4配線は、バリアメタルで覆われた金属部材で形成される、
半導体装置。 - 請求項1から請求項12のいずれか一項に記載の半導体装置において、
前記第1の半導体基板は、光を電荷に変換する光電変換素子が複数配列される、
半導体装置。 - 請求項1から請求項13のいずれか一項に記載の半導体装置において、
前記第2の半導体基板は、メモリ素子を有する、
半導体装置。 - 請求項14に記載の半導体装置において、
前記メモリ素子は、前記第2の半導体基板において複数配列される、
半導体装置。 - 請求項15に記載の半導体装置において、
前記メモリ素子は、前記第2の半導体基板において二次元状に配列される、
半導体装置。
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