JP2020074484A - 半導体装置 - Google Patents
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Abstract
Description
なお、本実施形態では3層積層を例示するが、3層構造に限らず、例えば2層でも4層でもそれ以上でも構わない。
第1の半導体ウェハ10には、例えば、光電変換素子が二次元状に配列されたセンサ領域11と、センサ領域11に対する制御回路12とが形成されており、半製品状態のイメージセンサを構成する。センサ領域11は、例えば、画素を構成するフォトダイオード(PD)と、各フォトダイオードに対して配された画素トランジスタとを有する。
第2の半導体ウェハ20には、例えば、メモリ素子が二次元状に配列されたメモリ領域21と、メモリ領域21に対する制御回路22とが形成されており、半製品状態のメモリ回路を構成する。メモリ領域21は、例えば、シリコン基板上に形成されたドレイン電極と、ソース電極と、トンネル酸化絶縁膜で挟まれたフローティングゲートとを有する。制御回路22は、例えば、MOSトランジスタ等によって構成される。第2の半導体ウェハ20における配線は、例えば、銅、アルミニウムやチタンまたはその化合物等によって構成される。
第3の半導体ウェハ30には、例えば、半製品状態の信号処理回路31が形成されている。信号処理回路31は、例えば、CMOSトランジスタ等によって構成される。第3の半導体ウェハ30における配線は、例えば、銅、アルミニウムやチタンまたはその化合物等によって構成される。
図2(a)は、接合前の第1の半導体ウェハ10aを説明する図である。図2(a)において、上述したセンサ領域11、制御回路12および配線等のうち、金属の配線15のみを図示している。配線15は、後にエッチングストッパー層として機能する配線であり、例えば、チタンのようなエッチングレートが低い金属によって構成されるか、エッチングレートの低いバリアメタルで表面を覆われた金属で構成される。配線15は、TSVを設ける予定位置に設けられている。
なお、TSVにより接続する配線以外の配線は、エッチングレートが高いアルミニウム等の金属や、ポリシリコン等の非金属によって構成される。
図6(b)は、フォトレジスト40によるパターンを形成する工程を説明する図である。具体的には、図6(a)の第3の半導体ウェハ30の裏面30bの全体に、ポジ型のフォトレジスト40が塗布される。次に、TSV予定位置に相当する位置のみを露光し、その後、現像することによってTSV予定位置のフォトレジスト40を除去する。これにより、フォトレジスト40によるパターンが形成される。なお、ポジ型のフォトレジスト40に代えて、ネガ型のフォトレジストを用いてもよい。ネガ型のフォトレジストを用いる場合には、TSV予定位置に相当する位置以外の位置を露光する。
図9を参照して半導体装置1の製造手順について説明する。例えば、作業者(ロボットでもよい)は、接合前の第1の半導体ウェハ10a、接合前の第2の半導体ウェハ20a、および接合前の第3の半導体ウェハ30aを準備し、図9に示す製造手順をスタートさせる。
(変形例1)
上層カバー47の上から、さらに半導体ウェハを積層してもよい。例えば、図8の半導体装置1(ただし、ボンディングPAD48は設けない)の上から、第2の半導体ウェハ20a、第3の半導体ウェハ30aと同様の半導体ウェハを、それぞれ平坦化した後に接合する。
上述した実施形態において、半導体装置1における第3の半導体ウェハ30から第1の半導体ウェハ10まで3層をそれぞれ接続するTSVと、第3の半導体ウェハ30および第2の半導体ウェハ20の2層を接続するTSVとの例を説明した。この他にも、第3の半導体ウェハ30および第1の半導体ウェハ10の2層を接続するTSVを設けてもよい。
10、10a…第1の半導体ウェハ
10b、20b、30b…裏面
10f、20f、30f…表面
15、25…配線(チタン等)
20、20a…第2の半導体ウェハ
26、35、36…配線(アルミニウム等)
30、30a…第3の半導体ウェハ
40…フォトレジスト
51、52…貫通孔
51a、52a…内側壁面
51t、52t…TSV
Claims (4)
- 光を電荷に変換する光電変換部を有する画素と第1配線とが設けられる第1の半導体基板と、
前記第1の半導体基板と積層され、制御回路とメモリと第2配線と第3配線とが設けられる第2の半導体基板と、
前記第2配線を貫通し、前記第1配線と前記第2配線と前記第3配線とを接続する接続部と、
を備える半導体装置。 - 請求項1に記載の半導体装置において、
前記接続部は、前記第2の半導体基板を貫通し、前記第1の半導体基板が前記第2の半導体基板と積層した面から前記第1配線までに形成された孔に設けられる半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第2の半導体基板と積層され、信号処理回路と第4配線と第5配線と、積層した逆の表面に第6配線と第7配線とが設けられる第3の半導体基板と、
前記第2配線と前記第4配線とを貫通し、前記第1配線と前記第2配線と前記第4配線と前記第6配線とを接続する第1接続部と、
前記第5配線を貫通し、前記第3配線と前記第5配線と前記第7配線とを接続する第2接続部と、をさらに備える半導体装置。 - 請求項3に記載の半導体装置において、
前記第1接続部は、前記第2の半導体基板と前記第3の半導体基板とを貫通する孔に設けられ、
前記第2接続部は、前記第3の半導体基板を貫通する孔に設けられ、
前記第1接続部が設けられる孔と、前記第2接続部が設けられる孔とは深さが異なる、半導体装置。
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