JP2005072489A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】 高温条件および真空条件を緩和することができるとともに製造を容易に行うことができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】 貫通配線形成工程では、半導体基板12の厚み方向Aに貫通する貫通配線13が形成される。絶縁物塗布工程では、半導体基板12の第1表面部12aに、絶縁材料から成る絶縁物14が塗布される。第1の加熱工程では、前記絶縁物14および半導体基板12に対してプリベークが行われる。導電ペースト塗布工程では、絶縁物14の一表面部に導電ペースト15が塗布される。第2の加熱工程では、絶縁物14のハードベークと、導電ペースト15の焼結とが略同時に行われる。
【選択図】 図1
Description
半導体素子が形成される半導体基板を有する半導体装置に関し、たとえば半導体基板の厚み方向一方側の一表面部に、導電ペーストを用いて配線が形成される半導体装置に関する。
本発明において、「略同時」は同時を含む。
本発明において、「略同時」は同時を含む。
近年、携帯電話などの携帯情報機器に代表される電子機器の小形化および軽量化の要求に伴って、半導体装置の小形化および高密度化が図られている。この目的のために、複数の半導体装置を積層した積層型半導体モジュール構造が提案されている。
図15は、第1の従来技術における半導体装置1a,1bを示す断面図である。第1の従来技術では、半導体基板2を貫通する貫通配線3を形成し、この貫通配線3と他の半導体基板1bの貫通配線3とを突起電極4を介して電気的に接続することによって積層構造が実現される。積層する半導体装置1a,1bの組合せ自由度を上げるために、半導体装置1a,1bの厚み方向一方側の表面である裏面に裏面配線5を形成し、貫通配線とは異なる位置に突起電極4を設ける場合がある。(たとえば特許文献1および2参照)。
また第2の従来技術では、半導体基板には貫通配線が形成されるとともに、厚み方向他方側の表面である主面に受光素子が形成される。半導体基板の裏面には貫通配線と電気的に接続される裏面配線が形成されており、裏面を配線基板に向けた状態で半導体基板が配線基板に実装される。(たとえば特許文献3および4参照)。
また実装面積の縮小とともに半導体装置の薄形化に対する要求がある。すでにワイヤボンドによる積層半導体モジュールなどでは、半導体基板の裏面を研削およびポリッシングなどによって薄形化し、ウエハの厚さを元の半分以下である100〜200μmにするプロセスが行われている。この薄形化プロセスは前述の第1および第2の従来技術においても必要とされている。
半導体基板を薄形化するにあたって、まず半導体基板の裏面に裏面配線を形成する前に、半導体基板の主面に接着剤およびワックスを塗布し、ガラスなどの支持部材に半導体基板を固定する。その状態で支持部材を研磨装置に取付け、半導体基板の裏面を研磨する。その後半導体基板の裏面に裏面配線が形成される。薄形化した半導体基板は、機械的強度が低下し、ハンドリングが困難となることから、薄形化してからプローブテストが終了するまでの各工程は、通常、支持部材から半導体基板を取外さずに行われる。
特に第2の従来技術では、半導体基板の裏面の研磨前に、半導体基板の主面に光学部材を形成しておき、透光性を有する支持部材に半導体基板を固定する。その後支持部材と半導体基板とをともにダイシングし、支持部材をカバーガラスとして用いる場合がある。(たとえば特許文献3参照)。
前述の第1および第2の従来技術では次の問題がある。半導体装置に配線を形成する場合には、通常スパッタリングが行われる。スパッタリングでは、金属粒子の堆積とともに、運動エネルギーを有する二次電子が集積回路ウエハである半導体基板に次々と衝突する。この二次電子のエネルギーならびにスパッタリング蒸発を起こさせるためのプラズマによる輻射熱などによって、半導体基板の温度は上昇する。半導体基板の温度は、冷却機構ならびに所望の金属膜厚およびスパッタリング条件によって異なるが、約250〜300度まで上昇することがある。
半導体基板を支持部材に固定するための接着剤には、耐熱性が低いものが多い。200度以上の高温になると変性したり、気泡が生じたりすることがある。したがって支持部材に半導体基板を接着剤によって固着した状態で、前述の約250〜300度まで温度上昇し得るスパッタリングを行うと、接着剤の接着力が低下して、半導体基板の一部が支持部材から剥がれてしまう。さらに第1の従来技術では、プローブテストの終了後、最終的に接着剤を半導体基板から除去しなければならないが、接着剤が変性して半導体基板から除去しにくくなり、このときに半導体装置に損傷を与えてしまう。またスパッタリングは真空中で行うので、高温に加熱されて不安定な状態の接着剤から含有成分が気化脱落し、真空チャンバ内を汚染することも予想される。さらにこの真空引きの時間が生産性に悪影響を及ぼすことは言うまでもない。
また第2の従来技術では、マイクロレンズおよびカラーフィルタなどの光学部材は、通常200度以上の温度に加熱されると変性および変質する。このような光学部材を形成した後にスパッタリングを行うと、カラーフィルタの色素脱落およびレンズ部材の屈折率変動などが起き、光学部材としての光学的な機能が失われるという問題が生じる。また第2の従来技術において特に特許文献4に示す技術では、裏面に配線を形成した後に光学ガラスなどの光学部材を形成する。この場合、半導体基板を薄形化した後で支持部材から半導体基板を取外し、半導体基板に光学部材を形成しなければならないので、薄形化により強度が低下した半導体基板が光学部材形成中に破損するおそれがある。
本発明の目的は、高温条件および真空条件を緩和することができるとともに製造を容易に行うことができる半導体装置の製造方法および半導体装置を提供することである。
本発明は、半導体基板に形成する貫通配線であって、半導体基板の厚み方向に貫通する貫通配線を形成する貫通配線形成工程と、
半導体基板の厚み方向一方側の一表面部に、絶縁材料から成る絶縁物を塗布する絶縁物塗布工程と、
前記絶縁物および半導体基板に対してプリベークする第1の加熱工程と、
絶縁物の一表面部に導電ペーストを塗布する導電ペースト塗布工程と、
絶縁物のハードベークと、導電ペーストの焼結とを略同時に行う第2の加熱工程とを含むことを特徴とする半導体装置の製造方法である。
半導体基板の厚み方向一方側の一表面部に、絶縁材料から成る絶縁物を塗布する絶縁物塗布工程と、
前記絶縁物および半導体基板に対してプリベークする第1の加熱工程と、
絶縁物の一表面部に導電ペーストを塗布する導電ペースト塗布工程と、
絶縁物のハードベークと、導電ペーストの焼結とを略同時に行う第2の加熱工程とを含むことを特徴とする半導体装置の製造方法である。
また本発明は、前記絶縁物塗布工程の前、貫通配線形成工程は、
半導体基板の厚み方向他方側の少なくとも一表面部に、接着剤層を形成する第1段階と、
半導体基板を、支持部材に前記接着剤層を介して固着する第2段階と、
半導体基板の厚み方向一方側の一表面部を、厚み方向他方側の一表面部に近づくように後退させる第3段階とを含むことを特徴とする。
半導体基板の厚み方向他方側の少なくとも一表面部に、接着剤層を形成する第1段階と、
半導体基板を、支持部材に前記接着剤層を介して固着する第2段階と、
半導体基板の厚み方向一方側の一表面部を、厚み方向他方側の一表面部に近づくように後退させる第3段階とを含むことを特徴とする。
さらに本発明は、前記第2の加熱工程の後、支持部材を半導体基板から離脱する段階をさらに含むことを特徴とする。
さらに本発明は、前記貫通配線形成工程は第1段階の前において、
半導体基板の厚み方向に孔部を形成する段階と、
孔部に沿って側壁絶縁膜を形成する段階と、
孔部に導電物を被覆または充填する段階とを含むことを特徴とする。
半導体基板の厚み方向に孔部を形成する段階と、
孔部に沿って側壁絶縁膜を形成する段階と、
孔部に導電物を被覆または充填する段階とを含むことを特徴とする。
さらに本発明は、前記第1段階の前、半導体基板の厚み方向他方側の一表面部に溝を形成する段階を含み、
第3段階において、前記溝を半導体基板の厚み方向に貫通することを特徴とする。
第3段階において、前記溝を半導体基板の厚み方向に貫通することを特徴とする。
さらに本発明は、前記絶縁物塗布工程は印刷法を用いることを特徴とする。
さらに本発明は、前記導電ペースト塗布工程は、配線形成領域にのみ導電ペーストを塗布することを特徴とする。
さらに本発明は、前記導電ペースト塗布工程は、配線形成領域にのみ導電ペーストを塗布することを特徴とする。
さらに本発明は、前記導電ペースト塗布工程は、導電ペーストを給電層として電解メッキを行なう段階を含むことを特徴とする。
さらに本発明は、前記第1段階の前、半導体基板の厚み方向他方側の一表面部に、光学部材を形成する段階を含むことを特徴とする。
本発明によれば、貫通配線形成工程では、半導体基板の厚み方向に貫通する貫通配線が形成される。絶縁物塗布工程では、半導体基板の厚み方向一方側の一表面部に、絶縁材料から成る絶縁物が塗布される。第1の加熱工程では、前記絶縁物および半導体基板に対してプリベークが行われる。導電ペースト塗布工程では、絶縁物の一表面部に導電ペーストが塗布される。第2の加熱工程では、絶縁物のハードベークと、導電ペーストの焼結とが略同時に行われる。
特に絶縁物のハードベークと導電ペーストの焼結とを第2の加熱工程で略同時に行うので、絶縁物のハードベークと導電ペーストの焼結とを別々の工程で行う必要がなく工程を簡略化することができる。さらに第2の加熱工程で絶縁物のハードベークと導電ペーストの焼結とを略同時に行うことによって、絶縁物のハードベークと導電ペーストの焼結とを別々の工程で行うよりも、絶縁物と導電ペーストとの密着性を向上することができる。また本製造方法によれば、各工程において少なくともスパッタリングを行うことなく半導体装置を製造することが可能となる。従来のスパッタリングに伴う真空引きを省略することも可能となるので、前記真空引きに要する時間を不要とすることができ、それ故、半導体装置のサイクルタイムの短縮を図り、半導体装置の生産性を向上することができる。このように本製造方法によれば、高温条件および真空条件を緩和することができるとともに製造を容易に行うことができる。
また本発明によれば、前記絶縁物塗布工程の前、貫通配線形成工程では、第1〜第3段階の処理が行われる。第1段階では、半導体基板の厚み方向他方側の少なくとも一表面部に、接着剤層が形成される。第2段階では、半導体基板が、支持部材に前記接着剤層を介して固着される。第3段階では、半導体基板の厚み方向一方側の一表面部が、厚み方向他方側の一表面部に近づくように後退される。これによって半導体基板が薄形化される。第2および第3段階において半導体基板が支持部材に接着剤層を介して固着された状態であっても、従来のスパッタリングを行うことなく半導体基板の薄形化を実現できるうえ、半導体基板の厚み方向に貫通する貫通配線を形成することが可能となる。これによってスパッタリングに伴う高温条件および真空条件が格段に緩和されるので、接着剤層の気化脱落によるチャンバの汚染と、接着剤層の変性と、接着剤層における気泡の発生とを確実に防止することができる。接着剤層の変性が防止されるので、高い接着力を得ることができる。これによって薄形化によって強度が低下した半導体基板を支持部材に確実に固着させることができ、後段の処理を安定にかつ安全に行うことができる。
また本発明によれば、前記第2の加熱工程の後、支持部材が半導体基板から離脱される。接着剤層の変性を防止することができるので、支持部材を半導体基板から離脱するときに、接着剤層を半導体基板から除去することが容易になり、半導体基板の損傷を防止することができる。
また本発明によれば、前記貫通配線形成工程では、第1段階の前に、半導体基板の厚み方向に孔部が形成され、この孔部に沿って側壁絶縁膜が形成され、孔部に導電物が被覆または充填される。後段の第1〜第3段階の処理が行われると、半導体基板の薄形化によって孔部が厚み方向に貫通される。これによって半導体基板を薄形化したうえで、半導体基板を厚み方向に貫通する貫通配線を半導体基板に形成することができる。
また本発明によれば、前記第1段階の前、半導体基板の厚み方向他方側の一表面部に溝が形成される。第3段階では、前記溝が半導体基板の厚み方向に貫通される。これによって半導体基板を薄形化したうえで、半導体基板を所望の寸法に分割して個片化することができる。このとき半導体基板は接着剤層を介して支持部材に固着されている。高温条件を緩和することができるので、接着剤層の接着力の低下を防止することができる。これによって個片化した半導体基板のハンドリングを容易にすることができるとともに、個片化した半導体基板が接着剤層から剥離することを確実に防止することができる。
また本発明によれば、前記絶縁物塗布工程では印刷法が用いられる。印刷法を用いて絶縁物が塗布されるので、半導体基板の所望の領域だけに容易に塗布することができる。
また本発明によれば、前記導電ペースト塗布工程では、配線形成領域にのみ導電ペーストが塗布される。これによって配線形成領域を除く残余の領域に塗布した導電ペーストを除去する作業が不要となるので、製造時間の短縮およびコストダウンなどを図ることができる。
また本発明によれば、前記導電ペースト塗布工程では、導電ペーストを給電層として電解メッキが行われる。給電層は、導電ペーストを焼結することによって形成され絶縁物に対して密着性が良い。これによって電解メッキによって形成される配線と絶縁物との密着性を向上することができる。
また本発明によれば、前記第1段階の前、半導体基板の厚み方向他方側の一表面部に、光学部材が形成される。光学部材の形成後に後段の処理を行った場合であっても、従来のスパッタリングを省略することができる。換言すれば、従来のスパッタリングに伴う高温条件を緩和することができる。これによって光学部材が熱によって光学的な機能を失うことを確実に防止することができる。また高品質な半導体装置を製造することができる。
また本発明によれば、貫通配線が半導体基板の厚み方向に貫通するように形成される。突起電極が半導体基板の厚み方向一方側の一表面部に形成される。貫通配線と突起電極とは、接続配線によって電気的に接続される。接続配線は導電ペーストを焼結して形成される。このように接続配線を形成する場合に、従来のスパッタリングを省略することができる。つまり本発明によれば、スパッタリングに伴う高温条件および真空条件を緩和することができるうえ、簡単な手順で半導体装置を容易に製造することができる。仮に接着剤を用いて半導体基板を支持部材に固着した状態で、半導体基板に対して加熱処理する場合であっても、高温条件および真空条件を緩和することができるので、接着剤の変性および気化脱落ならびに接着剤における気泡の発生を防止することができる。これによって半導体装置の損傷を防止して、高品質な半導体装置を実現することができる。
また本発明によれば、積層半導体モジュールが複数の半導体装置を厚み方向に積層して構成される。高品質な半導体装置によって積層半導体モジュールが構成されるので、利便性の高い積層半導体モジュールを実現することができる。
図1は、本発明の第1の実施の形態である半導体装置10を製造する手順を示すフローチャートである。図3も参照しつつ説明する。半導体装置10は、半導体素子11が形成される平板状の半導体基板12を有する。半導体装置10は、本発明の半導体装置の製造方法を実施することによって製造される。半導体装置10の製造方法は、ステップa1の貫通配線形成工程とステップa2の絶縁物塗布工程とステップa3の第1の加熱工程とステップa4の導電ペースト塗布工程とステップa5の第2の加熱工程とを含む。
ステップa0では、半導体装置10の製造を開始してステップa1の貫通配線形成工程に進む。ステップa1の貫通配線形成工程では、半導体基板12に貫通配線13が形成される。半導体基板12はたとえばシリコンウエハによって実現される。ステップa1で貫通配線13が形成されると、ステップa2の絶縁物塗布工程に進む。
ステップa2の絶縁物塗布工程では、半導体基板12の厚み方向A一方側の一表面部である第1表面部12aに、絶縁材料から成る絶縁物14が塗布される。図2〜6において、前記厚み方向A一方側を矢符A1で示し、厚み方向A他方側を矢符A2で示す。ステップa2で絶縁物14が第1表面部12aに塗布されると(図3(3)参照)、ステップa3の第1の加熱工程に進む。ステップa3の第1の加熱工程では、絶縁物14および半導体基板12がプリベークされる。ステップa3で絶縁物14および半導体基板12がプリベークされると、ステップa4の導電ペースト塗布工程に進む。
ステップa4の導電ペースト塗布工程では、絶縁物14の一表面部に導電ペースト15が塗布される(図3(4)参照)。ステップa4で導電ペースト15が塗布されると、ステップa5の第2の加熱工程に進む。ステップa5の第2の加熱工程では、絶縁物14のハードベークと、導電ペースト15の焼結とが略同時に行われる。ステップa5で絶縁物14のハードベークと導電ペースト15の焼結とが行われると、ステップa6に進んで本フローを終了する。
図2は、絶縁物塗布工程の前に半導体基板12に行われるべき製造工程を段階的に示す断面図であり、図2(1)は、第2表面部12bに表面配線16などが形成される段階を示す断面図、図2(2)は、非貫通孔部20に側壁絶縁膜21が形成される段階を示す断面図、図2(3)は、非貫通孔部20に孔内配線22が形成される段階を示す断面図、図2(4)は、溝24および絶縁膜23が形成される段階を示す断面図である。半導体装置10の製造方法は、前述のステップa1の貫通配線形成工程の前に、半導体基板12の厚み方向他方側の一表面部である第2表面部12bに半導体素子11を形成する工程と、半導体基板12の第2表面部12bに表面配線16を形成する工程とを含む。
半導体基板12の第2表面部12bには凹所が形成され、この凹所には半導体素子11が形成される。半導体素子11はたとえば後述する表面配線16に電気的に接続される。半導体基板12の第2表面部12bには、絶縁材料から成る絶縁膜17が形成される。絶縁膜17は、第2表面部12b全体に形成されてもよいし、第2表面部12bの一部に形成されてもよい。第2表面部12bの絶縁膜17の一表面部には、導電物が塗布され、たとえば電解メッキなどを施して表面配線16が形成される。表面配線16は、絶縁膜17の一表面部の予め定める領域に、印刷法などを用いて形成される。表面配線16は、一部を除いて絶縁材料から成る絶縁膜18によって被覆されている。これによって表面配線16を物理的および化学的な汚染およびダメージから保護することができる。絶縁膜18は、第2表面部12b全体に形成されてもよいし、第2表面部12bの一部に形成されてもよい。半導体基板12を所望の形状に分割するためのダイシングライン19は、図2(1)〜図2(4)の仮想線に示すように、半導体基板12の厚み方向Aに沿って予め設定されている。
ステップa1の貫通配線形成工程は、半導体基板12の厚み方向Aに非貫通孔部20を形成する段階と、非貫通孔部20に沿って側壁絶縁膜21を形成する段階と、非貫通孔部20に導電物を被覆または充填する段階とを含む。これら各段階は表面配線16および絶縁膜17,18を形成する工程の後に行われる。孔部である非貫通孔部20は、図2(1)に示すように、半導体基板12の第2表面部12bに凹設される。非貫通孔部20は、たとえば二酸化シリコン(SiO2)およびフォトレジストをエッチングマスクとしてリアクティブイオンエッチング(RIE)装置によってエッチングする方法およびレーザによって穿孔する方法などによって形成される。非貫通孔部20をRIE装置によって形成する場合、表面配線16を保護するための絶縁膜18を予め厚く形成しておき、この絶縁膜18をエッチングマスクとして利用してもよい。この場合、非貫通孔部20を形成する領域には、絶縁膜18を形成しないようにする。
非貫通孔部20が形成されると、図2(2)に示すように、絶縁材料から成る側壁絶縁膜21が形成される。側壁絶縁膜21は、非貫通孔部20の内壁に沿って形成され、非貫通孔部20の内壁を被覆する。側壁絶縁膜21は、たとえば樹脂を非貫通孔部20に充填した後にレーザで穿孔する方法および化学気相成長法(CVD)によってSiO2および窒化シリコン(SiN)などの絶縁膜を形成する方法などによって形成される。
側壁絶縁膜21が形成された非貫通孔部20には、図2(3)に示すように、導電物が被覆または充填される。これによって前記非貫通孔部20およびこの非貫通孔部20から厚み方向A他方にやや突出するように、孔内配線22が形成される。孔内配線22は、たとえば銅(Cu)メッキおよび導電ペーストなどを用いて非貫通孔部20を充填することによって形成される。またCVDによってアルミニウム(Al)などの導電膜を形成して側壁絶縁膜21を被覆し、さらに樹脂を充填する。このように非貫通孔部20およびこの非貫通孔部20から厚み方向A他方にやや突出するように、孔内配線22を形成してもよい。
孔内配線22が形成された後、図2(4)に示すように、半導体基板12の第2表面部12b全体に絶縁材料から成る絶縁膜23が形成される。表面配線16および孔内配線22は、第2表面部12bに形成される絶縁膜17,18,23によって被覆されている。さらに図2(4)に示すように、半導体基板12の第2表面部12bに、半導体基板12を分割するための溝24が形成される。具体的に半導体基板12において、非貫通孔部20の形成位置から、厚み方向Aに垂直な仮想平面に沿った距離であって予め定める距離だけ離隔した位置に、溝24が形成される。この溝24はダイシングライン19に沿って形成される。溝24は、順次、絶縁膜23,18,17を厚み方向A一方に貫通するように形成される。さらに溝24は、厚み方向Aに関して半導体素子11が形成される凹所の深さよりも、矢符A1で示す厚み方向一方に深くかつ非貫通孔部20の底部20bよりも厚み方向一方に深く形成される。しかも溝24は、半導体基板12を貫通しないように形成される。
図3は、主に、貫通配線形成工程と絶縁物塗布工程と導電ペースト塗布工程とを段階的に示す断面図であり、図3(1)は、半導体基板12が支持部材31に固定される段階を示す断面図、図3(2)は、半導体基板12が薄形化される段階を示す断面図、図3(3)は、半導体基板12の第1表面部12aに絶縁物14が塗布される段階を示す断面図、図3(4)は、導電ペースト15が塗布される段階を示す断面図である。ステップa1の貫通配線形成工程は、ステップa2の絶縁物塗布工程の前に行われる第1〜第3段階を含む。第1〜第3段階は、溝24を形成した後に行われる。第1段階では接着剤層30が形成される。図3(1)に示すように、半導体基板12の少なくとも第2表面部12bに接着剤が塗布され、接着剤層30が形成される。接着剤層30はスピンコートなどによって約20〜50μmの厚みに形成される。また接着剤にはたとえば紫外線によって硬化する樹脂が用いられる。
第1段階で接着剤層30が形成されると、第2段階では半導体基板12が支持部材31に固着される。支持部材31を接着剤層30に貼り付け、接着剤の粘性によって半導体基板12を支持部材31に仮固定する。この支持部材31は透光性を有する。紫外線を支持部材31側から照射すると、紫外線は支持部材31を透過して接着剤層30に照射される。接着剤層30は紫外線によって硬化し、これによって半導体基板12が支持部材31に確実に固着される。また接着剤は紫外線によって硬化する前は流動性を有するので、溝24に流れ込ませることができ、これによって接着剤層30と半導体基板12との接触面積を可及的に大きくすることができ、半導体基板12を支持部材31により強固に固着することができる。半導体基板12が支持部材31に固着された状態では、半導体基板12に対する処理は、高温条件および真空条件が緩和された条件たとえば200度以下および常圧下で行われる。
第2段階で半導体基板12が支持部材31に固着されると、第3段階では、半導体基板12の第1表面部12aが第2表面部12bに近づくように後退される。半導体基板12は、支持部材31に支持される状態で図示外の研磨装置に取付けられ、研削またはポリッシングされる。半導体基板12は、第1表面部12aの表面が図3(1)の破線で示す後退位置32に到達するまで研削される。後退位置32は、第1表面部12aを研削することによって、溝24を半導体基板12の厚み方向Aに貫通する位置に設定される。また本実施の形態では、後退位置32は、研削することによって非貫通孔部20が貫通され厚み方向A一方側に開放する位置に設定される。なお、研削の後でポリッシングによって仕上げを行なってもよい。
第3段階で第1表面部12aの表面が後退位置32に到達するまで半導体基板12を薄形化することによって、図3(3)に示すように、非貫通孔部20が貫通孔部20aになり、孔内配線22が貫通配線13になる。貫通孔部20aには貫通孔が形成される。貫通配線13は半導体基板12の厚み方向Aに貫通するように形成される。また半導体基板12は、溝24が厚み方向Aに貫通されることによって分割され個片化される。半導体基板12を接着剤層30を介して支持部材31に固着した状態では高温条件および真空条件が緩和されているので、接着剤が変性することがなく、これによって個片化された半導体基板12を接着剤層30によって支持部材31に確実に固着することができる。半導体基板12を研削することによって薄形化する作業で、半導体基板12を所望のサイズに分割する作業をも行うことができ、製造工程を簡略化することができる。
半導体基板12が薄形化されると、半導体基板12が支持部材31ごと研磨装置から取外される。その後、ステップa2の絶縁物塗布工程が行われる。絶縁物14は、半導体基板12の第1表面部12aに塗布される。絶縁物14は、貫通配線13が形成される領域を除いて、スクリーン印刷などによって塗布される。絶縁物14が半導体基板12の第1表面部12aに塗布されると、ステップa3の第1の加熱工程が行われ、絶縁物14および半導体基板12がプリベークされる。
絶縁物14および半導体基板12がプリベークされると、ステップa4の導電ペースト塗布工程が行われる。導電ペースト15は、予め定める配線形成領域29にのみ塗布される。配線形成領域29は後述する裏面配線15aが形成されるべき領域であり、第1表面部12aにおいて貫通配線13が形成される領域を含む。導電ペースト15は、貫通配線13に電気的に接続されるように塗布される。導電ペースト15は、直径が数nm〜数100nmの銀(Ag)粒子と、揮発性の溶剤と、樹脂とを含んで構成される。導電ペースト15は約1〜5μmの厚みになるように印刷法を用いて塗布される。
導電ペースト15が塗布されると、ステップa5の第2の加熱工程が行われる。加熱工程では、約150〜200度のオーブンで約30〜60分間、半導体基板12が加熱される。これによって絶縁物14のハードベークと導電ペースト15の焼結とが略同時に行われる。第2の加熱工程における最高温度は、導電ペースト15に含まれる金属元素のバルク時における融点よりも低くなるように設定される。このように設定することによって、導電ペースト15に含まれる金属微粒子がサブミクロンからナノサイズ粒径である場合、バルク金属の場合とは異なり、融点以下の温度であっても、金属微粒子同士の表面が接合するという現象が見られる。この現象を用いると、第2の加熱工程を、導電ペースト15に含まれる金属微粒子の融点以下の低温条件下で行なっても、導電ペースト15を焼結することができる。これによって高温条件を緩和することができる。
導電ペースト15を焼結することによって、Ag薄膜が形成される。このAg薄膜は、バルク状態のAgと同等程度の10−6[Ω・cm]台の比抵抗値を有する。したがってAg薄膜を接続配線である裏面配線15aとして用いることができる。導電ペースト15は、有機銀(Ag)化合物ならびに金(Au)、銅(Cu)、ニッケル(Ni)および白金(Pt)などの金属元素からなる金属微粒子が含まれていてもよい。また導電ペースト15に含まれる金属元素が錯イオンとして含まれていてもよい。
図4は、第2の加熱工程の後に半導体基板12に行われるべき製造工程を段階的に示す断面図であり、図4(1)は、裏面配線15a形成後に絶縁膜33が半導体基板12に形成される段階を示す断面図、図4(2)は、半導体基板12が支持部材31から離脱される段階を示す断面図である。半導体装置10の製造方法は、第2の加熱工程の後に、半導体基板12の第1表面部12aに絶縁膜33を形成する段階と、半導体基板12に対してプローブテストをする段階と、支持部材31を半導体基板12から離脱する段階とをさらに含む。
第2の加熱工程が行われると、図4(1)に示すように、半導体基板12の第1表面部12aに、絶縁物が塗布されて絶縁膜33が形成される。絶縁膜33は、第1表面部12aにおいて電極形成領域34を除く残余の領域に形成される。電極形成領域34は突起電極35が形成される領域である。電極形成領域34では、Ag薄膜である裏面配線15aの一部が外方に臨んで設けられる。裏面配線15aは、電極形成領域34を除く残余の部分が絶縁膜14,33によって被覆されている。絶縁膜33が形成されると、プローブテストが行われる。プローブテストでは、個片化された半導体基板12毎換言するとチップエリア毎に良品か否かの判定が行われる。良品と判定された場合、半導体基板12は、図4(2)に示すように接着剤層30から取外され、したがって支持部材31が半導体基板12から離脱される。
図5は、突起電極35が形成される半導体基板12を示す断面図である。半導体基板12から支持部材31が離脱された後、半導体基板12には突起電極35が形成される。突起電極35は、電極形成領域34に形成される。突起電極35と貫通配線13とは、裏面配線15aによって電気的に接続される。突起電極35はたとえば半田およびAuなどによって形成される。なお、突起電極35は半導体基板12を接着剤層30から取外す前に形成するようにしてもよい。このようにして貫通配線13、裏面配線15a、表面配線16および突起電極35とを含んで構成される半導体装置10が形成される。
図6は、ランド36が形成される半導体基板12を備える半導体装置10示す断面図である。半導体基板12には、前述の構成に加えて導電性を有するランド36を形成してもよい。ランド36は、たとえば貫通配線13および表面配線16に形成され、これらと突起電極35とを電気的に接続する。ランド36は裏面配線15aに形成されてもよい。絶縁膜23のランド36に対応する部分は、貫通配線13および表面配線16の一部が外方に臨むように透孔が形成される。これによってランド36が外方に臨んで設けられる。このランド36に、他の半導体装置10の突起電極35を電気的に接続することによって、複数の半導体装置10を厚み方向Aに積層した積層半導体モジュール40を形成することができる。
図7は、複数の半導体装置10を積層した積層半導体モジュール40を示す断面図である。図8は、積層半導体モジュール40を示す斜視図である。図8では、配線基板41は省略されている。積層半導体モジュール40は、複数の半導体装置10を厚み方向に積層して構成される。積層半導体モジュール40は配線が形成される配線基板41を含む。裏面配線15aは所望の配線状態となるように印刷法などによって容易に形成されるので、貫通配線13の位置に関らず突起電極35を所望の位置に形成することができる。したがって個片化された半導体基板12のサイズ換言するとチップサイズが異なる場合であっても、複数の半導体基板12を厚み方向Aに積層して配線基板41に実装することができる。たとえば厚み方向Aに関して半導体素子11が形成される領域とは反対側の領域に、突起電極35を形成することができる。
このように構成される積層半導体モジュール40は、積層される半導体装置10間で電気信号の伝送が可能となる。これによって各半導体装置10を個別に配線基板41に実装する場合に比べて、配線距離を短くすることができ、信号伝送を高速化することができる。さらに複数の半導体装置10を積層するので、必要な実装面積を可及的に小さくすることができ、配線基板41の高密度化を達成することができる。また裏面配線15aによって半導体装置10の大きさおよび表面配線16のパターンに応じて、突起電極35を所望の位置に配置することができ、構造およびサイズの異なる半導体装置10を積層することも可能となる。
配線基板41と半導体基板12との熱膨張係数が大きく異なる場合、突起電極35には温度サイクルが生じて熱歪みが生じる。この不具合を解消するために、裏面配線15aを貫通配線13から半導体基板12の略中央部まで延在させておき、突起電極35が半導体基板12の略中央部に配置されるように構成する。このように構成することによって、半導体基板12の縁辺部に突起電極35を形成する場合に比べて、突起電極35に生じる熱歪みが低減されるので、積層半導体モジュール40の実装信頼性を向上することができる。
前述の実施の形態において、複数の半導体装置10を積層するとき、たとえば突起電極35とランド36との間に、導電性を有する異方性接着剤を塗布して積層するようにしてもよい。
本実施の形態によれば、特に絶縁物14のハードベークと導電ペースト15の焼結とを第2の加熱工程で略同時に行うので、絶縁物14のハードベークと導電ペースト15の焼結とを別々の工程で行う必要がなく工程を簡略化することができる。さらに第2の加熱工程で絶縁物14のハードベークと導電ペースト15の焼結とを略同時に行うことによって、絶縁物14のハードベークと導電ペースト15の焼結とを別々の工程で行うよりも、絶縁物14と導電ペースト15との密着性を向上することができる。また本製造方法によれば、各工程において少なくともスパッタリングを行うことなく半導体装置10を製造することが可能となる。従来のスパッタリングに伴う真空引きを省略することも可能となるので、前記真空引きに要する時間を不要とすることができ、それ故、半導体装置10のサイクルタイムの短縮を図り、半導体装置10の生産性を向上することができる。このように本製造方法によれば、高温条件および真空条件を緩和することができるとともに製造を容易に行うことができる。
また本実施の形態によれば、第2および第3段階において半導体基板12が支持部材31に接着剤層30を介して固着された状態であっても、従来のスパッタリングを行うことなく半導体基板12の薄形化を実現できるうえ、半導体基板12の厚み方向Aに貫通する貫通配線13を形成することが可能となる。これによってスパッタリングに伴う高温条件および真空条件が格段に緩和されるので、接着剤層30の気化脱落によるチャンバの汚染と、接着剤層30の変性と、接着剤層30における気泡の発生とを確実に防止することができる。接着剤層30の変性が防止されるので、高い接着力を得ることができる。これによって薄形化によって強度が低下した半導体基板12を支持部材31に確実に固着させることができ、後段の処理を安定にかつ安全に行うことができる。
また本実施の形態によれば、接着剤層30の変性を防止することができるので、支持部材31を半導体基板12から離脱するときに、接着剤層30を半導体基板12から除去することが容易になり、半導体基板12の損傷を防止することができる。
また本実施の形態によれば、前記貫通配線形成工程では、第1段階の前に、半導体基板12の厚み方向Aに非貫通孔部20が形成され、この非貫通孔部20に沿って側壁絶縁膜21が形成され、非貫通孔部20に導電物が被覆または充填される。後段の第1〜第3段階の処理が行われると、半導体基板12の薄形化によって非貫通孔部20が厚み方向Aに貫通される。これによって半導体基板12を薄形化したうえで、半導体基板12を厚み方向Aに貫通する貫通配線13を半導体基板12に形成することができる。
また本実施の形態によれば、前記第1段階の前、半導体基板12の第2表面部12bに溝24が形成される。第3段階では、前記溝24が半導体基板12の厚み方向Aに貫通される。これによって半導体基板12を薄形化したうえで、半導体基板12を所望の寸法に分割して個片化することができる。このとき半導体基板12は接着剤層30を介して支持部材31に固着されている。高温条件を緩和することができるので、接着剤層30の接着力の低下を防止することができる。これによって個片化した半導体基板12のハンドリングを容易にすることができるとともに、個片化した半導体基板12が接着剤層30から剥離することを確実に防止することができる。
また本実施の形態によれば、前記絶縁物塗布工程では印刷法が用いられる。印刷法を用いることによって絶縁物14を半導体基板12の所望の領域だけに容易に塗布することができる。
また本実施の形態によれば、前記導電ペースト塗布工程では、配線形成領域29にのみ導電ペースト15が塗布される。これによって配線形成領域29を除く残余の領域に塗布した導電ペースト15を除去する作業が不要となるので、製造時間の短縮およびコストダウンなどを図ることができる。
また本実施の形態によれば、貫通配線13が半導体基板12の厚み方向Aに貫通するように形成される。突起電極35が半導体基板12の第1表面部12aに形成される。貫通配線13と突起電極35とは、裏面配線15aによって電気的に接続される。裏面配線15aは導電ペースト15を焼結して形成される。このように裏面配線15aを形成する場合に、従来のスパッタリングを省略することができる。つまり本発明によれば、スパッタリングに伴う高温条件および真空条件を緩和することができるうえ、簡単な手順で半導体装置10を容易に製造することができる。仮に接着剤を用いて半導体基板12を支持部材31に固着した状態で、半導体基板12に対して加熱処理する場合であっても、高温条件および真空条件を緩和することができるので、接着剤の変性および気化脱落ならびに接着剤における気泡の発生を防止することができる。これによって半導体装置10の損傷を防止して、高品質な半導体装置10を実現することができる。
また本実施の形態によれば、積層半導体モジュール40が複数の半導体装置10を厚み方向Aに積層して構成される。高品質な半導体装置10によって積層半導体モジュール40が構成されるので、利便性の高い積層半導体モジュール40を実現することができる。
図9は、本発明の第2の実施の形態である半導体装置10aにおいて、貫通配線形成工程の後に半導体基板12に行われるべき製造工程を段階的に示す断面図であり、図9(1)は、貫通配線13形成後の半導体基板12を示す断面図、図9(2)は、第1表面部12aに絶縁物14が塗布される段階を示す断面図、図9(3)は、導電ペースト15が半導体基板12に塗布される段階を示す断面図、図9(4)は、フォトレジスト45が半導体基板12に塗布される段階を示す断面図である。本実施の形態の半導体装置10aの製造方法は、前述の第1の実施の形態の半導体装置10の製造方法と類似している。本実施の形態において、導電ペースト塗布工程は、導電ペースト15を給電層46として電解メッキを行う段階を含む。本実施の形態において、前述の第1の実施の形態の半導体装置10と同様の構成には同一の参照符号を付し同様の説明を省略する。
図9(1)に示す半導体基板12は、前述の図3(2)に示すように薄形化された半導体基板12である。半導体基板12を薄形化した後、図9(2)に示すように、半導体基板12の第1表面部12aに絶縁物14を塗布する。この絶縁物14は第1の加熱工程でプリベークされる。絶縁物14がプリベークされると、導電ペースト塗布工程が行われる。導電ペースト塗布工程では、図9(3)に示すように、給電層46として導電ペースト15をスピンコートによって絶縁物14の一表面部および貫通配線13の一表面部に塗布する。絶縁物14および貫通配線13は、導電ペースト15によって被覆されている。導電ペースト15を塗布した後、第2の加熱工程が行われる。第2の加熱工程では、約150〜200度のオーブンで約30〜60分間、半導体基板12が加熱される。これによって絶縁物14のハードベークと導電ペースト15の焼結とが略同時に行われる。導電ペースト15が焼結されることによって、約0.1〜0.2μmの厚みを有する給電層46が形成される。
給電層46が形成された後、図9(4)に示すように、給電層46の一表面部の予め定める領域に、フォトレジスト45が形成される。フォトレジスト45はスピンコートで塗布され、その後、フォトリソグラフィによって配線を形成すべき領域とそれ以外の領域とが区別される。フォトレジスト45は配線形成領域29を除く残余の領域に塗布されている。これによってフォトレジスト45には、給電層46の一部が外方に臨むように透孔が形成される。フォトレジスト45の種類と、露光および現像の工程とについては特に制限されない。フォトレジスト45は、その厚みが約3〜15μm程度になるように形成される。
図10は、主に、裏面配線48を形成する工程と絶縁膜33を形成する工程と突起電極35を形成する工程とを段階的に示す断面図であり、図10(1)は、電解メッキ層47が半導体基板12に形成される段階を示す断面図、図10(2)は、半導体基板12がエッチングされる段階を示す断面図、図10(3)は、絶縁膜33が半導体基板12に形成される段階を示す断面図、図10(4)は、突起電極35が半導体基板12に形成される段階を示す断面図である。フォトレジスト45が形成された後、半導体基板12が図示外の電解メッキ装置に投入され、電解メッキが行われる。電解メッキによって、図10(1)に示すように、フォトレジスト45の透孔が形成される開口部45aに、電解メッキ層47が形成される。フォトレジスト45の開口部45aを介して、電解メッキ装置の電極と給電層46とを接触させ、メッキ液に浸し、電解メッキを所定時間実施する。その結果、図10(1)に示すように、約2〜10μm程度の厚みを有する電解メッキ層47が形成される。
電解メッキ装置についても従来から使用されている装置を活用することができる。電解メッキには、材料としてたとえばCu、Ag、AuおよびNiなどが用いられる。電解メッキを行うにあたって、単一の金属層だけでなく、複数回にわたって異なるメッキ液を用いて複数層の電解メッキ層47を形成するようにしてもよい。またフォトレジスト45には開口部45aを形成していたが、給電層46全体を被覆するようにフォトレジスト45を塗布してもよい。この場合、電解メッキ装置の電極をフォトレジスト45を突き破るようにして給電層46に接触させ、メッキ液に浸した後、電解メッキを実施する。
電解メッキ層47が形成された後、図10(2)に示すように、フォトレジスト45の剥離と不要な領域の給電層46の除去とが行われる。フォトレジスト45を剥離する方法も特に限定されない。給電層46は電解メッキ層47をマスクにして除去される。給電層46が電解メッキ層47よりもエッチングされるように、エッチング剤が選択されることが望ましい。仮に給電層46と電解メッキ層47とのエッチングレートが同一であったとしても、給電層46に対して電解メッキ層47は約10〜100倍の厚みがある。したがって温度および時間などのエッチング条件を調整することによって、電解メッキ層47を残して不要な領域の給電層46だけを除去することができる。
たとえば給電層46がAgから成る場合、エッチング剤には硝酸が用いられる。電解メッキ層47の表面部にCuが露出している場合、銅が硝酸によって溶けるが、適切なエッチング条件を設定することによって、不要な領域の給電層46を完全に除去しかつ充分な厚みのCuメッキ層が残るように処理することができる。また電解メッキ層47の表面部にAuが露出している場合、エッチング剤の選択ならびに温度および時間などのエッチング条件は、最も広い条件マージンを得ることができる。したがって電解メッキ層47は表面部にAuが露出するように形成されることが望ましい。
このようにフォトレジスト45の剥離と不要な領域の給電層46の除去とが行われると、電解メッキ層47が形成される領域の給電層46だけが残り、したがって所望の配線形成領域29にのみ裏面配線48が形成される。裏面配線48は給電層46および電解メッキ層47を含む。その後図10(3)に示すように、半導体基板の第1表面部12a側から絶縁材料から成る絶縁物を塗布し、絶縁膜33を形成する。この絶縁膜33は完成した裏面配線48を保護する。裏面配線48にランド36を形成する場合、裏面配線48のランド36が形成される部分には、絶縁物は塗布されず透孔が形成されている。絶縁膜33の形成方法は、感光性を有する保護樹脂材を用いてフォトリソグラフィを行う方法であってもよいし、保護樹脂材に加えてフォトレジストをさらに塗布したうえでフォトリソグラフィを行う方法であってもよく、材料および方法は特に限定されない。
絶縁膜33が形成された後、図10(4)に示すように、絶縁膜33の透孔が形成される部位に突起電極35が形成される。突起電極35は、裏面配線48によって貫通配線13と電気的に接続される。たとえば突起電極35は、球状の半田ボール部材を絶縁膜33の透孔が形成される部位に設け、リフローして形成する方法および半田ペーストを印刷し、リフローして形成する方法などによって実現される。
本実施の形態によれば、前記導電ペースト塗布工程では、導電ペースト15を給電層46として電解メッキが行われる。給電層46は、導電ペースト15を焼結することによって形成され絶縁物14に対して密着性が良い。これによって電解メッキによって形成される裏面配線48と絶縁物14との密着性を向上することができる。
図11は、本発明の第3の実施の形態である半導体装置10bにおいて、主に、マイクロレンズ50を形成する段階と第1〜第3段階とを段階的に示す断面図であり、図11(1)は、第2表面部12bにマイクロレンズ50が半導体基板12に形成される段階を示す断面図、図11(2)は、半導体基板12が接着剤層30を介して支持部材31に固着される段階を示す断面図、図11(3)は、貫通配線13が半導体基板12に形成される段階を示す断面図である。本実施の形態の半導体装置10bは、前述の第1および第2の実施の形態の半導体装置10,10aに類似している。前述の第1および第2の実施の形態の半導体装置10,10aと同様の構成には同一の参照符号を付し説明を省略する。
本実施の形態の半導体装置10bは、光学部材たとえばマイクロレンズ50を有する。半導体装置10bの製造方法は、第1段階の前、半導体基板12の第2表面部12bに、マイクロレンズ50を形成する段階をさらに含む。第2表面部12bに形成される絶縁膜17,18は、表面配線16が形成される領域に対応して形成される。したがって半導体基板12の第2表面部12bの一部は外方に臨む。この第2表面部12bの一部に光学部材50が形成される。また本実施の形態では、ダイシングライン19に沿う溝は形成されない。
前述の図3(1)に示す接着剤層30を半導体基板12の第2表面部12bに形成する前に、図11(1)に示すように、マイクロレンズ50が半導体基板12の第2表面部12bに形成される。マイクロレンズ50に加えて、カラーフィルムを形成してもよい。マイクロレンズ50が第2表面部12bに形成されると、図11(2)に示すように、第1段階で接着剤層30が形成される。接着剤層30は、絶縁膜23が形成される領域に対応して形成される。接着剤層30が形成されると、第2段階で、半導体基板12が接着剤層30を介して支持部材31に仮固定され、その後接着剤層30を紫外線によって硬化させる。このようにして半導体基板12が支持部材31に固着される。
本実施の形態では、接着剤層30はマイクロレンズ50の一表面部に形成されないが、硬化した接着剤層30の屈折率がマイクロレンズ50の屈折率と大きく異なる場合には、マイクロレンズ50の一表面部にも接着剤を塗布して接着剤層30を形成してもよい。たとえばマイクロレンズ50の屈折率が約1.6程度である場合、接着剤層30が透光性を有しかつ硬化したときの接着剤層30の屈折率が約1.2程度であれば、マイクロレンズ50による集光効果は失われない。このような場合には、接着剤層30をマイクロレンズ50と支持部材31との間に介在させてもよい。
半導体基板12が支持部材31に固着された後、図11(2)に示すように、第3段階で半導体基板12の第1表面部12aが、第2表面部12bに近づくように研削またはポリッシングされて後退される。孔内配線22がCuメッキによって形成される場合、第1表面部12aを研削によって後退させ、孔内配線22を半導体基板12の厚み方向Aに貫通させると、Cuによって半導体基板12の第1表面部12aを汚染してしまう。そこで研削による第1表面部12aの後退は、孔内配線22が半導体基板12の第1表面部12aから外方に露出する前に終了させる。
研削によって第1表面部12aが後退された後、図11(3)に示すように、RIE装置によって半導体基板12の材料であるシリコンをドライエッチングし、孔内配線22を第1表面部12aから外方に露出させる。RIE装置によってドライエッチングする場合、半導体基板12はRIE装置のチャンバに収容されている。チャンバに収容される半導体基板12の温度は、約50〜100度であるので、接着剤層30の変性および気化脱落ならびに接着剤層30における気泡の発生などの不具合は起きない。RIEプロセスに用いられるガスは、シリコンに対してはエッチングレートが高く、Cuに対してはほとんどエッチングしないガスが選択される。このようにRIE装置を用いて、半導体基板12の第1表面部12aが後退位置32まで後退されて、孔内配線22が第1表面部12aから突出し、したがって貫通配線13が形成される。
図12は、主に、絶縁物塗布工程と導電ペースト塗布工程と突起電極35を形成する工程と半導体基板12を個片化する工程とを段階的に示す断面図であり、図12(1)は、裏面配線15aが半導体基板12に形成される段階を示す断面図、図12(2)は、突起電極35が半導体基板12に形成される段階を示す断面図、図12(3)は、半導体基板12がダイシングライン19に沿ってダイシングされる段階を示す断面図である。半導体基板12の第1表面部12aが後退位置32まで後退された後、絶縁物塗布工程で絶縁物14が第1表面部12aに塗布される。その後第1の加熱工程で絶縁物14および半導体基板12に対してプリベークが行われる。
第1の加熱工程の後、導電ペースト15が印刷法によって塗布される。導電ペースト15は配線形成領域29にのみ塗布される。導電ペースト15を塗布した後、絶縁物14のハードベークと導電ペースト15の焼結とが略同時に行われる。導電ペースト15が焼結されることによって、図12(1)に示すように、裏面配線15aが形成される。裏面配線15aが形成された後、裏面配線15aのランド36が形成される部分を残して、第1表面部12aに絶縁膜33がさらに形成される。ランド36には、図12(2)に示すように突起電極35が形成される。
突起電極35が形成された後、半導体基板12と支持部材31とがダイシングライン19に沿ってダイシングされる。支持部材31を半導体基板12とともにダイシングすることによって、支持部材31を保護ガラスとして用いることができる。このようにして保護ガラスを備えた半導体装置10b、換言すると固体撮像装置が得られる。
図13は、半導体装置10,10a,10bを積層した積層半導体モジュール40aを示す断面図である。図14は、半導体モジュール40aを示す斜視図である。図14では、配線基板41は省略されている。第3の実施の形態の半導体装置10bと、第1の実施の形態の半導体装置10および第2の実施の形態の半導体装置10aの少なくともいずれかとを組合せることによって、図13および図14に示すように、光学部材を備える積層半導体モジュール40aを構成することができる。
本実施の形態によれば、前記第1段階の前、半導体基板12の第2表面部12bに、光学部材たとえばマイクロレンズ50が形成される。マイクロレンズ50の形成後に後段の処理を行った場合であっても、従来のスパッタリングを省略することができる。換言すれば、従来のスパッタリングに伴う高温条件を緩和することができる。これによってマイクロレンズ50などの光学部材が熱によって光学的な機能を失うことを確実に防止することができる。また高品質な半導体装置10bを製造することができる。
前述の各実施の形態は、本発明の例示に過ぎず、発明の範囲内において構成を変更してもよい。たとえば前述の第3の実施の形態では、支持部材31を保護ガラスとして用いたが、突起電極35を形成した後に、半導体基板12から接着剤層30および支持部材31を一旦取外して半導体基板12をダイシングし、接着剤層を新たに形成して、所望の保護ガラスを半導体基板12に搭載するようにしてもよい。
10,10a,10b 半導体装置
11 半導体素子
12 半導体基板
13 貫通配線
14 絶縁物
15 導電ペースト
15a 裏面配線
16 表面配線
20 非貫通孔部
21 側壁絶縁膜
24 溝
30 接着剤層
31 支持部材
11 半導体素子
12 半導体基板
13 貫通配線
14 絶縁物
15 導電ペースト
15a 裏面配線
16 表面配線
20 非貫通孔部
21 側壁絶縁膜
24 溝
30 接着剤層
31 支持部材
Claims (9)
- 半導体基板に形成する貫通配線であって、半導体基板の厚み方向に貫通する貫通配線を形成する貫通配線形成工程と、
半導体基板の厚み方向一方側の一表面部に、絶縁材料から成る絶縁物を塗布する絶縁物塗布工程と、
前記絶縁物および半導体基板に対してプリベークする第1の加熱工程と、
絶縁物の一表面部に導電ペーストを塗布する導電ペースト塗布工程と、
絶縁物のハードベークと、導電ペーストの焼結とを略同時に行う第2の加熱工程とを含むことを特徴とする半導体装置の製造方法。 - 前記絶縁物塗布工程の前、貫通配線形成工程は、
半導体基板の厚み方向他方側の少なくとも一表面部に、接着剤層を形成する第1段階と、
半導体基板を、支持部材に前記接着剤層を介して固着する第2段階と、
半導体基板の厚み方向一方側の一表面部を、厚み方向他方側の一表面部に近づくように後退させる第3段階とを含むことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第2の加熱工程の後、支持部材を半導体基板から離脱する段階をさらに含むことを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記貫通配線形成工程は第1段階の前において、
半導体基板の厚み方向に孔部を形成する段階と、
孔部に沿って側壁絶縁膜を形成する段階と、
孔部に導電物を被覆または充填する段階とを含むことを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記第1段階の前、半導体基板の厚み方向他方側の一表面部に溝を形成する段階を含み、
第3段階において、前記溝を半導体基板の厚み方向に貫通することを特徴とする請求項2に記載の半導体装置の製造方法。 - 前記絶縁物塗布工程は印刷法を用いることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記導電ペースト塗布工程は、配線形成領域にのみ導電ペーストを塗布することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記導電ペースト塗布工程は、導電ペーストを給電層として電解メッキを行なう段階を含むことを特徴とする請求項1〜7のいずれかに記載の半導体装置の製造方法。
- 前記第1段階の前、半導体基板の厚み方向他方側の一表面部に、光学部材を形成する段階を含むことを特徴とする請求項2に記載の半導体装置の製造方法。
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JP2003303377A JP2005072489A (ja) | 2003-08-27 | 2003-08-27 | 半導体装置の製造方法および半導体装置 |
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JP2003303377A Pending JP2005072489A (ja) | 2003-08-27 | 2003-08-27 | 半導体装置の製造方法および半導体装置 |
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---|---|---|---|---|
WO2007024022A1 (en) * | 2005-08-26 | 2007-03-01 | Honda Motor Co., Ltd. | Semiconductor device manufacturing method, semiconductor device and wafer |
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-
2003
- 2003-08-27 JP JP2003303377A patent/JP2005072489A/ja active Pending
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