JP5120342B2 - 半導体パッケージの製造方法 - Google Patents

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Description

本発明は、半導体パッケージの製造方法及びその基板の製造方法に関する。詳しくは、半導体チップを基板に搭載した半導体パッケージの製造方法及びその基板の製造方法に関する。
近年、半導体パッケージの薄型化が求められており、それに伴い、半導体パッケージに収容される半導体チップの薄型化や微細配線化はもとより、その半導体チップを搭載する基板の薄型化も同様に求められている。
基板を薄型化する方法として、図１３に示すようなコア層を有しないコアレス基板を用いる方法が提案されている。コアレス基板は、電極パッドが基板表面の絶縁層と同一平面上に形成されているため、フリップチップ接続を行う場合に様々な問題が生じている。
例えば、電極パッド間にフラックス残渣などが存在する場合には、そのフラックス残渣をパス（経路）にして実使用環境下でリークが発生するおそれがある。また、フリップチップ接続時に、半導体チップ側バンプと基板側の予備半田との濡れが悪く、フリップチップ接続時に半田が押し出された場合には、隣接バンプ同士がブリッジするおそれがある（図１４参照）。
そこで、特許文献１では、各電極パッド間に絶縁層を形成して、各電極パッド間を絶縁する基板を有する半導体パッケージが開示されている。また、この特許文献１では、当該基板は以下の方法により形成されている。すなわち、支持板上に絶縁層を形成し、エッチングにより当該絶縁層に凹部を形成した後、メッキにより当該凹部内に金属電極を形成し、金属電極形成後当該支持板を除去して各電極パッド間に絶縁層を形成している。
特開２００６−２９５１１４号公報
しかし、特許文献１に記載の基板の製造方法よれば、エッチングにより絶縁層に凹部を形成し、当該凹部内に電極パッドを形成しているため、コアレス基板等を製造するための専用装置が必要となり製造コストが増加する。
本発明はかかる問題点に鑑みてなされたもので、その目的は、各電極パッド間におけるリークやブリッジの発生を抑制した半導体パッケージ及びその基板を、製造コストを増加させることなく製造することができる半導体パッケージの製造方法及びその基板の製造方法を提供することにある。
上記目的を達成するために、請求項１に係る発明は、半導体チップを搭載する基板を形成する基板形成ステップと、前記基板に接続バンプを介して前記半導体チップを搭載するチップ搭載ステップと、を有し、前記基板形成ステップは、支持板上の一部に前記接続バンプと接合する複数の電極パッドを形成する第１ステップと、前記電極パッドを含む前記支持板上に絶縁層を介して１層以上の配線層を形成して、一方の面に前記電極パッドが形成された前記基板を形成する第２ステップと、前記支持板上に形成した前記基板から前記支持板を除去する第３ステップと、を含み、前記第１ステップの前に前記支持板上に複数の第１凸部を形成し、前記第1ステップにおいて各前記電極パッドを各前記第１凸部上に形成し、前記支持板の各前記第１凸部間に第２凸部を形成する半導体パッケージの製造方法とした。
また、請求項２に係る発明は、請求項１に記載の半導体パッケージの製造方法において、前記第１凸部の形状を断面視台形状に形成することとした。
また、請求項３に係る発明は、請求項１に記載の半導体パッケージの製造方法において、前記第１凸部の形状を断面視階段状に形成することとした。
また、請求項４に係る発明は、請求項１〜３のいずれか１項に記載の半導体パッケージの製造方法において、前記第１凸部の径を前記電極パッドの径より大きく形成することとした。
また、請求項５に係る発明は、請求項１〜４のいずれか１項に記載の半導体パッケージの製造方法において、前記第１凸部は、エッチングにより形成されることとした。
また、請求項６に係る発明は、請求項１〜４のいずれか１項に記載の半導体パッケージの製造方法において、前記第１凸部は、プレス加工により形成されることとした。
本発明の一実施形態に係る半導体パッケージの断面構造を示す図である。 本発明の一実施形態に係る半導体パッケージの製造工程を示す図である。 図２に続く工程を示す図である。 図３に続く工程を示す図である。 本発明の変形例に係る半導体パッケージの断面構造を示す図である。 本発明の他の変形例に係る半導体パッケージの断面構造を示す図である。 本発明の他の変形例に係る半導体パッケージの断面構造を示す図である。 本発明の他の変形例に係る半導体パッケージの断面構造を示す図である。 本発明の他の変形例に係る半導体パッケージの断面構造を示す図である。 本発明の他の変形例に係る半導体パッケージの断面構造を示す図である。 本発明の他の変形例に係る半導体パッケージの断面構造を示す図である。 本発明の他の変形例に係る半導体パッケージの断面構造を示す図である。 従来の半導体パッケージの断面構造を示す図である。 従来の半導体パッケージの問題点を示す図である。
以下、発明を実施するための形態（以下、「実施形態」とする）について説明する。なお、説明は以下の順序で行う。
１．半導体パッケージの構成
２．半導体パッケージの製造方法
３．その他の半導体パッケージの構成及び製造方法
［１．半導体パッケージの構成］
本発明の一実施形態に係る半導体パッケージの構成について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係る半導体パッケージの断面構造を示す図である。図１に示すように、本実施形態の半導体パッケージ１は、内部に集積回路が形成された半導体チップ３と、当該半導体チップ３を搭載する基板２とにより構成されている。基板２の表面Ｓ１には電極パッド２０が形成され、当該電極パッド２０に接続バンプ４が接合されており、当該接続バンプ４を介して半導体チップ３が基板２の表面Ｓ１に搭載されている。
基板２は、その内部にコア層を有しないコアレス基板として形成されている。この基板２は半導体チップ３が接続される表面Ｓ１と、マザーボード等の主基板が接続される裏面Ｓ２とを有している。基板２の表面Ｓ１には、複数の電極パッド２０が形成されている。各電極パッド２０間には絶縁層２３の表面部である隆起部２４が形成されている。一方、基板２の裏面Ｓ２には、複数の外部端子２５が形成されており、各外部端子２５を除く領域はソルダーレジスト２６により覆われている。また、各電極パッド２０と各外部端子２５は基板２の内部に形成された複数の配線層２７により電気的に接続されている。
電極パッド２０は、基板２が当該基板２の表面Ｓ１において半導体チップ３と接続するための電極端子であり、電極部２１と保護部２２により構成される。電極部２１は、基板２の表面Ｓ１において、当該基板２と半導体チップ３とを電気的に接続する電極端子として機能するものであり、例えば、銅（Ｃｕ）等の金属材料により形成される。
保護部２２は、電極部２１の表面を保護する保護層として機能するものであり、例えば、金（Ａｕ）、パラジウム（Ｐｄ）及びニッケル（Ｎｉ）等の金属材料により形成される。なお、保護部２２は、上述した複数の金属材料を積層した積層構造としてもよい。
また、保護部２２は、基板２と半導体チップ３とを接続する際には、半田等の接続バンプ４を搭載する搭載面となるものである。従って、保護部２２と当該接続バンプ４との濡れ性を向上するため、当該保護部２２を金（Ａｕ）により形成することが好ましい。また、保護部２２を積層構造として形成する場合には、表面側の層を金（Ａｕ）により構成することが好ましい。
絶縁層２３は、多層に積層された各配線層２７間を絶縁するものである。この絶縁層２３は、例えば、樹脂材料により形成されている。また、この絶縁層２３は、表面Ｓ１において各電極パッド２０の周囲を囲むように隆起部２４が形成されており、この隆起部２４は各電極パッド２０間の沿面距離を延ばす機能も有している。このように、各電極パッド２０間に隆起部２４を形成するようにしたので、半導体チップ３を基板２に搭載する際には、当該隆起部２４が隣接する電極パッド２０に接合した接続バンプ４間の障壁となる。すなわち、当該接続バンプ４間には隆起部２４が障壁として介在することになり、当該接続バンプ４間におけるブリッジの発生が抑制される。
また、各電極パッド２０間に隆起部２４が形成されていることで、半導体チップ３を基板２に搭載する際に、半田バンプ４０と予備半田４１との密着性を向上させるために予備半田４１上にフラックスを塗布する場合には、隆起部２４が障壁となることで当該フラックスが隣接する電極パッド２０に漏れ出すことを抑制することができる。従って、隣接する電極パッド２０間においてフラックスに起因してパスが形成されることが抑制され、当該フラックスに起因する各電極パッド２０間におけるリークの発生が抑制される。
上述のとおり、絶縁層２３の基板の表面Ｓ１における表面部が隆起部２４として機能しているため、基板の表面Ｓ１においてソルダーレジストを形成する必要がない。従って、ソルダーレジストを形成することなく各電極パッド２０間の沿面距離を伸ばすことができる。これにより、コアレス基板の両面にソルダーレジストを形成するための専用装置を用いる必要がなく、製造コストを低減させることができる。
以上説明したように、本実施形態に係る半導体パッケージ１を構成する基板２では、基板２の表面Ｓ１において、各電極パッド２０間に隆起部２４を形成するようにしている。そのため、半導体チップ３を基板２に搭載する際には、当該隆起部２４により隣接する電極パッド２０に接合した接続バンプ４間に障壁を形成して、接続バンプ４間における半田ブリッジ等の発生を抑制できる。また、半導体チップ３を基板２に搭載する際に予備半田４１上にフラックスを塗布する場合には、隆起部２４が障壁となり、フラックスに起因する各電極パッド２０間におけるリークの発生を抑制することができる。さらに、基板の表面Ｓ１に隆起部２４を形成しているため、当該表面Ｓ１においてソルダーレジストを形成する必要がなく、コアレス基板を製造するための専用装置を不要として、製造コストを低減させることができる。
［２．半導体パッケージの製造方法］
次に、図２〜図４を参照して半導体パッケージ１の製造方法について説明する。
［２．１．基板２の製造方法］
はじめに基板２の製造方法について説明する。まず、図２（ａ）に示すように、以下の工程により形成される基板２を支持する支持板２８を準備する。この支持板２８は、例えば、銅（Ｃｕ）等の金属材料により形成される。なお、支持板２８の材料は銅（Ｃｕ）には限定されず、後述する当該支持板２８をエッチングする工程において、支持板２８と保護部２２を同時にエッチングしないようなエッチング条件（例えば、エッチング液）を用いることで、銅（Ｃｕ）以外の金属材料を用いることもできる。
次に、図２（ｂ）に示すように、例えば、フォトリソグラフィ法により、支持板２８上にレジスト２９ａを形成する。後述する工程により、このレジスト２９ａを形成する領域には電極パッド２０が形成され、当該レジスト２９ａを形成する領域以外の領域には隆起部２４が形成される。従って、フォトリソグラフィ法によりレジスト２９ａを形成することで、高精度に電極パッド２０及び隆起部２４をパターニングすることができる。
次に、図２（ｃ）に示すように、例えば、エッチングにより支持板２８の一部及びレジスト２９ａを除去する。これにより、レジスト２９ａが形成されていた領域に凸部３０が形成され、当該レジスト２９ａが形成されていた領域以外の領域に凹部３１が形成される。このように支持板２８に凸部３０や凹部３１を形成することで、後述する工程において絶縁層２３の表面部に隆起部２４を形成することができ、また、電極パッド２０を隆起部２４よりも深い位置、すなわち、絶縁層２３の内部に形成することができる。
なお、本実施形態ではエッチングにより凸部３０及び凹部３１を形成するようにしたが、これには限定されず、例えば、プレス金型を用いて成型する方法や切削により形成する方法により当該凸部３０及び凹部３１を形成するようにしても良い。例えば、プレス金型を用いて成型する場合には、金型加工のみで一括で当該凸部３０及び凹部３１を形成可能なため、上記レジスト２９ａの形成プロセス及びその除去プロセスが不要となり、生産性向上及びコスト削減をすることができ、一方、切削によって形成する場合には、上記レジスト２９ａの形成プロセス及びその除去プロセスが不要となり、さらに、切削の形状を安易に変更することが可能なため、必要に応じて任意の形状や/法の凸部３０及び凹部３１を形成することができる。
次に、図２（ｄ）に示すように、例えば、フォトリソグラフィ法により、支持板２８の凹部３１上にレジスト２９ｂを形成する。続いて、図２（ｅ）に示すように、例えば、電解メッキにより、支持板２８の凸部３０上に保護部２２を形成する。
次に、図３（ａ）に示すように、例えば、電解メッキにより、保護部２２上に電極部２１を形成する。保護部２２と電極部２１により電極パッド２０を形成する。このように、支持板２８の凸部３０に電極パッド２０を形成するようにしたので、絶縁層２３の内部、すなわち、隆起部２４よりも深い位置に電極パッド２０を形成することができる。続いて、図３（ｂ）に示すように、レジスト２９ｂを除去する。
次に、図３（ｃ）に示すように、例えば、ラミネートにより、電極パッド２０を含む支持板２８上に例えば、樹脂層からなる絶縁層２３を形成する。なお、本実施形態では、ラミネートにより絶縁層２３を形成するようにしたが、これには限定されず、例えば、プレス等の方法により絶縁層２３を形成するようにしてもよい。プレスにより絶縁層２３を形成することで、プレス用途の安価な一般的な基板材料を使用することができ、さらに、プレスによって一括で複数枚の基板作成が可能なため、生産性の向上やコスト削減をすることができる。
次に、図３（ｄ）に示すように、例えば、エッチングにより、絶縁層２３の一部除去し、ビアホール３２を形成する。このとき、絶縁層２３における電極部２１上の領域にビアホール３２が形成される。続いて、図３（ｅ）に示すように、例えば、電解メッキにより、ビアホール３２内に配線層２７を構成する第１配線層２７ａが形成され、絶縁層２３の一部及び当該第１配線層２７ａ上に第２配線層２７ｂが形成される。
なお、本実施形態では配線層２７を２層積層して多層の基板２を形成するようにしているため、上述した図３（ｃ）〜図３（ｅ）に示す工程を２度繰り返し行い、図４（ａ）に示すような、基板２を形成する。また、本実施形態では、配線層２７を２層積層するようにしたが、これには限定されず、例えば、基板２を単層とすることや、配線層２７を３層以上積層して基板２を形成することができる。
次に、図４（ｂ）に示すように、基板２の裏面Ｓ２上にソルダーレジスト２６を形成する。このとき、当該ソルダーレジスト２６は、半導体パッケージ１がマザーボード等の外部基板と接続するための外部端子として機能する複数の第２配線層２７ｂ間に形成される。これにより、外部端子として機能する複数の第２配線層２７ｂは当該外部端子部分を除きソルダーレジスト２６により覆われて絶縁される。
次に、図４（ｃ）に示すように、基板２を上下反転させた後、例えば、エッチングにより、支持板２８を基板２から除去する。これにより、基板２の表面Ｓ１に保護部２２が露出し、電極部２１及び保護部２２は、基板２と半導体チップ３とを電気的に接続する際の電極端子として機能する。また、各電極部２１及び保護部２２は、隆起部２４によりその周囲が囲まれており、当該各電極部２１及び保護部２２は隆起部２４によりそれぞれ絶縁されている。
［２．２．半導体チップ３の基板２への搭載方法］
続いて、当該基板２と半導体チップ３との接続方法について説明する。
まず、図４（ｄ）に示すように、保護部２２上に予備半田４１を搭載する。すなわち、予備半田４１は各隆起部２４間に搭載される。予備半田４１の搭載方法は、一般的にはスクリーン印刷法が用いられるが、ボール搭載法やインクジェット法などの手法を用いても良い。例えばスクリーン印刷法を用いた場合、電極部２１間のピッチが狭くなるほど、また、各電極部２１に必要な半田量が多くなるほど、半田印刷後に行うウェットバック（wet back）工程において電極部２１間にブリッジの発生、またはそれに伴う半田量のバラツキなどが発生するが、隆起部２４が存在することで、そのリスク低減が可能となる。
また、例えばボール搭載法を用いた場合、従来のコアレス基板構造だと、電極部２１への予備半田４１となる半田ボール搭載後の半田ボール保持は、半田ボール搭載前に塗布されるフラックスのタック性のみで保持されるが、隆起部２４が存在することで、フラックスのタック性（粘性）に加え、機械的に半田ボールを保持することが可能となるため、半田ボール搭載後に当該半田ボールを加熱、溶融して半球状化するウェットバック工程までの間の半田ボール位置ズレのリスクを低減することが可能となる。
次に、図４（ｅ）に示すように、接続端子に半田バンプ４０が搭載された半導体チップ３を準備し、当該半田バンプ４０が搭載された半導体チップ３と、予備半田４１が搭載された基板２とを電気的に接続する。具体的には、半田バンプ４０と予備半田４１が当接することで、半導体チップ３と基板２が電気的に接続される。ここで、半田バンプ４０と予備半田４１の濡れ性を向上させるため、予備半田４１上あるいは半田バンプ４０上あるいはその双方にフラックスを塗布する場合がある。このフラックスは、その後のフラックス洗浄にて除去されるが、仮に洗浄時に残渣としてフラックスが残留した場合、長期信頼性評価時にその残留物をパスとして各電極部２１間がリークするおそれがある。しかし、本実施形態の半導体パッケージ１の製造方法では、各電極部２１間に隆起部２４を形成するようにしたので、隣接する電極部２１間の沿面距離を長くすることができ、リークのリスクを低減することが可能となる。さらに、予備半田４１上にフラックスを塗布する場合、隆起部２４が存在することで、各予備半田４１部に均一にフラックス量が確保され、その後の半導体チップ３の接続工程において、半田バンプ４０と予備半田４１の濡れ性向上及び安定した接続を保つことが出来る。
半田バンプ４０と予備半田４１が当接するとき当該予備半田４１は加熱され、加熱された予備半田４１は軟化して平面方向に延伸する。そのため、隣接する半田バンプ４０や予備半田４１間でブリッジが発生するおそれがある。しかし、本実施形体の半導体パッケージ１の製造方法では、各電極部２１間に隆起部２４を形成するようにしたので、予備半田４１が軟化して平面方向に延伸した場合であっても、当該軟化した予備半田４１は隆起部２４により移動が抑制される。これにより、各電極部２１におけるブリッジの発生を抑制することができる。
以上説明したように、本実施形態に係る半導体パッケージ１の製造方法では、各電極部２１間に隆起部２４を形成するようにしたので、当該各電極部２１間におけるリークやブリッジの発生を抑制することができる。
また、本実施形態の半導体パッケージ１の製造方法では、絶縁層２３により隆起部２４を形成し、この隆起部２４により各電極部２１間に障壁するようにしたので、ソルダーレジストを用いることなく各電極部２１間に障壁を形成することができる。これにより、隆起部２４のようなコアレス基板にソルダーレジストを形成するための高額な設備投資が不要となる。従って、半導体パッケージ１の製造コストを低下させることができ、半導体パッケージ１の生産性を高めることができる。
以上、本発明の第１の実施形態に係る半導体パッケージ１の製造方法について説明したが、これには限定されず様々な変更が可能である。例えば、本実施形態に係る半導体パッケージ１の製造方法では、半田バンプ４０及び予備半田４１により接続バンプ４を構成したが、これには限定されず、例えば、予備半田４１を用いることなく半田バンプ４０のみにより接続バンプ４を構成するようにしてもよい。この場合には、予備半田４１を搭載することなく、半田バンプ４０のみにより基板２と半導体チップ３とを接合する構造において、半導体チップ３の基板２への搭載精度を向上させることができる。
また、本実施形体に係る半導体パッケージ１の製造方法では、基板２の表面Ｓ１に隆起部２４を形成するようにしたが、これには限定されず、例えば、半導体チップ３の基板２との接続面に隆起部を形成するようにしてもよい。
［３．その他の半導体パッケージの構成及び製造方法］
以下、本実施形態の変形例について説明する。
［３．１．変形例１］
本変形例は、上記実施形態の形状以外隆起部の形状を適用したものである。なお、説明は以下の順序で行う。
変形例１−１ 隆起部間に形成される凹部の距離を電極部の幅よりも広く形成する。
変形例１−２ 隆起部の形状を断面視台形状に形成する。
変形例１−３ 隆起部の形状を断面視階段状にして保護部２２と接する面の径を当該保護部２２より大きく形成する。
変形例１−４ 隆起部の形状を断面視階段状にして電極部２１と接する面の径を電極部２１の径と同等の大きさにする。
［３．１．１．変形例１−１］
本変形例の半導体パッケージ１Ａは、隆起部２４Ａ間に形成される開口部３３Ａの距離を電極部２１の幅よりも広くしたものである。このように、隆起部２４Ａ間に形成される開口部３３Ａの距離を電極部２１の幅よりも広くすることで、図５に示すように、各電極部２１間におけるリークの発生を抑制することができ、また、各接続バンプ４間におけるブリッジの発生を抑制することができる。
次に、本変形例の半導体パッケージ１Ａの製造方法について、図５を参照して説明する。まず、上述した図２（ａ）〜図４（ｂ）と同様の工程により、支持板２８Ａ上に基板２を形成する。このとき、支持板２８Ａの凸部３０Ａの幅は電極部２１の幅より大きく形成されており、図５（ａ）に示すように、保護部２２は支持板２８Ａの凸部３０Ａ上の一部に形成されている。
次に、図５（ｂ）に示すように、例えば、エッチングにより、支持板２８Ａを除去する。これにより、絶縁層２３の一部及び保護部２２上に開口部３３Ａが形成される。続いて、図５（ｃ）に示すように、保護部２２上に予備半田４１を搭載する。このとき、開口部３３Ａの幅は保護部２２の幅よりも大きく形成されているため、予備半田４１の位置合わせを容易に行うことができ、予備半田４１を容易に搭載することができる。
次に、図５（ｄ）に示すように、予備半田４１を搭載した基板２Ａと半田バンプ４０を搭載した半導体チップ３とを電気的に接続する。具体的には、予備半田４１と半田バンプ４０とを当接させることで、基板２Ａと半導体チップ３とを電気的に接続する。このとき、開口部３３Ａの幅は保護部２２の幅よりも大きく形成されているため、半導体チップ３に過度に力を加えることで予備半田４１が平面方向に膨らんだ場合でも、予備半田４１が隆起部２４Ａを飛び越えて隣接する保護部２２に達することが抑制される。
次に、図５（ｅ）に示すように、基板２Ａと半導体チップ３との間にアンダーフィルを挿入する。以上の工程により、本変形例に係る半導体パッケージ１Ａが形成される。
以上説明したように、本変形例に係る半導体パッケージ１Ａでは、開口部３３Ａの幅を保護部２２の幅よりも大きく形成するようにしたので、保護部２２上に予備半田４１を搭載する際には、予備半田４１の位置合わせを容易に行うことができ、予備半田４１を容易に搭載することができる。また、基板２Ａと半導体チップ３とを電気的に接続する際には、予備半田４１が平面方向に膨らんだ場合でも、予備半田４１が隆起部２４Ａを飛び越えて隣接する保護部２２に達することを抑制することができる。
［３．１．２．変形例１−２］
本変形例の半導体パッケージ１Ｂは、図６（ｄ）に示すように、隆起部の形状を断面視台形状に形成したものである。このように、隆起部の形状を断面視台形状に形成することで、保護部２２上に予備半田４１を搭載する際には、フラックスの供給を安定化することができるものである。また、基板２Ａと半導体チップ３とを電気的に接続する際には、予備半田４１の平面方向への膨らみを制御することもできる。
次に、本変形例の半導体パッケージ１Ｂの製造方法について、図６を参照して説明する。まず、上述した図２（ａ）〜図４（ｂ）と同様の工程により、支持板２８Ｂ上に基板２Ｂを形成する。このとき、図６（ａ）に示すように、支持板２８Ｂの凸部３０Ｂは断面視台形状に形成されている。
次に、図６（ｂ）に示すように、例えば、エッチングにより、支持板２８Ｂを除去する。これにより、絶縁層２３の一部及び保護部２２上に断面視台形状の開口部３３Ｂが形成され、断面視台形状の開口部３３Ｂの上辺の長さと保護部２２の幅とが合致した状態となっている。また、隆起部２４Ｂの縁部は、開口部３３Ｂに向かって下勾配を有する斜面形状を有している。
次に、図６（ｃ）に示すように、保護部２２上に予備半田４１を搭載する。このとき、開口部３３Ｂが断面視台形状に形成されているため、予備半田４１を搭載した後フラックスを塗布するとき、当該塗布されるフラックスは隆起部２４Ｂの縁部に形成された斜面に沿って予備半田４１に供給される。これにより、フラックスの供給は安定化される。
次に、図６（ｄ）に示すように、予備半田４１を搭載した基板２Ｂと半田バンプ４０を搭載した半導体チップ３とを電気的に接続する。具体的には、予備半田４１と半田バンプ４０とを当接させることで、基板２Ｂと半導体チップ３とを電気的に接続する。このとき、開口部３３Ｂが断面視台形状に形成されているため、予備半田４１の平面方向への膨らみが制御される。
次に、図６（ｅ）に示すように、基板２Ｂと半導体チップ３との間にアンダーフィルを挿入する。以上の工程により、本変形例に係る半導体パッケージ１Ｂが形成される。
以上説明したように、本変形例に係る半導体パッケージ１Ｂでは、開口部３３Ｂを断面視台形状に形成するようにしたので、保護部２２上に予備半田４１を搭載する際には、フラックスの供給を安定化することができる。また、基板２Ｂと半導体チップ３とを電気的に接続する際には、予備半田４１の平面方向への膨らみを制御することができる。
［３．１．３．変形例１−３］
本変形例の半導体パッケージ１Ｃは、図７（ｄ）に示すように、隆起部２４Ｃの突起形状を階段状にして保護部２２と接する面の径を当該保護部２２より大きくしたものである。このように、隆起部２４Ｃの突起形状を階段状にすることで、半導体チップ３を基板２Ｃに接続時に塗布されるフラックスの供給を安定化させることができる。また、各保護部２２間の沿面距離を長くすることができ、当該各保護部２２間におけるリークの発生をさらに抑制することができ、また、基板２Ｃと半導体チップ３との間に挿入されるアンダーフィルの密着性を確保することもできる。
次に、本変形例の半導体パッケージ１Ｂの製造方法について、図７を参照して説明する。まず、上述した図２（ａ）〜図４（ｂ）と同様の工程により、支持板２８Ｃ上に基板２Ｃを形成する。このとき、図７（ａ）に示すように、支持板２８Ｃの凸部３０Ｃは階段状に形成されている。
次に、図７（ｂ）に示すように、例えば、エッチングにより、支持板２８Ｃを除去する。これにより、絶縁層２３の一部及び保護部２２上に階段状の開口部３３Ｃが形成され、階段状の開口部３３Ｃの上辺の長さと保護部２２の幅とが合致した状態となっている。
次に、図７（ｃ）に示すように、保護部２２上に予備半田４１を搭載する。このとき、開口部３３Ｃが階段状に形成されているため、予備半田４１を搭載した後フラックスを塗布するとき、当該フラックスの供給は安定化される。
次に、図７（ｄ）に示すように、予備半田４１を搭載した基板２Ｃと半田バンプ４０を搭載した半導体チップ３とを電気的に接続する。具体的には、予備半田４１と半田バンプ４０とを当接させることで、基板２Ｃと半導体チップ３とを電気的に接続する。このとき、開口部３３Ｃが階段状に形成されているため、各保護部２２間の沿面距離を長くすることができ、当該各保護部２２間におけるリークの発生をさらに抑制することができる。
次に、図７（ｅ）に示すように、基板２Ｃと半導体チップ３との間にアンダーフィルを挿入する。このとき、開口部３３Ｃが階段状に形成されているため、基板２Ｃと半導体チップ３との間に挿入されるアンダーフィルの密着性を確保することができる。以上の工程により、本変形例に係る半導体パッケージ１Ｃが形成される。
以上説明したように、本変形例に係る半導体パッケージ１Ｃでは、開口部３３Ｃを階段状に形成するようにしたので、保護部２２上に予備半田４１を搭載する際には、フラックスの供給を安定化することができる。また、基板２Ｃと半導体チップ３とを電気的に接続する際には、各保護部２２間におけるリークの発生をさらに抑制することができる。さらに、基板２Ｃと半導体チップ３との間にアンダーフィルを挿入する際には、アンダーフィルの密着性を確保することができる。
［３．１．４．変形例１−４］
本変形例の半導体パッケージ１Ｄは、図８（ｄ）に示すように、隆起部２４Ｄの突起形状を階段状にして電極部２１と接する面の径を電極部２１と同等にするようにしたものである。これにより、保護部２２上に予備半田４１を搭載する際には塗布されるフラックスの供給を安定化させることができる。また、基板２Ｄと半導体チップ３を接続する際には各電極部２１間の沿面距離を長くすることができ、当該各電極部２１間におけるリークの発生を抑制することもできる。さらに、基板２Ｄと半導体チップ３との間にアンダーフィルを挿入する場合には、当該アンダーフィルの密着性を確保することもできる。
次に、本変形例の半導体パッケージ１Ｄの製造方法について、図８を参照して説明する。まず、上述した図２（ａ）〜図４（ｂ）と同様の工程により、支持板２８Ｄ上に基板２Ｄを形成する。このとき、図８（ａ）に示すように、支持板２８Ｄの凸部３０Ｄは階段状に形成されている。また、凸部３０Ｄの上部は電極部２１と同じ大きさに形成されている。
次に、図８（ｂ）に示すように、例えば、エッチングにより、支持板２８Ｄを除去する。これにより、絶縁層２３の一部及び保護部２２上に階段状の開口部３３Ｄが形成される。階段状の開口部３３Ｄの下部は保護部２２と同じ大きさに形成されている。
次に、図８（ｃ）に示すように、保護部２２上に予備半田４１を搭載する。このとき、開口部３３Ｄが階段状に形成されているため、予備半田４１を搭載した後フラックスを塗布するとき、当該フラックスの供給は安定化される。
次に、図８（ｄ）に示すように、予備半田４１を搭載した基板２Ｄと半田バンプ４０を搭載した半導体チップ３とを電気的に接続する。具体的には、予備半田４１と半田バンプ４０とを当接させることで、基板２Ｄと半導体チップ３とを電気的に接続する。このとき、開口部３３Ｄが階段状に形成されているため、各保護部２２間の沿面距離を長くすることができ、当該各保護部２２間におけるリークの発生をさらに抑制することができる。
次に、図８（ｅ）に示すように、基板２Ｄと半導体チップ３との間にアンダーフィルを挿入する。このとき、開口部３３Ｄが階段状に形成されているため、基板２Ｄと半導体チップ３との間に挿入されるアンダーフィルの密着性を確保することができる。以上の工程により、本変形例に係る半導体パッケージ１Ｄが形成される。
以上説明したように、本変形例に係る半導体パッケージ１Ｄでは、開口部３３Ｄを階段状に形成するようにしたので、保護部２２上に予備半田４１を搭載する際には、フラックスの供給を安定化することができる。また、基板２Ｄと半導体チップ３とを電気的に接続する際には、各保護部２２間におけるリークの発生をさらに抑制することができる。さらに、基板２Ｄと半導体チップ３との間にアンダーフィルを挿入する際には、アンダーフィルの密着性を確保することができる。
［３．２．変形例２］
本変形例は、隆起部に凹部を形成し、各電極部間の沿面距離を確保するようにしたものである。以下、本変形例について説明する。なお、説明は以下の順序で行う。
変形例２−１ 隆起部に方形状の断面形状を有する凹部を形成する。
変形例２−２ 隆起部に断面視台形状の断面形状を有する凹部を形成する。
変形例２−３ 隆起部に階段状の断面形状を有する凹部を形成する。
［３．２．１．変形例２−１］
本変形例の半導体パッケージは、図９（ａ）に示すように、方形状の断面形状を有する凹部３４Ａが形成された隆起部２４Ｅを供える基板２Ｅを備えるものである。このように、基板２Ｅでは、方形状の断面形状を有する凹部３４Ａが形成された隆起部２４Ｅを有するため、各電極部間における沿面距離を確保することができる。
従って、各電極部２１間におけるリークの発生やブリッジの発生を抑制することができる。例えば、隣接する開口部３３間にフラックス残渣がある場合、当該フラックス残渣は隣接する開口部３３間に形成された凹部３４Ａに蓄積する。そのため、当該隣接する開口部３３間でのフラックス残渣によるパスの発生を抑制することができ、当該隣接する電極部２１間におけるリークの発生やブリッジの発生を抑制することができる。
上述の構成を有する基板２Ｅは、上述した図２（ａ）〜図４（ｄ）と同様の製造工程により製造される。ここで、本変形例の特徴的構成である凹部３４Ａを形成するために、図９（ｂ）に示すような支持板２８Ｅを用いる。この支持板２８Ｅは、凸部３０と第２凸部３５Ａとが形成されたものであり、この凸部３０と第２凸部３５Ａにより基板２Ｅの開口部３３と凹部３４Ａとを形成することができる。
［３．２．２．変形例２−２］
本変形例の半導体パッケージは、図１０（ａ）に示すように、断面視台形状の断面形状を有する凹部３４Ｂが形成された隆起部２４Ｆを供える基板２Ｆを備えるものである。このように、基板２Ｆでは、断面視台形状の断面形状を有する凹部３４Ｂが形成された隆起部２４Ｆを有するため、上述した、基板２Ｅと同様に、各電極部２１間における沿面距離を確保することができる。
従って、各電極部２１間におけるリークの発生やブリッジの発生を抑制することができる。上述した凹部３４Ａと同様に、例えば、隣接する開口部３３間にフラックス残渣がある場合、当該フラックス残渣は隣接する開口部３３間に形成された凹部３４Ｂに蓄積する。そのため、当該隣接する開口部３３間でのフラックス残渣によるパスの発生を抑制することができ、当該隣接する電極部２１間におけるリークの発生やブリッジの発生を抑制することができる。
上述の構成を有する基板２Ｆは、上述した図２（ａ）〜図４（ｄ）と同様の製造工程により製造される。ここで、本変形例の特徴的構成である凹部３４Ｂを形成するために、図１０（ｂ）に示すような支持板２８Ｆを用いる。この支持板２８Ｆは、凸部３０と第２凸部３５Ｂとが形成されたものであり、この凸部３０と第２凸部３５Ｂにより基板２Ｆの開口部３３と凹部３４Ｂとを形成することができる。
［３．２．３．変形例２−３］
本変形例の半導体パッケージは、図１１（ａ）に示すように、階段状の断面形状を有する凹部３４Ｃが形成された隆起部２４Ｇを供える基板２Ｇを備えるものである。このように、基板２Ｇでは、階段状の断面形状を有する凹部３４Ｃが形成された隆起部２４Ｇを有するため、上述した、基板２Ｅ，２Ｆと同様に、各電極部２１間における沿面距離を確保することができる。
従って、各電極部２１間におけるリークの発生やブリッジの発生を抑制することができる。上述した凹部３４Ａ，３４Ｂと同様に、例えば、隣接する開口部３３間にフラックス残渣がある場合、当該フラックス残渣は隣接する開口部３３間に形成された凹部３４Ｃに蓄積する。そのため、当該隣接する開口部３３間でのフラックス残渣によるパスの発生を抑制することができ、当該隣接する電極部２１間におけるリークの発生やブリッジの発生を抑制することができる。
上述の構成を有する基板２Ｇは、上述した図２（ａ）〜図４（ｄ）と同様の製造工程により製造される。ここで、本変形例の特徴的構成である凹部３４Ｃを形成するために、図１１（ｂ）に示すような支持板２８Ｇを用いる。この支持板２８Ｇは、凸部３０と第２凸部３５Ｃとが形成されたものであり、この凸部３０と第２凸部３５Ｃにより基板２Ｇの開口部３３と凹部３４Ｃとを形成することができる。
以上、本実施形態及びいくつかの変形例を挙げて本発明を説明したが、本発明は上述の実施形態に限定されず、種々の変形が可能である。例えば、隆起部の凹部を、図１２（ａ）に示すように、複数の隆起部を各電極部２１間に不連続に配置するように形成してもよい。また、隆起部の凹部を、図１２（ｂ）に示すように、溝状に形成してもよい。また、隆起部の凹部を基板の一部において不連続に配置するように形成するとともに、基板の他の一部において溝状に形成してもよい。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ 半導体パッケージ
２，２Ａ、２Ｂ，２Ｃ，２Ｄ 基板
３ 半導体チップ
４ 接続バンプ
２０ 電極パッド
２１ 電極部
２２ 保護部
２３ 絶縁層
２４，２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ，２４Ｅ，２４Ｆ，２４Ｇ 隆起部
２５ 外部端子
２６ ソルダーレジスト
２７ 配線層
２７ａ 第１配線層
２７ｂ 第２配線層
２８，２８Ａ，２８Ｂ，２８Ｃ，２８Ｄ，２８Ｅ，２８Ｆ，２８Ｇ 支持板
２９ａ,２９ｂ レジスト
３０，３０Ａ 支持板の凸部
３１ 凹部
３２ ビアホール
３３，３３Ｂ，３３Ｅ 開口部
３４ 隆起部の凹部
３５Ａ，３５Ｂ，３５Ｃ 第２凸部
４０ 半田バンプ
４１ 予備半田
Ｓ１ 表面
Ｓ２ 裏面

Claims (6)

  1. 半導体チップを搭載する基板を形成する基板形成ステップと、
    前記基板に接続バンプを介して前記半導体チップを搭載するチップ搭載ステップと、を有し、
    前記基板形成ステップは、
    支持板上の一部に前記接続バンプと接合する複数の電極パッドを形成する第１ステップと、
    前記電極パッドを含む前記支持板上に絶縁層を介して１層以上の配線層を形成して、一方の面に前記電極パッドが形成された前記基板を形成する第２ステップと、
    前記支持板上に形成した前記基板から前記支持板を除去する第３ステップと、を含み、
    前記第１ステップの前に前記支持板上に複数の第１凸部を形成し、前記第1ステップにおいて各前記電極パッドを各前記第１凸部上に形成し、
    前記支持板の各前記第１凸部間に第２凸部を形成する
    半導体パッケージの製造方法。
  2. 前記第１凸部の形状を断面視台形状に形成する請求項１に記載の半導体パッケージの製造方法。
  3. 前記第１凸部の形状を断面視階段状に形成する請求項１に記載の半導体パッケージの製造方法。
  4. 前記第１凸部の径を前記電極パッドの径より大きく形成する請求項１〜３のいずれか１項に記載の半導体パッケージの製造方法。
  5. 前記第１凸部は、エッチングにより形成される請求項１〜４のいずれか１項に記載の半導体パッケージの製造方法。
  6. 前記第１凸部は、プレス加工により形成される請求項１〜４のいずれか１項に記載の半導体パッケージの製造方法。
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