JP2009130054A - 配線基板及びその製造方法 - Google Patents

配線基板及びその製造方法 Download PDF

Info

Publication number
JP2009130054A
JP2009130054A JP2007302007A JP2007302007A JP2009130054A JP 2009130054 A JP2009130054 A JP 2009130054A JP 2007302007 A JP2007302007 A JP 2007302007A JP 2007302007 A JP2007302007 A JP 2007302007A JP 2009130054 A JP2009130054 A JP 2009130054A
Authority
JP
Japan
Prior art keywords
wiring
layer
support
wiring board
concave
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007302007A
Other languages
English (en)
Other versions
JP2009130054A5 (ja
Inventor
Takashi Kurihara
孝 栗原
Hiroshi Murayama
啓 村山
Mitsutoshi Higashi
光敏 東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2007302007A priority Critical patent/JP2009130054A/ja
Priority to US12/274,719 priority patent/US20090134530A1/en
Priority to KR1020080115571A priority patent/KR20090052814A/ko
Priority to TW097145075A priority patent/TW200924596A/zh
Priority to EP08169709A priority patent/EP2066156A3/en
Publication of JP2009130054A publication Critical patent/JP2009130054A/ja
Publication of JP2009130054A5 publication Critical patent/JP2009130054A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0271Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01087Francium [Fr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745Recess in conductor, e.g. in pad or in metallic substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2009Reinforced areas, e.g. for a specific part of a flexible printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0369Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0376Etching temporary metallic carrier substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Abstract

【課題】本発明は支持体上に配線層と絶縁層を積層した後に、支持体の一部を除去することにより形成される補強層を設けた配線基板及びその製造方法に関し、軽量化を図りつつ機械的強度の向上を図ることを課題とする。
【解決手段】配線層を含む絶縁層が積層された配線部材30と、配線部材30上の接続パッド18部周辺に設けられた補強層50とを有した配線基板において、補強層50に複数の凹凸条部50aを設ける。
【選択図】図2

Description

本発明は配線基板及びその製造方法に係り、特に補強部材が設けられてなる配線基板及びその製造方法に関する。
電子部品が実装される配線基板を製造する方法として、支持体の上で所要の配線層を形成した後、配線層を支持体から分離して配線基板を得る方法がある。この配線基板の製造方法では、ビルドアップ配線層の形成時には支持体が存在するため、ビルドアップ配線層を確実に精度よく形成することができる。
しかしながら、支持体が完全に除去された配線基板は、基板自体の機械的強度が弱い。よって、例えば、配線基板への半導体チップの搭載(1次実装)、半導体チップが搭載された配線基板のマザーボードへの搭載(2次実装)において熱が加わると容易に配線基板が変形してしまうという問題があった。
これに対応する配線基板として特許文献1に開示された配線基板が提案されている。図1は、特許文献1に開示された配線基板を示している。同図に示すように特許文献1には、配線層101を含む絶縁層102が積層された配線部材103の支持体である、銅板105の中央部分を除去して半導体素子搭載面とし、残った銅板105を多層回路基板100の補強板とすることで配線基板の強度を向上させることが記載されている。
国際公開番号WO2003/039219号公報
しかしながら、上記のように形成された補強板は、支持体としての銅板105から構成されたものであるため厚く、重量が重いという問題があった。またこの補強板は、半導体素子搭載面を囲む枠部分に一律に設けられており、配線基板の変形に効率よく対応できないという問題があった。
本発明は上記の点に鑑みてなされたものであり、軽量化を図りつつ機械的強度の向上を図りうる配線基板及びその製造方法を提供することを目的とする。
上記の課題は、本発明の第1の観点からは、
配線層を含む絶縁層が積層された配線部材と、
該配線部材上の接続パッド部周辺に設けられた補強層とを有した配線基板であって、
前記補強層は、複数の凹凸条部を有する配線基板により解決することができる。
また上記課題は、本発明の他の観点からは、
支持体上に配線層を含む絶縁層を積層して配線部材を形成する工程と、
前記配線部材から前記支持体の一部を除去して、前記配線層の表面が露出する工程とを有する配線基板の製造方法であって、
前記支持体の一部を除去することによって複数の凹凸条部を有する補強層を形成する工程を有する配線基板の製造方法により解決することができる。
また上記課題は、本発明のさらに他の観点からは、
支持体上に配線層を含む絶縁層を積層して配線部材を形成する工程と、
前記配線部材から前記支持体を除去する工程とを有する配線基板の製造方法であって、
前記支持体が除去された配線部材上に、複数の凹凸条部を有する補強層を接着剤を介在させて配置する工程とを有する配線基板の製造方法により解決することができる。
本発明によれば、補強層に凹凸条の形状を設けることで、従来の構成に比べて、補強層を設けた配線基板の軽量化を図りつつ機械的強度を向上させることが可能となる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図2は、本発明の第1実施形態に係る配線基板1Aに半導体素子を搭載した図である。図2(A)は半導体素子を搭載した配線基板1Aの断面図であり、図2(B)は配線基板1Aの平面図である。
本実施形態に係る配線基板1Aは、大略すると配線部材30と補強層50とにより構成されている。配線部材30は、絶縁層20,20a,20b及び配線層18,18a,18b,18cが積層された構成とされている。
この配線部材30の表面30aには、第1の接続端子C1となる第1の配線層18(説明において、接続パッド18ということもある。)が露出した構成とされている。また、配線部材30の裏面にはソルダーレジスト22が形成されており、このソルダーレジスト22には開口部22Xが設けられている。この開口部22Xからは、第2の接続端子C2となる第4配線層18Cが露出した構成とされている。
補強層50は、配線部材30の補強材(スティフナー)として機能するものである。図2(B)に示すように、補強層50の中央部には、開口部50Xが形成されており、この開口部50Xからは、配線部材30の表面30a上の第1の配線層18の表面が露出した状態となっている。
補強層50は、後述する第1の製造工程において詳述するように、支持体10(図7D参照)をエッチングすることにより形成される。この際、上述の配線部材30の第1配線層18の表面を露出する開口部50Xも同時に形成される。
補強層50は、複数の凹凸条部50aを有した形状となっている。本実施形態に係る凹凸条部50aは、断面視で略台形形状を有した構成とされている。補強層50にこのような複数の凹凸条部50aを形成することで、補強層50は軽量化される。また、応力が集中し、変形しやすい配線部材30の剛性形状を考慮しつつ、この凹凸条部50aを設けることにより、配線部材30の剛性を効果的に保つ。
しかしながら、凹凸条部の断面視の形状はこれに限定されるものではなく、例えば図3(A)に示すような断面視で矩形状の凹凸条部50bとしても、図3(B)に示すような断面視で凹部が三角形状の凹凸条部50cとしても、図3(C)に示すような断面視で凹部がU字状の凹凸条部50dとしても、図3(D)に示すような断面視で凹凸部が三角形状の凹凸条部50eとしても、更に図3(E)に示すような断面視で凹凸部が波状を形成する凹凸条部50fとしてもよい。
また本実施形態では、補強層50に平面視で図2(B)に示すように枠状でかつ四角形状を有する凹凸条部50aを複数形成した構成とした。
しかしながら、凹凸条部50aの平面視の形状はこれに限定されるものではなく、例えば図4(A)のように、図中水平方向(第1の方向)に延在する凹凸条部50gと、図中上下方向(第2の方向)に延在する凹凸条部50hとにより構成してもよい。また、図4(B)に示すように、補強層50のコーナー部分で図中右上方向(第3の方向)に延在する凹凸条部50iと、図4(C)に示すように、同様にコーナー部分で図中右下方向(第4の方向)に延在する凹凸条部50jを形成し、例えば図4(B)では、先の凹凸条部50gと凹凸条部50iをコーナー部分で屈曲させるように接続しても良く、図4(C)に示すように6本の凹凸条部50hに対してコーナー部分で4本の凹凸条部50jを組み合わせ、コーナー部の応力集中に抵抗するように接続させても良い。
さらに、図4(D)に示すように、四角形の枠状にスリットがはいった凹凸条部50kを構成しても良いし、図4(E)に示すように、多角形の枠状の凹凸条部50lや図4(F)に示す、四角形を1/4回転させた凹凸条部50mを構成してもよい。またさらに、図4(G)に示すように、コーナー部分で丸みを帯びた凹凸条部50nや、図4(H)に示すように、コーナー部分で放射線状に形成された凹凸条部50oを構成しても良い。これらの形状は、配線部材30の剛性を保つ必要のある部分に対して、上記複数の凹凸条部を組み合わせて構成するとよい。
このように、補強層50に形成された凹凸条部50aは、配線部材30の変形しやすい方向に対し高い剛性を発揮するよう設けられており、よって配線部材30の変形を効果的に防止することができる。また接続パッド18の数及びレイアウトも、図2に示した構成に限定されるものではなく、図4(A)〜(H)に示すように自由度を持って設定することが可能である。
また、図5に示すように、上記した配線基板1Aにおいて、配線部材30のソルダーレジスト22が形成された側に半導体チップ11を実装し、半導体素子搭載面とされた側の接続パッド18に外部接続端子を接続することもできる(配線基板1B)。
次に、上記した第1実施形態に係る配線基板1Aの製造方法について説明する。図6〜図8は第1実施形態に係る配線基板1Aの製造方法を説明するための図である。
配線基板1Aを製造するには、まず図6(A)に示すように、支持体10を用意する。本実施例では支持体10としてCu等の金属板または金属箔を用いている。この支持体10に、例えばドライフィルムを利用して、レジスト膜16を形成する。
次に、図6(B)に示すように、このレジスト膜16に対してパターニング処理を行い、所要部(後述する接続パッド18の形成位置に対応する位置)に開口部16Xを形成する。なお、ドライフィルム状のレジスト膜16に対して予め開口部16Xを形成しておき、この開口部16Xが形成されたレジスト膜16を支持体10に配設することとしてもよい。
次に、図6(C)に示すように、支持体10をめっき給電層として利用する電解めっきにより、支持体10上に第1配線層となる接続パッド18を形成する。この接続パッド18は、レジスト膜16に形成された開口部16X内に形成されており、パッド表面めっき層25とパッド本体26とにより構成されている。
パッド表面めっき層25は、Au膜、Pd膜、Ni膜を積層した構造を有している。よって、接続パッド18を形成するには、先ずAu膜、Pd膜、Ni膜を順にめっきすることによりパッド表面めっき層25を形成し、続いてこのパッド表面めっき層25上にCuからなるパッド本体26をめっきにより形成する。
このように接続パッド18が形成されると、その後に図6(D)に示すように、レジスト膜16が除去される。なお、接続パッド18は、第1の接続端子C1として機能する。
続いて、図7(A)に示すように、支持体10に接続パッド18を被覆する第1絶縁層20を形成する。第1絶縁層20の材料としては、エポキシ系樹脂、ポリイミド系樹脂などの樹脂材が使用される。第1絶縁層20の形成方法の一例としては、支持体10に樹脂フィルムをラミネートした後に、樹脂フィルムをプレス(押圧)しながら130〜150℃の温度で熱処理して硬化させることにより第1絶縁層20を得ることができる。
次に、図7(B)に示すように、支持体10に形成された第1絶縁層20に、接続パッド18が露出するようにレーザ加工法等を用いて第1ビアホール20Xを形成する。なお、第1絶縁層20は、感光性樹脂膜をフォトリソグラフィによりパターニングして形成してもよいし、またスクリーン印刷により開口部が設けられた樹脂膜をパターニングする方法を用いてもよい。
続いて、図7(C)に示すように、支持体10上に形成された接続パッド18(第1配線層を構成する)に第1ビアホール20Xを介して接続される第2配線層18aを形成する。この第2配線層18aは銅(Cu)からなり、第1絶縁層20上に形成される。この第2配線層18aは、例えばセミアディティブ法により形成される。
この第2配線層18aを形成する具体的な方法としては、無電解めっき又はスパッタ法により、第1ビアホール20X内及び第1絶縁層20の上にCuシード層(不図示)を形成した後、第2配線層18aに対応する開口部を備えたレジスト膜(不図示)を形成する。次に、Cuシード層をめっき給電層に利用した電解めっきにより、レジスト膜の開口部にCu層パターン(不図示)を形成する。
続いて、レジスト膜を除去した後に、Cu層パターンをマスクにしてCuシード層をエッチングすることにより、第2配線層18aを得る。なお、第2配線層18aの形成方法としては、上記したセミアディティブ法のほかにサブトラクティブ法などの各種の配線形成方法を採用できる。
次に、図7(D)に示すように、上記と同様な工程を繰り返すことにより、支持体10に第2配線層18aを被覆する第2絶縁層20aを形成した後に、第2配線層18a上の第2絶縁層20aの部分に第2ビアホール20Yを形成する。さらに、第2ビアホールYを介して第2配線層18aに接続される第3配線層18bを支持体10の第2絶縁層20a上に形成する。
さらに、支持体10に第3配線層18bを被覆する第3絶縁層20bを形成した後に、第3配線層18b上の第3絶縁層20bの部分に第3ビアホール20Zを形成する。さらに、第3ビアホール20Zを介して第3絶縁層18bに接続される第4配線層18cを、支持体10の第3絶縁層20b上に形成する。
続いて、支持体10の第4配線層18c上には、開口部22Xが設けられたソルダーレジスト膜22が形成される。これにより、ソルダーレジスト膜22の開口部22X内に露出する第4配線層18cが第2の接続端子C2となる。
このようにして、支持体10上の接続パッド18(第1の接続端子C1)の上に所要のビルドアップ配線層が形成される。上記した例では、4層のビルドアップ配線層(第1〜第4配線層18〜18C)を形成したが、n層(nは1以上の整数)のビルドアップ配線層を形成してもよい。
次に、図8(A)に示すように、支持体として機能してきた支持体10上に前述した凹凸条部50aに対応したパターンを有したレジスト15を形成する。そして、このレジスト15をマスクとして図8(B)に示すようにエッチングを行う。このエッチングにより、支持体10に開口部50Xを形成すると共に、枠状に残存する支持体(以下、補強層50という)にはレジスト15のパターンに対応した凹凸条部50aが形成される。本実施形態ではこのエッチング処理において開口部50Xの形成と凹凸条部50aの形成を同時に行うことができる。
続いて、レジストを剥離することで、図8(C)に示すように、凹凸条部50aが形成された補強層50が形成される。図8(D)に示すように、補強層50の厚さをL1とした場合、100μm≦L1≦1000μm、加工幅をL2とした場合、30μm≦L2≦500μmとすることができる。
このようにして形成された配線基板1Aは、複数の凹凸条部50aを有する補強層50により剛性(形状剛性)が高められ、配線基板の変形しやすい方向に対して抵抗する方向に形成することが可能となったため、より効果的に変形を防止することが可能となる。
次に、本発明の第2実施形態に係る配線基板について説明する。図9(A)は、第2実施形態である配線基板1Cの断面図であり、図9(B)〜(C)は、その変形例を示している。
第2実施形態にかかる配線基板1Cは、図9(A)に示すように、配線部材30の第1配線層18の周囲に、接着部材60を塗布し、その上に複数の凹凸条部50pを有する補強層50を設けたことを特徴とする。
配線基板1Cの補強層50は、配線部材の製造工程とは別工程により、例えば金属(銅あるいはアルミニウム等)、ガラス、セラミック、硬質樹脂、及び銅張り積層板(FRグレードがFR−4のもの)に複数の凹凸条部50pを予め形成しておく。この凹凸条部50pは、上記板状の部材を加工により山/谷状に折り曲げることにより形成されたものである。
この補強層50の凹凸条部50pの形状は、上述のような図3(A)〜(E)の他、図4(A)〜(H)として構成しても良く、さらに図9(B)に示す配線基板1Dに設けられた凹凸条部50qのようにブロック状とされた本体上部に凹凸を形成した構成としても良く、またさらに、図9(C)に示す配線基板1Eに設けられた凹凸部50rのように、断面視で山/谷形状を配線部材30の面側に向けて形成しても良い。
次に、上記した第2実施形態に係る配線基板1Cの製造方法について説明する。図10は、第2実施形態に係る配線基板1Cの製造方法を説明するための図である。なお、図6〜図7に示した構成と対応する構成については同一符号を付して、その説明は省略するものとする。
本実施形態に係る配線基板1Cは、本発明の第1実施形態に係る配線基板1Aの製造方法、図6〜図7で説明した工程と同一の工程により、支持体10に配線部材30を形成する。
続いて、図10(A)に示すように、支持体として機能してきた支持体10を除去する。この支持体10の除去は、塩化第二鉄水溶液、塩化第二銅水溶液又は過硫酸アンモニウム水溶液などを用いたウェットエッチングによって行うことができる。
上記のように支持体10が除去された後、図10(B)に示すように、配線部材30と補強層50とを接合する処理が行われる。接合には、熱硬化型接着剤60を用いる。接着部材60の種類としては熱硬化型に限定されるものではなく、紫外線硬化型等のほかの接着剤を用いることも可能である。
本実施形態に係る配線基板1Cの補強層50は、上記の配線部材30の製造工程とは別工程により実施する製造工程を経ることにより形成される。前記した凹凸条部50pを有した補強層50の形成は、例えば金属板を適用する場合には、金属板をプレス加工することにより得ることができる。
このように加工することにより形成された配線基板1Cの補強層50は、従来よりも上記のような凹凸条部50pにより軽量化されるとともに、補強層50の剛性(形状剛性)を高めることになる。
次に、本発明の第3実施形態に係る配線基板1Fについて説明する。図11(A)は、配線基板1Fの断面図であり、図11(B)は、半導体素子及びヒートスプレッダ(図中、破線で示す)を搭載した配線基板1Fの断面図である。
本実施形態に係る配線基板1Fは、第1実施形態の配線基板1Aと同様に、大略すると配線部材30と補強層50とにより構成されている。配線部材30は、配線層18〜18cを含んだ絶縁層20〜20bが積層され、配線部材30の表面30aには、接続パッド18が露出した構成となっている。配線部材30の裏面には開口部22Xが設けられたソルダーレジスト22が形成され、開口部22Xからは、第4配線層18Cが露出した構成とされている。
補強層50には、開口部50Xが形成されており、この開口部50Xからは、配線部材30上の接続パッド18が露出している状態である。また、補強層50は、複数の凹凸条部50sを有した形状となっている。さらに、本実施形態では、凹凸条部50sの凸部端部55にニッケル層19が設けられている。銅を用いた補強層50の凹凸条部50sにこのようなニッケル層19を設けた二重構造としたことにより、ニッケルは、銅に比較して剛性が高いため、補強層50の剛性をさらに向上させることが可能となる。
また、図11(B)は、補強層50の上部に半導体素子11と熱的に接続するヒートスプレッダ80を設けた図である。半導体素子11から出る熱の放熱性を高める場合には、このように半導体素子11の背面にヒートスプレッダ80を接着剤またははんだを用いて接着することが有効である。本実施形態では、補強層50のヒートスプレッダ80が搭載される位置にニッケル層19を設けた構成により、補強層50は、半導体素子11にヒートスプレッダ80が圧接されないよう支持する効果を奏する。また、ニッケルは、銅と比較すると接着剤やはんだとの密着性が高い。よって、凸部端部55にニッケル層19を設けることにより、凹凸条部50sに対してより強固にヒートスプレッダ80を接着することが可能となる。
なお、本実施形態に係る凹凸条部50sは、断面視で略台形形状を有した構成とされているが、上述のような図3(A)〜(E)の他、図4(A)〜(H)として構成しても良い。
また、図11(C)に示す配線基板1Gは、上記した配線基板1Fにおいて、配線部材30のソルダーレジスト22が形成された側に半導体チップ11を実装し、半導体素子搭載面とされた側の接続パッド18に外部接続端子を接続した構成としたものである。この構成とした場合も、上記した配線基板1Fと同様の効果を実現することができる。
次に、上記した第3実施形態に係る配線基板1Fの製造方法について説明する。図12は、第3実施形態に係る配線基板1Fの製造方法を説明するための図である。なお、図6〜図7に示した構成と対応する構成については同一符号を付して、その説明は省略するものとする。
配線基板1Fを製造するには、まず図12(A)に示すように、第1実施形態で使用した同一の支持体10を用いて、図12(B)に示すように、前述した凹凸条部50sに対応するパターンを有したレジストを支持体10上に形成してパターニングを行う。
次に、図12(C)に示すように、支持体10を給電層にしてニッケルめっきを行い、図12(D)に示すように、めっきレジストを除去することで、支持体10に、後に開口部50X及び凹凸条部50sを形成するためのマスクとなるニッケル層19を形成する。
この後、ニッケル層19を形成した支持体10の反対側に、図6〜図7に示す第1実施形態の製造工程と同様に配線部材30を形成する(図12(E))。
続いて、図8に示す工程にて、複数の凹凸条部50sと補強層50を形成する。第1実施形態の製造方法では、凹凸条部を有する補強層を形成するために、支持体10をエッチングするレジスト15を図8(A)に示す支持体10に形成したが、本実施形態の製造方法では、すでに図12に示す最初の段階でニッケル層19を形成している。よって、本実施形態では、図8(B)においてニッケル層19をマスクとして支持体10にエッチングを行い、補強層50の開口部50Xの形成と同時に、凹凸条部50sを有した補強層50を形成する。
以上、本発明の好ましい実施例について詳述したが、本発明は上記した特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲において、種々の変形、変更が可能なものである。
図1は、従来の一例である配線基板を説明するための図である。 図2(A)は本発明の第1実施形態に係る配線基板1Aに半導体素子を搭載したものの断面図、図2(B)は第1実施形態の平面図である。 図3(A)〜(E)は、第1実施形態の凹凸条部50aの変形例を説明するための断面図である。 図4(A)〜(H)は、第1実施形態の凹凸条部50aの変形例を説明するための平面図である。 図5は、第1実施形態の変形例であり、半導体素子が配線層18C側に実装された図である。 図6(A)〜(D)は、本発明の第1実施形態に係る配線基板1Aの製造方法を説明するための断面図(その1)である。 図7(A)〜(D)は、本発明の第1実施形態に係る配線基板1Aの製造方法を説明するための断面図(その2)である。 図8(A)〜(C)は、本発明の第1実施形態に係る配線基板1Aの製造方法を説明するための断面図(その3)であり、図8(D)は本発明に係る第1実施形態の凹凸条部50aを説明するための断面図である。 図9(A)本発明の第2実施形態に係る配線基板1Cを説明するため断面図である。図9(B)(C)は第2実施形態に係る配線基板の変形例を説明するための断面図である。 図10(A)(B)は、本発明に係る第2実施形態に係る配線基板1Cの製造方法を説明するための断面図である。 図11(A)は、本発明の第3実施形態に係る配線基板1Fを説明するための断面図である。図11(B)は、第3実施形態に係る配線基板1Fに半導体素子及びヒートスプレッダが実装された状態を説明するための断面図である。図11(C)は、第3実施形態の変形例であり、半導体素子が配線層18C側に実装された図である。 第3実施形態に係る配線基板1Fの製造方法を説明するための図である。
符号の説明
1A,1B,1C、1D、1E、1F、1G 配線基板
10 支持体
11 半導体チップ
15〜17 レジスト膜
18 第1配線層(接続パッド)
18a 第2配線層
18b 第3配線層
18c 第4配線層
19 ニッケル層
20 第1絶縁層
20a 第2絶縁層
20b 第3絶縁層
22 ソルダーレジスト
30 配線部材
50 補強層
50a〜50s 凹凸条部
60 接続部材
80 ヒートスプレッダ

Claims (4)

  1. 配線層を含む絶縁層が積層された配線部材と、
    該配線部材上の接続パッド部周辺に設けられた補強層とを有した配線基板であって、
    前記補強層は、複数の凹凸条部を有する配線基板。
  2. 前記複数の凹凸条部は、複数の異なる方向に延出するように設けられる請求項1記載の配線基板。
  3. 支持体上に配線層を含む絶縁層を積層して配線部材を形成する工程と、
    前記配線部材から前記支持体の一部を除去して、前記配線層の表面が露出する工程とを有する配線基板の製造方法であって、
    前記支持体の一部を除去することによって複数の凹凸条部を有する補強層を形成する工程を有する配線基板の製造方法。
  4. 支持体上に配線層を含む絶縁層を積層して配線部材を形成する工程と、
    前記配線部材から前記支持体を除去する工程とを有する配線基板の製造方法であって、
    前記支持体が除去された配線部材上に、複数の凹凸条部を有する補強層を接着剤を介在させて配置する工程とを有する配線基板の製造方法。
JP2007302007A 2007-11-21 2007-11-21 配線基板及びその製造方法 Pending JP2009130054A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007302007A JP2009130054A (ja) 2007-11-21 2007-11-21 配線基板及びその製造方法
US12/274,719 US20090134530A1 (en) 2007-11-21 2008-11-20 Wiring substrate and method of manufacturing the same
KR1020080115571A KR20090052814A (ko) 2007-11-21 2008-11-20 배선기판 및 이의 제조방법
TW097145075A TW200924596A (en) 2007-11-21 2008-11-21 Wiring substrate and method of manufacturing the same
EP08169709A EP2066156A3 (en) 2007-11-21 2008-11-21 Wiring substrate and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007302007A JP2009130054A (ja) 2007-11-21 2007-11-21 配線基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2009130054A true JP2009130054A (ja) 2009-06-11
JP2009130054A5 JP2009130054A5 (ja) 2010-10-21

Family

ID=40409951

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007302007A Pending JP2009130054A (ja) 2007-11-21 2007-11-21 配線基板及びその製造方法

Country Status (5)

Country Link
US (1) US20090134530A1 (ja)
EP (1) EP2066156A3 (ja)
JP (1) JP2009130054A (ja)
KR (1) KR20090052814A (ja)
TW (1) TW200924596A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5120342B2 (ja) * 2009-06-18 2013-01-16 ソニー株式会社 半導体パッケージの製造方法
US8127979B1 (en) * 2010-09-25 2012-03-06 Intel Corporation Electrolytic depositon and via filling in coreless substrate processing
KR102079256B1 (ko) * 2013-09-13 2020-02-20 삼성디스플레이 주식회사 표시장치 및 이의 제조방법
JP2017017238A (ja) * 2015-07-03 2017-01-19 株式会社ジェイデバイス 半導体装置及びその製造方法
US20180190596A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Standoff members for semiconductor package
KR101938104B1 (ko) * 2018-01-25 2019-01-14 주식회사 기가레인 접합 평탄도가 개선된 연성회로기판
CN112038242A (zh) * 2020-09-10 2020-12-04 华进半导体封装先导技术研发中心有限公司 先重布线扇出型封装方法及结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050877A (ja) * 1996-07-30 1998-02-20 Toshiba Corp 半導体パッケージ
JP2001060648A (ja) * 1999-08-23 2001-03-06 Dainippon Printing Co Ltd リードフレーム及びその製造方法並びに半導体装置
JP2002299495A (ja) * 2001-03-30 2002-10-11 Fuji Electric Co Ltd 半導体回路基板
JP2005302922A (ja) * 2004-04-09 2005-10-27 Ngk Spark Plug Co Ltd 配線基板およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552267B2 (en) * 2001-08-13 2003-04-22 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectronic assembly with stiffening member
SG102637A1 (en) * 2001-09-10 2004-03-26 Micron Technology Inc Bow control in an electronic package
KR100516795B1 (ko) 2001-10-31 2005-09-26 신꼬오덴기 고교 가부시키가이샤 반도체 장치용 다층 회로 기판의 제조 방법
JP3615727B2 (ja) * 2001-10-31 2005-02-02 新光電気工業株式会社 半導体装置用パッケージ
JP4094494B2 (ja) * 2002-08-23 2008-06-04 新光電気工業株式会社 半導体パッケージ
AU2003227213A1 (en) * 2003-03-26 2004-10-18 Fujitsu Limited Semiconductor device
JP2006186136A (ja) * 2004-12-28 2006-07-13 Toshiba Corp 両面部品実装回路基板及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050877A (ja) * 1996-07-30 1998-02-20 Toshiba Corp 半導体パッケージ
JP2001060648A (ja) * 1999-08-23 2001-03-06 Dainippon Printing Co Ltd リードフレーム及びその製造方法並びに半導体装置
JP2002299495A (ja) * 2001-03-30 2002-10-11 Fuji Electric Co Ltd 半導体回路基板
JP2005302922A (ja) * 2004-04-09 2005-10-27 Ngk Spark Plug Co Ltd 配線基板およびその製造方法

Also Published As

Publication number Publication date
TW200924596A (en) 2009-06-01
EP2066156A2 (en) 2009-06-03
KR20090052814A (ko) 2009-05-26
US20090134530A1 (en) 2009-05-28
EP2066156A3 (en) 2009-12-02

Similar Documents

Publication Publication Date Title
JP5144222B2 (ja) 配線基板及びその製造方法
US9060459B2 (en) Printed wiring board and method for manufacturing same
KR101156751B1 (ko) 리지드 플렉서블 프린트 배선판 및 리지드 플렉서블 프린트배선판의 제조방법
JP2009130054A (ja) 配線基板及びその製造方法
JP4835124B2 (ja) 半導体ic内蔵基板及びその製造方法
JP5547594B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
KR20090056824A (ko) 배선 기판 및 전자 부품 장치
JP5080234B2 (ja) 配線基板およびその製造方法
JP5096855B2 (ja) 配線基板の製造方法及び配線基板
US20090139751A1 (en) Wiring substrate and manufacturing method thereof
JP2010135418A (ja) 配線基板及び電子部品装置
JP2006278929A (ja) フレキシブル回路基板の製造方法
KR20100090806A (ko) 프린트 배선판 및 그 제조 방법
JP2007266443A (ja) 配線基板の製造方法、及び半導体装置の製造方法
JP5280032B2 (ja) 配線基板
JP5025399B2 (ja) 配線基板及びその製造方法
JP6637847B2 (ja) 配線基板、配線基板の製造方法
JP2017157739A (ja) 電子部品付き配線板の製造方法
JP5854449B2 (ja) 電子回路基板
KR100693146B1 (ko) 다층 인쇄회로기판의 제조방법
TWI741891B (zh) 電路板結構及其製作方法
JP2007109884A (ja) 実装基板および半導体装置
JP2018182252A (ja) プリント配線板の製造方法
JP6387226B2 (ja) 複合基板
KR102021772B1 (ko) 양면 임베디드 회로를 갖는 인쇄회로기판 및 그 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100902

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100902

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120605