JP4094494B2 - 半導体パッケージ - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体パッケージ及び半導体装置に係り、より詳しくは、高周波用途に用いられるＦＢＧＡ（Fine Pitch Ball Grid Array）タイプなどの半導体パッケージ及びその半導体パッケージに半導体チップが実装された半導体装置に関する。
【０００２】
【従来の技術】
近年、情報通信機器などに用いられる高周波用途の半導体装置ではその信号速度が高速化しつつあり、かかる信号の高速化は信号波形の乱れによって律速される。そこで、より高速化された信号が印加されてもその信号波形の乱れを抑止できる半導体装置が望まれる。このような半導体装置は、例えば２メタル配線基板を用いたＦＢＧＡパッケージタイプの構造を有する。図１４（ａ）は従来技術に係るＦＢＧＡパッケージタイプの構造を有する半導体装置を示す断面図、図１４（ｂ）は図１４（ａ）をＡ部からみた部分平面図である。
【０００３】
図１４（ａ）に示すように、従来のＦＢＧＡパッケージタイプの半導体装置１２０では、絶縁フィルム１００の一方の面に信号配線層１０２が形成され、また他方の面にはグランドプレーン１０４がその全面にわたって形成されている。信号配線層１０２はそのバンプ接続部を除いてソルダレジスト膜１０６により被覆されている。このようにして配線基板１０５が基本構成されている。そして信号配線層１０２のバンプ接続部にはんだボール１０８が搭載されている。
【０００４】
配線基板１０５のグランドプレーン１０４側の面は、中央部にキャビティ１１２ａが設けられたスティフナ１１２（放熱板兼補強板）のキャビティ１１２ａを避けた周縁部に接着層１１０を介して固着されている。また、スティフナ１１２のキャビティ１１２ａの底部には接続電極１１４ａを備えた半導体チップ１１４の背面側がダイボンディング材１１０ａによって接着されている。
【０００５】
半導体チップ１１４の接続電極１１４ａと配線基板１０５の信号配線層１０２のワイヤボンディングパッド部１０２ａとがワイヤ１１６により結線されている。さらに半導体チップ１１４、ワイヤ１１６及び信号配線層１０２のワイヤボンディングパッド部１０２ａは封止樹脂１１８により封止されている。
【０００６】
また、図１４（ａ）の信号配線層１０２をＡ部からみると、図１４（ｂ）に示すように、信号配線層１０２は配線線路部１０２ｘと接続パッド部１０２ｙとから構成されている。配線線路部１０２ｘは伝送経路全体にわたって略同一の配線幅で形成されている。一方、接続パッド部１０２ｙは比較的大きな径のはんだボール１０８が配置される都合上、接続パッド部１０２ｙの径は配線線路部１０２ｘの配線幅より太くなって配置されている。
【０００７】
さらに、複数の信号配線層１０２の両側にはグランド配線層１０３が隣接して形成されており、このグランド配線層１０３はスルーホール１００ａを介してグランドプレーン１０４に電気的に接続されている。従来のＦＢＧＡパッケージ構造を有する半導体装置１２０は以上のようにして基本構成されていた。
【０００８】
【発明が解決しようとする課題】
上記した半導体装置１２０の配線基板１０５において、信号配線層１０２のうちの配線線路部１０２ｘでは、配線線路部１０２ｘの配線幅を全体の伝送路にわたって略同一幅で配置させることにより、配線線路部１０２ｘとグランドプレーン１０４との間の静電容量などを略同一になるように設計することが可能である。
【０００９】
さらに信号配線層１０２の近傍にはスペース部（抜き部）が略同一になるようにグランド配線層１０３を配置させることができる。このようにして、配線線路部１０２ｘにおいては、インピーダンスを整合させることが可能であることから信号の伝達損失は殆ど発生しない。
【００１０】
しかしながら、信号配線層１０２のうちの接続パッド部１０２ｙは、はんだボール１０８が搭載される都合上、配線線路部１０２ｘの配線幅より大きな幅で配置されることになる。従って、配線経路部１０２ｘとグランドプレーン１０４との間、及び接続パッド１０２ｙとグランドプレーン１０４との間で形成される静電容量が異なることとなり、インピーダンス整合が大きく崩れる。その結果、信号の伝達損失が発生するようになり、所望の周波数における伝達特性が得られなくなるという問題がある。
【００１１】
また、従来の半導体装置１２０が実装基板に実装される場合に、半導体装置１２０にその水平方向からストレスがかかると、半導体装置１２０のはんだボール１０８の接合部にストレスが集中してはんだボール１０８に接合された信号配線層１０２などが断線する恐れがある。
【００１２】
本発明は以上の問題点を鑑みて創作されたものであり、伝送経路の全体にわたってインピーダンスを整合させることができると共に、実装基板に実装される際にストレスがかかっても何ら不具合が発生しない半導体パッケージ及びその半導体パッケージに半導体チップが実装された半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、本発明は半導体パッケージに係り、金属板と、絶縁基板と、該絶縁基板の一方の面に形成された信号配線層と、該絶縁基板の他方の面に一体的に形成されて前記金属板と電気的に接続されるグランドプレーンとを備え、該グランドプレーン側の面が前記金属板の上に固着された配線基板とを有し、前記信号配線層は、配線線路部と、該配線線路部の幅より太い幅の接続パッド部とにより構成されており、前記接続パッド部に対応する部分の前記グランドプレーンに該グランドプレーンが除去された不形成部を設けることに基づいて、前記配線線路部と前記グランドプレーンの間で構成される静電容量と、前記接続パッド部と前記金属板の間で構成される静電容量を同一に設定したことを特徴とする。
【００１４】
本発明では、信号配線層の配線経路部とそれより大きな幅を有する接続パッド部との間でインピーダンスを整合させるために、接続パッド部に対応する部分のグランドプレーンが除去されて不形成部が設けられている。
【００１５】
本発明の一つの好適な態様では、金属板と配線基板とは樹脂層によって接着されていて、グランドプレーンの不形成部は空洞であってもよいし、不形成部に樹脂層が充填されているようにしてもよい。あるいは、グランドプレーンの不形成部は空洞であって、該不形成部と前記金属板の間に樹脂層が介在すようにしてもよい。
【００１６】
グランドプレーンの不形成部の厚み、樹脂層の厚み、又はこれら両者の厚みを調整することにより、配線経路部とグランドプレーンとの間で形成される静電容量と、接続パッド部と金属板との間で形成される静電容量とが等しくなるようにする。これに基づいて、配線線路部と接続パッド部との間でインピーダンスの整合が得られるようになる。
【００１７】
また、本発明の一つの好適な態様では、グランドプレーンの不形成部に対応する金属板の部分に凹部をさらに設けるようにしてもよい。この場合、金属板の凹部が配線経路部と接続パッド部との間でインピーダンス整合が得られるような深さに設定される。
【００１８】
また、絶縁基板の他方の面にグランドプレーンを設けずに金属板に固着された配線基板においても、接続パッド部に対応する金属板の部分に所定の凹部を設けることにより、同様に配線線路部と接続パッド部との間でインピーダンス整合を得ることができる。
【００１９】
また、本発明の一つの好適な態様では、前記絶縁基板の一方の面に、前記信号配線層に隣接して形成されたグランド配線層をさらに有し、前記グランド配線層と前記グランドプレーンと前記金属板とを電気的に接続して一体的な同電位のグランドとしてもよい。これにより、グランド電位のばらつきが抑制されてインピーダンスが安定した状態でその整合を得ることが可能になる。
【００２０】
また、上記した課題を解決するため、本発明は半導体パッケージに係り、金属板と、フィルム基板と、該フィルム基板の一方の面に形成され、接続パッド部をもつ配線層とを備え、該フィルム基板の他方の面が前記金属板の上に固着された配線基板とを有し、前記接続パッド部に対応する前記金属板の部分に凹部を設けることにより、前記バンプにかかるストレスを緩和させるようにしたことを特徴とする。
【００２１】
本発明の半導体パッケージを有する半導体装置が実装基板に実装された後に、半導体装置に対してその水平方向からストレスがかかる場合、接続パッド部に対応する金属板に凹部を設けておくことで可撓性を有するフィルム基板が撓んで変形することによりバンプに集中するストレスをフィルム基板に吸収させることができる。
【００２２】
従って、たとえ、バンプに対してその水平方向からストレスがかかったとしても、バンプに接合された接続パッド部を含む配線層にクラックが発生して断線するなどの不具合が発生することが防止される。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２４】
（第１の実施の形態）
図１（ａ）は本発明の第１実施形態に係る半導体パッケージ（半導体装置）を示す断面図、図１（ｂ）は図１（ａ）をＢ方向からみた部分平面図、図２（ａ）は図１（ｂ）のＩ−Ｉに沿った断面図、図２（ｂ）は図１（ｂ）のＩＩ−ＩＩに沿った断面図、図３は同じく半導体パッケージに係るスティフナの凹部内に空洞部が設けられた形態を示す部分断面図、図４は同じく半導体パッケージに係るスティフナの凹部形状の変形例を示す部分断面図である。
【００２５】
図１（ａ）に示すように、本発明の第１実施形態の半導体パッケージは半導体装置１を構成するものであって、配線基板１０及びスティフナ１２（金属板）から基本構成されている。この半導体パッケージに半導体チップ１４が実装されて半導体装置１となる。配線基板１０では、ポリイミド又はエポキシなどの樹脂からなる絶縁フィルム１６（絶縁基板）の一方の面に信号配線層２０がパターン化されて形成され、また他方の面にはグランドプレーン１８が所定部を除いてほぼ全面にわたって形成されている。
【００２６】
この信号配線層２０は、図１（ｂ）に示すように、配線線路部２０ａとはんだボール２５が搭載される接続パッド部２０ｂとから構成されている。また複数の信号配線層２０の両側にはグランド配線層２２が所定のスペースを隔てて隣接して設けられている。信号配線層２０、グランド配線層２２及びグランドプレーン１８は銅（Ｃｕ）などの金属層からなる。
【００２７】
また、信号配線層２０及びグランド配線層２２上には信号配線層２０のバンプ接続部などに開口部を有するソルダレジスト膜２４が形成されている。このようにして配線基板１０が基本構成されていて、配線基板１０のグランドプレーン１８側の面がスティフナ１２の中央部を除く周縁部に樹脂層２６を介して固着されている。そして配線基板１０の信号配線層２０のバンプ接続部にはんだボール２５（バンプ）が搭載されている。このスティフナ１２は銅、銅合金又はアルミニウムなどの金属からなり、一般的には放熱板と支持板とを兼ねるものである。
【００２８】
スティフナ１２の中央部にはチップ載置部となるキャビティ１３が設けられており、このキャビティ１３の底部に接続電極１４ａを備えた半導体チップ１４の背面側がダイボンディング材２７によって接着されている。そして半導体チップ１４の接続電極１４ａと配線基板１０の信号配線層２０のボンディングパッド部２０ｃとがワイヤ２８で結線されている。さらに半導体チップ１４、ワイヤ２８及び信号配線層２０のボンディングパッド部２０ｃなどが封止樹脂３０により封止されている。
【００２９】
本発明の第１実施形態の半導体パッケージは、配線基板１０を構成する信号配線層２０のうちの配線線路部２０ａと接続パッド部２０ｂとにおいて、一定の線幅を有する配線路線部２０ａがそれより太い幅を有するパッド部２０ｂに繋がっていることから、それらの間でインピーダンスの整合が得られずに信号の伝達損失が発生することを鑑みて工夫されたものである。
【００３０】
すなわち、図１（ａ）、（ｂ）及び図２（ｂ）に示すように、本実施形態の半導体パッケージでは、信号配線層２０の接続パッド部２０ｂに対応するグランドプレーン１８の部分にそれが除去された不形成部１８ａが設けられている。これに加えて、グランドプレーン１８の不形成部１８ａに対応するスティフナ１２の部分にはインピーダンス整合が得られる深さに調整された凹部１２ａが設けられている。そしてスティフナ１２の凹部１２ａには樹脂層２６が充填されている。樹脂層２６は配線基板１０とスティフナ１２とを接着させる機能を兼ねており、スティフナ１２と配線基板１０とが樹脂層２６を介して接着される際に樹脂層２６が押圧されて凹部１２ａ内に充填される。
【００３１】
このようにして、図２（ａ）及び（ｂ）に示すように、信号配線層２０の配線線路部２０ａとグランドプレーン１８とで形成される静電容量Ｃ１は、信号配線層２０の接続パッド部２０ｂとスティフナ１２とで形成される静電容量Ｃ２と等しく設定される。これに基づいて、信号配線層２０の配線線路部２０ａと接続パッド部２０ｂとの間でインピーダンス整合が得られるようになり、所望の周波数において信号伝達経路の全体にわたって損失がない状態で信号を伝達することができるようになる。例えば４０ＧＨｚ以上にわたる広帯域で安定した伝送特性が得られるようになる。
【００３２】
インピーダンス整合が得られる凹部１２ａの深さは、絶縁フィルム１６の比誘電率や厚さ、凹部１２ａに充填される樹脂層２６の比誘電率、信号配線層２０の接続パッド部２０ｂの径や厚さなどにより最適値が異なってくる。すなわち、各種半導体パッケージの設計ルールに対応させて配線線路部２０ａと接続パッド部２０ｂとの間でインピーダンス整合が得られるように凹部１２ａの深さが適宜調整される。
【００３３】
例えば、絶縁フィルム１０の厚さ：０．０５ｍｍ、絶縁フィルム１０の比誘電率：３．２、信号配線層２０の接続パッド部２０ｂの厚さ：０．０１８ｍｍ、接続パッド部２０ｂの径：０．６０ｍｍ、樹脂層２６の比誘電率：３．２、凹部の形状：円柱状、とする場合、凹部１２ａを含む深さ（図２（ｂ）のｄ）、すなわち絶縁フィルム１６から凹部１２ａの底面までの深さは０．２１ｍｍ程度となる。この場合、信号配線層２０の配線線路部２０ａ及びパッド部２０ｂのインピーダンスは共に５０Ωとなってインピーダンス整合が得られる。
【００３４】
なお、スティフナ１２の凹部１２ａに充填する樹脂層２６としては、上記したように絶縁フィルム１６と比誘電率が略同一のものを使用してもよいし、絶縁フィルムと比誘電率の異なる誘電体材料を使用してもよい。
【００３５】
あるいは、図３に示すように、スティフナ１２の凹部１２ａには何も充填されておらず空洞部１１が設けられている形態としてもよい。この場合、スティフナ１２と配線基板１０とは接着シート２６ｘにより接着されている。この接着シート２６ｘにはスティフナ１２の凹部１２ａに対応する開口部が設けられている。そして接着シート２６ｘはスティフナ１２又は配線基板１０上に貼着され、凹部１２ａと接着シート２６ｘの開口部とが対応するようにしてスティフナ１２と配線基板１０とが接着される。
【００３６】
このようにしてスティフナ１２の凹部１２ａ内に空洞部１１が設けられた形態とする場合、樹脂層２６の比誘電率を空気の誘電率（１）に代えて計算すればよいので、他の条件が上記したものと同一である場合は、凹部１２ａを含む深さ（図３のｄ）、すなわち絶縁フィルム１６から凹部１２ａの底面までの深さを０．１３ｍｍ程度とすればよい。
【００３７】
また、スティフナ１２に形成される凹部１２ａの形状は、図３に示すような柱状型の凹部１２ａの他に、図４（ａ）に示すような半球形型の凹部１２ｂ、あるいは図４（ｂ）に示すような錐体型の凹部１２ｃなどとしてもよい。図４（ａ）及び（ｂ）ではスティフナ１２の凹部１２ａ内に樹脂層２６が充填された形態を例示している。
【００３８】
なお、信号配線層２０のパッド部２０ｂの周縁部から電気力線が横方向に広がって正確なインピーダンス整合が得られない恐れがある場合は、図４（ａ）に示す半球形型の凹部１２ｂとすることにより電気力線の影響が補正されて正確なインピーダンス補正が得られるため好ましい。
【００３９】
図３の柱状型の凹部１２ａはスティフナ１２の表層部をエンドミルにより加工することにより得られる。また図４（ａ）の半球形型の凹部１２ｂはスティフナ１２の表層部を選択的にウェットエッチングすることにより得られる。また図４（ｂ）の錐体型の凹部１２ｃはスティフナ１２の表層部を先端部が尖ったドリルにより加工することにより得られる。
【００４０】
また、本実施形態の半導体パッケージでは、図１（ａ）及び図３に示すように、グランド配線層２２とグランドプレーン１８及びスティフナ１２とを電気的に接続するためのスルーホール１６ａが形成されている。このスルーホール１６ａは、配線基板１０がスティフナ１２に固着された後（はんだボール２５が搭載される前）に、保護シート（不図示）が配線基板１０の信号配線層１６側の面に貼着され、保護テープ、信号配線層２０、絶縁フィルム１６、グランドプレーン１８及び樹脂層２６がドリルなどにより加工されて形成される。続いて、スルーホール１６ａ内に銀ペーストなどの導電性ペースト１９（導電体）が充填された後、保護シートが剥離される。
【００４１】
このようにして、信号配線層２０に隣接して設けられたグランド配線層２２は、スルーホール１６ａ内に充填された導電性ペースト１９を介してグランドプレーン１８に電気的に接続されるばかりではなく、スティフナ１２にも電気的に接続される。つまり、グランド配線層２２、グランドプレーン１８及びスティフナ１２が同電位となって、より大きな面積を有する一体的なグランドとして機能させることができる。これにより、グランド電位のばらつきが抑制されてインピーダンスが安定するようになる。
【００４２】
なお、スルーホール１６ａでの接続によりグランド配線層２２、グランドプレーン１８及びスティフナ１２を電気的に接続する代わりに以下のような形態としてもよい。図５（ａ）は本発明の第１実施形態の半導体パッケージに係る変形例を示す部分断面図、図５（ｂ）は図５（ａ）をＣ方向からみた部分平面図である。
【００４３】
本実施形態の半導体パッケージの変形例は、図５（ａ）及び（ｂ）に示すように、配線基板１０の端部側壁にグランド配線層２２及びグランドプレーン１８の終端部の側面が露出して形成されており、その部分のスティフナ１２には配線基板１０からはみ出したはみ出し部１２ｘが設けられている。そして、導電性ペースト１９ａ（導電体）が配線基板１０の側面を被覆するようにしてスティフナ１２のはみ出し部１２ｘまで延びて形成されている。
【００４４】
このようにして、グランド配線層２２がグランドプレーン１８及びスティフナ１２に電気的に接続された構造とすることができる。この変形例では、スルーホール１６ａを特別に形成する必要がないので、グランド配線層２２、グランドプレーン１８及びスティフナ１２を簡易な方法により電気的に接続して同電位のグランドとすることができる。
【００４５】
以上のように、本実施形態の半導体パッケージでは、信号配線層２０の配線線路部２０ａと接続パッド部２０ｂとの間でインピーダンスを整合させるために、接続パッド部２０ｂに対応するグランドプレーン１８の部分にグランドプレーン１８が部分的に除去された不形成部１８ａが設けられている。さらに不形成部１８ａに対応するスティフナ１２の部分にインピーダンス整合が得られる深さに調整された凹部１２ａが設けられている。この凹部１２ａには所定の比誘電率の樹脂層２６が充填されるか、又は凹部１２ａはその中に空洞部１１が設けられた状態で形成される。また、グランド配線層２２はグランドプレーン１８及びスティフナ１２に電気的に接続されてこれらが同電位のグランドを構成するようにしている。
【００４６】
以上のことより、半導体装置１の配線基板１０の伝送経路全体にわたってインピーダンスが安定した状態でその整合を得ることが可能になる。
【００４７】
（第２の実施の形態）
図６は本発明の第２実施形態の半導体パッケージ（半導体装置）を示す断面図である。図６に示すように、第２実施形態の半導体装置１ａでは、キャビティが形成されていない平板状のスティフナ１２ｘを使用し、その中央部のチップ載置部に半導体チップ１４が固着されている。そして前述した構成と同様な配線基板１０がスティフナ１２ｘのチップ載置部以外の周縁部に固着されている。第２実施形態におけるその他の要素は第１実施形態における図１の半導体装置１と同様であるのでその説明を省略する。なお、第１実施形態と同様な各種の変形や変更がなされた形態としてもよい。
【００４８】
（第３の実施の形態）
図７は本発明の第３実施形態の半導体パッケージ（半導体装置）を示す断面図である。図７に示すように、第３実施形態の半導体装置１ｂでは、第２実施形態の半導体装置１ａのはんだボール２５を省略してＬＧＡ（Land Grid Array）タイプのパッケージ構造を有する半導体装置としている。この場合、はんだボールは実装基板（マザーボード）側の配線パッドに搭載され、そのはんだボールが配線基板１０の信号配線層２０のバンプ接続部２０ｄに接合される。なお、第１実施形態の半導体装置１のはんだボール２５を省略してＬＧＡタイプとしてもよい。
【００４９】
第３実施形態におけるその他の要素は第１実施形態における図１の半導体装置１と同様であるのでその説明を省略する。なお、第１実施形態と同様な各種の変形や変更がなされた形態としてもよい。
【００５０】
（第４の実施の形態）
図８は本発明の第４実施形態の半導体パッケージ（半導体装置）を示す断面図である。第４の実施形態が第１実施形態と異なる点は配線基板のグランドプレーンを省略してスティフナがグランドプレーンを兼ねるようにした形態であるので、図１と同一要素については同一符号を付してその説明を省略する。
【００５１】
図８に示すように、第４実施形態の半導体パッケージ（半導体装置１ｃ）では、絶縁フィルム１６の一方の面には第１実施形態と同様な信号配線層２０とグランド配線層２２が形成されている。一方、配線基板１６の他方の面には第１実施形態と違ってグランドプレーンが形成されていない。この配線基板１６の他方の面は樹脂層２６を介してスティフナ１２に固着されている。
【００５２】
また、グランド配線層２２は導電性ペースト１９が充填されたスルーホール１６ａを介してスティフナ１２に電気的に接続されて同電位のグランドになっている。つまり、スティフナ１２は放熱板及び支持板として機能するだけではなく、第１実施形態のグランドプレーン１８としても機能する。なお、第１実施形態の変形例のように、スルーホール１６ａを形成せずに、グランド配線層２２の終端部側面とスティフナ１２とを導電性ペーストで接続するようにしてもよい。
【００５３】
また、接続パッド部２０ｂに対応するスティフナ１２の部分には、第１実施形態と同様に、信号配線層２０の配線線路部２０ａと接続パッド部２０ｂとの間でインピーダンス整合が得られるような深さに調整された凹部１２ａが形成されている。この凹部１２ａには第１実施形態と同様に所定の樹脂層２６が充填されている。あるいは凹部１２ａに空洞部が設けられている形態としてもよい。
【００５４】
第４実施形態の半導体パッケージ（半導体装置１ｃ）では、配線基板１０にグランドプレーン１８を設けずにスティフナ１２がグランドプレーンを兼ねるようにしたので、半導体パッケージの構成を簡易とすることができ、その製造コストを低減させることができる。なお、第１実施形態と同様に各種の変更や変形がなされた形態としてもよい。
【００５５】
（第５の実施の形態）
図９〜図１１は本発明の第５実施形態の半導体パッケージ（半導体装置）を示す断面図である。第５実施形態が第１実施形態と異なる点はスティフナには凹部を設けずに、信号配線層２０の接続パッド２０ｂに対応する部分のグランドプレーンのみに不形成部を設ける形態である。なお、図９〜図１１において第１実施形態の図１と同一要素については同一符号を付してその説明を省略する。
【００５６】
図９に示すように、第５実施形態の半導体パッケージ（半導体装置１ｄ）では、第１実施形態と違って、スティフナ１２（金属板）には特別に凹部が形成されておらず、信号配線層２０の接続パッド２０ｂ（図１（ｂ））に対応する部分のグランドプレーン１８に不形成部１８ａが設けられている。
【００５７】
配線基板１０のグランドプレーン１８側の面は、接着シート２６ｘ（樹脂層）を介してスティフナ１２に接着されており、グランドプレーン１８の不形成部１８ａは空洞になっている。つまり、グランドプレーン１８の不形成部（空洞部）１８ａとスティフナ１２との間に接着シート２６ｘが介在する構造となっている。
【００５８】
第５実施形態の半導体パッケージでは、配線経路部２０ａ及び接続パッド部２０ｂで形成される静電容量とが同一になるように、所定の比誘電率をもつ接着シート２６ｘの厚み、グランドプレーン１８の不形成部１８ａの深さ（グランドプレーン１８の厚みに相当）、又はこれら両者が適宜調整される。これにより、配線線路部２０ａと接続パッド部２０ｂとの間でのインピーダンスの整合を得ることができる。
【００５９】
特に、接着シート２６ｘにおいては、種々の厚みのものを容易に準備することができるので、接続パッド２０ｂの径などが変化する場合に、グランドプレーン１８の厚みを変えることなく接着シート２６ｘの厚みを調整することによりインピーダンス整合を容易に得ることができる。
【００６０】
また、図１０に示すように、第５実施形態の第１変形例の半導体パッケージ（半導体装置１ｅ）では、図９の構造において、グランドプレーン１８の不形成部１８ａに対応する部分の接着シート２６ｘ（樹脂層）に開口部２６ｙが形成された構造となっており、グランドプレーン１８の不形成部１８ａ及び接着シート２６ｘの開口部２６ｙは空洞になっている。
【００６１】
このような構造は、グランドプレーン１８の不形成部１８ｘに対応する部分に開口部２６ｙが設けられた接着シート２６ｘを介して、配線基板１０とスティフナ１２とが接着されて得られる。
【００６２】
第５実施形態の第１変形例では、接続パッド２０ｂの径などに基づいて、接着シート２６ｘの開口部２６ｙの深さ、グランドプレーン１８の不形成部（空洞部）１８ａの深さ、又はこれら両者を適宜調整して空洞部全体の厚みを最適化することにより、配線線路部２０ａと接続パッド部２０ｂとの間でのインピーダンスの整合を得ることができる。第２変形例の場合も第１変形例と同様な理由により、接着シート２６ｘの厚みを変えることにより空洞部全体の厚みを調整してインピーダンス整合を得るようにすることが肝要である。
【００６３】
また、図１１に示すように、第５実施形態の第２変形例の半導体パッケージ（半導体装置１ｆ）では、配線基板１０のグランドプレーン１８側の面が樹脂層２６を介してスティフナ１２に接着されており、グランドプレーン１８の不形成部１８ａは樹脂層２６により充填されている。このような構造は、スティフナ１２と配線基板１０とが軟性の樹脂層２６を介して接着される際に樹脂層２６が押圧されてグランドプレーン１８の不形成部１８ａに充填されて得られる。
【００６４】
第５実施形態の第２変形例では、接続パッド２０ｂの径などに基づいて、接続パッド２０ｂの上方における絶縁フィルム１６とスティフナ１２との間に介在する樹脂層２６ｘの厚みを調整することにより、配線線路部２０ａと接続パッド部２０ｂとの間でのインピーダンスの整合を得ることができる。
【００６５】
第５実施形態の半導体パッケージ（半導体装置１ｄ，１ｅ，１ｆ）は、第１実施形態と同様な効果を奏すると共に、スティフナ１２に特別に凹部を形成する必要がないので、第１実施形態よりも半導体パッケージの構造を簡易なものとすることができる。
【００６６】
なお、第１実施形態と同様に各種の変更や変形がなされた形態としてもよい。また、第２及び第３実施形態のように、平板状のスティフナを使用してもよいし、はんだボールを省略してＬＧＡタイプの半導体パッケージに適用してもよい。
【００６７】
（第６の実施の形態）
図１２は従来技術に係る実装基板に実装された半導体装置にストレスがかかった様子を示す部分断面図、図１３は本発明の第６実施形態の半導体パッケージ（半導体装置）を示す断面図である。図１３において、第１実施形態の図１と同一要素については同一符号を付してその詳しい説明を省略する。
【００６８】
図１２に示すように、従来技術に係るＦＢＧＡパッケージ構造を有する半導体装置１２０（図１４）が実装基板（マザーボード）１３０に実装された電子部品において、半導体装置１２０に対してその水平方向にストレスがかかると、はんだボール１０８（バンプ）の接合部近傍にストレスが集中する。このため、はんだボール１０８に接合された接続パッド１０２ｙ近傍にストレスがかかることにより、信号配線層１０２にクラックが発生するなどして信号配線層１０２が断線する恐れがある。第６実施形態の半導体パッケージはかかる不具合を解消するために工夫されたものである。
【００６９】
図１３（ａ）に示すように、第６実施形態の半導体パッケージ（半導体装置）１ｇは、第１実施形態の半導体装置１と同様に構成されたものであって、配線基板１０のグランドプレーン１８が形成された面がスティフナ１２のチップ載置部を除く周縁部に接着シート２６ｘを介して固着されている。配線基板１０を構成する絶縁フィルム１６は可撓性を有するポリイミドやエポキシなどの樹脂フィルムからなる。
【００７０】
そして、はんだボール２５が搭載される接続パッド部２０ｂに対応するグランドプレーン１８に不形成部１８ａが設けられており、さらにこの不形成部１８ａに対応するスティフナ１２の部分に凹部１２ｘが形成されている。図１３（ａ）では、凹部１２ｘに空洞部１１が設けられた形態を例示している。
【００７１】
このようにすることにより、図１３（ｂ）に示すように、半導体装置１ｄのはんだボール２５が実装基板３２に接合されて実装された後に半導体装置１ｄに対してその水平方向からストレスがかかる場合、可撓性を有する絶縁フィルム１６が凹部１２ｘ側に撓んで変形することによりはんだボール２５に集中するストレスを絶縁フィルム１６に吸収させることができる。
【００７２】
従って、たとえ、はんだボール２５に対してその水平方向からストレスがかかったとしても、はんだボール２５に接合された接続パッド２０ｂを含む信号配線層２０にクラックが発生して断線するなどの不具合が発生することが防止される。これと同時に、実装基板３２の接続パッドにかかるストレスも緩和されるため、実装基板３２の配線の信頼性を向上させることができる。
【００７３】
このように、第６実施形態では、はんだボール２５にストレスがかかる際に、はんだボール２５が配置された領域に対応する絶縁フィルム１６の部分がそのストレスを吸収できる程度に撓んで変形するように凹部１２ｘを形成すればよい。
【００７４】
なお、スティフナ１２の凹部１２ｘに空洞部１１が設けられた形態を例示したが、絶縁フィルム１６の変形を妨げない程度の低硬度体が凹部１２ｘ内に充填された形態としてもよい。低硬度体としては、クロロプレン合成ゴム系の弾性体、フェノール系樹脂などを使用することができる。この低硬度体が凹部１２ｘ内に充填されていると共に、配線基板１０とスティフナ１２とを接着する接着層を兼ねるようにしてもよい。
【００７５】
また、スティフナ１２の凹部１２ｘの形状として半球状型を例示したが、第１実施形態で説明したような柱状型又は錐体型などにしてもよい。また、第４実施形態のようにグランドプレーンが形成されていない配線基板を備えた半導体装置に適用してもよい。
【００７６】
また、第１実施形態などと組み合わせて、スティフナ１２の凹部１２ｘの大きさや凹部１２ｘ内の誘電率などを適宜調整することにより、インピーダンス整合が得られると共に、はんだボール２５へのストレスを緩和できる半導体パッケージ（半導体装置）としてもよい。
【００７７】
以上、第１〜第６実施形態により、本発明の詳細を説明したが、本発明の範囲は上記の実施形態に具体的に示した例に限られるものではなく、この発明を逸脱しない要旨の範囲における上記の実施形態の変更は本発明の範囲に含まれる。
【００７８】
例えば、第１〜第５実施形態では、配線基板１０のコア基板として絶縁フィルム１６を使用する形態を例示したが、ガラスエポキシ基板などのリジッド基板を使用してもよい。
【００７９】
また、第６実施形態では、絶縁フィルムはポリイミドやエポキシなどの樹脂フィルムに限定されるものではなく、可撓性を有するフレキシブル基板であれば適用することができる。
【００８０】
【発明の効果】
以上説明したように、本発明の半導体パッケージでは、一方の面にグランドプレーンを備え、他方の面に配線線路部と接続パッド部から構成される信号配線層を備えた配線基板のグランドプレーンの面が金属板上に固着されている。そして信号配線層の配線線路部と接続パッド部との間でインピーダンス整合が得られるように、接続パッド部に対応するグランドプレーンの部分に不形成部が設けられている。さらに、この不形成部に対応する金属板の部分に所定深さに調整された凹部を設けるようにしてもよい。
【００８１】
このようにすることにより、配線線路部とグランドプレーンとの間で形成される静電容量と、接続パッド部と金属板との間で形成される静電容量を略同一に設定できるようになり、配線線路部と接続パッド部との間でインピーダンス整合が得られるようになる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１実施形態に係る半導体パッケージ（半導体装置）を示す断面図、図１（ｂ）は図１（ａ）をB方向からみた部分平面図である。
【図２】図２（ａ）は図１（ｂ）のＩ−Ｉに沿った断面図、図２（ｂ）は図１（ｂ）のＩＩ−ＩＩに沿った断面図である。
【図３】図３は本発明の第１実施形態の半導体パッケージに係るスティフナの凹部内に空洞部が設けられた形態を示す部分断面図である。
【図４】図４は本発明の第１実施形態の半導体パッケージに係るスティフナの凹部形状変形例を示す部分断面図である。
【図５】図５（ａ）は本発明の第１実施形態の半導体パッケージの変形例を示す部分断面図、図５（ｂ）は図５（ａ）をＣ方向からみた部分平面図である。
【図６】図６は本発明の第２実施形態の半導体パッケージ（半導体装置）を示す断面図である。
【図７】図７は本発明の第３実施形態の半導体パッケージ（半導体装置）を示す断面図である。
【図８】図８は本発明の第４実施形態の半導体パッケージ（半導体装置）を示す断面図である。
【図９】図９は本発明の第５実施形態の半導体パッケージ（半導体装置）を示す断面図である。
【図１０】図１０は本発明の第５実施形態の第１変形例の半導体パッケージ（半導体装置）を示す断面図である。
【図１１】図１１は本発明の第５実施形態の第２変形例の半導体パッケージ（半導体装置）を示す断面図である。
【図１２】図１２は従来技術に係る実装基板に実装された半導体装置にストレスがかかった様子を示す部分断面図である。
【図１３】図１３は本発明の第６実施形態の半導体パッケージ（半導体装置）を示す断面図である。
【図１４】図１４（ａ）は従来技術に係るＦＢＧＡパッケージタイプの構造を有する半導体装置を示す断面図、図１４（ｂ）は図１４（ａ）をＡ部からみた部分平面図である。
【符号の説明】
１〜１ｇ…半導体装置（半導体パッケージ）、１０…配線基板、１１…空洞部、１２…スティフナ（金属板）、１２ａ〜１２ｃ、１２ｘ…凹部、１４…半導体チップ、１６…絶縁フィルム（絶縁基板）、１６ａ…スルーホール、１８…グランドプレーン、１８ａ…不形成部、１９，１９ａ…導電性ペースト（導電体）、２０…信号配線層、２０ａ…配線線路部、２０ｂ…接続パッド部、２０ｄ…バンプ接続部、２２…グランド配線層、２４…ソルダレジスト、２５…はんだボール（バンプ）、２６…樹脂層、２６ｘ…接着シート（樹脂層）、２７…ダイボンディング材、２８…ワイヤ、３０…封止樹脂、３２…実装基板。

Claims (9)

  1. 金属板と、
    絶縁基板と、該絶縁基板の一方の面に形成された信号配線層と、該絶縁基板の他方の面に一体的に形成されて前記金属板と電気的に接続されるグランドプレーンとを備え、該グランドプレーン側の面が前記金属板の上に固着された配線基板とを有し、
    前記信号配線層は、配線線路部と、該配線線路部の幅より太い幅の接続パッド部とにより構成されており、前記接続パッド部に対応する部分の前記グランドプレーンに該グランドプレーンが除去された不形成部を設けることに基づいて、
    前記配線線路部と前記グランドプレーンの間で構成される静電容量と、前記接続パッド部と前記金属板の間で構成される静電容量を同一に設定したことを特徴とする半導体パッケージ。
  2. 前記グランドプレーンの不形成部は、空洞であるか、又は、樹脂層によって充填されていることを特徴とする請求項１に記載の半導体パッケージ。
  3. 前記グランドプレーンの不形成部は空洞であり、かつ、該不形成部と前記金属板の間に樹脂層が介在していることを特徴とする請求項１に記載の半導体パッケージ。
  4. 前記樹脂層は、前記配線線路部と前記接続パッド部との間で前記静電容量が同一になってインピーダンスの整合が得られる厚みに調整されていることを特徴とする請求項２又は３に記載の半導体パッケージ。
  5. 前記グランドプレーンの不形成部に対応する前記金属板の部分に凹部がさらに設けられていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体パッケージ。
  6. 前記絶縁基板の一方の面に、前記信号配線層に隣接して形成されたグランド配線層をさらに有し、
    前記グランド配線層と前記グランドプレーンと前記金属板とを電気的に接続して一体的な同電位のグランドとしたことを特徴とする請求項１乃至５のいずれか一項に記載の半導体パッケージ。
  7. 前記グランド配線層と前記グランドプレーンと前記金属板とは、導電体が充填されたスルーホールを介して電気的に接続されていることを特徴とする請求項６に記載の半導体パッケージ。
  8. 前記グランド配線層と前記グランドプレーンと前記金属板とは、前記グランド配線層及び前記グランドプレーンの側面が露出する前記配線基板の端部側壁から前記金属板に到達する領域に設けられた導電体により電気的に接続されていることを特徴とする請求項６に記載の半導体パッケージ。
  9. 前記グランドプレーンの不形成部及び前記金属板の凹部は、空洞であるか、又は、樹脂層によって充填されていることを特徴とする請求項５乃至８のいずれか一項に記載の半導体パッケージ。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100535181B1 (ko) * 2003-11-18 2005-12-09 삼성전자주식회사 디커플링 커패시터를 갖는 반도체 칩 패키지와 그 제조 방법
WO2006100759A1 (ja) * 2005-03-22 2006-09-28 Fujitsu Limited 半導体装置及びその製造方法
US7531751B2 (en) 2005-04-26 2009-05-12 Kabushiki Kaisha Toshiba Method and system for an improved package substrate for use with a semiconductor package
US7429799B1 (en) 2005-07-27 2008-09-30 Amkor Technology, Inc. Land patterns for a semiconductor stacking structure and method therefor
US7649254B2 (en) * 2006-05-01 2010-01-19 Flextronics Ap, Llc Conductive stiffener for a flexible substrate
US7425758B2 (en) * 2006-08-28 2008-09-16 Micron Technology, Inc. Metal core foldover package structures
JP2008159862A (ja) * 2006-12-25 2008-07-10 Hitachi Kokusai Electric Inc 高周波電子部品のパッケージ構造
JP5475217B2 (ja) * 2007-02-22 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル 半導体パッケージ
KR101425796B1 (ko) * 2007-10-08 2014-08-04 삼성전자주식회사 다층 금속 구조체의 전송선로 및 이의 형성 방법
JP2009130054A (ja) * 2007-11-21 2009-06-11 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
TWI416685B (zh) * 2010-03-04 2013-11-21 Unimicron Technology Corp 封裝基板及其製法
US8319318B2 (en) * 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
CN102867814A (zh) * 2011-07-06 2013-01-09 鸿富锦精密工业（深圳）有限公司 芯片封装体
US8872326B2 (en) 2012-08-29 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional (3D) fan-out packaging mechanisms
JP6238525B2 (ja) * 2013-01-31 2017-11-29 キヤノン株式会社 半導体パッケージおよび電子機器
WO2015005029A1 (ja) * 2013-07-11 2015-01-15 株式会社村田製作所 樹脂多層基板、および樹脂多層基板の製造方法
US9230926B2 (en) 2013-08-31 2016-01-05 Infineon Technologies Ag Functionalised redistribution layer
US9544057B2 (en) * 2013-09-17 2017-01-10 Finisar Corporation Interconnect structure for E/O engines having impedance compensation at the integrated circuits' front end
CN114242698A (zh) * 2014-07-17 2022-03-25 蓝枪半导体有限责任公司 半导体封装结构及其制造方法
US20170170108A1 (en) * 2015-12-15 2017-06-15 Intel Corporation Chip carrier having variably-sized pads
US10153253B2 (en) 2016-11-21 2018-12-11 Intel Corporation Package-bottom through-mold via interposers for land-side configured devices for system-in-package apparatus
CN111341750B (zh) * 2018-12-19 2024-03-01 奥特斯奥地利科技与系统技术有限公司 包括有导电基部结构的部件承载件及制造方法
US11463063B2 (en) * 2019-07-25 2022-10-04 Zhuhai Crystal Resonance Technologies Co., Ltd. Method for packaging an electronic component in a package with an organic back end

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653277A (ja) * 1992-06-04 1994-02-25 Lsi Logic Corp 半導体装置アセンブリおよびその組立方法
US5391914A (en) * 1994-03-16 1995-02-21 The United States Of America As Represented By The Secretary Of The Navy Diamond multilayer multichip module substrate
US5665473A (en) * 1994-09-16 1997-09-09 Tokuyama Corporation Package for mounting a semiconductor device
US6008534A (en) * 1998-01-14 1999-12-28 Lsi Logic Corporation Integrated circuit package having signal traces interposed between power and ground conductors in order to form stripline transmission lines
JP3063846B2 (ja) * 1998-04-28 2000-07-12 日本電気株式会社 半導体装置
JP3051114B1 (ja) * 1998-12-17 2000-06-12 沖電気工業株式会社 樹脂封止型半導体装置及びその製造方法
JP3575001B2 (ja) * 1999-05-07 2004-10-06 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
US6335566B1 (en) * 1999-06-17 2002-01-01 Hitachi, Ltd. Semiconductor device and an electronic device
US7102892B2 (en) * 2000-03-13 2006-09-05 Legacy Electronics, Inc. Modular integrated circuit chip carrier
US6891266B2 (en) * 2002-02-14 2005-05-10 Mia-Com RF transition for an area array package

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