JP4835124B2 - 半導体ｉｃ内蔵基板及びその製造方法 - Google Patents

半導体ｉｃ内蔵基板及びその製造方法 Download PDF

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Description

本発明は半導体ＩＣ内蔵基板及びその製造方法に関し、特に、製品の信頼性を確保しつつ、基板全体の厚さを薄くすることが可能な半導体ＩＣ内蔵基板及びその製造方法に関する。
近年、半導体ＩＣ搭載モジュールに対する小型化・薄型化の要求を満たすべく、搭載する半導体ＩＣをベアチップの状態でプリント基板に内蔵する提案が数多くなされている（特許文献１〜８参照）。通常の半導体ＩＣ内蔵基板は、ガラスクロスなどの芯材に樹脂を含浸させてなる厚いコア層を有しており、これによって製造時に生じる基板の歪みや変形などが抑制されている。
しかしながら、このようなコア層を用いると、半導体ＩＣ内蔵基板の厚さが厚くなってしまうため、薄型化の要求を満足できないケースも生じる。基板全体の厚さを薄くするためには、コア層を排して薄い樹脂層のみによって基板を形成する方法が考えられるが、この場合には、製造時に大きな歪みが生じてしまう。このような歪みは、内蔵する半導体ＩＣの電極ピッチが十分に広い場合には問題とならないが、内蔵する半導体ＩＣの電極ピッチが狭い場合には、接続不良の原因となってしまう。
このため、コア層を排除した基板内に電極ピッチの狭い半導体ＩＣを内蔵するためには、基板の歪みや変形を抑制すべく、支持基板に固定した状態で製造プロセスを進める必要がある。このような手法は、半導体ＩＣ内蔵基板に関するものではないが、特許文献９及び１０に開示されている。
特開平９−３２１４０８号公報 特開２００２−２４６５００号公報 特開２００１−３３９１６５号公報 特開２００２−５０８７４号公報 特開２００２−１７０８４０号公報 特開２００２−２４６５０７号公報 特開２００３−７８９６号公報 特開２００５−６４４７０号公報 特開２００５−１５０４１７号公報 特開２００５−２４３９９９号公報
しかしながら、コア層を排除した半導体ＩＣ内蔵基板は強度が低く、クラックが入りやすいという欠点を有している。このように、従来は、製品の信頼性を確保しつつ基板全体の厚さを薄くすることは非常に困難であった。本発明は、このような問題を解決すべくなされたものであって、製品の信頼性を確保しつつ、基板全体の厚さを薄くすることが可能な半導体ＩＣ内蔵基板及びその製造方法を提供することを目的とする。
本発明による半導体ＩＣ内蔵基板は、芯材に樹脂を含浸させてなる第１及び第２のコア層と、前記第１のコア層と前記第２のコア層との間に設けられた少なくとも１層の樹脂層と、前記樹脂層に埋め込まれた半導体ＩＣとを備え、前記第１及び第２のコア層の厚さがいずれも１００μｍ以下であることを特徴とする。
本発明によれば、２つのコア層の厚さをいずれも１００μｍ以下に設定していることから、基板全体の厚さを十分に薄くすることが可能となる。しかも、強度の低い樹脂層を堅いコア層によって挟み込んでいることから、基板全体の強度が大幅に向上する。通常、芯材に樹脂を含浸させてなるコア層は、製造時に生じる変形がほとんどないが、本発明のように１００μｍ以下まで薄くすると、堅いコア層であっても無視できない変形が生じる。このような変形は、第１のコア層や第２のコア層を支持基板上に固定した状態で作製することにより防止することができる。
前記少なくとも１層の樹脂層は、半導体ＩＣの主面に接して設けられた第１の樹脂層と、半導体ＩＣの裏面を覆う第２の樹脂層とを含んでおり、半導体ＩＣの主面に設けられた導電性突起物が第１の樹脂層の表面から突出していることが好ましい。半導体ＩＣの裏面にはダイアタッチフィルムが設けられていてもよく、この場合、半導体ＩＣの裏面は、ダイアタッチフィルムを介して第２の樹脂層に覆われていても構わない。また、半導体ＩＣは薄型化されていることがより好ましい。
また、本発明による半導体ＩＣ内蔵基板の製造方法は、芯材に樹脂を含浸させてなる第１のコア層を第１の支持基板上に固定する第１の工程と、前記第１のコア基板上に、半導体ＩＣが埋め込まれた少なくとも１層の樹脂層を形成する第２の工程と、芯材に樹脂を含浸させてなる第２のコア層を前記樹脂層上に形成する第３の工程とを備えることを特徴とする。
本発明によれば、第１のコア層を第１の支持基板上に固定した状態で、その後の工程を進めていることから、第１のコア層の厚さが１００μｍ以下と非常に薄い場合であっても、ウエット工程のように変形の生じやすい工程におけるコア層の変形を防止することができる。尚、２つのコア層によって樹脂層を挟み込む構造の場合、各コア層の厚みが１００μｍ超であれば、製造時に生じる変形が半導体ＩＣの電極ピッチと比較して十分に少ないため、支持基板を用いた固定を行う必要性はほとんどない。しかしながら、コア層の厚さが１００μｍ以下であると、製造時に生じる変形が半導体ＩＣの電極ピッチからみて無視できないレベルとなるため、支持基板を用いた固定を行う意義は極めて大きい。
第１の支持基板と第１のコア層は、第１の熱剥離シートによって固定されていることが好ましい。これによれば、両者を簡単に剥離することが可能となる。
また、本発明による半導体ＩＣ内蔵基板の製造方法は、第１の支持基板を剥離した後、第１のコア層に貫通孔を形成する第４の工程をさらに備えることが好ましい。この場合、第３の工程を行った後、第４の工程を行う前に、第２のコア層に貫通孔を形成する第５の工程をさらに備えることが好ましい。さらにこの場合、第５の工程を行った後、第４の工程を行う前に、第２のコア層を第２の支持基板によって固定する第６の工程をさらに備えることが好ましい。これによれば、より多くの工程でコア層が支持基板に固定されることになるため、より効果的に変形を防止することが可能となる。
第２の支持基板と第２のコア層は、第２の熱剥離シートによって固定されていることが好ましく、第２の熱剥離シートの剥離温度は、第１の熱剥離シートの剥離温度よりも高いことが好ましい。これによれば、第１の熱剥離シートと第２の熱剥離シートを選択的に剥離することが可能となる。
また、第２の工程は、第１のコア基板上に第１の樹脂層を形成する工程と、裏面が第１の樹脂層側を向くように半導体ＩＣを第１の樹脂層に搭載する工程と、半導体ＩＣの主面を覆うように第２の樹脂層を形成する工程と、第２の樹脂層の厚さを減少させることにより、半導体ＩＣの主面に設けられた導電性突起物を第２の樹脂層の一方の表面から突出させる工程とを含んでいることが好ましい。このように、ウエットブラスト法などによって第２の樹脂層の厚さを全体的に減少させることによって導電性突起物を突出させれば、電極ピッチが狭い場合であっても、正しく導電性突起物の頭出しを行うことができる。しかも、導電性突起物の数にかかわらず、短時間で頭出しを行うことが可能となる。また、レーザー照射によって微小なビアを形成する場合のように、スミアが発生しないことから、デスミア処理を省略することも可能となる。
このように、本発明によれば、強度の弱い樹脂層を強度の強いコア層によってサンドイッチしていることから、コア層の厚さを十分に薄く設定することにより、薄さと強度を両立させることができる。つまり、製品の信頼性を確保しつつ基板全体の厚さを薄くすることが可能となる。
しかも、製造時にはコア層を支持基板に固定していることから、コア層の厚さを十分に薄く設定したとしても、歪みなどの発生を効果的に防止することができる。このため、基板全体の厚さを薄くしつつ、狭ピッチな電極を有する半導体ＩＣを内蔵することが可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は本発明の好ましい実施形態による半導体ＩＣ内蔵基板１００の構造を示す略断面図である。
図１に示すように、本実施形態による半導体ＩＣ内蔵基板１００は、最外層に位置するコア層１０１，１０２と、コア層１０１とコア層１０２との間に設けられた樹脂層１１１，１１２と、樹脂層１１１と樹脂層１１２との間に埋め込まれた半導体ＩＣ１２０と、アライメントマーク１３０と、各種配線パターン１４０，１５０，１６０と、貫通電極１７１〜１７４とを備えて構成されている。半導体ＩＣ１２０のパッド電極（図１には示されていない）上には、導電性突起物の一種であるスタッドバンプ１２１がそれぞれ形成されており、各パッド電極は対応するスタッドバンプ１２１を介して、配線パターン１４０と電気的に接続されている。スタッドバンプ１２１は、図１に示すように、樹脂層１１２の表面から突出している。
但し、本発明において半導体ＩＣ１２０に設けられた導電性突起物がスタッドバンプに限定されるものではなく、プレートバンプ、メッキバンプ、ボールバンプなどの各種のバンプを用いることができる。導電性突起物としてスタッドバンプを用いる場合には、金や銀、銅をワイヤボンディングにて形成することができ、プレートバンプを用いる場合には、メッキ、スパッタ又は蒸着によって形成することができる。また、メッキバンプを用いる場合には、メッキによって形成することができ、ボールバンプを用いる場合には、半田ボールをランド電極上に載置した後、これを溶融させるか、クリーム半田をランド電極上に印刷した後、これを溶融させることによって形成することができる。導電性突起物に使用可能な金属種としては特に限定されず、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、クロム（Ｃｒ）、ニッケル・クロム合金（Ｎｉ−Ｃｒ）、半田などを使用することができる。また、導電性材料をスクリーン印刷し、これを硬化させた円錐状、円柱状等のバンプや、ナノペーストを印刷し、加熱によりこれを焼結させてなるバンプを用いることもできる。
スタッドバンプ１２１などの導電性突起物の高さは、５〜２００μｍ程度に設定することが好ましく、１０〜８０μｍ程度に設定することが特に好ましい。これは、高さが５μｍ未満であると、後述するスタッドバンプ１２１の頭出し工程において、半導体ＩＣ１２０の主面１２０ａ上を覆っている樹脂層１１２が全て無くなり、半導体ＩＣ１２０の主面１２０ａにダメージが加わるおそれがあるからである。一方、高さが２００μｍを超える導電性突起物の形成は困難であり、また、その高さのばらつきも大きくなってしまうからである。
尚、図１には示されていないが、最外層の配線パターン１５０，１６０の少なくとも一方には、コンデンサ等の受動部品を搭載することができる。
本実施形態による半導体ＩＣ内蔵基板１００では、内蔵される半導体ＩＣ１２０は研磨により薄型化されており、これにより半導体ＩＣ内蔵基板１００の全体の厚さを１ｍｍ以下、例えば、２００μｍ程度まで薄くすることが可能である。また後述するように、本実施形態では、半導体ＩＣ１２０がアライメントマーク１３０に対して位置合わせがされており、このため、各スタッドバンプ１２１の平面方向における位置と各種配線パターン１４０，１５０，１６０との相対的な位置関係に生じるずれは非常に少ない。
図２は、半導体ＩＣ１２０の構造を示す略斜視図である。
図２に示すように、半導体ＩＣ１２０はベアチップ状態の半導体ＩＣであり、その主面１２０ａには多数のパッド電極１２１ａが備えられている。後述するが、本実施形態による半導体ＩＣ内蔵基板１００では、スタッドバンプ１２１の頭出しをウエットブラスト法により一括して行うため、レーザー照射によってパッド電極を露出させる場合の問題が生じない。
つまり、半導体ＩＣ１２０を埋め込んだ後、レーザーを照射することによって個々のスタッドバンプ１２１を露出させる場合、半導体ＩＣ１２０の電極ピッチが狭くなれば狭くなるほど、高い加工精度が要求されるばかりでなく、スタッドバンプ１２１の数に比例して加工時間が増大してしまう。また、半導体ＩＣ１２０の電極ピッチが狭くなると、レーザー照射によって形成するビアの径も小さくする必要があること、さらには、ビア内部のデスミア処理が困難になる。このような問題は、本実施形態のように、ウエットブラスト法によりスタッドバンプ１２１の頭出しを一括して行うことにより、解消することができる。このため、特に限定されるものではないが、パッド電極１２１ａのピッチ（電極ピッチ）が１００μｍ以下、例えば６０μｍといった非常に狭い半導体ＩＣを用いることが可能である。
また、半導体ＩＣ１２０の裏面１２０ｂは研磨されており、これにより半導体ＩＣ１２０の厚さｔ（主面１２０ａから裏面１２０ｂまでの距離）は、通常の半導体ＩＣに比べて非常に薄くされている。半導体ＩＣ１２０の厚さｔについては、特に限定されないが、２００μｍ以下、例えば２０〜１００μｍ程度に設定することが好ましい。裏面１２０ｂの研磨は、ウエハの状態で多数の半導体ＩＣに対して一括して行い、その後、ダイシングにより個別の半導体ＩＣ１２０に分離することが好ましい。研磨により薄くする前にダイシングによって個別の半導体ＩＣ１２０に分離した場合には、熱硬化性樹脂等により半導体ＩＣ１２０の主面１２０ａを覆った状態で裏面１２０ｂを研磨すれば作業効率が良い。
但し、本発明において、半導体ＩＣ１２０の薄型化方法が研磨に限定されるものではなく、他の方法、例えば、エッチング、プラズマ処理、レーザー照射、ブラスト処理による薄型化方法を用いても構わない。
各パッド電極１２１ａ上に形成されたスタッドバンプ１２１の大きさについては、電極ピッチに応じて適宜設定すればよく、例えば、電極ピッチが約１００μｍである場合には、径を３０〜８０μｍ程度、高さを１０〜８０μｍ程度に設定すればよい。スタッドバンプ１２１の形成は、ダイシングにより個別の半導体ＩＣ１２０に分離した後、ワイヤボンダーを用いて各パッド電極１２１ａにこれらを形成することにより行うことができる。スタッドバンプ１２１の材料としては、特に限定されるものではないが銅（Ｃｕ）を用いることが好ましい。スタッドバンプ１２１の材料として銅（Ｃｕ）を用いれば、金（Ａｕ）を用いた場合と比べ、パッド電極１２１ａに対して高い接合強度を得ることが可能となり、信頼性が高められる。
図１に示すように、本実施形態による半導体ＩＣ内蔵基板１００では、半導体ＩＣ１２０の主面１２０ａが樹脂層１１２によって直接覆われ、半導体ＩＣ１２０の裏面１２０ｂが樹脂層１１１によって直接覆われている。また、半導体ＩＣ１２０のスタッドバンプ１２１は、樹脂層１１２の表面から突出しており、この突出部分において配線パターン１４０と接続されている。
また、半導体ＩＣ１２０の裏面１２０ｂには、金属層１２２が形成されている。金属層１２２は、半導体ＩＣ１２０の動作によって発生する熱の放熱経路としての役割を果たすとともに、半導体ＩＣ１２０の裏面１２０ｂに発生するクラックをより効果的に防止する役割を果たす。さらに、半導体ＩＣ１２０のハンドリング性を向上させる役割をも果たす。
金属層１２２は、樹脂層１１１及びコア層１０１を貫通して設けられた貫通電極１７４によって、最外層に形成された配線パターン１６０に接続されている。この貫通電極１７４は、半導体ＩＣ１２０が発する熱の放熱経路となることから、極めて効率よくマザーボードへと放熱することができる。このため、特に限定されるものではないが、半導体ＩＣ１２０の種類としては、ＣＰＵやＤＳＰのように動作周波数が非常に高いデジタルＩＣを選択することが可能である。
樹脂層１１１，１１２の材料としては、リフロー耐久性を有する材料であれば熱硬化性、熱可塑性樹脂を問わず用いることができる。具体的には、エポキシ樹脂、ビスマレイミド−トリアジン樹脂（ＢＴレジン）、フェノール樹脂、ビニルベンジル樹脂、ポリフェニレンエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネート樹脂、ベンゾオキサジン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアリレート樹脂、ポリエーテルエーテルケトン樹脂などを選択することができる。また、上記樹脂にフィラーを含有させた材料を用いてもよい。
また、コア層１０１，１０２は、いずれもガラスクロス、ケブラー、液晶ポリマーなどの樹脂クロス、アラミド、芳香族ポリエステルなどの不織布、フッ素樹脂などの多孔質シート等からなる芯材に、熱硬化性樹脂や熱可塑性樹脂等を含浸させた構成を有している。このため、樹脂層１１１，１１２に比べて強度が非常に強い。本発明では、コア層１０１，１０２の厚さがいずれも１００μｍ以下、好ましくは６０μｍ以下と通常用いられるコア層と比べて非常に薄く設定されている。しかしながら、本実施形態では、コア層１０１，１０２を半導体ＩＣ内蔵基板１００の最外層に位置させ、これらの間に強度の弱い樹脂層１１１，１１２や半導体ＩＣ１２０をサンドイッチしていることから、全体の厚さを十分に薄くしつつ、高い強度を確保することができる。
通常、芯材に樹脂を含浸させてなるコア層は、製造時において歪みがほとんど発生しないことから、これを支持基板として用い、その上面及び下面に樹脂からなるビルドアップ層を形成することにより半導体ＩＣ内蔵基板が作製される。しかしながら、本実施形態では、コア層１０１，１０２の厚さを１００μｍ以下に薄型化していることから、芯材を含まない一般的な樹脂層と同様、製造時において無視できない歪みが発生してしまう。このような歪みを防止するため、本実施形態では、コア基板とは別に支持基板を用意し、この支持基板上にコア基板を固定した状態で製造プロセスが進められる。
次に、図１に示す半導体ＩＣ内蔵基板１００の製造方法について、図面を参照しながら説明する。
図３乃至図２４は、図１に示す半導体ＩＣ内蔵基板１００の製造方法を説明するための工程図である。
まず、図３に示すように、両面に導体層１３０ａ，１８１が形成されたコア層１０１を用意し、これに支持基板１９１を貼り付ける。本実施形態では、支持基板１９１の貼り付けに熱剥離シート１９２を用いている。熱剥離シート１９２は、加熱により接着力が低下するシートであり、支持基板１９１の剥離を容易とする役割を果たす。支持基板１９１の材料については、特に限定されるものではないが、例えば、ニッケル（Ｎｉ）やステンレスを用いることができる。支持基板１９１の厚さについては、必要な機械的強度が確保される限り特に限定されず、例えば５０〜２０００μｍ程度に設定すればよい。一方、コア層１０１の厚さについては、上述のとおり、１００μｍ以下、好ましくは６０μｍ以下に設定される。
次に、図４に示すように、導体層１３０ａをパターニングし、これによりアライメントマーク１３０を形成する。本実施形態におけるアライメントマーク１３０は、実際の配線パターンとしても用いられるパターンである。導体層１３０ａのパターニングは、塩化第２鉄などのエッチング液を用いて行うことができ、この場合、パターニングによる銅箔との物性差やプリプレグ作成時に発生した応力の開放、芯材の縦、横方向の異方性、僅かな吸水などによってコア層１０１に変形が生じる。しかしながら、本実施形態では、コア層１０１に支持基板１９１が貼り付けられていることから、このような変形は最小限に抑えられる。
次に、図５に示すように、コア層１０１及びアライメントマーク１３０を覆う樹脂層１１２を形成する。
次に、図６に示すように、アライメントマーク１３０を用いて位置合わせしながら、半導体ＩＣ１２０を樹脂層１１２の表面に搭載する。本実施形態では、半導体ＩＣ１２０をフェイスアップ方式、つまり、主面１２０ａを上側にして搭載する。これにより、半導体ＩＣ１２０の裏面１２０ｂは、樹脂層１１２によって完全に覆われた状態となる。ここで、樹脂層１１１の材料が熱硬化性樹脂である場合は、その後、加熱させることにより半導体ＩＣ１２０を樹脂層１１１上に固定することができる。また樹脂層１１１が熱可塑性樹脂である場合も、加熱・溶融により密着性を高めて固定することができる。
次に、図７に示すように、未硬化又は半硬化状態である樹脂層１１２と導体層１８２の積層シートを、樹脂層１１２と半導体ＩＣ１２０の主面１２０ａとが向き合うよう重ね、熱を加えながら両者をプレスする。これにより樹脂層１１２は硬化し、図８に示すように、半導体ＩＣ１２０の主面１２０ａ及び側面１２０ｃが樹脂層１１２によって完全に覆われた状態となる。つまり、この時点で、半導体ＩＣ１２０は、樹脂層１１１，１１２に挟み込まれた状態となる。
このようなプレス工程では、コア層１０１に強い圧力がかかると同時に、樹脂が横方向に流動したり、パターニング時に発生した凹凸や半導体ＩＣ１２０を充填するために樹脂が流動し、その結果として変形が生じる。しかしながら、このような変形も、支持基板１９１による固定によって最小限に抑えられる。
次に、図９に示すように、導体層１８２を除去した後、樹脂層１１２の表面をウエットブラスト法等によりエッチングする。ウエットブラスト法は、エッチングする材料の展性によってエッチングレートが異なり、具体的には、相対的に展性の小さい材料（硬化した樹脂など）はエッチングレートが大きく、相対的に展性の大きい材料（金属など）はエッチングレートが小さくなる。このため、樹脂層１１２の表面をウエットブラスト法によりエッチングすると、エッチング量・エッチング条件の調整により、半導体ＩＣ１２０に設けられたスタッドバンプ１２１が樹脂層１１２の表面から突出した状態とすることができる。突出量については特に限定されるものではないが、０．１〜２０μｍ程度に設定することが好ましい。
但し、樹脂層１１２の厚さを減少させる方法としては、ウエットブラスト法に限定されるものではなく、ドライブラスト法、イオンミリング法、プラズマエッチング法など、他のエッチング法を用いても構わない。但し、十分な選択比が確保できる点、高い加工精度が得られる点、並びに、作業効率に優れる点などから、ウエットブラスト法を用いることが非常に好ましい。尚、樹脂層１１２の厚さを減少させる方法として、バフなどを用いた研磨はあまり好ましくない。これは、バフなどを用いた研磨では、スタッドバンプ１２１と樹脂層１１２とが同一平面となり、スタッドバンプ１２１を突出させることができないばかりでなく、研磨条件によっては、スタッドバンプ１２１を構成する導電材料がバフの回転方向にスジとなって延在し、ショートの原因となるおそれがあるからである。また、研磨時の応力により、薄型化した半導体ＩＣ１２０にクラックが発生してしまう可能性もある。
導体層１８２の剥離や、ウエットブラスト法等による樹脂層１１２のエッチングを行うと、応力開放や吸水、その後の乾燥によってコア層１０１に変形が生じる。しかしながら、このような変形も、支持基板１９１による固定によって最小限に抑えられる。
このように、スタッドバンプ１２１を露出させる方法として、レーザー照射により樹脂層１１２にレーザービアを形成するのではなく、ウエットブラスト法などによって樹脂層１１２の厚さを全体的に減少させていることから、電極ピッチが狭い場合であっても、一括してスタッドバンプ１２１の頭出しを正しく行うことができる。
次に、図１０に示すように、樹脂層１１２側からレーザーを照射することにより、樹脂層１１２，１１１を貫通する貫通孔１１２ａを形成する。但し、貫通孔１１２ａの形成は、レーザー照射以外の方法を用いても構わない。
次に、図１１に示すように、スパッタリング法等の気相成長法により、貫通孔１１２ａの内部を含む樹脂層１１２側の全表面に、薄い下地導体層１４１を形成する。これにより、アライメントマーク１３０のうち貫通孔１１２ａの底部にて露出する部分や、スタッドバンプ１２１の突出部分は、下地導体層１４１によって直接覆われることになる。但し、下地導体層１４１の形成においては、気相成長法の代わりに無電解メッキ法や蒸着法を用いても構わない。下地導体層１４１の不要部分はその後除去されることから、下地導体層１４１の厚さは十分に薄く設定する必要があり、０．００５〜３μｍ程度、例えば０．３〜２μｍ程度に設定することが好ましい。
尚、本実施形態では、ウエットブラスト処理により、スタッドバンプ１２１が樹脂層１１２の表面から突出した状態となっていることから、下地導体層１４１を形成する前に、エッチング残渣の除去などの前処理を行う必要はない。つまり、スタッドバンプ１２１と樹脂層１１２とが同一平面であると、スタッドバンプ１２１の表面がエッチング残渣で覆われている可能性があり、そのまま下地導体層１４１を形成すると導通不良を起こす可能性がある。これに対し、本実施形態のように、樹脂層１１２の表面からスタッドバンプ１２１が突出するような条件でウエットブラスト処理すれば、スタッドバンプ１２１の表面からはエッチング残渣が確実に取り除かれるため、前処理などを行うことなく、下地導体層１４１を形成することが可能となる。
次に、図１２に示すように、基材の両面、つまり、下地導体層１４１の表面及び支持基板１９１の表面に感光性のドライフィルム２０１，２０２をそれぞれ貼り付けた後、図示しないフォトマスクを用いてドライフィルム２０１を露光し、配線パターン１４０を形成すべき領域１４０ａのドライフィルム２０１を除去する。これにより、配線パターン１４０を形成すべき領域１４０ａにおいては、下地導体層１４１が露出した状態となる。
このときドライフィルム２０２の除去は行わず、これにより支持基板１９１の表面については実質的に全面が覆われた状態を保っておく。ドライフィルム２０１の厚さについては、配線パターン１４０よりもやや厚く設定する必要があり、例えば、配線パターン１４０の厚さを２０μｍ程度とする場合には、ドライフィルム２０１の厚さとしては２５μｍ程度に設定すればよい。一方、ドライフィルム２０２は、支持基板１９１の表面にメッキが施されるのを防止する目的で設けられるものであり、その厚さについては任意である。
ここで、配線パターン１４０を形成すべき領域１４０ａには、図１２に示すように、スタッドバンプ１２１に対応する領域が含まれている。電極ピッチが非常に狭い半導体ＩＣ１２０が用いられる場合、スタッドバンプ１２１と領域１４０ａの平面方向における位置関係に大きなずれは許容されないが、本実施形態では、半導体ＩＣ１２０がアライメントマーク１３０に対して位置合わせされていることから、スタッドバンプ１２１と領域１４０ａの平面方向における位置関係に生じるずれを、少なくすることが可能となる。
このようにして下地導体層１４１の一部を露出させた後、図１３に示すように、下地導体層１４１を基体とした電解メッキを行う。これにより、下地導体層１４１が露出している領域１４０ａには、配線パターン１４０が形成される。また、貫通孔１１２ａの内部は貫通電極１７１によって満たされる。つまり、貫通電極１７１は、樹脂層１１１，１１２を貫通し、これにより、アライメントマーク１３０と配線パターン１４０は貫通電極１７１を介して接続されることになる。支持基板１９１の表面については、実質的にその全面がドライフィルム２０２によって覆われていることから、メッキが形成されることはない。
メッキ液の種類については、配線パターン１４０及び貫通電極１７１を構成すべき材料に応じて適宜選択すればよく、例えば、これらの材料を銅（Ｃｕ）とする場合には、メッキ液として硫酸銅浴を用いればよい。
次に、図１４に示すように、ドライフィルム２０１，２０２を剥離し、さらに、酸などのエッチング液を用いて配線パターン１４０が形成されていない部分の不要な下地導体層１４１を除去（ソフトエッチング）する。
次に、図１５に示すように、コア層１０２と導体層１８２の積層シートをプレスし、加熱する。これにより、図１６に示すように、配線パターン１４０及び樹脂層１１２がコア層１０２によって覆われた状態となる。
さらに、図１７に示すように、導体層１８２を除去又は薄膜化した後、レーザー照射などによってコア層１０２に貫通孔１０２ａを形成する。貫通孔１０２ａは、コア層１０２を貫通して配線パターン１４０を露出させる貫通孔である。
次に、図１８に示すように、気相成長法などを用いて、貫通孔１０２ａの内部を含むコア層１０２側の全表面に、薄い下地導体層１５１を形成する。これにより、配線パターン１４０のうち貫通孔１０２ａの底部にて露出する部分は、下地導体層１５１によって直接覆われることになる。
次に、図１９に示すように、基材の両面、つまり、下地導体層１５１の表面及び支持基板１９１の表面に感光性のドライフィルム２０３，２０４をそれぞれ貼り付けた後、図示しないフォトマスクを用いてドライフィルム２０３を露光し、配線パターン１５０を形成すべき領域１５０ａのドライフィルム２０３を除去する。これにより、配線パターン１５０を形成すべき領域１５０ａにおいては、下地導体層１５１が露出した状態となる。このときドライフィルム２０４の除去は行わず、これにより支持基板１９１の表面については実質的に全面が覆われた状態を保っておく。
このようにして下地導体層１５１の一部を露出させた後、図２０に示すように、下地導体層１５１を基体とした電解メッキを行う。これにより、下地導体層１５１が露出している領域１５０ａには、配線パターン１５０が形成される。また、貫通孔１０２ａの内部は貫通電極１７２によって満たされる。つまり、貫通電極１７２は、コア層１０２を貫通し、これにより、配線パターン１４０と配線パターン１５０は貫通電極１７２を介して接続されることになる。支持基板１９１の表面については、実質的にその全面がドライフィルム２０４によって覆われていることから、メッキが形成されることはない。
次に、図２１に示すように、半導体ＩＣ１２０からみて支持基板１９１とは反対側の表面に、別の支持基板１９３を貼り付ける。ここでも、支持基板１９３の貼り付けに、熱剥離シート１９４を用いている。このようにして、別の支持基板１９３を貼り付けた後、図２２に示すように、先に貼り付けた支持基板１９１を剥離する。支持基板１９１の剥離は、熱剥離シート１９２に熱を加えることによって行う。
このとき、熱剥離シート１９２に加える熱によって、後に取り付けた支持基板１９３が剥離しないようにするためには、熱剥離シート１９２の剥離温度をＴ１とし、熱剥離シート１９４の剥離温度をＴ２とした場合、
Ｔ１＜Ｔ２
を満たす熱剥離シート１９２，１９４を用いればよい。そして、支持基板１９１を剥離する際に加える温度Ｔｘを
Ｔ１≦Ｔｘ＜Ｔ２
に設定すれば、後に取り付けた支持基板１９３を剥離することなく、先に取り付けた支持基板１９１だけを剥離することが可能となる。
次に、図２３に示すように、導体層１８１を除去又は薄膜化した後、レーザー照射などによってコア層１０１に貫通孔１０１ａ，１０１ｂを形成する。貫通孔１０１ａは、コア層１０１を貫通してアライメントマーク１３０を露出させる貫通孔であり、貫通孔１０１ｂはコア層１０１を貫通して半導体ＩＣ１２０の裏面に形成された金属層１２２を露出させる貫通孔である。
その後、図１１〜図１３又は図１８〜図２０を用いて説明した工程と同様の工程を行うことにより、図２４に示すように、最外面の配線パターン１６０を形成する。この工程により、貫通孔１０１ａの内部は貫通電極１７３によって満たされ、これにより、配線パターン１６０とアライメントマーク１３０とが接続される。また、貫通孔１０１ｂの内部は貫通電極１７４によって満たされ、これにより、配線パターン１６０と金属層１２２とが接続される。貫通電極１７４はサーマルビアとして機能し、これにより半導体ＩＣ１２０が発する熱を効率よく外部に伝導させることができる。
そして、熱剥離シート１９４に剥離温度Ｔ２以上の熱を加えることによって、後に貼り付けた支持基板１９３をドライフィルム２０６とともに剥離し、不要なドライフィルム２０３，２０５を除去すれば、図１に示した半導体ＩＣ内蔵基板１００が完成する。
以上説明したように、本実施形態においては、支持基板１９１によってコア層１０１を固定し、支持基板１９３によってコア層１０２を固定した状態で製造プロセスを進めていることから、コア層１０１，１０２の厚みが通常よりもかなり薄く設定されているにもかかわらず、プロセス中に生じる歪みを最小限に抑制することができる。これにより、狭ピッチの電極を有する半導体ＩＣを内蔵することが可能となる。
ここで、支持基板１９１，１９３によって薄いコア層１０１，１０２を固定する効果についてより具体的に説明する。
図２５は、図３に示す工程から図９に示す工程までを行う間に生じるコア層１０１の変形量を示すグラフであり、（ａ）は本実施形態のように支持基板１９１によって固定した場合、（ｂ）は支持基板１９１によって固定しない場合（裏面に存在する導体層１８１を剥離しない）、（ｃ）は支持基板１９１によって固定しない場合（裏面に存在する導体層１８１を剥離する）について、それぞれＸ方向の歪みとＹ方向の歪みを表している。
条件としては、いずれもコア層１０１の芯材としてアラミド不織布を用い、これにエポキシ樹脂を含浸させた材料を用いている。また、コア層１０１の厚さは５０μｍである。また、歪み量（寸法変化量）は、図２６に示すように、原点１３１を中心としてアライメントマーク１３０を５０ｍｍ間隔で８個形成し、原点１３１から見たこれらアライメントマーク１３０のＸ方向及びＹ方向における設計値とのずれ（平均値）によって定義した。
図２５に示すように、コア層１０１の変形は、ウエットブラスト工程における吸水時及び乾燥時に顕著となるが、本実施形態のようにコア層１０１を支持基板１９１によって固定した場合には、歪み量が０．０１ｍｍ（歪み率０．０２％）を超えることはなかった。これに対し、コア層１０１を支持基板１９１によって固定しない場合には、歪み量が０．０１ｍｍを超えている。歪みの抑制効果は、裏面に存在する導体層１８１を剥離しない場合にも現れているが、導体層１８１のみでは吸水時及び乾燥時における変形が大きく、このため、狭ピッチの電極に対応できないことが分かる。
このように、本実施形態によれば、薄いコア層に生じる歪みを最小限に抑制することができるため、狭ピッチの電極を有する半導体ＩＣを内蔵することが可能となる。
しかも、支持基板１９１，１９３は、プロセス中におけるハンドリング性を向上させる役割をも果たし、基材のワレ、カケ、変形による半導体ＩＣ１２０への負荷を低減することができる。
また、本実施形態では、スタッドバンプ１２１を露出させる方法として、レーザー照射ではなく、ウエットブラスト法などによって樹脂層１１２の厚さを全体的に減少させていることから、電極ピッチが狭い場合であっても、正しくスタッドバンプ１２１の頭出しを行うことができる。しかも、スタッドバンプ１２１の数にかかわらず、短時間でスタッドバンプ１２１の頭出しを行うことが可能となる。また、レーザー照射によって微小なビアを形成する場合のように、スミアが発生しないことから、デスミア処理を省略することも可能となる。
特に、本実施形態では、スタッドバンプ１２１の頭出し方法としてウエットブラスト法を用い、エッチング量・エッチング条件の調整によって、スタッドバンプ１２１を樹脂層１１２の表面から突出させていることから、下地導体層１４１を形成する前に、エッチング残渣の除去などの前処理を行う必要もない。
さらに、半導体ＩＣ１２０の搭載時に、コア層１０１の表面に形成されたアライメントマーク１３０を基準として位置合わせしていることから、高い搭載位置精度を得ることができる。
また、本実施形態において用いている半導体ＩＣ１２０は、研磨などによりその厚さｔが非常に薄く設定されていることから、半導体ＩＣ内蔵基板１００全体の厚さを非常に薄く、例えば２００μｍ程度とすることが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、図２０に示す工程から図２２に示す工程を行う際に、支持基板の張り替えを行っているが、本発明においてこのような張り替えを行うことは必須でない。すなわち、許容される歪み量がある程度大きい場合には、図２０の工程を行った時点で支持基板１９１を剥離し、その後は支持基板なしでプロセスを進めても構わない。但し、上記実施形態のように支持基板の張り替えを行えば、ほぼ最終プロセスまで支持基板によって固定された状態が続くことから、発生する歪みを最小限に抑制することが可能となる。
また、上記の実施形態では、導体パターンをアライメントマークとして用いているが、アライメントマークが導体パターンに限定されるものではなく、樹脂層又はコア層に設けた凹部などをアライメントマークとして利用しても構わない。一例として、図２７に示すように、突起３０２を有する金型３０１を用いたプレスにより、コア層１０１に凹部１３０ｂを形成し、図２８に示すように、この凹部１３０ｂをアライメントマークとして、半導体ＩＣ１２０を搭載しても構わない。
さらに、上記実施形態では、半導体ＩＣ１２０を樹脂層１１１に直接搭載しているが、半導体ＩＣ１２０にダイアタッチフィルムを設け、ダイアタッチフィルムを介して樹脂層１１１に搭載しても構わない。一例として、図２９に示すように、半導体ＩＣ１２０の裏面にダイアタッチフィルム１２９を設け、ダイアタッチフィルム１２９と樹脂層１１１とを接着することによって、半導体ＩＣ１２０を樹脂層１１１に仮止めしても構わない。この場合、樹脂層１１１が接着性を有している必要はない。図２９に示す例の場合、半導体ＩＣ１２０の裏面１２０ｂと樹脂層１１１との間にダイアタッチフィルム１２９が介在するため、両者は直接接触しなくなるが、半導体ＩＣ１２０の裏面１２０ｂは、ダイアタッチフィルム１２９を介して樹脂層１１１によって覆われることになる。
本発明の好ましい実施形態による半導体ＩＣ内蔵基板１００の構造を示す略断面図である。 半導体ＩＣ１２０の構造を示す略斜視図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（支持基板１９１の貼り付け）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（アライメントマーク１３０の形成）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（樹脂層１１１の形成）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（半導体ＩＣ１２０の搭載）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（樹脂層１１２のプレス（プレス前））を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（樹脂層１１２のプレス（プレス後））を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（樹脂層１１２のエッチング）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（貫通孔１１２ａの形成）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（下地導体層１４１の形成）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（ドライフィルム２０１，２０２の貼り付け及び露光）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（配線パターン１４０の形成）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（ドライフィルム２０１，２０２及び下地導体層１４１の除去）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（コア層１０２のプレス（プレス前））を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（コア層１０２のプレス（プレス後））を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（貫通孔１０２ａの形成）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（下地導体層１５１の形成）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（ドライフィルム２０３，２０４の貼り付け及び露光）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（配線パターン１５０の形成）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（支持基板１９３の貼り付け）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（支持基板１９１の剥離）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（貫通孔１０１ａの形成）を示す図である。 半導体ＩＣ内蔵基板１００の製造工程の一部（配線パターン１６０の形成）を示す図である。 図３に示す工程から図９に示す工程までを行う間に生じるコア層１０１の変形量を示すグラフである。 コア層１０１の変形量の定義方法を説明するための図である。 樹脂層１１１に凹部１３０ｂを形成する方法を説明するための図である。 樹脂層１１１に設けた凹部１３０ｂをアライメントマークとして半導体ＩＣ１２０を搭載した状態を示す図である。 ダイアタッチフィルム１２９を介して半導体ＩＣ１２０を樹脂層１１１に搭載した状態を示す図である。
符号の説明
１００ 半導体ＩＣ内蔵基板
１０１，１０２ コア層
１０１ａ，１０１ｂ，１０２ａ，１１２ａ 貫通孔
１１１，１１２ 樹脂層
１２０ 半導体ＩＣ
１２０ａ 半導体ＩＣの主面
１２０ｂ 半導体ＩＣの裏面
１２０ｃ 半導体ＩＣの側面
１２１ スタッドバンプ
１２１ａ パッド電極
１２２ 金属層
１２９ ダイアタッチフィルム
１３０ アライメントマーク
１３０ａ，１８１，１８２ 導体層
１３０ｂ 凹部
１３１ 原点
１４０，１５０，１６０ 配線パターン
１４０ａ，１５０ａ，１６０ａ 配線パターンを形成すべき領域
１４１，１５１ 下地導体層
１７１〜１７４ 貫通電極
１９１，１９３ 支持基板
１９２，１９４ 熱剥離シート
２０１〜２０６ ドライフィルム
３０１ 金型
３０２ 突起

Claims (13)

  1. 芯材に樹脂を含浸させてなる第１及び第２のコア層と、前記第１のコア層と前記第２のコア層との間に設けられた少なくとも１層の樹脂層と、前記樹脂層に埋め込まれた半導体ＩＣとを備え、前記第１及び第２のコア層の厚さがいずれも１００μｍ以下であり、前記第１及び第２のコア層がいずれも単層構造であることを特徴とする半導体ＩＣ内蔵基板。
  2. 前記少なくとも１層の樹脂層は、前記半導体ＩＣの主面に接して設けられた第１の樹脂層と、前記半導体ＩＣの裏面を覆う第２の樹脂層とを含んでおり、前記半導体ＩＣの前記主面に設けられた導電性突起物が前記第１の樹脂層の表面から突出していることを特徴とする請求項１に記載の半導体ＩＣ内蔵基板。
  3. 前記半導体ＩＣの前記裏面にはダイアタッチフィルムが設けられており、前記半導体ＩＣの前記裏面は、前記ダイアタッチフィルムを介して前記第２の樹脂層に覆われていることを特徴とする請求項２に記載の半導体ＩＣ内蔵基板。
  4. 前記半導体ＩＣが薄型化されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体ＩＣ内蔵基板。
  5. 前記第１のコア層の表面に設けられた配線パターンと、前記第１のコア層及び前記第２の樹脂層を貫通して設けられた貫通電極と、前記半導体ＩＣの前記裏面に設けられた金属層とをさらに備え、前記配線パターンと前記金属層は、前記貫通電極を介して接続されていることを特徴とする請求項２に記載の半導体ＩＣ内蔵基板。
  6. 芯材に樹脂を含浸させてなる厚さ１００μｍ以下の単層構造の第１のコア層を第１の支持基板上に固定する第１の工程と、
    前記第１のコア基板上に、半導体ＩＣが埋め込まれた少なくとも１層の樹脂層を形成する第２の工程と、
    芯材に樹脂を含浸させてなる厚さ１００μｍ以下の単層構造の第２のコア層を前記樹脂層上に形成する第３の工程とを備えることを特徴とする半導体ＩＣ内蔵基板の製造方法。
  7. 前記第１の支持基板と前記第１のコア層は、第１の熱剥離シートによって固定されていることを特徴とする請求項６に記載の半導体ＩＣ内蔵基板の製造方法。
  8. 前記第１の支持基板を剥離した後、前記第１のコア層に貫通孔を形成する第４の工程をさらに備えることを特徴とする請求項６又は７に記載の半導体ＩＣ内蔵基板の製造方法。
  9. 前記第４の工程においては、前記貫通孔によって前記半導体ＩＣの裏面に設けられた金属層を露出させ、
    前記第１のコア層の表面及び前記貫通孔にそれぞれ配線パターン及び貫通電極を形成することにより、前記配線パターンと前記金属層とを前記貫通電極によって接続する第７の工程をさらに備えることを特徴とする請求項８に記載の半導体ＩＣ内蔵基板の製造方法。
  10. 前記第３の工程を行った後、前記第４の工程を行う前に、前記第２のコア層に貫通孔を形成する第５の工程をさらに備えることを特徴とする請求項８又は９に記載の半導体ＩＣ内蔵基板の製造方法。
  11. 前記第５の工程を行った後、前記第４の工程を行う前に、前記第２のコア層を第２の支持基板によって固定する第６の工程をさらに備えることを特徴とする請求項１０に記載の半導体ＩＣ内蔵基板の製造方法。
  12. 前記第２の支持基板と前記第２のコア層は、第２の熱剥離シートによって固定されており、前記第２の熱剥離シートの剥離温度は、前記第１の熱剥離シートの剥離温度よりも高いことを特徴とする請求項１１に記載の半導体ＩＣ内蔵基板の製造方法。
  13. 前記第２の工程は、前記第１のコア基板上に第２の樹脂層を形成する工程と、裏面が前記第２の樹脂層側を向くように前記半導体ＩＣを前記第２の樹脂層に搭載する工程と、前記半導体ＩＣの主面を覆うように第１の樹脂層を形成する工程と、前記第１の樹脂層の厚さを減少させることにより、前記半導体ＩＣの主面に設けられた導電性突起物を第１の樹脂層の一方の表面から突出させる工程とを含んでいることを特徴とする請求項６乃至１２のいずれか１項に記載の半導体ＩＣ内蔵基板の製造方法。
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