KR100595891B1 - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR100595891B1
KR100595891B1 KR1020050006930A KR20050006930A KR100595891B1 KR 100595891 B1 KR100595891 B1 KR 100595891B1 KR 1020050006930 A KR1020050006930 A KR 1020050006930A KR 20050006930 A KR20050006930 A KR 20050006930A KR 100595891 B1 KR100595891 B1 KR 100595891B1
Authority
KR
South Korea
Prior art keywords
wiring
semiconductor
wiring board
semiconductor structure
base member
Prior art date
Application number
KR1020050006930A
Other languages
English (en)
Other versions
KR20050077272A (ko
Inventor
조벳토히로야스
미하라이치로
Original Assignee
가시오게산키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가시오게산키 가부시키가이샤 filed Critical 가시오게산키 가부시키가이샤
Publication of KR20050077272A publication Critical patent/KR20050077272A/ko
Application granted granted Critical
Publication of KR100595891B1 publication Critical patent/KR100595891B1/ko

Links

Images

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F25—REFRIGERATION OR COOLING; COMBINED HEATING AND REFRIGERATION SYSTEMS; HEAT PUMP SYSTEMS; MANUFACTURE OR STORAGE OF ICE; LIQUEFACTION SOLIDIFICATION OF GASES
    • F25D—REFRIGERATORS; COLD ROOMS; ICE-BOXES; COOLING OR FREEZING APPARATUS NOT OTHERWISE PROVIDED FOR
    • F25D31/00—Other cooling or freezing apparatus
    • F25D31/002—Liquid coolers, e.g. beverage cooler
    • F25D31/003—Liquid coolers, e.g. beverage cooler with immersed cooling element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F25—REFRIGERATION OR COOLING; COMBINED HEATING AND REFRIGERATION SYSTEMS; HEAT PUMP SYSTEMS; MANUFACTURE OR STORAGE OF ICE; LIQUEFACTION SOLIDIFICATION OF GASES
    • F25D—REFRIGERATORS; COLD ROOMS; ICE-BOXES; COOLING OR FREEZING APPARATUS NOT OTHERWISE PROVIDED FOR
    • F25D3/00—Devices using other cold materials; Devices using cold-storage bodies
    • F25D3/005—Devices using other cold materials; Devices using cold-storage bodies combined with heat exchangers
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F28—HEAT EXCHANGE IN GENERAL
    • F28F—DETAILS OF HEAT-EXCHANGE AND HEAT-TRANSFER APPARATUS, OF GENERAL APPLICATION
    • F28F3/00—Plate-like or laminated elements; Assemblies of plate-like or laminated elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F25—REFRIGERATION OR COOLING; COMBINED HEATING AND REFRIGERATION SYSTEMS; HEAT PUMP SYSTEMS; MANUFACTURE OR STORAGE OF ICE; LIQUEFACTION SOLIDIFICATION OF GASES
    • F25D—REFRIGERATORS; COLD ROOMS; ICE-BOXES; COOLING OR FREEZING APPARATUS NOT OTHERWISE PROVIDED FOR
    • F25D2400/00—General features of, or devices for refrigerators, cold rooms, ice-boxes, or for cooling or freezing apparatus not covered by any other subclass
    • F25D2400/22—Cleaning means for refrigerating devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Thermal Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Combustion & Propulsion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 반도체구성체를 내장하는 반도체장치에 관한 것이고, 반도체구성체의 주위에 발생하는 데드스페이스를 적게 하며, 베이스부재(22)와, 상기 베이스부재(22)상에 설치되고, 또한 반도체기판(5) 및 해당 반도체기판(5)상에 설치된 복수의 외부접속용 전극(13)을 갖는 반도체구성체(3)와, 상기 반도체구성체(3)의 주위에 설치되며, 적어도 일면에 제 1 배선(33, 34)을 갖는 배선판(26)과, 상기 반도체구성체(3) 및 상기 배선판(26)상에 설치되어 상기 반도체구성체(3)의 외부접속용 전극(13)에 접속된 제 2 배선(19)을 구비하고 있다. 이 경우, 반도체구성체(3)의 주위에는 배선판(26)을 설치하고 있으므로 반도체구성체(3)의 주위에 발생하는 데드스페이스를 적게 할 수 있다.
반도체블록, 반도체장치, 반도체구성체, 배선, 기둥상전극, 절연막, 비아, 데드스페이스

Description

반도체장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 제 1 실시형태로서의 반도체장치의 단면도.
도 2는 도 1에 나타내는 반도체구성체의 제조에 대해서 당초 준비한 것의 단면도.
도 3은 도 2에 계속되는 공정의 단면도.
도 4는 도 3에 계속되는 공정의 단면도.
도 5는 도 4에 계속되는 공정의 단면도.
도 6은 도 5에 계속되는 공정의 단면도.
도 7은 도 6에 계속되는 공정의 단면도.
도 8은 도 7에 계속되는 공정의 단면도.
도 9는 도 8에 계속되는 공정의 단면도.
도 10은 도 9에 계속되는 공정의 단면도.
도 11은 도 10에 계속되는 공정의 단면도.
도 12는 도 11에 계속되는 공정의 단면도.
도 13은 도 12에 계속되는 공정의 단면도.
도 14는 도 13에 계속되는 공정의 단면도.
도 15는 도 14에 계속되는 공정의 단면도.
도 16은 도 15에 계속되는 공정의 단면도.
도 17은 도 16에 계속되는 공정의 단면도.
도 18은 도 17에 계속되는 공정의 단면도.
도 19는 도 18에 계속되는 공정의 단면도.
도 20은 본 발명의 제 2 실시형태로서의 반도체장치의 단면도.
도 21은 도 20에 나타내는 본 발명의 제조에 대해서 소정공정의 단면도.
도 22는 본 발명의 제 3 실시형태로서의 반도체장치의 단면도.
※도면의 주요부분에 대한 부호의 설명
1: 반도체블록 2: 지지판
3: 반도체구성체 5: 실리콘기판(반도체기판)
6: 접속패드 12: 배선
13: 기둥상전극(외부접속용 전극) 14: 밀봉막
15: 절연층 16: 상층절연막
19: 상층배선(제 2 배선) 21: 하측배선판
22: 절연기판(베이스부재) 23: 상면배선(제 3 배선)
24:하면배선(제 3 배선) 25, 30, 31, 32, 39: 비아
26: 중간배선판 27∼29: 제 1∼제 3 절연기판
33: 상면배선(제 1 배선) 34: 하면배선(제 1 배선)
35: 상측배선판 37: 상면배선(제 4 배선)
38: 하면배선(제 4 배선) 40: 상층오버코트막
42: 땜납볼 43: 하층오버코트막
45: 도전접속부 46: 칩부품(전자부품)
본 발명은 반도체구성체를 내장하는 반도체장치에 관한 것이다.
일본국 특허공개 2003-298005호 공보에 개시된 종래의 반도체장치는 실리콘기판의 사이즈 외에도 외부접속용 접속단자로서의 땜납볼을 구비하기 때문에 상면에 복수의 접속패드를 갖는 실리콘기판을 베이스판의 상면에 설치하고, 실리콘기판의 주위에 있어서의 베이스판의 상면에 절연층을 설치하며, 실리콘기판 및 절연층의 상면에 상층절연막을 설치하고, 상층절연막의 상면에 상층배선을 실리콘기판의 접속패드에 접속시켜 설치하며, 상층배선의 접속패드부를 제외하는 부분을 최상층절연막으로 덮고, 상층배선의 접속패드부상에 땜납볼을 설치한 구성을 갖는다.
그런데 상기 종래의 반도체장치에서는 실리콘기판의 주위에 있어서의 베이스판의 상면에 설치된 절연층은 문자 그대로 절연층이기 때문에 절연층의 평면사이즈를 크게 하여 전체의 평면사이즈를 크게 하는 경우, 절연층이 커다란 데드스페이스로 되어 버린다고 하는 문제가 있었다.
그래서 본 발명은 실리콘기판 등의 반도체기판의 주위에 발생하는 데드스페이스를 적게 할 수 있는 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 따르면, 베이스부재(22)와, 상기 베이스부재(22)상에 설치되고, 또한 반도체기판(5) 및 해당 반도체기판(5)상에 설치된 복수의 외부접속용 전극(13)을 갖는 반도체구성체(3)와, 상기 반도체구성체(3)의 주위에 설치되어 적어도 일면에 제 1 배선(33, 34)을 갖는 배선판(26)과, 상기 반도체구성체(3) 및 상기 배선판(26)상에 설치되어 상기 반도체구성체(3)의 외부접속용 전극(13)에 접속된 제 2 배선(19)을 구비한 반도체장치가 제공된다.
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치는 반도체블록(1)을 구비하고 있다. 반도체블록(1)은 간단하게 설명하면, 지지판(2), 반도체구성체(3), 절연층(15), 상층절연막(16), 상층배선(19, 제 2 배선)을 갖고 있다. 즉 반도체블록(1)은 평면사각형상의 지지판(2)을 구비하고 있다. 지지판(2)은 수지, 실리콘, 세라믹스 등의 절연판이라도 좋고, 또 구리박 등의 금속판이라도 좋으며, 또한 후술하는 프리프레그재나 빌드업재라도 좋다.
지지판(2)의 상면에는 지지판(2)의 사이즈보다도 어느 정도 작은 사이즈의 평면사각형상의 반도체구성체(3)의 하면이 다이본드재로 이루어지는 접착층(4)을 통하여 접착되어 있다. 이 경우, 반도체구성체(3)는 후술하는 배선(12), 기둥상전극(13), 밀봉막(14)을 갖고 있고, 일반적으로는 CSP(chip size package)로 불리는 것이며, 후술하는 바와 같이, 실리콘웨이퍼상에 배선(12), 기둥상전극(13), 밀봉막(14)을 형성한 후, 다이싱에 의해 개개의 반도체구성체(3)를 얻는 방법을 채용하고 있기 때문에 특히 웨이퍼레벨CSP(W-CSP)라고도 말하고 있다. 이하에 반도체구성체(3)의 구성에 대해서 설명한다.
반도체구성체(3)는 평면사각형상의 실리콘기판(반도체기판, 5)을 구비하고 있다. 실리콘기판(5)의 하면은 지지판(2)에 접착층(4)을 통하여 접착되어 있다. 실리콘기판(5)의 상면에는 소정기능의 집적회로(도시하지 않음)가 설치되고, 상면주변부에는 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(6)가 집적회로에 접속되어 설치되어 있다. 접속패드(6)의 중앙부를 제외하는 실리콘기판(5)의 상면에는 산화실리콘 등으로 이루어지는 절연막(7)이 설치되고, 접속패드(6)의 중앙부는 절연막(7)에 설치된 개구부(8)를 통하여 노출되어 있다.
절연막(7)의 상면에는 에폭시계 수지나 폴리이미드계 수지 등으로 이루어지는 보호막(9)이 설치되어 있다. 이 경우, 절연막(7)의 개구부(8)에 대응하는 부분에 있어서의 보호막(9)에는 개구부(10)가 설치되어 있다. 보호막(9)의 상면에는 구리 등으로 이루어지는 밑바탕금속층(11)이 설치되어 있다. 밑바탕금속층(11)의 상면 전체에는 구리로 이루어지는 배선(12)이 설치되어 있다. 밑바탕금속층(11)을 포함하는 배선(12)의 일단부는 양개구부(8, 10)를 통하여 접속패드(6)에 접속되어 있다.
배선(12)의 접속패드부 상면에는 구리로 이루어지는 기둥상전극(외부접속용 전극, 13)이 설치되어 있다. 배선(12)을 포함하는 보호막(9)의 상면에는 에폭시계 수지나 폴리이미드계 수지 등으로 이루어지는 밀봉막(14)이 그 상면이 기둥상전극(13)의 상면과 면일치되도록 설치되어 있다. 이와 같이, W-CSP로 불리는 반도체구 성체(3)는 실리콘기판(5), 접속패드(6), 절연막(7)을 포함하고, 또한 보호막(9), 배선(12), 기둥상전극(13), 밀봉막(14)을 포함하여 구성되어 있다.
반도체구성체(3)의 주위에 있어서의 지지판(2)의 상면에는 사각형 테두리상의 절연층(15)이 그 상면이 반도체구성체(3)의 상면과 거의 면일치되도록 설치되어 있다. 절연층(15)은, 예를 들면 에폭시계 수지나 폴리이미드계 수지 등의 열경화성수지, 또는 이와 같은 열경화성수지속에 유리섬유나 실리카필러 등의 보강재가 혼입된 것으로 이루어져 있다.
반도체구성체(3) 및 절연층(15)의 상면에는 상층절연막(16)이 그 상면을 평탄으로 되어 설치되어 있다. 상층절연막(16)은 다층회로기판에 이용되는 통상 빌드업재라고 말해지는 것이고, 예를 들면 에폭시계 수지나 BT수지 등의 열경화성수지속에 유리섬유나 실리카필러 등의 보강재가 혼입된 것으로 이루어져 있다. 기둥상전극(13)의 상면중앙부에 대응하는 부분에 있어서의 상층절연막(16)에는 개구부(17)가 설치되어 있다.
상층절연막(16)의 상면에는 구리 등으로 이루어지는 상층밑바탕금속층(18)이 설치되어 있다. 상층밑바탕금속층(18)의 상면 전체에는 구리로 이루어지는 상층배선(19)이 설치되어 있다. 상층밑바탕금속층(18)을 포함하는 상층배선(19)의 일단부는 상층절연막(16)의 개구부(17)를 통하여 기둥상전극(13)의 상면에 접속되어 있다. 이와 같이, 반도체블록(1)은 지지판(2), 반도체구성체(3), 절연층(15), 상층절연막(16), 상층배선(19)을 포함하여 구성되어 있다.
그리고 반도체블록(1)의 지지판(2)은 평면사각형상의 하측배선판(베이스부 재, 21) 상면의 소정장소에 고착되어 있다. 하측배선판(21)은 절연기판(베이스부재, 22)의 상면에 설치된 상면배선(제 3 배선, 23)과 절연기판(22)의 하면에 설치된 하면배선(제 3 배선, 24)이 절연기판(22)내에 설치된 비아(25)를 통하여 접속된 구조로 되어 있다. 이 경우, 절연기판(22)은 통상 프리프레그재라고 말해지는 것이고, 예를 들면 유리천이나 아라미드섬유 등으로 이루어지는 기재에 에폭시계 수지 등의 열경화성수지를 함침시킨 것으로 이루어져 있는데, 빌드업재를 이용해도 좋다. 상면배선(23) 및 하면배선(24)은 구리박으로 이루어져 있다. 비아(25)는 금속페이스트나 도전성수지페이스트 등으로 이루어져 있다.
반도체블록(1)의 주위에 있어서의 하측배선판(21)의 상면에는 사각형 테두리상의 중간배선판(26)이 그 상면이 반도체구성체(3)의 상면과 거의 면일치되도록 설치되어 있다. 중간배선판(26)은 다층배선판으로 이루어지고, 예를 들면 제 1 절연기판(27)의 상하면에 제 2, 제 3 절연기판(28, 29)이 적층되며, 제 2 절연기판(28)내에 설치된 비아(30)와, 제 3 절연기판(29)내에 설치된 비아(31)가 제 1 절연기판(27)내에 설치된 비아(32) 및 제 1 절연기판(27)의 상하면에 설치된 상면배선(제 1 배선, 33), 하면배선(제 1 배선, 34)을 통하여 접속된 구조로 되어 있다.
이 경우, 제 1∼제 3 절연기판(27∼29)은 하측배선판(21)의 절연기판(22)과 동일한 재료인 프리프레그재 또는 빌드업재로 이루어져 있다. 상면배선(33) 및 하면배선(34)은 구리박으로 이루어져 있다. 비아(25)는 금속페이스트나 도전성수지페이스트 등으로 이루어져 있다. 그리고 제 3 절연기판(29)의 비아(31)는 하측배선판(21)의 상면배선(23)에 접속되어 있다.
반도체블록(1) 및 중간배선판(26)의 상면에는 상측배선판(35)이 설치되어 있다. 상측배선판(35)은 절연기판(36)의 상면에 설치된 상면배선(37, 제 4 배선)과, 절연기판(36)의 하면에 설치된 하면배선(제 4 배선, 38)이 절연기판(36)내에 설치된 비아(39)를 통하여 접속된 구조로 되어 있다. 이 경우, 절연기판(36)은 하측배선판(21)의 절연기판(22)과 동일한 재료인 프리프레그재 또는 빌드업재로 이루어져 있다. 상면배선(37) 및 하면배선(38)은 구리박으로 이루어져 있다. 비아(39)는 금속페이스트나 도전성수지페이스트 등으로 이루어져 있다.
그리고 상측배선판(35)의 하면배선(38)은 중간배선판(26)의 제 2 절연기판(28)의 비아(30)에 접속되어 있다. 또 상측배선판(35)의 상면배선(37) 아래에 설치된 비아(39)의 일부는 하면배선(38)에 접속되어 있지 않고 반도체블록(1)의 상층배선(19)의 접속패드부에 접속되어 있다.
상측배선판(35)의 상면에는 솔더레지스트 등으로 이루어지는 상층오버코트막(40)이 설치되어 있다. 상측배선판(35)의 상면배선(37)의 접속패드부에 대응하는 부분에 있어서의 상층오버코트막(40)에는 개구부(41)가 설치되어 있다. 개구부(41)내 및 그 위쪽에는 땜납볼(42)이 상측배선판(35)의 상면배선(37)의 접속패드부에 접속되어 설치되어 있다. 복수의 땜납볼(42)은 상층오버코트막(40)의 상면에 매트릭스상으로 배치되어 있다.
하측배선판(21)의 하면에는 솔더레지스트 등으로 이루어지는 하층오버코트막(43)이 설치되어 있다. 하측배선판(21)의 하면배선(24)의 접속패드부에 대응하는 부분에 있어서의 하층오버코트막(43)에는 개구부(44)가 설치되어 있다. 개구부 (41)내에는 금속페이스트나 도전성수지페이스트 등으로 이루어지는 도전접속부(45)가 설치되어 있다. 하층오버코트막(43)의 하면에는 콘덴서나 저항 등으로 이루어지는 칩부품(전자부품, 46)이 그 양측의 전극을 도전접속부(45)에 접속되어 설치되어 있다.
그런데 반도체블록(1)에 있어서, 지지판(2)의 사이즈를 반도체구성체(3)의 사이즈보다도 어느 정도 크게 하고 있는 것은 실리콘기판(5)상의 접속패드(6)의 수의 증가에 따라 상층배선(19)의 접속패드부의 배치영역을 반도체구성체(3)의 사이즈보다도 어느 정도 크게 하고, 이에 따라 상층배선(19)의 접속패드부의 사이즈 및 피치를 기둥상전극(13)의 사이즈 및 피치보다도 크게 하기 위함이다.
이로 인해 매트릭스상으로 배치된 상층배선(19)의 접속패드부는 반도체구성체(3)에 대응하는 영역뿐만 아니라 반도체구성체(3)의 측면의 외측에 설치된 절연층(15)에 대응하는 영역상에도 배치되어 있다. 즉 매트릭스상으로 배치된 상층배선(19)의 접속패드부 중, 적어도 가장바깥둘레의 접속패드부는 반도체구성체(3)보다도 외측에 위치하는 주위에 배치되어 있다.
또 이 반도체장치에서는 실리콘기판(5)을 갖는 반도체블록(1)의 주위에 있어서의 하측배선판(21)의 상면에 사각형 테두리상의 중간배선판(26)을 설치하고 있으므로 전체로서의 평면사이즈를 어느 정도 크게 해도 실리콘기판(5)의 주위에 발생하는 데드스페이스를 적게 할 수 있다.
또한 이 반도체장치에서는 반도체블록(1)의 주위에 있어서의 하측배선판(21)의 상면에 사각형 테두리상의 중간배선판(26)을 설치하고 있으므로 중간배선판(26) 대신에 단순한 절연층을 설치한 경우와 비교해서 고밀도배선구조로 할 수 있다. 즉 중간배선판(26) 대신에 단순한 절연층을 설치한 경우에는 해당 절연층에 스루홀을 형성하여 상측배선판(35)과 하측배선판(21)을 그저 단지 접속하는 것만으로 되고, 고밀도배선구조로는 할 수 없다.
다음으로 이 반도체장치의 제조방법의 한 예에 대해서 설명하는데, 우선 반도체구성체(3)의 제조방법의 한 예에 대해서 설명한다. 이 경우, 우선 도 2에 나타내는 바와 같이, 웨이퍼상태의 실리콘기판(반도체기판, 5)상에 알루미늄계 금속 등으로 이루어지는 접속패드(6), 산화실리콘 등으로 이루어지는 절연막(7) 및 에폭시계 수지나 폴리이미드계 수지 등으로 이루어지는 보호막(9)이 설치되고, 접속패드(6)의 중앙부가 절연막(7) 및 보호막(9)에 형성된 개구부(8, 10)를 통하여 노출된 것을 준비한다. 상기에 있어서, 웨이퍼상태의 실리콘기판(5)에는 각 반도체구성체가 형성되는 영역에 소정기능의 집적회로가 형성되고. 접속패드(6)는 각각 대응하는 영역에 형성된 집적회로에 전기적으로 접속되어 있다.
다음으로 도 3에 나타내는 바와 같이, 양개구부(8, 10)를 통하여 노출된 접속패드(6)의 상면을 포함하는 보호막(9)의 상면 전체에 밑바탕금속층(11)을 형성한다. 이 경우, 밑바탕금속층(11)은 무전해도금에 의해 형성된 구리층만이라도 좋고, 또 스퍼터에 의해 형성된 구리층만이라도 좋으며, 또한 스퍼터에 의해 형성된 티탄 등의 박막층상에 스퍼터에 의해 구리층을 형성한 것이라도 좋다. 이것은 후술하는 상층밑바탕금속층(18)도 마찬가지이다.
다음으로 밑바탕금속층(11)의 상면에 도금레지스트막(51)을 패턴 형성한다. 이 경우, 배선(12) 형성영역에 대응하는 부분에 있어서의 도금레지스트막(51)에는 개구부(52)가 형성되어 있다. 다음으로 밑바탕금속층(11)을 도금전류로로서 구리의 전해도금을 실행함으로써 도금레지스트막(51)의 개구부(52)내의 밑바탕금속층(11)의 상면에 배선(12)을 형성한다. 다음으로 도금레지스트막(51)을 박리한다.
다음으로 도 4에 나타내는 바와 같이, 배선(12)을 포함하는 밑바탕금속층(11)의 상면에 도금레지스트막(53)을 패턴 형성한다. 이 경우, 기둥상전극(13) 형성영역에 대응하는 부분에 있어서의 도금레지스트막(53)에는 개구부(54)가 형성되어 있다. 다음으로 밑바탕금속층(11)을 도금전류로로서 구리의 전해도금을 실행함으로써 도금레지스트막(53)의 개구부(54)내의 배선(12)의 접속패드부 상면에 기둥상전극(13)을 형성한다. 다음으로 도금레지스트막(53)을 박리하고, 이어서 배선(12)을 마스크로서 밑바탕금속층(11)의 불필요한 부분을 에칭하여 제거하면, 도 5에 나타내는 바와 같이, 배선(12) 아래에만 밑바탕금속층(11)이 잔존된다.
다음으로 도 6에 나타내는 바와 같이, 스크린인쇄법, 스핀코팅법, 다이코트법 등에 의해 기둥상전극(13) 및 배선(12)을 포함하는 보호막(9)의 상면 전체에 에폭시계 수지나 폴리이미드계 수지 등으로 이루어지는 밀봉막(14)을 그 두께가 기둥상전극(13)의 높이보다도 두꺼워지도록 형성한다. 따라서 이 상태에서는 기둥상전극(13)의 상면은 밀봉막(14)에 의해 덮여져 있다.
다음으로 밀봉막(14) 및 기둥상전극(13)의 상면측을 적당히 연마하고, 도 7에 나타내는 바와 같이, 기둥상전극(13)의 상면을 노출시키며, 또한 이 노출된 기둥상전극(13)의 상면을 포함하는 밀봉막(14)의 상면을 평탄화한다. 여기에서 기둥 상전극(13)의 상면측을 적당히 연마하는 것은 전해도금에 의해 형성되는 기둥상전극(13)의 높이에 불규칙이 있기 때문에 이 불규칙을 해소하여 기둥상전극(13)의 높이를 균일하게 하기 위함이다.
다음으로 도 8에 나타내는 바와 같이, 실리콘기판(5)의 하면 전체에 접착층(4)을 접착한다. 접착층(4)은 에폭시계 수지, 폴리이미드계 수지 등의 다이본드재로 이루어지는 것이고, 가열 가압에 의해 반경화한 상태로 실리콘기판(5)에 고착한다. 다음으로 실리콘기판(5)에 고착된 접착층(4)을 다이싱테이프(도시하지 않음)에 붙이고, 도 9에 나타내는 다이싱공정을 거친 후에 다이싱테이프로부터 벗기면, 도 1에 나타내는 바와 같이, 실리콘기판(5)의 하면에 접착층(4)을 갖는 반도체구성체(3)가 복수개 얻어진다.
이와 같이 하여 얻어진 반도체구성체(3)에서는 실리콘기판(5)의 하면에 접착층(4)을 갖기 때문에 다이싱공정 후에 각 반도체구성체(3)의 실리콘기판(5)의 하면에 각각 접착층을 설치한다고 한 매우 귀찮은 작업이 불필요해진다. 또한 다이싱공정 후에 다이싱테이프로부터 벗기는 작업은 다이싱공정 후에 각 반도체구성체(3)의 실리콘기판(5)의 하면에 각각 접착층을 설치하는 작업에 비하면 매우 간단하다.
다음으로 이와 같이 하여 얻어진 반도체구성체(3)를 이용해서 도 1에 나타내는 반도체블록(1)을 제조하는 경우의 한 예에 대해서 설명한다. 우선 도 10에 나타내는 바와 같이, 도 1에 나타내는 지지판(2)을 복수장 채취할 수 있는 크기로, 한정하는 의미는 아닌데, 평면사각형상의 지지판(2)을 준비한다. 다음으로 지지판(2) 상면의 소정의 복수장소에 각각 반도체구성체(3)의 실리콘기판(5)의 하면에 접 착된 접착층(4)을 접착한다. 여기에서의 접착은 가열 가압에 의해 접착층(4)을 본경화시킨다.
다음으로 도 11에 나타내는 바와 같이, 반도체구성체(3)의 주위에 있어서의 지지판(2)의 상면에, 예를 들면 스크린인쇄법이나 스핀코팅법 등에 의해 절연층형성용층(15a)을 형성한다. 절연층형성용층(15a)은, 예를 들면 에폭시계 수지나 폴리이미드계 수지 등의 열경화성수지 또는 이와 같은 열경화성수지속에 유리섬유나 실리카필러 등의 보강재가 혼입된 것이다.
다음으로 반도체구성체(3) 및 절연층형성용층(15a)의 상면에 상층절연막형성용시트(16a)를 배치한다. 상층절연막형성용시트(16a)는 한정하는 의미는 아닌데, 시트상의 빌드업재가 바람직하고, 이 빌드업재로서는 에폭시계 수지 등의 열경화성수지속에 실리카필러를 혼입시켜 열경화성수지를 반경화상태로 한 것이 있다. 또한 상층절연막형성용시트(16a)로서 유리 등의 무기재료로 이루어지는 직포 또는 부직포에 에폭시계 수지 등의 열경화성수지를 함침시켜 열경화성수지를 반경화상태로 해서 시트상으로 이룬 프리프레그재 또는 실리카필러가 혼입되지 않는 열경화성수지만으로 이루어지는 시트상의 것을 이용하도록 해도 좋다.
다음으로 도 12에 나타내는 바와 같이, 한쌍의 가열가압판(55, 56)을 이용하여 상하로부터 절연층형성용층(15a) 및 상층절연막형성용시트(16a)를 가열 가압한다. 그러면 반도체구성체(3)의 주위에 있어서의 지지판(2)의 상면에 절연층(15)이 형성되고, 반도체구성체(3) 및 절연층(15)의 상면에 상층절연막(16)이 형성된다. 이 경우, 상층절연막(16) 상면은 상측의 가열가압판(55)의 하면에 의해서 꽉 눌러 지기 때문에 평탄면이 된다. 따라서 상층절연막(16) 상면을 평탄화하기 위한 연마공정은 불필요하다.
다음으로 도 13에 나타내는 바와 같이, 레이저빔을 조사하는 레이저가공에 의해 기둥상전극(13)의 상면중앙부에 대응하는 부분에 있어서의 상층절연막(16)에 개구부(17)를 형성한다. 다음으로 필요에 따라서 개구부(17)내 등에 발생한 에폭시스미어 등을 디스미어처리에 의해 제거한다. 다음으로 도 14에 나타내는 바와 같이, 개구부(17)를 통하여 노출된 기둥상전극(13)의 상면을 포함하는 상층절연막(16)의 상면 전체에 구리의 무전해도금에 의해 상층밑바탕금속층(18)을 형성한다. 다음으로 상층밑바탕금속층(18)의 상면에 도금레지스트막(57)을 패턴 형성한다. 이 경우, 상층배선(19) 형성영역에 대응하는 부분에 있어서의 도금레지스트막(57)에는 개구부(58)가 형성되어 있다.
다음으로 상층밑바탕금속층(18)을 도금전류로로서 구리의 전해도금을 실행함으로써 도금레지스트막(57)의 개구부(58)내의 상층밑바탕금속층(18)의 상면에 상층배선(19)을 형성한다. 다음으로 도금레지스트막(57)을 박리하고, 이어서 상층배선(19)을 마스크로서 상층밑바탕금속층(18)의 불필요한 부분을 에칭하여 제거하면, 도 15에 나타내는 바와 같이, 상층배선(19) 아래에만 상층밑바탕금속층(18)이 잔존된다. 다음으로 도 16에 나타내는 바와 같이, 서로 인접하는 반도체구성체(3)간에 있어서, 상층절연막(16), 절연층(15) 및 지지판(2)을 절단하면, 도 1에 나타내는 반도체블록(1)이 복수개 얻어진다.
다음으로 이와 같이 하여 얻어진 반도체블록(1)을 이용해서 도 1에 나타내는 반도체장치를 제조하는 경우의 한 예에 대해서 설명한다. 우선 도 17에 나타내는 바와 같이, 도 1에 나타내는 하측배선판(21)을 복수장 채취할 수 있는 크기로, 한정하는 의미는 아닌데, 평면사각형상의 하측집합배선판(21a)을 준비한다. 또 하측집합배선판(21a)과 같은 크기의 상측집합배선판(35a)을 준비한다. 또한 하측집합배선판(21a)과 같은 크기의 중간집합배선판(26a)을 형성하기 위한 제 1∼제 3 절연기판(27∼29)을 준비한다.
여기에서 각 집합배선판(21a, 26a, 35a)의 기본적인 구조는 같으므로 대표로서 하측집합배선판(21a)의 형성방법의 한 예에 대해서 설명한다. 우선 프리프레그재 또는 빌드업재로 이루어지는 시트상의 절연기판(22)의 일면 또는 상하면에 구리박이 적층된 구리박부착배선용 기판을 준비한다. 이 경우, 절연기판(22)속의 에폭시계 수지 등의 열경화성수지는 반경화상태로 되어 있다. 다음으로 절연기판(22)에 포토리소그래피기술 또는 레이저빔을 조사하는 레이저가공에 의해 비아홀을 형성하고, 비아홀내에 금속페이스트 등을 충전하여 비아(25)를 형성하며, 절연기판(22)의 일면 또는 상하면에 적층된 구리박을 패터닝하여 상면배선(23) 및 하면배선(24)을 형성한다. 이 경우, 비아(25)는 도전재료로 이루어지는 핀을 비아홀내에 압입하여 형성하도록 해도 좋다.
다른 형성방법으로서 비아홀을 형성한 후에 무전해도금과 전해도금에 의해 또는 스퍼터법과 전해도금에 의해 상면배선(23), 하면배선(24) 및 비아(25)를 형성하도록 해도 좋다. 또한 제 1∼제 3 절연기판(27∼29)의 경우에는 그 후에 펀칭에 의해 복수의 사각형상의 개구부(61)를 형성하고, 평면형상이 격자상으로 된 것 으로 한다.
다음으로 하측집합배선판(21a)의 절연기판(22) 상면의 소정의 복수장소에 각각 반도체블록(1)의 지지판(2)의 하면을 가압착한다. 즉 가열기구부착의 본딩도구(도시하지 않음)를 이용하여 반도체블록(1)을 가열한 상태에서 일정한 압력을 가하면서 반경화상태의 열경화성수지를 포함하는 절연기판(22) 상면의 소정장소에 가압착한다. 가압착조건은 한 예로서 온도 90∼130℃, 압력 0. 1∼1㎫이다.
다음으로 반도체블록(1)의 주위에 있어서의 하측집합배선판(21a)의 상면에 제 1∼제 3 절연기판(27∼29)을 핀 등으로 위치결정하면서 배치한다. 이 상태에서는 제 1∼제 3 절연기판(27∼29)의 개구부(61)의 사이즈는 반도체블록(1)의 사이즈보다도 약간 크게 되어 있으므로 제 1∼제 3 절연기판(27∼29)의 개구부(61)와 반도체블록(1)의 사이에는 틈(62)이 형성되어 있다. 또 이 상태에서는 제 2 절연기판(28)의 상면은 반도체블록(1)의 상면보다도 어느 정도 높은 위치에 배치되어 있다.
다음으로 제 2 절연기판(28)의 상면에 상측집합배선판(35a)을 핀 등으로 위치결정하면서 배치한다. 상기의 공정에 있어서, 하측집합배선판(21a)상에 반도체블록(1) 및 제 1∼제 3 절연기판(27∼29)을 배치하는 순서는 반대라도 좋고, 먼저 제 1∼제 3 절연기판(27∼29)을 배치한 후, 이 제 1∼제 3 절연기판(27∼29)의 각 개구부(61)내에 반도체블록(1)을 배치하도록 해도 좋다.
다음으로 도 18에 나타내는 바와 같이, 한쌍의 가열가압판(63, 64)을 이용하여 상하로부터 하측집합배선판(21a), 제 1∼제 3 절연기판(27∼29) 및 상측집합배 선판(35a)을 가열 가압한다. 그러면 하측집합배선판(21a)의 절연기판(22)속의 열경화성수지가 경화하여 절연기판(22)의 상면에 반도체블록(1)의 지지판(2)의 하면이 고착된다.
또 제 1∼제 3 절연기판(27∼29)속의 용융된 열경화성수지가 밀려 나와 도 17에 나타내는 틈(62)에 충전되고, 또한 같은 열경화성수지가 경화해서 제 1∼제 3 절연기판(27∼29)이 일체화되어 중간집합배선판(26a)이 반도체블록(1)의 측면 및 하측집합배선판(21a)의 상면에 고착되어 형성된다. 또한 상측집합배선판(35a)의 절연기판(36)속의 열경화성수지가 경화하여 상측집합배선판(35a)이 반도체블록(1) 및 중간집합배선판(26a)의 상면에 고착된다.
이 상태에서는 중간집합배선판(26a)에 있어서, 제 2 절연기판(28)의 비아(30)와 제 3 절연기판(29)의 비아(31)는 제 1 절연기판(27)의 상면배선(33), 비아(32) 및 하면배선(34)을 통하여 접속되어 있다. 또 중간집합배선판(26a)의 제 3 절연기판(29)의 비아(31)는 하측집합배선판(21a)의 상면배선(23)에 접속되어 있다. 또 상측집합배선판(35a)의 하면배선(38)은 중간집합배선판(26a)의 제 2 절연기판(28)의 비아(30)에 접속되어 있다. 또한 상측집합배선판(35a)의 비아(39)의 일부는 반도체블록(1)의 상층배선(19)의 접속패드부에 접속되어 있다.
이와 같이, 한쌍의 가열가압판(63, 64)을 이용한 1회의 가열 가압에 의해 하측집합배선판(21a), 중간집합배선판(26a) 및 상측집합배선판(35a)을 일체화하고, 또 반도체블록(1)을 하측집합배선판(21a)의 상면에 고착시키며, 또한 반도체블록(1)의 측면 및 상면을 중간집합배선판(26a) 및 상측집합배선판(35a)으로 덮고 있으 므로 제조공정수를 적게 할 수 있다. 또한 상기에 있어서, 중간집합배선판(26a)은 제 1∼제 3 절연기판(27∼29)을 상호에 미리 가접착하여 두고, 이 가접착한 것을 상측집합배선판(35a)과 하측집합배선판(21a)의 사이에 배치하여 한쌍의 가열가압판(63, 64)을 이용해서 가열 가압하도록 해도 좋다.
다음으로 도 19에 나타내는 바와 같이, 스크린인쇄법이나 스핀코팅법 등에 의해 상측집합배선판(35a)의 상면에 솔더레지스트 등으로 이루어지는 상층오버코트막(40)을 형성하고, 또 하측집합배선판(21a)의 하면에 솔더레지스트 등으로 이루어지는 하층오버코트막(43)을 형성한다. 이 경우, 상측집합배선판(35a)의 상면배선(37)의 접속패드부에 대응하는 부분에 있어서의 상층오버코트막(40)에는 개구부(41)가 형성되어 있다. 또 하측집합배선판(21a)의 하면배선(24)의 접속패드부에 대응하는 부분에 있어서의 하층오버코트막(43)에는 개구부(44)가 형성되어 있다.
다음으로 하층오버코트막(43)의 개구부(44)내에 금속페이스트 등으로 이루어지는 도전접속부(45)를 하면배선(24)의 타단부에 접속시켜 형성한다. 다음으로 하층오버코트막(43)의 하면에 콘덴서나 저항 등으로 이루어지는 칩부품(46)을 그 양측의 전극을 도전접속부(45)에 접속시켜 설치한다. 다음으로 상층오버코트막(40)의 개구부(41)내 및 그 위쪽에 땜납볼(42)을 상면배선(37)의 접속패드부에 접속시켜 형성한다. 다음으로 서로 인접하는 반도체구성체(3)간에 있어서, 상층오버코트막(40), 상측집합배선판(35a), 중간집합배선판(26a), 하측집합배선판(21a) 및 하층오버코트막(43)을 절단하면, 도 1에 나타내는 반도체장치가 복수개 얻어진다.
(제 2 실시형태)
도 20은 본 발명의 제 2 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 1에 나타내는 경우와 크게 다른 점은 반도체블록(1)은 상층배선(19)를 포함하는 상층절연막(16)의 상면에 솔더레지스트 등으로 이루어지는 상층오버코트막(71)이 설치되고, 상층배선(19)의 접속패드부에 대응하는 부분에 있어서의 상층오버코트막(71)에 개구부(72)가 설치되며, 개구부(72)내에 금속페이스트 등으로 이루어지는 도전접속부(73)가 상층배선(19)의 접속패드부에 접속되어 설치된 구조로 되어 있는 점이다. 그리고 상측배선판(35)의 하면배선(38)은 반도체블록(1)의 도전접속부(73)에 접속되어 있다.
이 반도체장치를 제조하는 경우에는 제 1 실시형태에 있어서의 도 17에 대응하는 공정에 있어서, 도 21에 나타내는 바와 같이, 도 20에 나타내는 경우와 상하를 반대로 하여 반도체블록(1)의 도전접속부(73)를 상측배선판(35)의 하면배선(38)에 접속함으로써 반도체블록(1)을 상측배선판(35)의 상면에 배치하고, 반도체블록(1)의 주위에 있어서의 상측집합배선판(35a)의 상면에 제 1∼제 3 절연기판(27∼29)을 배치하며, 제 3 절연기판(29)의 상면에 하측집합배선판(21a)을 배치한다.
(제 3 실시형태)
제 1, 제 2 실시형태에서는 반도체구성체(3)의 주위에 절연층(15)을 설치한 반도체블록(1)을 구성하고, 해당 반도체블록(1)의 주위에 중간배선판(26)을 설치한 구성이었다. 이에 대해 도 23에 나타내는 제 3 실시형태에서는 반도체구성체(3)의 주위에 직접 중간배선판(26)을 설치한 구성을 갖는다. 이 제 3 실시형태에서는 절연층(15)을 생략한 만큼 반도체장치 전체의 면적을 축소할 수 있다. 제 3 실시형 태에 있어서의 다른 구성은 제 1 실시형태와 동일하므로 대응하는 부재에 동일한 참조번호를 붙여서 그 설명을 생략한다. 단 접착층(4)은 반경화상태의 지지판(2)을 가열 가압하여 경화할 때, 지지판(2)의 고착력에 의해 반도체구성체(3)의 실리콘기판(5)을 홀딩하는 구성으로 하는 것이기 때문에 생략되어 있다.　 또 제 3 실시형태에 있어서, 상층절연막(16)은 반도체구성체(3)의 상면에만 형성되어 있는데, 중간배선판(26)의 상면을 반도체구성체(3)의 상면과 실질적으로 면일치하고, 상층절연막(16)을 중간배선판(26)의 상면 및 반도체구성체(3)의 상면에 걸쳐서 전체를 덮도록 할 수 도 있다.
(그 외의 실시형태)
상기 실시형태에서는 중간배선판(26)으로서 다층배선판을 이용하고, 예를 들면 프리프레그재로 이루어지는 제 1∼제 3 절연기판(27∼29)을 적층하여 이루는 것을 이용한 경우에 대해서 설명했는데, 이것에 한정하지 않고 예를 들면 스루홀도금도통부를 갖는 양면배선구조의 것을 이용해도 좋다.
또 상기 실시형태에서는 반도체구성체(3)로서 외부접속용 전극으로서의 기둥상전극(13)을 갖는 것으로 했는데, 이것에 한정하지 않고, 기둥상전극을 갖지 않으며 외부접속용 전극으로서의 접속패드부를 갖는 배선(12)을 갖는 것이라도 좋고, 또 기둥상전극 및 배선을 갖지 않으며, 외부접속용 전극으로서의 접속패드(6)를 갖는 것이라도 좋다. 또 상기 실시형태에서는 반도체블록(1)의 상층배선을 1층으로 한 경우에 대해서 설명했는데, 이것에 한정하지 않고 2층 이상으로 해도 좋다.
또 상기 실시형태에서는 서로 인접하는 반도체구성체(3)간에 있어서 절단했 는데, 이것에 한정하지 않고 2개 또는 그 이상의 반도체구성체(3)를 1조로서 절단하도록 해도 좋다. 이 경우, 복수이고 1조의 반도체구성체(3)는 동종, 이종의 어느 쪽이라도 좋다.
또 상기 실시형태에서는 전자부품으로서 칩부품(46)을 탑재하고 있는데, 이것에 한정하지 않고 베어칩이나 CSP 등으로 이루어지는 반도체구성체를 탑재하도록 해도 좋다. 또 칩부품을 탑재하는 경우라도, 반도체구성체를 탑재하는 경우라도 도전접속부(45) 대신에 땜납볼을 이용하도록 해도 좋다. 또 도 20에 나타내는 도전접속부(73) 대신에 땜납볼을 이용하도록 해도 좋다.
본 발명에 따르면, 반도체기판 및 외부접속용 전극을 갖는 반도체구성체의 주위에 배선판을 설치하고 있으므로 반도체기판의 주위에 발생하는 데드스페이스를 적게 할 수 있다.

Claims (21)

  1. 베이스부재와, 상기 베이스부재상에 설치되고, 또한 반도체기판 및 해당 반도체기판상에 설치된 복수의 외부접속용 전극을 갖는 반도체구성체와, 상기 반도체구성체의 주위에 설치되어 적어도 일면에 제 1 배선을 갖는 배선판과, 상기 반도체구성체 및 상기 배선판상에 설치되어 상기 반도체구성체의 외부접속용 전극에 접속된 제 2 배선을 구비하고 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 반도체구성체는 반도체기판상의 외부접속용 전극간에 형성된 밀봉막을 갖는 것을 특징으로 하는 반도체장치.
  3. 제 1　항에 있어서,
    상기 베이스부재는 적어도 일면에 상기 배선판의 상기 제 1 배선에 전기적으로 접속된 제 3 배선을 갖는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서,
    상기 베이스부재는 열경화성수지를 포함하는 재료로 이루어지는 것을 특징으로 하는 반도체장치.
  5. 제 4 항에 있어서,
    상기 베이스부재는 보강재를 포함하는 재료로 이루어지는 것을 특징으로 하는 반도체장치.
  6. 제 4 항에 있어서,
    상기 반도체구성체 및 상기 제 2 배선상에 대향면측 절연막이 형성되어 있는 것을 특징으로 하는 반도체장치.
  7. 제 6 항에 있어서,
    상기 대향면측 절연막은 상기 베이스부재와 실질적으로 동일한 면적을 갖는 것을 특징으로 하는 반도체장치.
  8. 제 6 항에 있어서,
    상기 대향면측 절연막은 열경화성수지를 포함하는 재료로 이루어지는 것을 특징으로 하는 반도체장치.
  9. 제 6 항에 있어서,
    상기 대향면측 절연막은 보강재를 포함하는 재료로 이루어지는 것을 특징으로 하는 반도체장치.
  10. 제 6 항에 있어서,
    상기 대향면측 절연막상에 제 4 배선이 형성되어 있는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서,
    상기 제 4 배선은 상기 대향면측 절연막상에 연장 돌출되고, 상기 배선판에 대응하여 그 위쪽에 배치된 접속패드부를 갖는 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서,
    상기 대향면측 절연막상에 설치된 제 4 배선의 접속패드부를 제외하는 부분을 덮는 오버코트막을 갖는 것을 특징으로 하는 반도체장치.
  13. 제 12 항에 있어서,
    상기 오버코트막의 표면에 땜납볼이 상기 접속패드부에 접속되어 설치되어 있는 것을 특징으로 하는 반도체장치.
  14. 제 1 항에 있어서,
    상기 배선판은 다층배선판으로 이루어지는 것을 특징으로 하는 반도체장치.
  15. 제 1 항에 있어서,
    상기 반도체구성체와 상기 배선판의 사이에 절연층이 설치되어 있는 것을 특징으로 하는 반도체장치.
  16. 제 1 항에 있어서,
    상기 반도체구성체의 상면에 상층절연막이 설치되고, 상기 제 2 배선은 상기 상층절연막상에 설치되어 있는 것을 특징으로 하는 반도체장치.
  17. 제 1 항에 있어서,
    상기 반도체구성체와 상기 베이스부재간에 지지판이 배치되어 있는 것을 특징으로 하는 반도체장치.
  18. 제 1 항에 있어서,
    상기 반도체구성체는 상기 베이스부재의 고착력에 의해 해당 베이스부재에 홀딩되어 있는 것을 특징으로 하는 반도체장치.
  19. 제 1 항에 있어서,
    상기 반도체구성체는 외부접속용 전극으로서의 기둥상전극 및 상기 반도체기판상의 상기 기둥상전극간에 형성된 밀봉막을 갖는 것을 특징으로 하는 반도체장치.
  20. 제 1 항에 있어서,
    상기 반도체구성체는 상기 반도체기판보다 큰 면적을 갖고 상기 반도체기판을 지지하는 지지판, 상기 반도체기판 및 밀봉막의 측면을 덮는 절연층이 일체로 형성되고, 상기 반도체기판, 상기 기둥상전극, 상기 밀봉막, 상기 지지판 및 상기 절연층과 함께 반도체블록을 구성하는 것을 특징으로 하는 반도체장치.
  21. 제 1 항에 있어서,
    상기 베이스부재는 상기 반도체구성체가 탑재된 면과 반대면에 제 3 배선을 갖고, 상기 제 3 배선에 전자부품이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
KR1020050006930A 2004-01-27 2005-01-26 반도체장치 KR100595891B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00018535 2004-01-27
JP2004018535A JP4055717B2 (ja) 2004-01-27 2004-01-27 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20050077272A KR20050077272A (ko) 2005-08-01
KR100595891B1 true KR100595891B1 (ko) 2006-06-30

Family

ID=34792545

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050006930A KR100595891B1 (ko) 2004-01-27 2005-01-26 반도체장치

Country Status (5)

Country Link
US (1) US7064440B2 (ko)
JP (1) JP4055717B2 (ko)
KR (1) KR100595891B1 (ko)
CN (1) CN100341127C (ko)
TW (1) TWI253743B (ko)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4093186B2 (ja) 2004-01-27 2008-06-04 カシオ計算機株式会社 半導体装置の製造方法
JP3945483B2 (ja) 2004-01-27 2007-07-18 カシオ計算機株式会社 半導体装置の製造方法
JP4528018B2 (ja) * 2004-04-26 2010-08-18 新光電気工業株式会社 半導体装置及びその製造方法
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
US8067837B2 (en) * 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
JP2006173232A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4580752B2 (ja) * 2004-12-22 2010-11-17 新光電気工業株式会社 半導体装置の製造方法
JP4458010B2 (ja) * 2005-09-26 2010-04-28 カシオ計算機株式会社 半導体装置
JP4395775B2 (ja) * 2005-10-05 2010-01-13 ソニー株式会社 半導体装置及びその製造方法
JP4851794B2 (ja) 2006-01-10 2012-01-11 カシオ計算機株式会社 半導体装置
JP4193897B2 (ja) * 2006-05-19 2008-12-10 カシオ計算機株式会社 半導体装置およびその製造方法
JP5009576B2 (ja) * 2006-09-19 2012-08-22 新光電気工業株式会社 半導体装置の製造方法
JP5092340B2 (ja) * 2006-10-12 2012-12-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
TWI320588B (en) * 2006-12-27 2010-02-11 Siliconware Precision Industries Co Ltd Semiconductor device having conductive bumps and fabrication methodthereof
TWI343084B (en) * 2006-12-28 2011-06-01 Siliconware Precision Industries Co Ltd Semiconductor device having conductive bumps and fabrication methodthereof
TWI384595B (zh) 2007-08-08 2013-02-01 Teramikros Inc 半導體裝置及其製造方法
JP4752825B2 (ja) 2007-08-24 2011-08-17 カシオ計算機株式会社 半導体装置の製造方法
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US20090079072A1 (en) * 2007-09-21 2009-03-26 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
CN101946318B (zh) * 2008-02-14 2014-01-08 三菱重工业株式会社 半导体元件模块及其制造方法
JP4666028B2 (ja) * 2008-03-31 2011-04-06 カシオ計算機株式会社 半導体装置
US20110156240A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte. Ltd. Reliable large die fan-out wafer level package and method of manufacture
US8466997B2 (en) * 2009-12-31 2013-06-18 Stmicroelectronics Pte Ltd. Fan-out wafer level package for an optical sensor and method of manufacture thereof
US8436255B2 (en) * 2009-12-31 2013-05-07 Stmicroelectronics Pte Ltd. Fan-out wafer level package with polymeric layer for high reliability
US8884422B2 (en) 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
US8502394B2 (en) * 2009-12-31 2013-08-06 Stmicroelectronics Pte Ltd. Multi-stacked semiconductor dice scale package structure and method of manufacturing same
US8766440B2 (en) * 2010-03-04 2014-07-01 Nec Corporation Wiring board with built-in semiconductor element
TWI455216B (zh) * 2010-05-20 2014-10-01 Adl Engineering Inc 四邊扁平無接腳封裝方法及其製成之結構
US8343810B2 (en) 2010-08-16 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers
KR101305570B1 (ko) * 2011-05-04 2013-09-09 엘지이노텍 주식회사 인쇄회로기판의 제조 방법
US8552540B2 (en) * 2011-05-10 2013-10-08 Conexant Systems, Inc. Wafer level package with thermal pad for higher power dissipation
US9013037B2 (en) 2011-09-14 2015-04-21 Stmicroelectronics Pte Ltd. Semiconductor package with improved pillar bump process and structure
US8916481B2 (en) 2011-11-02 2014-12-23 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
US8779601B2 (en) 2011-11-02 2014-07-15 Stmicroelectronics Pte Ltd Embedded wafer level package for 3D and package-on-package applications, and method of manufacture
CN105101609B (zh) * 2014-05-08 2018-01-30 先丰通讯股份有限公司 内空间架设式的电路板
US9852998B2 (en) 2014-05-30 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ring structures in device die
US9320139B2 (en) * 2014-06-09 2016-04-19 Boardtek Electronics Corporation Circuit board having interior space
DE102015214228A1 (de) * 2015-07-28 2017-02-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Bauelements und ein Bauelement
CN106653730A (zh) * 2015-10-28 2017-05-10 蔡亲佳 基于半导体芯片封装体的嵌入式封装结构及其封装方法
KR102045236B1 (ko) * 2016-06-08 2019-12-02 삼성전자주식회사 팬-아웃 반도체 패키지
US10109617B2 (en) * 2016-07-21 2018-10-23 Samsung Electronics Co., Ltd. Solid state drive package
US10026681B2 (en) * 2016-09-21 2018-07-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102012443B1 (ko) * 2016-09-21 2019-08-20 삼성전자주식회사 팬-아웃 반도체 패키지
KR101963278B1 (ko) * 2016-10-28 2019-07-31 삼성전자주식회사 팬-아웃 반도체 패키지 및 그 제조방법
KR102008342B1 (ko) * 2017-07-18 2019-08-07 삼성전자주식회사 팬-아웃 반도체 패키지 및 패키지 기판
US11277924B2 (en) * 2017-08-04 2022-03-15 Fujikura Ltd. Method for manufacturing multilayer printed wiring board and multilayer printed wiring board
US10665522B2 (en) * 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer
TWI658547B (zh) * 2018-02-01 2019-05-01 財團法人工業技術研究院 晶片封裝模組及包含其之電路板結構
US11690173B2 (en) * 2021-06-22 2023-06-27 Unimicron Technology Corp. Circuit board structure
US11721657B2 (en) 2019-06-14 2023-08-08 Stmicroelectronics Pte Ltd Wafer level chip scale package having varying thicknesses
DE102020206769B3 (de) 2020-05-29 2021-06-10 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung eingetragener Verein Mikroelektronische anordnung und verfahren zur herstellung derselben

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000076811A (ko) * 1999-03-12 2000-12-26 이데이 노부유끼 반도체 장치 및 그 제조 방법
JP2001224333A (ja) 1999-12-09 2001-08-21 Asahi Soft Drinks Co Ltd ポリフェノールパレット
JP2001267448A (ja) 2000-03-15 2001-09-28 Murata Mfg Co Ltd 多層セラミック基板およびその製造方法ならびに電子装置
JP2003318311A (ja) 2002-04-22 2003-11-07 Nec Compound Semiconductor Devices Ltd 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211256A (ja) * 1991-08-28 1993-08-20 Sony Corp 半導体装置
JP2565300B2 (ja) * 1994-05-31 1996-12-18 日本電気株式会社 半導体装置
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
JP4601158B2 (ja) * 2000-12-12 2010-12-22 イビデン株式会社 多層プリント配線板およびその製造方法
JP2003298005A (ja) 2002-02-04 2003-10-17 Casio Comput Co Ltd 半導体装置およびその製造方法
US6770971B2 (en) * 2002-06-14 2004-08-03 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000076811A (ko) * 1999-03-12 2000-12-26 이데이 노부유끼 반도체 장치 및 그 제조 방법
JP2001224333A (ja) 1999-12-09 2001-08-21 Asahi Soft Drinks Co Ltd ポリフェノールパレット
JP2001267448A (ja) 2000-03-15 2001-09-28 Murata Mfg Co Ltd 多層セラミック基板およびその製造方法ならびに電子装置
JP2003318311A (ja) 2002-04-22 2003-11-07 Nec Compound Semiconductor Devices Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
TWI253743B (en) 2006-04-21
JP2005216935A (ja) 2005-08-11
TW200529407A (en) 2005-09-01
CN100341127C (zh) 2007-10-03
JP4055717B2 (ja) 2008-03-05
US7064440B2 (en) 2006-06-20
CN1649119A (zh) 2005-08-03
KR20050077272A (ko) 2005-08-01
US20050161823A1 (en) 2005-07-28

Similar Documents

Publication Publication Date Title
KR100595891B1 (ko) 반도체장치
KR100595890B1 (ko) 반도체장치 및 그 제조방법
KR100637307B1 (ko) 반도체장치
JP3945483B2 (ja) 半導体装置の製造方法
JP2006173232A (ja) 半導体装置およびその製造方法
KR20100038232A (ko) 반도체 구성요소를 구비한 반도체 장치 및 그 제조 방법
JP4438389B2 (ja) 半導体装置の製造方法
JP3925503B2 (ja) 半導体装置
JP4316624B2 (ja) 半導体装置
JP4513302B2 (ja) 半導体装置
JP4241284B2 (ja) 半導体装置
JP4442181B2 (ja) 半導体装置およびその製造方法
JP4316623B2 (ja) 半導体装置の製造方法
JP4913372B2 (ja) 半導体装置
JP4461801B2 (ja) 半導体装置およびその製造方法
JP4561079B2 (ja) 半導体装置の製造方法
JP2004221418A (ja) 半導体装置およびその製造方法
JP4209341B2 (ja) 半導体装置およびその製造方法
JP2005158999A (ja) 半導体装置
JP3955059B2 (ja) 半導体装置およびその製造方法
JP3979404B2 (ja) 半導体装置
JP2005191157A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee