JP2003318311A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2003318311A JP2003318311A JP2002118706A JP2002118706A JP2003318311A JP 2003318311 A JP2003318311 A JP 2003318311A JP 2002118706 A JP2002118706 A JP 2002118706A JP 2002118706 A JP2002118706 A JP 2002118706A JP 2003318311 A JP2003318311 A JP 2003318311A
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- wiring board
- component device
- recess
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000002184 metal Substances 0.000 claims abstract description 47
- 229910052751 metal Inorganic materials 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 230000008054 signal transmission Effects 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 239000000853 adhesive Substances 0.000 claims description 2
- 230000001070 adhesive effect Effects 0.000 claims description 2
- 239000012790 adhesive layer Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 description 24
- 239000011347 resin Substances 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- 230000002950 deficient Effects 0.000 description 7
- 230000017525 heat dissipation Effects 0.000 description 7
- 238000005304 joining Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 239000000047 product Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 239000013067 intermediate product Substances 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000010897 surface acoustic wave method Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910007162 SnPd Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49531—Additional leads the additional leads being a wiring board
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Abstract
発散の防止する。 【解決手段】 電子部品装置10は、表面に凹部15が
形成され、かつ、金属からなる第一配線基板11と、信
号伝送線路以外の領域にはグラウンド電極が形成され、
かつ、表面に電子部品14が搭載されている第二配線基
板12と、からなる。第一配線基板11と第二配線基板
12とは、電子部品14が凹部15の内部に収納される
ように、相互に接合されている。電子部品14は第二配
線基板12に対してフリップチップ接合されている。
Description
んだ電子部品装置、特に、半導体装置及びその製造方法
に関する。
する要求に伴って、複数のピンを有し、100MHz以
上のクロック周波数で動作するチップが多数提案されて
いる。このような高速動作を行うチップを実装したデバ
イスにおいては、パッケージとプリント基板を伝送する
信号の遅延が大きくなり、また、パッケージの有する寄
生容量やインダクタンスの影響も無視できないものにな
っている。また、これらの点がシステム全体の高速化を
妨げる一因にもなっている。
混成集積回路(Multi Chip Module:
MCM)が提案されている。混成集積回路とは、チップ
をできるだけ近接させて配置し、パッケージに起因する
チップ間の信号遅延を減らし、各チップにおける動作の
高速性を確保するものである。
171172号公報(特開2000−101015号公
報)に記載されている。図7(A)は同公報に記載され
ている混成集積回路の斜視図、図7(B)は同混成集積
回路の断面図である。
1のアイランド101a上には、下部絶縁層102を介
して第1配線層103が形成されており、第1配線層1
03の一部の領域上には、層間絶縁層104を介して第
2配線層105が形成されている。第2配線層105の
パターン上には、集積回路チップ106、抵抗、コンデ
ンサその他の単一チップ107が配置されている。
は、層間絶縁層104を貫通するコンタクトホール内に
形成されたコンタクト108を介して接続されている。
また、集積回路チップ106及び単一チップ107は、
ワイヤ109aを介して、第2配線層105の電極に接
続されている。また、第1配線層103の電極パッド1
03a及び第2配線層105の電極パッド105aとリ
ード101bとは、それぞれワイヤ109bを介して、
接続されている。
02及び層間絶縁層104を貫通するスルーホール内に
形成されたコンタクト110を介して、アイランド10
1aに接続されることにより、接地されている。また、
図示していないが、集積回路チップ106及びワイヤ1
09aなどを含むリードフレーム110の上部はモール
ド樹脂で被覆されている。
00−274278号公報)に記載されたものがある。
図8は同公報に記載されている混成集積回路の断面図で
ある。
0は、表面に凹部121aが形成されている金属プレー
ト121と、凹部121aを覆うように形成されている
セラミック製の蓋122と、凹部121aの内部に収納
されている誘電体基板123と、誘電体基板123とフ
リップチップ接合されている半導体チップ124と、凹
部121aの内側から金属プレート121の外側に延び
ているパッケージ端子125と、誘電体基板123上の
電極とパッケージ端子125とを接続するボンディング
ワイヤ126と、からなっている。
ような混成集積回路に代表される半導体回路は、近年で
は、多くの種類の機器に使用されている。例えば、携帯
電話装置にもこのような半導体回路が使用されている。
る。このため、半導体回路を使用する機器はその電磁波
をシールドするための遮蔽構造を有するように設計され
ているが、電磁波を完全にシールドすることは極めて難
しく、実際には、半導体回路から発生する電磁波が機器
の外部に漏れ出していることが多い。
れ出る電磁波の人体に対する影響が問題視されている。
力は必要としないため、携帯電話装置における電波の受
信部は小電力で駆動することができる。これに対して、
電波の発信には電波の受信よりも極めて大きな電力が必
要であり、携帯電話装置における電波の送信部の駆動に
は大電力を必要とする。
部からは、必然的に、多量の電磁波が周囲に放射され
る。このため、送信信号の電磁漏洩により受信部の素子
が誤動作する可能性があり、送信部と受信部とを高密度
に集積したMCMで実現することは非常に困難であっ
た。、その結果として、多量の熱が周囲に発散される。
路においては、電磁波の発生源である集積回路チップ1
06や単一チップ107はモールド樹脂で覆われている
だけである。モールド樹脂は電磁波を遮蔽する機能を有
していないため、集積回路チップ106や単一チップ1
07から発生する電磁波はそのほぼ全量が周囲に放射さ
れることになる。
おける発熱源である集積回路チップ106や単一チップ
107はその下方を第2配線層105と層間絶縁層10
4と第1配線層103と下部絶縁層102とによって覆
われ、周囲はモールド樹脂で覆われている。このため、
集積回路チップ106や単一チップ107において発生
した熱を外部に放出するルートがなく、このため、図7
に示した従来の混成集積回路は放熱性が低く、低い放熱
性に起因するトラブルが頻発するという問題点を有して
いた。
積回路においても同様に生じる。
属プレート121で覆われてはいるものの、上方はセラ
ミック製の基板123で覆われているだけであるので、
半導体チップ124から発生した電磁波は妨げられるこ
となく上方に放射される。
121で覆われているため、半導体チップ124から発
生した熱は金属プレート121を介して外部に発散され
る。このため、図8に示した混成集積回路においては、
図7に示した混成集積回路における放熱性が低いという
問題点は解決されている。
積回路は、この混成集積回路を用いた半導体装置が大型
化するという新たな問題点を有している。すなわち、図
8に示した従来の混成集積回路120においては、蓋1
23とパッケージ端子125とをボンディングワイヤ1
23とで接続しているため、ボンディングワイヤ123
を収納するための空間127を余計に設けなければなら
ない。このため、混成集積回路120を含む半導体装置
は空間127の高さの分だけ高さが高くなることが避け
られない。
のような問題点に鑑みてなされたものであり、本発明の
第一の目的は、半導体回路において発生する電磁波の周
囲への発散の防止することができる電子部品装置及びそ
の製造方法を提供することである。
置において発生する熱を放熱する放熱性を向上させるこ
とができる電子部品装置及びその製造方法を提供するこ
とである。
ため、本発明は、金属からなる金属領域を少なくとも含
む第一配線基板であって、前記金属領域に到達する凹部
が形成された第一配線基板と、前記第一配線基板と接合
したときに、前記第一配線基板の凹部およびその周縁部
において、信号伝送路以外の領域にグラウンド電極が形
成され、かつ、表面に電子部品が搭載されている第二配
線基板と、からなる電子部品装置であって、前記第一配
線基板と前記第二配線基板とは、前記電子部品が前記凹
部の内部に収納されるように、相互に直接に接合されて
いる電子部品装置を提供する。
少なくとも含む第一配線基板であって、前記金属領域に
到達する複数の凹部が形成された第一配線基板と、前記
第一配線基板と接合したときに、前記第一配線基板の凹
部およびその周縁部において、信号伝送路以外の領域に
グラウンド電極が形成され、かつ、表面に前記凹部に対
応して少なくとも一つ以上の電子部品が搭載されている
少なくとも一つ以上の副配線基板からなる第二配線基板
と、からなる電子部品装置であって、前記第一配線基板
と前記第二配線基板とは、前記電子部品の各々が、対応
する前記凹部の内部に収納されるように、相互に直接に
接合されている電子部品装置を提供する。
域と、前記金属領域の表面上に接合された回路配線板
と、から構成することができる。
て、あるいは、フリップチップ接合により前記第二配線
基板に電気的に接続させることができる。
前記凹部の底面に直接に接するように、あるいは、前記
電子部品の底面が導電性接着剤の層を介して前記凹部の
底面に接するように、決めることができる。
てもよく、あるいは、複数の配線層から構成することも
できる。
置を選択することができる。
接合されている前記第二配線基板の面とは反対側の前記
第二配線基板の面上に搭載されている少なくとも一つの
他の電子部品をさらに備えることができる。
少なくとも含む第一配線基板の表面に前記金属領域に到
達する凹部を形成する第一の過程と、前記第一配線基板
と接合したときに、前記第一配線基板の凹部およびその
周縁部において、信号伝送路以外の領域にグラウンド電
極が形成されている第二配線基板の表面に電子部品を搭
載する第二の過程と、前記第一配線基板と前記第二配線
基板とを、前記電子部品が前記凹部の内部に収納される
ように、相互に直接に接合する第三の過程と、を備える
電子部品装置の製造方法を提供する。
を少なくとも含む第一配線基板の表面に前記金属領域に
到達する凹部を形成する第一の過程と、前記第一配線基
板と接合したときに、前記第一配線基板の凹部およびそ
の周縁部において、信号伝送路以外の領域にグラウンド
電極が形成されている少なくとも一つ以上の副配線基板
からなる第二配線基板の表面に前記凹部に対応して電子
部品を搭載する第二の過程と、前記第一配線基板と前記
第二配線基板とを、前記電子部品の各々が、対応する前
記凹部の内部に収納されるように、相互に直接に接合す
る第三の過程と、を備える電子部品装置の製造方法を提
供する。
れた前記電子部品に対して動作テストを実施する第四の
過程をさらに備えることができる。この第四の過程は前
記第三の過程よりも前に行われる。
グワイヤを介して、あるいは、フリップチップ接合によ
り前記第二配線基板に電気的に接続する過程をさらに備
えることが好ましい。
方法としてフリップチップ接合を選択する場合、前記第
三の過程においては、例えば、前記電子部品はその底面
を導電性接着剤層を介して前記凹部の底面に接合される
ようにすることもできる。
いる前記第二配線基板の面とは反対側の前記第二配線基
板の面上に少なくとも一つの他の電子部品を搭載する過
程をさらに備えることが好ましい。
に係る電子部品装置10の断面図である。
一配線基板としてのリードフレーム11と、リードフレ
ーム11と相互に接合されている第二配線基板としての
蓋式配線基板12と、リードフレーム11及び蓋式配線
基板12の周囲を被覆するモールド樹脂13と、からな
っている。
は、アイランド部11aとリード部11bとを画定して
いる金属板111と、金属板111の表面上に形成され
ている回路配線板112と、からなっている。
銅、銅合金その他の金属からなる。金属板111のアイ
ランド部11aの表面には、後述する高周波IC14の
形状に合わせた形状を有する凹部15が形成されてい
る。凹部15は、例えば、アイランド部11a及び回路
配線板112をハーフエッチングすることにより、形成
することができる。
がリードフレーム11と接合したときにリードフレーム
11の凹部15およびその周縁部となる領域において、
信号伝送路以外の領域にグラウンド電極が形成されてい
る。
部品としての高周波IC14が搭載されている。高周波
IC14は蓋式配線基板12の下面に形成されている電
極12cに対してボンディングワイヤ17を介して電気
的に接続されている。
は、高周波IC14がアイランド部11aの凹部15の
内部に収納されるように、相互に接合されている。
を接合する方法としては、例えば、導電性ペーストまた
はソルダを所定の接続部に配置し、所定の温度で熱処理
を行うことにより、両者を接合する方法がある。
子部品装置10の製造方法を示す断面図である。以下、
図2を参照して、第1の実施形態に係る電子部品装置1
0の製造方法を説明する。
基板としての蓋式配線基板12の下面に高周波IC14
を搭載する。
高周波IC14を蓋式配線基板12の下面に設けられて
いる電極12cに接続する。
階において、テスター18を用いて、高周波IC14に
対して動作テストを実施する。動作テストは、テスター
18を電極12cに接続することにより行われる。この
動作テストにより、不良品の高周波IC14を排除し、
良品の高周波IC14のみを選別する。
フレーム11の表面に凹部15を形成する。
に応じて、決定される。
フレーム11と蓋式配線基板12とを、高周波IC14
が凹部15の内部に収納されるように、相互に接合す
る。
線基板12の周囲をモールド樹脂13で被覆する。
態に係る電子部品装置10が形成される。
る電子部品装置10は次のような効果を奏する。
装置10によれば、高周波IC14から発生する電磁波
を遮蔽することができるという点である。
ては、高周波IC14は、金属からなる金属板111
と、凹部15の周辺において信号伝送線路以外の領域に
はグラウンド電極が形成されている蓋式配線基板12と
に囲まれている。このため、高周波IC14から発生す
る電磁波は完全に遮蔽され、電子部品装置10の外部に
は漏出しない。
る電磁雑音を防止することができる。また、高周波IC
14の周辺に他の半導体チップを配置する場合であって
も、高周波IC14から発生する電磁波に起因するそれ
らの半導体チップの誤動作を防止することができる。さ
らには、電磁遮蔽を実施するための金属キャップの取り
付けなどの工程を省略することも可能である。
ることができるという点である。
ば、高周波IC14はリードフレーム11の内部に収納
されることになるため、高周波IC14の3次元実装が
可能になる。加えて、リードフレーム11の回路配線板
111における配線部と蓋式配線基板12の配線部とは
直接に相互に接合されるため、電子部品装置10の全体
の高さを低くすることができ、ひいては、電子部品装置
を小型化することができる。
装置10によれば、電子部品装置10の完成前に、電子
部品装置10に搭載する高周波IC14に対する動作テ
ストを実施することができるという点である。
は、電子部品装置が完成した後に初めて半導体チップに
対して動作テストを実施することができるものであった
ため、動作テストの結果により不良品と判明した半導体
チップを搭載している電子部品装置は廃棄せざるを得な
かった。これにより、電子部品装置を構成する各構成部
品、さらには、電子部品装置の製造に要した時間及び労
力が全て無駄になってしまっていた。
装置10においては、電子部品装置10をリードフレー
ム11と蓋式配線基板12の2つの構造体に分割してい
るため、高周波IC14を蓋式配線基板12に搭載した
時点において、高周波IC14に対する動作テストを実
施することができる。従って、この段階において、不良
品の高周波IC14を排除することができる。
置10によれば、完成品以前の中間品の段階において、
すなわち、蓋式配線基板12を形成した段階において、
半導体チップの良品または不良品の選別を行うことがで
きるため、不良品が出たとしても、その不良品の半導体
チップを搭載している中間品としての蓋式配線基板12
のみを廃棄すれば足り、従来の電子部品装置のように、
電子部品装置全体を廃棄する必要はもはやない。
とができる点である。
開平2001−274278号公報にあるように、第一
の基板と第二の基板との接続はボンディングワイヤを用
いて行うことが一般的であった。これに対して、本発明
によれば、第一配線基板としてのリードフレーム11と
蓋式配線基板12とを導電性ペーストまたはソルダで直
接に接続するため、ボンディングワイヤは不要であり、
信号伝送経路の短縮が可能になる。
子部品装置20の断面図である。
おいては、高周波IC14は蓋式配線基板12上の電極
12cに対してボンディングワイヤ17を介して電気的
に接続されていたが、本実施形態に係る電子部品装置2
0においては、図3に示すように、高周波IC14は蓋
式配線基板12に対してフリップチップ接合されてい
る。
てフリップチップ接合されている点を除いて、本実施形
態に係る電子部品装置20は第1の実施形態に係る電子
部品装置10と同一の構造を有している。
は、高周波IC14をその上端において蓋式配線基板1
2にフリップチップ接合したことに伴い、図3に示すよ
うに、高周波IC14の底面が凹部15の底面に接する
ように高周波IC14を配置することが可能である。
て、あるいは、導電性ペーストを介して、凹部15の底
面に対して固定することもできる。ソルダの種類として
は、SnPd、SnAgCuまたはAuSnなどを用い
ることができる。
底面及び蓋式配線基板12の所定の接合位置に、所定の
導電性ペーストまたはソルダを塗布し、熱処理を行うこ
とにより、高周波IC14とリードフレーム11及び蓋
式配線基板12とリードフレーム11の双方の接続を同
時に行うことができる。
14の底面が上述のソルダまたは導電性ペーストを介し
て凹部15の底面に接するように決められる。
の実施形態に係る電子部品装置10と同様の方法により
製造することができる。ただし、高周波IC14を蓋式
配線基板12に接続する際に、ボンディングワイヤ17
による接続に代えて、フリップチップ接続が行われる。
る電子部品装置20は次のような効果を奏する。
部品装置10と同様に、高周波IC14から発生する電
磁波を遮蔽することができるという点である。
部品装置10と同様に、半導体装置全体を小型化するこ
とができるという点である。
部品装置10と同様に、電子部品装置20の完成前に、
電子部品装置20に搭載した高周波IC14に対する動
作テストを実施することができるという点である。
もさらに信号伝送線路を短縮することができる点であ
る。
と蓋式配線基板12とを直接に接合することによる配線
短縮の効果は第1の実施形態の場合と同様である。
態に係る電子部品装置10においては、高周波IC14
は蓋式配線基板12とボンディングワイヤ17を介して
接続されていた。これに対して、本実施形態に係る電子
部品装置20においては、高周波IC14は蓋式配線基
板12に対してフリップチップ接合されている。このた
め、第1の実施形態に係る電子部品装置10と比較し
て、さらに配線長を短縮することができ、配線長の長さ
に比例して生じる信号遅延や電磁ノイズなどの発生を抑
制することができる。
を向上させることができるという点である。
ては、高周波IC14の底面は凹部15の底面に接して
いる。このため、高周波IC14から発生した熱は高周
波IC14からリードフレーム11に直接に伝わり、そ
の後、リードフレーム11から大気中に、あるいは、電
子部品装置の基板に発散される。このため、高周波IC
14の温度上昇を抑制することができ、ひいては、本実
施形態に係る電子部品装置20の高周波特性及び信頼性
を向上させることができる。
電子部品として、作動時に発熱を伴う高周波IC14を
用いたため、高周波IC14の底面が凹部15の底面に
接するように高周波IC14を配置し、高周波IC14
から発生した熱をリードフレーム11に直接に伝達させ
ることにより、熱を発散させていた。電子部品として、
作動時に発熱を伴わないもの、例えば、表面弾性波フィ
ルターなどを用いる場合には、発熱対策を施す必要性が
ないので、表面弾性波フィルターの底部が凹部15の底
面に接するように配置することは必要ではない。
子部品装置30の断面図である。
ては、蓋式配線基板12には3個の高周波IC14が搭
載されており、3個の高周波IC14に対応して、各高
周波IC14間のピッチと同一のピッチでリードフレー
ム11には3個の凹部15が形成されている。
が設けられている点を除いて、本実施形態に係る電子部
品装置30は図3に示した第2の実施形態に係る電子部
品装置20と同様の構造を有している。
の実施形態に係る電子部品装置20と同様の製造方法に
より製造することができる。ただし、本実施形態に係る
電子部品装置30の製造方法は、3個の高周波IC14
は同時に蓋式配線基板12にフリップチップ接合される
点及び3個の凹部15は同時にリードフレーム11に形
成される点においてのみ、第2の実施形態に係る電子部
品装置20の製造方法と異なる。
ウンド電極は、各高周波IC14においてショートが生
じないようなパターンにおいて形成される。
装置30の変形例を示す断面図である。
は、二つの副配線基板12A、12Bに分割して形成さ
れており、各副配線基板12A、12Bには1個及び2
個の高周波IC14が形成されている。
2は一枚の配線基板から構成することの他に、複数枚の
副配線基板から構成し、それら複数枚の副配線基板の各
々に任意の個数の高周波IC14を配置することが可能
である。この場合、リードフレーム11には、各高周波
IC14に対応して、凹部15が形成される。
は、高周波IC14及び凹部15の数は3としたが、高
周波IC14及び凹部15の数は3に限定されるもので
はなく、2以上の任意の数を選択することができる。
る電子部品装置30は第2の実施形態に係る電子部品装
置20と同様の効果を奏する。
装置30は、高周波IC14の高密度実装が可能である
という第6の効果を奏する。
ては、複数個の高周波IC14の各々は、他の高周波I
C14に対して、金属からなるリードフレーム11及び
信号伝送線路以外の領域にはグラウンド電極が形成され
ている蓋式配線基板12により電磁的に遮蔽されている
ため、複数個の高周波IC14を高密度に実装すること
が可能である。
子部品装置40の断面図である。
ては、蓋式配線基板12上に高周波IC14とは別の他
の複数個のIC41が実装されている。この点を除い
て、本実施形態に係る電子部品装置40は第2の実施形
態に係る電子部品装置20と同様の構造を有している。
の実施形態に係る電子部品装置20と同様の製造方法に
より製造することができる。第2の実施形態に係る電子
部品装置20の製造方法と異なる点は、リードフレーム
11と蓋式配線基板12を接合させた後であって、モー
ルド樹脂13による被覆を行う前に、IC41が蓋式配
線基板12上に実装される点である。
る電子部品装置40は第2の実施形態に係る電子部品装
置20と同様の効果に加えて、高周波IC14以外の他
のIC41を高密度に実装することが可能であるという
第6の効果を奏する。
ては、高周波IC14と他のIC41とは、信号伝送線
路以外の領域にはグラウンド電極が形成されている蓋式
配線基板12を介して電磁的に遮蔽されている。このた
め、他の複数個のIC41を高周波IC14の近傍に実
装することが可能であり、このため、高周波IC14及
び他のIC41の高密度実装が可能になる。
した第2の実施形態に係る電子部品装置20における蓋
式配線基板12上のみならず、図1に示した第1の実施
形態に係る電子部品装置10における蓋式配線基板12
上、または、図4に示した第3の実施形態に係る電子部
品装置30あるいは図5に示した第3の実施形態の変形
例における蓋式配線基板12上に搭載することも可能で
ある。
は、リードフレーム11に形成されている凹部15には
高周波IC14が収納されるものとしたが、凹部15に
は高周波IC14に代えて他の電子部品を収納すること
が可能である。すなわち、作動時に電磁波を放出する電
子部品、あるいは、放熱性を向上させる必要がある電子
部品であれば、どのような電子部品をも選択することが
できる。
いては、蓋式配線基板12及び回路配線板111を2層
以上の積層構造とすることも可能である。
は、第一配線基板11は金属板111と回路配線板11
2とからなるものとしたが、第一配線基板11を金属板
111のみから構成することも可能である。
方法によれば、以下の効果を得ることができる。
波を遮蔽することができるという点である。
と、信号伝送線路以外の領域にはグラウンド電極が形成
されている第二配線基板とに囲まれているため、電子部
品から放射される電磁波をほぼ完全に遮蔽することがで
きる。
ることができるという点である。
部品は第一配線基板の内部に収納されることになるた
め、電子部品の3次元実装が可能になる。加えて、第一
配線基板の配線部と第二配線基板の配線部とは直接に相
互に接合されるため、電子部品装置の全体の高さ、ひい
ては、本電子部品装置を含む半導体回路の高さを低くす
ることができる。
上させることができるという点である。
ように配置した場合、電子部品から発生した熱は電子部
品から第一配線基板に直接に伝わり、その後、第一配線
基板から大気中、あるいは、電子部品装置の基板に発散
される。このため、放熱性を有する電子部品の温度上昇
を抑制することができ、ひいては、本電子部品装置の高
周波特性及び信頼性を向上させることができる。
電子部品装置に搭載した電子部品に対する動作テストを
実施することができるという点である。
することができるので、完成品を不良品として排除する
場合と比較して、製造時間及び製造労力の無駄を省くこ
とができる。
とができる点である。
一配線基板と第二配線基板とを直接に接合し、さらに、
電子部品を第二配線基板に対してフリップチップ接合す
ることが可能である。このため、ワイヤボンディングに
よる接続と比較して、配線長を短縮することができ、配
線長の長さに比例して生じる信号遅延や電磁ノイズなど
の発生を抑制することができる。
能であるという点である。
に遮蔽することが可能である。このため、複数個の電子
部品を本電子部品装置に搭載することができ、電子部品
の高密度実装が可能である。
蔽されているため、第二配線基板上に他の電子部品を実
装することも可能であり、より高密度に各種電子部品を
実装することができる。
断面図である。
程を示す断面図である。
断面図である。
断面図である。
品装置の断面図である。
断面図である。
断面図(図7(B))である。
Claims (16)
- 【請求項1】 金属からなる金属領域を少なくとも含む
第一配線基板であって、前記金属領域に到達する凹部が
形成された第一配線基板と、 前記第一配線基板と接合したときに、前記第一配線基板
の凹部およびその周縁部において、信号伝送路以外の領
域にグラウンド電極が形成され、かつ、表面に電子部品
が搭載されている第二配線基板と、 からなる電子部品装置であって、 前記第一配線基板と前記第二配線基板とは、前記電子部
品が前記凹部の内部に収納されるように、相互に直接に
接合されている電子部品装置。 - 【請求項2】 金属からなる金属領域を少なくとも含む
第一配線基板であって、前記金属領域に到達する複数の
凹部が形成された第一配線基板と、 前記第一配線基板と接合したときに、前記第一配線基板
の凹部およびその周縁部において、信号伝送路以外の領
域にグラウンド電極が形成され、かつ、表面に前記凹部
に対応して少なくとも一つ以上の電子部品が搭載されて
いる少なくとも一つ以上の副配線基板からなる第二配線
基板と、 からなる電子部品装置であって、 前記第一配線基板と前記第二配線基板とは、前記電子部
品の各々が、対応する前記凹部の内部に収納されるよう
に、相互に直接に接合されている電子部品装置。 - 【請求項3】 前記第一配線基板は、前記金属領域と、
前記金属領域の表面上に接合された回路配線板と、から
なるものであることを特徴とする請求項1または2に記
載の電子部品装置。 - 【請求項4】 前記電子部品はボンディングワイヤを介
して前記第二配線基板と電気的に接続されていることを
特徴とする請求項1乃至3の何れか一項に記載の電子部
品装置。 - 【請求項5】 前記電子部品はフリップチップ接合によ
り前記第二配線基板と電気的に接続されていることを特
徴とする請求項1乃至3の何れか一項に記載の電子部品
装置。 - 【請求項6】 前記凹部の深さは、前記電子部品の底面
が前記凹部の底面に直接に接するように、あるいは、前
記電子部品の底面が導電性接着剤の層を介して前記凹部
の底面に接するように、決められることを特徴とする請
求項1乃至3及び5の何れか一項に記載の電子部品装
置。 - 【請求項7】 前記第一及び第二配線基板の少なくとも
何れか一方は複数の配線層からなることを特徴とする請
求項1乃至6の何れか一項に記載の電子部品装置。 - 【請求項8】 前記電子部品は半導体装置であることを
特徴とする請求項1乃至7の何れか一項に記載の電子部
品装置。 - 【請求項9】 前記電子部品が接合されている前記第二
配線基板の面とは反対側の前記第二配線基板の面上に搭
載されている少なくとも一つの他の電子部品を備えるこ
とを特徴とする請求項1乃至8の何れか一項に記載の電
子部品装置。 - 【請求項10】 金属からなる金属領域を少なくとも含
む第一配線基板の表面に前記金属領域に到達する凹部を
形成する第一の過程と、 前記第一配線基板と接合したときに、前記第一配線基板
の凹部およびその周縁部において、信号伝送路以外の領
域にグラウンド電極が形成されている第二配線基板の表
面に電子部品を搭載する第二の過程と、 前記第一配線基板と前記第二配線基板とを、前記電子部
品が前記凹部の内部に収納されるように、相互に直接に
接合する第三の過程と、 を備える電子部品装置の製造方法。 - 【請求項11】 金属からなる金属領域を少なくとも含
む第一配線基板の表面に前記金属領域に到達する凹部を
形成する第一の過程と、 前記第一配線基板と接合したときに、前記第一配線基板
の凹部およびその周縁部において、信号伝送路以外の領
域にグラウンド電極が形成されている少なくとも一つ以
上の副配線基板からなる第二配線基板の表面に前記凹部
に対応して電子部品を搭載する第二の過程と、 前記第一配線基板と前記第二配線基板とを、前記電子部
品の各々が、対応する前記凹部の内部に収納されるよう
に、相互に直接に接合する第三の過程と、 を備える電子部品装置の製造方法。 - 【請求項12】 前記第二配線基板に搭載された前記電
子部品に対して動作テストを実施する第四の過程を備
え、前記第四の過程は前記第三の過程よりも前に行われ
ることを特徴とする請求項11または12に記載の電子
部品装置の製造方法。 - 【請求項13】 前記電子部品をボンディングワイヤを
介して前記第二配線基板に電気的に接続する過程をさら
に備えることを特徴とする請求項10乃至12の何れか
一項に記載の電子部品装置の製造方法。 - 【請求項14】 前記電子部品をフリップチップ接合に
より前記第二配線基板に電気的に接続する過程をさらに
備えることを特徴とする請求項10乃至12の何れか一
項に記載の電子部品装置の製造方法。 - 【請求項15】 前記第三の過程において、前記電子部
品の底面を導電性接着剤層を介して前記凹部の底面に接
合することを特徴とする請求項14に記載の電子部品装
置の製造方法。 - 【請求項16】 前記電子部品が接合されている前記第
二配線基板の面とは反対側の前記第二配線基板の面上に
少なくとも一つの他の電子部品を搭載する過程をさらに
備えることを特徴とする請求項10乃至15の何れか一
項に記載の電子部品装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002118706A JP2003318311A (ja) | 2002-04-22 | 2002-04-22 | 半導体装置及びその製造方法 |
EP03008935A EP1357596A2 (en) | 2002-04-22 | 2003-04-16 | Semiconductor device and method of fabricating the same |
KR10-2003-0025023A KR20030084637A (ko) | 2002-04-22 | 2003-04-21 | 반도체 장치 및 그 제조 방법 |
TW092109329A TW200401426A (en) | 2002-04-22 | 2003-04-21 | Semiconductor device and method of fabricating the same |
US10/420,619 US20030197250A1 (en) | 2002-04-22 | 2003-04-22 | Semiconductor device and method of fabricating the same |
CN03122047A CN1453858A (zh) | 2002-04-22 | 2003-04-22 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002118706A JP2003318311A (ja) | 2002-04-22 | 2002-04-22 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003318311A true JP2003318311A (ja) | 2003-11-07 |
Family
ID=28786736
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002118706A Pending JP2003318311A (ja) | 2002-04-22 | 2002-04-22 | 半導体装置及びその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20030197250A1 (ja) |
EP (1) | EP1357596A2 (ja) |
JP (1) | JP2003318311A (ja) |
KR (1) | KR20030084637A (ja) |
CN (1) | CN1453858A (ja) |
TW (1) | TW200401426A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100595891B1 (ko) | 2004-01-27 | 2006-06-30 | 가시오게산키 가부시키가이샤 | 반도체장치 |
WO2010041630A1 (ja) * | 2008-10-10 | 2010-04-15 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP2010135373A (ja) * | 2008-12-02 | 2010-06-17 | Denso Corp | モールドパッケージおよびその製造方法 |
JP2010219489A (ja) * | 2009-02-20 | 2010-09-30 | Toshiba Corp | 半導体装置およびその製造方法 |
CN103646931A (zh) * | 2013-12-05 | 2014-03-19 | 江苏长电科技股份有限公司 | 一次先镀后蚀金属框减法埋芯片倒装平脚结构及工艺方法 |
CN103681582A (zh) * | 2013-12-05 | 2014-03-26 | 江苏长电科技股份有限公司 | 一次先蚀后镀金属框减法埋芯片正装凸点结构及工艺方法 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1985371B (zh) * | 2004-07-13 | 2011-12-28 | Nxp股份有限公司 | 包含集成电路的电子器件 |
WO2006090204A1 (en) * | 2005-02-24 | 2006-08-31 | Freescale Semiconductor, Inc. | Lead-frame circuit package |
JP2008010552A (ja) * | 2006-06-28 | 2008-01-17 | Nec Electronics Corp | パワーアンプモジュール |
WO2009066504A1 (ja) * | 2007-11-20 | 2009-05-28 | Murata Manufacturing Co., Ltd. | 部品内蔵モジュール |
TWI387403B (zh) * | 2009-07-29 | 2013-02-21 | Castles Technology Co Ltd | 改良之電子元件防護結構 |
US20150075849A1 (en) * | 2013-09-17 | 2015-03-19 | Jia Lin Yap | Semiconductor device and lead frame with interposer |
CN104598858B (zh) * | 2013-11-01 | 2018-09-28 | 北京嘉岳同乐极电子有限公司 | 超薄磁头及读卡器 |
CN103646937B (zh) * | 2013-12-05 | 2016-02-24 | 江苏长电科技股份有限公司 | 二次先蚀后镀金属框减法埋芯片倒装凸点结构及工艺方法 |
CN103646930B (zh) * | 2013-12-05 | 2016-02-24 | 江苏长电科技股份有限公司 | 二次先蚀后镀金属框减法埋芯片倒装平脚结构及工艺方法 |
CN103646938B (zh) * | 2013-12-05 | 2016-02-24 | 江苏长电科技股份有限公司 | 一次先镀后蚀金属框减法埋芯片倒装凸点结构及工艺方法 |
US20160021737A1 (en) * | 2014-07-17 | 2016-01-21 | Samsung Electro-Mechanics Co., Ltd. | Electric device module and method of manufacturing the same |
CN104330645B (zh) * | 2014-11-03 | 2017-11-21 | 中国舰船研究设计中心 | 一种微波晶体检波器制作方法 |
WO2017142978A1 (en) * | 2016-02-15 | 2017-08-24 | Transsip Inc | Emi shielded integrated circuit packages and methods of making the same |
KR102595896B1 (ko) * | 2016-08-08 | 2023-10-30 | 삼성전자 주식회사 | 인쇄회로기판 및 이를 가지는 반도체 패키지 |
US10068855B2 (en) * | 2016-09-12 | 2018-09-04 | Samsung Electro-Mechanics Co., Ltd. | Semiconductor package, method of manufacturing the same, and electronic device module |
CN108109973A (zh) * | 2016-11-25 | 2018-06-01 | 同欣电子工业股份有限公司 | 芯片封装结构及其制造方法 |
US20210313293A1 (en) * | 2020-04-03 | 2021-10-07 | Cree, Inc. | Rf amplifier devices and methods of manufacturing |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2755252B2 (ja) * | 1996-05-30 | 1998-05-20 | 日本電気株式会社 | 半導体装置用パッケージ及び半導体装置 |
US6020637A (en) * | 1997-05-07 | 2000-02-01 | Signetics Kp Co., Ltd. | Ball grid array semiconductor package |
JP3063846B2 (ja) * | 1998-04-28 | 2000-07-12 | 日本電気株式会社 | 半導体装置 |
-
2002
- 2002-04-22 JP JP2002118706A patent/JP2003318311A/ja active Pending
-
2003
- 2003-04-16 EP EP03008935A patent/EP1357596A2/en not_active Withdrawn
- 2003-04-21 TW TW092109329A patent/TW200401426A/zh unknown
- 2003-04-21 KR KR10-2003-0025023A patent/KR20030084637A/ko not_active Application Discontinuation
- 2003-04-22 CN CN03122047A patent/CN1453858A/zh active Pending
- 2003-04-22 US US10/420,619 patent/US20030197250A1/en not_active Abandoned
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100595891B1 (ko) | 2004-01-27 | 2006-06-30 | 가시오게산키 가부시키가이샤 | 반도체장치 |
WO2010041630A1 (ja) * | 2008-10-10 | 2010-04-15 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JPWO2010041630A1 (ja) * | 2008-10-10 | 2012-03-08 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US8569892B2 (en) | 2008-10-10 | 2013-10-29 | Nec Corporation | Semiconductor device and manufacturing method thereof |
JP2010135373A (ja) * | 2008-12-02 | 2010-06-17 | Denso Corp | モールドパッケージおよびその製造方法 |
JP2010219489A (ja) * | 2009-02-20 | 2010-09-30 | Toshiba Corp | 半導体装置およびその製造方法 |
CN103646931A (zh) * | 2013-12-05 | 2014-03-19 | 江苏长电科技股份有限公司 | 一次先镀后蚀金属框减法埋芯片倒装平脚结构及工艺方法 |
CN103681582A (zh) * | 2013-12-05 | 2014-03-26 | 江苏长电科技股份有限公司 | 一次先蚀后镀金属框减法埋芯片正装凸点结构及工艺方法 |
Also Published As
Publication number | Publication date |
---|---|
US20030197250A1 (en) | 2003-10-23 |
KR20030084637A (ko) | 2003-11-01 |
CN1453858A (zh) | 2003-11-05 |
TW200401426A (en) | 2004-01-16 |
EP1357596A2 (en) | 2003-10-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2003318311A (ja) | 半導体装置及びその製造方法 | |
US7236373B2 (en) | Electronic device capable of preventing electromagnetic wave from being radiated | |
TWI282153B (en) | Stacked-type semiconductor device | |
US7268426B2 (en) | High-frequency chip packages | |
US20050212078A1 (en) | Integrated circuit module package and assembly method thereof | |
US20060214278A1 (en) | Shield and semiconductor die assembly | |
US7023085B2 (en) | Semiconductor package structure with reduced parasite capacitance and method of fabricating the same | |
US20010054756A1 (en) | Multi-layered semiconductor device and method for producing the same | |
JP3894091B2 (ja) | Icチップ内蔵多層基板及びその製造方法 | |
US11538774B2 (en) | Wireless transmission module and manufacturing method | |
JP2004128288A (ja) | 半導体装置および電子装置 | |
JP2009277910A (ja) | 半導体モジュールおよび半導体モジュールの製造方法 | |
EP0841699B1 (en) | Film capacitor and semiconductor package or device with it | |
US20080036049A1 (en) | Stacked integration module and method for manufacturing the same | |
JP2000299427A (ja) | 高周波集積回路装置 | |
JP2001035957A (ja) | 電子部品収納用パッケージならびに半導体装置およびパッケージ製造方法 | |
CN113410204B (zh) | 配线衬底及半导体装置 | |
KR101053296B1 (ko) | 전자파 차폐 기능을 갖는 전자 장치 | |
JP2003179181A (ja) | 樹脂製配線基板 | |
KR20040063784A (ko) | 반도체장치 | |
JPH0823047A (ja) | Bga型半導体装置 | |
US20110169162A1 (en) | Integrated Circuit Module and Multichip Circuit Module Comprising an Integrated Circuit Module of This Type | |
JPH09252191A (ja) | 回路基板装置 | |
KR20090114493A (ko) | 반도체 패키지 및 그 제조 방법 | |
TW202245204A (zh) | 用於模組內之電磁干擾(emi)屏蔽之導電通孔或溝槽之應用 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050307 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060424 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060621 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060623 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061207 |