JP2003298005A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2003298005A
JP2003298005A JP2003005777A JP2003005777A JP2003298005A JP 2003298005 A JP2003298005 A JP 2003298005A JP 2003005777 A JP2003005777 A JP 2003005777A JP 2003005777 A JP2003005777 A JP 2003005777A JP 2003298005 A JP2003298005 A JP 2003298005A
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor
semiconductor device
base plate
rewiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003005777A
Other languages
English (en)
Inventor
Takeshi Wakabayashi
猛 若林
Ichiro Mihara
一郎 三原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2003005777A priority Critical patent/JP2003298005A/ja
Publication of JP2003298005A publication Critical patent/JP2003298005A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

(57)【要約】 【課題】 半導体チップのサイズ外にも半田ボールによ
る接続端子を備えた半導体装置であって、半導体チップ
と再配線とを確実に導電接続し、且つ、複数の半導体チ
ップを一括して処理する。 【解決手段】 ベース板２１上の接着層２２上に複数の
半導体チップ２３を接着する。そして、複数の半導体チ
ップ２３に対して、第１〜第３の絶縁膜３１、３５、３
９、第１、第２の下地金属層３３、３７、第１、第２の
再配線３４、３８および半田ボール４１の形成を一括し
て行う。この場合、第１、第２の下地金属層３３、３７
はスパッタにより形成し、第１、第２の再配線３４、３
８は電解メッキにより形成する。そして、各半導体チッ
プ２３間で３層の絶縁膜３９、３５、３１、接着層２２
およびベース板２１を切断する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】近年、携帯電話に代表されるような携帯
型電子機器の小型化に相俟ってＣＳＰ(chip size packa
ge)と呼ばれる半導体装置が開発されている。このＣＳ
Ｐは、複数の外部接続用の接続パッドが形成されたベア
ーの半導体装置の上面にパッシベーション膜（中間絶縁
膜）を設け、このパッシベーション膜の各接続パッドの
対応部に開口部を形成し、該開口部を介して各接続パッ
ドに接続される再配線を形成し、各再配線の他端部側に
柱状の外部接続用電極を形成するとともに、各外部接続
用電極間に封止材を充填したものである。このような、
ＣＳＰによれば、各柱状の外部接続用電極上に半田ボー
ルを形成しておくことにより、接続端子を有する回路基
板にフェースダウン方式でボンディングすることがで
き、実装面積をほぼベアーの半導体装置と同一のサイズ
とすることが可能となるので、従来のワイヤーボンディ
ング等を用いたフェースアップ方式のボンディング方法
に比し、電子機器を大幅に小型化することが可能であ
る。このような、ＣＳＰにおいて、生産性を高めるため
に、ウエハ状態の半導体基板にパッシベーション膜、再
配線、外部接続用電極、および封止材を形成し、さら
に、封止材で覆われずに露出された外部接続用電極の上
面に半田ボールを設けた後、ダイシングラインで切断す
るようにしたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００１−１６８１２８号公報
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、集積化が進むに従って、外部接続用電
極の数が増加すると、次のような問題があった。すなわ
ち、上述した如く、ＣＳＰは、ベアーの半導体装置の上
面に外部接続用電極を配列するので、通常は、マトリク
ス状に配列するのであるが、そのために、外部接続用電
極数の多い半導体装置の場合には、外部接続用電極のサ
イズおよびピッチが極端に小さくなってしまう欠点を有
しており、このため、ベアーの半導体装置のサイズの割
に外部接続用電極が多いものには適用できないものであ
った。すなわち、外部接続用電極のサイズおよびピッチ
が極端に小さくなれば、回路基板との位置合わせが困難
であるばかりでなく、接合強度が不足する、ボンディン
グ時に電極間の短絡が発生する、通常はシリコン基板か
らなる半導体基板と回路基板の線膨張係数の差に起因し
て発生する応力により外部接続用電極が破壊される等の
致命的な問題が発生するのである。
【０００５】そこで、この発明は、外部接続用電極の数
が増加しても、そのサイズおよびピッチを必要な大きさ
にすることが可能となる新規な半導体装置およびその製
造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、一面上に接続パッドを有する半導体チップと、該半
導体チップの一面および周囲面を覆うように設けられた
絶縁膜と、該絶縁膜の上面に前記半導体チップの接続パ
ッドに接続されて設けられた再配線とを備え、前記再配
線のパッド部の一部は前記半導体チップの周囲における
前記絶縁膜上に配置されていることを特徴とするもので
ある。請求項２に記載の発明は、同一の平面上に配置さ
れ、一面上に接続パッドを有する複数の半導体チップ
と、該各半導体チップの一面および周囲面を覆うように
設けられた絶縁膜と、該絶縁膜の上面に前記各半導体チ
ップの接続パッドに接続されて設けられた再配線とを備
え、前記再配線のパッド部の一部は前記各半導体チップ
の周囲における前記絶縁膜上に配置されていることを特
徴とするものである。請求項３に記載の発明は、請求項
１または２に記載の発明において、前記半導体チップの
周囲における前記絶縁膜の下面は前記半導体チップの他
面と同一の平面上に配置されていることを特徴とするも
のである。請求項４に記載の発明は、請求項１または２
に記載の発明において、前記半導体チップおよびその周
囲における前記絶縁膜はベース板上に設けられているこ
とを特徴とするものである。請求項５に記載の発明は、
請求項１または２に記載の発明において、前記絶縁膜は
複数層であり、その層間に、前記半導体チップの接続パ
ッドと前記再配線とを接続する層間再配線が設けられて
いることを特徴とするものである。請求項６に記載の発
明は、請求項５に記載の発明において、前記複数層の絶
縁膜のうちの最下層の絶縁膜を除く絶縁膜中に、その上
下の再配線を接続する柱状電極が設けられていることを
特徴とするものである。請求項７に記載の発明は、請求
項２に記載の発明において、前記複数の半導体チップは
同種であることを特徴とするものである。請求項８に記
載の発明は、請求項２に記載の発明において、前記複数
の半導体チップは異種であることを特徴とするものであ
る。請求項９に記載の発明は、請求項２に記載の発明に
おいて、前記複数の半導体チップと同一の平面上にチッ
プ部品が配置されていることを特徴とするものである。
請求項１０に記載の発明は、請求項１〜９のいずれかに
記載の発明において、前記再配線を含む前記絶縁膜の上
面において前記再配線のパッド部を除く部分に最上層絶
縁膜が設けられていることを特徴とするものである。請
求項１１に記載の発明は、請求項１０に記載の発明にお
いて、前記再配線のパッド部上に半田ボールが設けられ
ていることを特徴とするものである。請求項１２に記載
の発明は、請求項１１に記載の発明において、前記最上
層絶縁膜中に、前記再配線のパッド部と前記半田ボール
とを接続する柱状電極が設けられていることを特徴とす
るものである。請求項１３に記載の発明は、一面上に接
続パッドを有する複数の半導体チップの他面をベース板
上に固着する工程と、前記複数の半導体チップを含む前
記ベース板の上面全体に絶縁膜を形成する工程と、前記
絶縁膜の上面に複数組の再配線を前記各半導体チップの
接続パッドに接続させて且つその各組のパッド部の一部
が前記各半導体チップの周囲における前記絶縁膜上に配
置されるように形成する工程と、前記各半導体チップ間
における前記絶縁膜を少なくとも切断して前記半導体チ
ップを１つ有するとともにその周囲に前記絶縁膜を有す
る半導体装置を複数個得る工程とを有することを特徴と
するものである。請求項１４に記載の発明は、一面上に
接続パッドを有する複数で１組の複数組の半導体チップ
の他面をベース板上に固着する工程と、前記複数組の半
導体チップを含む前記ベース板の上面全体に絶縁膜を形
成する工程と、前記絶縁膜の上面に複数組の再配線を前
記各組の半導体チップの接続パッドに接続させて且つそ
の各組のパッド部の一部が前記複数組の半導体チップの
各半導体チップの周囲における前記絶縁膜上に配置され
るように形成する工程と、前記各組の半導体チップ間に
おける前記絶縁膜を少なくとも切断して前記半導体チッ
プを１組有するとともにその各半導体チップの周囲に前
記絶縁膜を有する半導体装置を複数個得る工程とを有す
ることを特徴とするものである。請求項１５に記載の発
明は、請求項１３または１４に記載の発明において、前
記絶縁膜を、スピンコート法、ダイコート法、またはス
クリーン印刷法のいずれかにより形成することを特徴と
するものである。請求項１６に記載の発明は、請求項１
３または１４に記載の発明において、前記絶縁膜は複数
層であり、その層間に、前記各半導体チップの接続パッ
ドとそれに対応する前記各組の再配線とを接続する複数
組の層間再配線を形成する工程を有することを特徴とす
るものである。請求項１７に記載の発明は、請求項１４
に記載の発明において、前記複数層の絶縁膜のうちの最
下層の絶縁膜を除く絶縁膜中に、その上下の再配線を接
続する柱状電極を形成する工程を有することを特徴とす
るものである。請求項１８に記載の発明は、請求項１３
に記載の発明において、前記複数の半導体チップは同種
であることを特徴とするものである。請求項１９に記載
の発明は、請求項１３に記載の発明において、前記複数
の半導体チップは異種であることを特徴とするものであ
る。請求項２０に記載の発明は、請求項１３に記載の発
明において、前記ベース板上にチップ部品を配置し、前
記半導体装置として前記チップ部品を備えたものを得る
ことを特徴とするものである。請求項２１に記載の発明
は、請求項１３〜２０のいずれかに記載の発明におい
て、前記再配線を含む前記絶縁膜の上面において前記再
配線のパッド部を除く部分に最上層絶縁膜を形成する工
程を有することを特徴とするものである。請求項２２に
記載の発明は、請求項２１に記載の発明において、前記
再配線のパッド部上に半田ボールを形成する工程を有す
ることを特徴とするものである。請求項２３に記載の発
明は、請求項２２に記載の発明において、前記最上層絶
縁膜中に、前記再配線のパッド部と前記半田ボールとを
接続する柱状電極を形成する工程を有することを特徴と
するものである。請求項２４に記載の発明は、請求項１
３〜２３のいずれかに記載の発明において、前記絶縁膜
を切断するとともに前記ベース板を切断し、前記半導体
装置としてベース板を備えたものを得ることを特徴とす
るものである。請求項２５に記載の発明は、請求項２４
に記載の発明において、切断前の前記ベース板下に別の
ベース板を固着し、前記ベース板を切断した後に、前記
ベース板を備えた半導体装置を前記別のベース板から１
つずつ剥がしてピックアップすることを特徴とするもの
である。請求項２６に記載の発明は、請求項１３〜２２
のいずれかに記載の発明において、前記半導体装置を前
記ベース板から１つずつ剥がしてピックアップすること
を特徴とするものである。請求項２７に記載の発明は、
ベース板上に、上面に複数の接続パッドを有する半導体
チップを、前記上面を上方にしてベース板上に相互に離
間して固定する工程と、スピンコーティング法、ダイコ
ート法およびスクリーン印刷法のいずれかにより前記半
導体チップの上面を含む前記ベース板の上面全体に、第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、
各々が前記いずれかの前記半導体チップの前記接続パッ
ドに接続され、かつ、少なくとも一部が前記接続パッド
に接続された半導体チップの周囲に形成された前記第１
の絶縁膜の領域に配置されるパッド部を有する複数組の
再配線を形成する工程と、前記再配線を含む前記第１の
絶縁膜上の全面に前記パッド部を露出する開口部を有す
る第２の絶縁膜を形成する工程とを有することを特徴と
するものである。そして、この発明によれば、再配線の
パッド部の一部を半導体チップの周囲における絶縁膜上
に配置しているので、再配線のパッド部（外部接続用電
極）の数が増加しても、そのサイズおよびピッチを必要
な大きさにすることが可能となる。
【０００７】
【発明の実施の形態】（第１実施形態）図１はこの発明
の第１実施形態としての半導体装置の平面図を示し、図
２は図１に示す半導体装置の適当な部分の縦断面図を示
したものである。この場合、図示の都合上、図１と図２
では各部の寸法は一致していない。
【０００８】この半導体装置は、樹脂板、金属板、ガラ
ス板などからなる平面正方形状のベース板２１を備えて
いる。ベース板２１の上面全体には、接着剤、粘着シー
ト、両面接着テープなどからなる接着層２２が設けられ
ている。接着層２２の上面中央部には、ベース板２１の
サイズよりもやや小さいサイズの平面正方形状の半導体
チップ２３のシリコン基板２４の下面が接着されてい
る。
【０００９】接着層２２は、エポキシ系樹脂、ポリイミ
ド系樹脂などの一般的にダイボンド材として知られる樹
脂からなるもので、半導体チップ２３を加熱加圧するこ
とにより半導体チップ２３をベース板２１に固着する。
半導体チップ２３は、シリコン基板２４の上面周辺部に
アルミニウムなどからなる複数の接続パッド２５が設け
られ、接続パッド２５の中央部を除くシリコン基板２４
の上面全体に酸化シリコンなどからなる絶縁膜２６が設
けられ、接続パッド２５の中央部が絶縁膜２６に設けら
れた開口部２７を介して露出された構造となっている。
【００１０】半導体チップ２３を含む接着層２２の上面
全体にはポリイミドやエポキシ系樹脂などからなる第１
の絶縁膜３１がその上面を平坦とされて設けられてい
る。この場合、第１の絶縁膜３１の半導体チップ２３の
開口部２７に対応する部分には開口部３２が設けられて
いる。両開口部２７、３２を介して露出された接続パッ
ド２５の上面から第１の絶縁膜３１の上面の所定の箇所
にかけて第１の下地金属層３３が設けられている。第１
の下地金属層３３の上面全体には第１の再配線３４が設
けられている。
【００１１】第１の再配線３４を含む第１の絶縁膜３１
の上面全体にはポリイミドやエポキシ系樹脂などからな
る第２の絶縁膜３５がその上面を平坦とされて設けられ
ている。この場合、第２の絶縁膜３５の第１の再配線３
４のパッド部に対応する部分には開口部３６が設けられ
ている。開口部３６を介して露出された第１の再配線３
４のパッド部の上面から第２の絶縁膜３５の上面の所定
の箇所にかけて第２の下地金属層３７が設けられてい
る。第２の下地金属層３７の上面全体には第２の再配線
３８が設けられている。
【００１２】第２の再配線３８を含む第２の絶縁膜３５
の上面全体にはポリイミドやエポキシ系樹脂などからな
る第３の絶縁膜３９がその上面を平坦とされて設けられ
ている。この場合、第３の絶縁膜３９の第２の再配線３
８のパッド部に対応する部分には開口部４０が設けられ
ている。開口部４０内およびその上方には半田ボール４
１が第２の再配線３８のパッド部に接続されて設けられ
ている。複数の半田ボール４１は、図１に示すように、
マトリクス状に配置されている。
【００１３】ここで、ベース板２１の平面サイズが半導
体チップ２３のサイズよりも大きくされている点は重要
であり、これにより、半田ボール４１の配置領域を半導
体チップ２３の平面サイズよりも大きくし、半田ボール
４１のピッチおよび大きさを拡大することができる。従
って、半導体チップ２３が有する接続パッド２５の数が
増大しても、半田ボール４１のピッチおよび大きさを必
要な大きさとすることができ、ボンディングの信頼性を
確保することができる。このようにするため、マトリク
ス状に配置された半田ボール４１のうち、少なくとも、
一番外側の周辺部の半田ボール４１は半導体チップ２３
に対応する領域の外周に配置されている。
【００１４】次に、この半導体装置の製造方法の一例に
ついて説明する。まず、図３に示すように、図２に示す
ベース板２１を複数枚採取することができるベース板２
１の上面全体に接着層２２が設けられたものを用意す
る。ベース板２１に接着層２２を形成するには、ベース
板２１上にエポキシ系樹脂、ポリイミド系樹脂などのダ
イボンド材からなるダイボンドシートを載置し、加熱に
より仮硬化させた状態でベース板２１に接着しておく、
あるいは、ベース板２１上にダイボンド材をスピンコー
ティング法、印刷法、転写法など適宜な方法で塗布し、
乾燥させるなどの方法がある。そして、半導体チップ２
３を加熱加圧しながら、接着層２２上に搭載し、仮固着
し、次いで本硬化して、ベース板２１の上面の所定の複
数箇所にそれぞれ半導体チップ２３のシリコン基板２４
の下面を接着する。
【００１５】次に、図４に示すように、複数の半導体チ
ップ２３を含む接着層２２の上面全体にポリイミドやエ
ポキシ系樹脂などからなる第１の絶縁膜３１をパターン
形成する。第１の絶縁膜３１を形成するには、周知の塗
布法を適用することが可能であるが、ここでは、特に、
好ましい方法としてスピンコーティング法、およびダイ
コート法が推奨される。
【００１６】スピンコーティング法による場合には、先
ず、ベース板２１上の適宜な領域に液状の絶縁膜材を滴
下し、ベース板２１をスピンさせて、すべての半導体チ
ップ２３上および各半導体チップ２３間を含むベース板
２１上の全面を絶縁膜材で被覆する。この後、絶縁膜材
を乾燥し、フォトリソグラフィ法などにより、半導体チ
ップ２３の開口部２７に対応する部分には開口部３２を
形成して第１の絶縁膜３１を形成する。
【００１７】また、ダイコート法の場合には、ポンプに
より吸引した絶縁膜材を射出するスロットダイを走査し
て、すべての半導体チップ２３および各半導体チップ２
３間を含むベース板２１上の全面を絶縁膜材で被覆す
る。
【００１８】さらに、第１の絶縁膜３１を形成する他の
好ましい方法として、スクーン印刷法がある。スクリー
ン印刷法の場合には、各半導体チップ２３の開口部２７
に対応する部分に開口部３２が形成されるように印刷を
行う。このような方法により、第１の絶縁膜３１は、半
導体チップ２３の上面および半導体チップ２３間にその
上面が平坦になるようにベタ状に形成されているので、
すべての半導体チップ２３を確実にベース板２１に接合
することができる。
【００１９】絶縁膜の形成において、絶縁膜材を、むら
なく、均一に、かつその上面が平坦になるように形成す
るために、半導体チップ２３はその厚さが薄い方が望ま
しく、限定する意味ではないが、特に２０〜７０μｍの
厚さであることが望ましい。この場合、第１の絶縁膜３
１を、半導体チップ２３の上面には形成せず半導体チッ
プ２３間のみに形成する方法もあるが、その場合には、
各半導体チップ２３は接着剤層２２のみによりベース板
２１に固着されるので、各半導体チップ２３とベース板
２１との接合強度が不足する可能性がある。
【００２０】次に、両開口部２７、３２を介して露出さ
れた接続パッド２５の上面を含む第１の絶縁膜３１の上
面全体に第１の下地金属層３３を形成する。第１の下地
金属層３３は、例えば、スパッタにより形成された銅層
のみであってもよく、またスパッタにより形成されたチ
タンなどの薄膜層上にスパッタにより銅層を形成したも
のであってもよい。これは、後述する第２の下地金属層
３７の場合も同様である。
【００２１】次に、第１の下地金属層３３の上面にメッ
キレジスト膜５１をパターン形成する。この場合、第１
の再配線３４形成領域に対応する部分におけるメッキレ
ジスト膜５１には開口部５２が形成されている。次に、
第１の下地金属層３３をメッキ電流路として銅などの電
解メッキを行うことにより、メッキレジスト膜５１の開
口部５２内の第１の下地金属層３３の上面に第１の再配
線３４を形成する。
【００２２】次に、メッキレジスト膜５１を剥離し、次
いで、第１の再配線３４をマスクとして第１の下地金属
層３３の不要な部分をエッチングして除去すると、図５
に示すように、第１の再配線３４下にのみ第１の下地金
属層３３が残存される。
【００２３】次に、図６に示すように、第１の再配線３
４を含む第１の絶縁膜３１の上面全体にポリイミドやエ
ポキシ系樹脂などからなる第２の絶縁膜３５をパターン
形成する。第２の絶縁膜３５も、スピンコーティング
法、ダイコート法またはスクリーン印刷法により形成す
ることができる。第２の絶縁膜３５の上面は平坦であ
り、その第１の再配線３４のパッド部に対応する部分に
は開口部３６が形成されている。次に、開口部３６を介
して露出された第１の再配線３４のパッド部を含む第２
の絶縁膜３５の上面全体に第２の下地金属層３７を形成
する。
【００２４】次に、第２の下地金属層３３の上面にメッ
キレジスト膜５３をパターン形成する。この場合、第２
の再配線３８形成領域に対応する部分におけるメッキレ
ジスト膜５３には開口部５４が形成されている。次に、
第２の下地金属層３７をメッキ電流路として銅などの電
解メッキを行うことにより、メッキレジスト膜５３の開
口部５４内の第２の下地金属層３７の上面に第２の再配
線３８を形成する。
【００２５】次に、メッキレジスト膜５３を剥離し、次
いで、第２の再配線３８をマスクとして第２の下地金属
層３７の不要な部分をエッチングして除去すると、図７
に示すように、第２の再配線３８下にのみ第２の下地金
属層３７が残存される。
【００２６】次に、図８に示すように、第２の再配線３
８を含む第２の絶縁膜３５の上面全体にポリイミドやエ
ポキシ系樹脂などからなる第３の絶縁膜３９を、やは
り、スピンコーティング法、ダイコート法またはスクリ
ーン印刷法により形成する。この場合、第３の絶縁膜３
９の上面は平坦であり、その第２の再配線３８のパッド
部に対応する部分には開口部４０が形成されている。次
に、開口部４０内およびその上方に半田ボール４１を第
２の再配線３８のパッド部に接続させて形成する。
【００２７】次に、図９に示すように、互いに隣接する
半導体チップ２３、２３間において、３層の絶縁膜３
９、３５、３１、接着層２２およびベース板２１を切断
すると、図１および図２に示す半導体装置が複数個得ら
れる。
【００２８】このようにして得られた半導体装置では、
半導体チップ２１の接続パッド２５に接続される第１の
下地金属層３３および第１の再配線３４をスパッタおよ
び電解メッキにより形成し、第１の再配線３４のパッド
部に接続される第２の下地金属層３７および第２の再配
線３８をスパッタおよび電解メッキにより形成している
ので、半導体チップ２１の接続パッド２５と第１の再配
線３４との間の導電接続および第１の再配線３４と第２
の再配線３８との間の導電接続を確実とすることができ
る。
【００２９】また、本実施形態の製造方法では、ベース
板２１上の接着層２２上の所定の複数箇所にそれぞれ半
導体チップ２３を接着して配置し、複数の半導体チップ
２３に対して第１〜第３の絶縁膜３１、３５、３９、第
１、第２の下地金属層３３、３７、第１、第２の再配線
３４、３８および半田ボール４１の形成を一括して行
い、その後に分断して複数個の半導体装置を得ているの
で、製造工程を簡略化することができる。また、ベース
板２１と共に複数の半導体チップ２３を搬送することが
できるので、これによっても製造工程を簡略化すること
ができる。さらに、ベース板２１の外形寸法を一定にす
ると、製造すべき半導体装置の外形寸法に関係なく、搬
送系を共有化することができる。
【００３０】次に、図１および図２に示す半導体装置の
製造方法の他の例について説明する。まず、図１０に示
すように、紫外線透過性の透明樹脂板やガラス板などか
らなる別のベース板５５の上面全体に紫外線硬化型の粘
着シートなどからなる接着層５６を接着し、接着層５６
の上面に上述のベース板２１および接着層２２を接着し
たものを用意する。
【００３１】そして、図３〜図８にそれぞれ示す製造工
程を経た後に、図１１に示すように、３層の絶縁膜３
９、３５、３１、接着層２２、ベース板２１および接着
層５６を切断し、別のベース板５５を切断しない。次
に、別のベース板５５の下面側から紫外線を照射し、接
着層５６を硬化させる。すると、分断されたベース板２
１の下面に対する接着層５６による接着性が低下する。
そこで、接着層５６上に存在する個片化されたものを１
つずつ剥がしてピックアップすると、図１および図２に
示す半導体装置が複数個得られる。
【００３２】この製造方法では、図１１に示す状態にお
いて、接着層５６上に存在する個片化された半導体装置
がバラバラとならないので、専用の半導体装置載置用ト
レーを用いることなく、そのまま、図示しない回路基板
上への実装時に１つずつ剥がしてピックアップすること
ができる。また、別のベース板５５の上面に残存する接
着性が低下した接着層５６を剥離すると、別のベース板
５５を再利用することができる。さらに、別のベース板
５５の外形寸法を一定にすると、製造すべき半導体装置
の外形寸法に関係なく、搬送系を共有化することができ
る。なお、接着層５６としては、場合によっては、熱硬
化型の粘着シートなどを用いてもよい。
【００３３】ところで、図３に示すベース板２１あるい
は図１０に示す別のベース板５５の周囲に側壁を設けて
トレイ状としてもよい。すなわち、ベース板を周縁部に
側壁を有するトレイ状とし、側壁の上面に導電性金属層
を形成しておく。そして第１の再配線層３４または第２
の再配線層３８を電解めっきにより形成する際、第１の
下地金属層３３または第１の下地金属層３７と側壁の上
面に形成された導電性金属層とを導電体により接続し
て、導電性金属層および導電体をメッキ電流路としす
る。このように、ベース板５５をトレイ状としておけ
ば、ベース板２１のサイズが異なる場合でも、トレイ状
のベース板５５に収納することで、常に、ほぼ同一条件
で電解めっきを行うことができる。
【００３４】（第２実施形態）図１２はこの発明の第２
実施形態としての半導体装置の縦断面図を示したもので
ある。この半導体装置において、図２に示す半導体装置
と大きく異なる点は、第１の再配線３４のパッド部上に
柱状電極６１を設け、この柱状電極６１上に第２の再配
線３８下の第２の下地金属層３７を接続したことであ
る。
【００３５】次に、この半導体装置の製造方法の一例に
ついて説明する。この場合、図４に示す状態においてメ
ッキレジスト膜５１を剥離するまでの製造工程は、上記
の場合と同じであるので、それ以後の製造工程について
説明する。
【００３６】さて、図４に示す状態においてメッキレジ
スト膜５１を剥離したら、次に、図１３に示すように、
第１の再配線配線３４を含む第１の下地金属層３３の上
面にメッキレジスト膜６２をパターン形成する。この場
合、第１の再配線３４のパッド部に対応する部分におけ
るメッキレジスト膜６２には開口部６３が形成されてい
る。
【００３７】次に、第１の下地金属層３３をメッキ電流
路として銅などの電解メッキを行うことにより、メッキ
レジスト膜６２の開口部６３内の第１の再配線３４のパ
ッド部の上面に柱状電極６１を高さ５０〜１５０μｍ程
度に形成する。次に、メッキレジスト膜６２を剥離し、
次いで、第１の再配線３４をマスクとして第１の下地金
属層３３の不要な部分をエッチングして除去すると、図
１４に示すように、第１の再配線３４下にのみ第１の下
地金属層３３が残存される。
【００３８】次に、図１５に示すように、柱状電極６１
および第１の再配線３４を含む第１の絶縁膜３１の上面
全体にポリイミドやエポキシ系樹脂などからなる第２の
絶縁膜３５をその厚さが柱状電極６１の高さよりもやや
厚くなるように形成する。従って、この状態では、柱状
電極６１の上面は第２の絶縁膜３５によって覆われてい
る。次に、第２の絶縁膜３５の上面側を適宜に研磨する
ことにより、図１６に示すように、柱状電極６１の上面
を露出させる。
【００３９】この後、図７および図８に示す場合とほぼ
同様の製造工程を経ることにより、図１７に示すよう
に、柱状電極６１の上面を含む第２の絶縁膜３５の上面
に第２の下地金属層３７および第２の再配線３８を形成
し、第２の再配線３８を含む第２の絶縁膜３５の上面に
第３の絶縁膜３９をパターン形成し、第３の絶縁膜３９
の開口部４０内およびその上方に半田ボール４１を第２
の再配線３８のパッド部に接続させて形成する。
【００４０】次に、図１８に示すように、互いに隣接す
る半導体チップ２３、２３間において、３層の絶縁膜３
９、３５、３１、接着層２２およびベース板２１を切断
すると、図１２に示す半導体装置が複数個得られる。
【００４１】このようにして得られた半導体装置では、
半導体チップ２１の接続パッド２５に接続される第１の
下地金属層３３および第１の再配線３４をスパッタおよ
び電解メッキにより形成し、第１の再配線３４のパッド
部上に柱状電極６１を電解メッキにより形成し、柱状電
極６１の上面に接続される第２の下地金属層３７および
第２の再配線３８をスパッタおよび電解メッキにより形
成しているので、半導体チップ２１の接続パッド２５と
第１の再配線３４との間の導電接続、第１の配線層３４
と柱状電極６１との間の導電接続および柱状電極６１と
第２の再配線３８との間の導電接続を確実とすることが
できる。
【００４２】また、この半導体装置では、高さ５０〜１
５０μｍ程度の比較的高い柱状電極６１を備えているの
で、第１の再配線３３と第２の再配線３８との間の間隔
を比較的大きくすることができるので、両再配線３３、
３８相互の電気的干渉を低減することができる。また、
この半導体装置をその半田ボール４１を介して図示しな
い回路基板上に実装した後において、シリコン基板２４
と回路基板との間の熱膨張係数差に起因して発生する応
力を柱状電極６１である程度緩和することができる。
【００４３】また、本実施形態の製造方法でも、ベース
板２１上の接着層２２上の所定の複数箇所にそれぞれ半
導体チップ２３を接着して配置し、複数の半導体チップ
２３に対して第１〜第３の絶縁膜３１、３５、３９、第
１、第２の下地金属層３３、３７、第１、第２の再配線
３４、３８、柱状電極６１および半田ボール４１の形成
を一括して行い、その後に分断して複数個の半導体装置
を得ているので、製造工程を簡略化することができる。
また、ベース板２１と共に複数の半導体チップ２３を搬
送することができるので、これによっても製造工程を簡
略化することができる。さらに、ベース板２１の外形寸
法を一定にすると、製造すべき半導体装置の外形寸法に
関係なく、搬送系を共有化することができる。
【００４４】なお、本実施形態の他の製造方法として、
図１０に示す別のベース板５５の上面に接着層５６が設
けられたものを用意し、半田ボール４１を形成した後
に、３層の絶縁膜３９、３５、３１、接着層２２、ベー
ス板２１および接着層５６を切断し、その後に、接着層
５６上に存在する個片化されたものを１つずつ剥がして
ピックアップするようにしてもよい。
【００４５】（第３実施形態）図３に示す製造工程にお
いて、接着層２２を半導体チップ２３のシリコン基板２
４の下面に設け、この接着層２２をベース板２１の上面
の各所定の箇所に接着した場合には、図１９に示すこの
発明の第３実施形態としての半導体装置が得られる。接
着層２２を半導体チップ２３のシリコン基板２４の下面
に設ける方法としては、接続パッド２５、絶縁膜２６が
形成されたシリコンウエハの裏面に接着層２２を固着
し、この後、シリコンウエハをダイシングして、裏面に
接着層２２を有する半導体チップ２３を得るようにする
と能率的である。他の方法として、ベース板２１の、各
半導体チップ２３を搭載する領域にディスペンサーなど
によりダイボンド材を滴下し、この上から、半導体チッ
プ２３を搭載し、加熱加圧してベース板２１に固着する
方法がある。
【００４６】（第４実施形態）また、図１２に示す第２
実施形態において、第３実施形態のように、接着層２２
を半導体チップ２３のシリコン基板２４の下面に設け、
この接着層２２をベース板２１の上面の各所定の箇所に
接着した場合には、図２０に示すこの発明の第４実施形
態としての半導体装置が得られる。
【００４７】第３実施形態および第４実施形態の半導体
装置では、半導体チップ２１のシリコン基板２２の下面
が接着層２２を介してベース板２１の上面に接着されて
いるほかに、シリコン基板２４の側面などが第１の絶縁
膜３１を介してベース板２１の上面に固着されているの
で、半導体チップ２１のベース板２１に対する接合強度
をある程度強くすることができる。
【００４８】（第５実施形態）図２１はこの発明の第５
実施形態としての半導体装置の縦断面図を示したもので
ある。この半導体装置において、図２に示す半導体装置
と異なる点は、ベース板２１および接着層２２を備えて
いないことである。
【００４９】この第５実施形態の半導体装置を製造する
場合には、前提条件として、図８に示す状態において、
ベース板２１は紫外線透過性の透明樹脂板やガラス板な
どのからなり、接着層２２は紫外線硬化型の粘着シート
などからなる。そして、図２２に示すように、互いに隣
接する半導体チップ２３、２３間において、３層の絶縁
膜３９、３５、３１および接着層２２を切断し、ベース
板２１を切断しない。
【００５０】次に、ベース板２１の下面側から紫外線を
照射し、接着層２２を硬化させる。すると、半導体チッ
プ２３のシリコン基板２４およびその周囲の第１の絶縁
膜３１の下面に対する接着層２２による接着性が低下す
る。そこで、接着層２２上に存在する個片化されたもの
を１つずつ剥がしてピックアップすると、図２１に示す
半導体装置が複数個得られる。
【００５１】このようにして得られた半導体装置では、
ベース板２１および接着層２２を備えていないので、そ
の分だけ、薄型化することができる。また、接着層２２
上に存在する個片化された半導体装置がバラバラとなら
ないので、専用の半導体装置載置用トレーを用いること
なく、そのまま、図示しない回路基板上への実装時に１
つずつ剥がしてピックアップすることができる。さら
に、ベース板２１の上面に残存する接着性が低下した接
着層２２を剥離すると、ベース板２１を再利用すること
ができる。
【００５２】（第６実施形態）図１２に示すような柱状
電極６１を備えた半導体装置の場合も、上記第５実施形
態の場合とほぼ同様の製造工程を経ると、図２３に示す
この発明の第６実施形態のように、ベース板２１および
接着層２２を備えていない半導体装置が得られる。
【００５３】（第７実施形態）図９に示す場合には、互
いに隣接する半導体チップ２３、２３間において切断し
たが、これに限らず、例えば、２個またはそれ以上の半
導体チップ２３を１組として切断し、マルチチップモジ
ュール型の半導体装置を得るようにしてもよい。この場
合、例えば、図２４に示すこの発明の第７実施形態のよ
うに、互いに隣接する半導体チップ２３、２３間におい
て、第２の再配線層３８をその下の第２の下地金属層３
７と共に適宜に接続するようにしてもよい。この場合、
当該第２の再配線３８上に半田ボール４１を２つではな
く１つ設けるようにしてもよい。このようなことは、上
記他の実施形態についても同様である。
【００５４】（第８実施形態）図２４に示す場合には、
２個またはそれ以上の半導体チップ２３を１組として切
断しているが、これに限らず、例えば、図２５に示すこ
の発明の第８実施形態のように、個片に切断した後の半
導体装置において、ベース板２１上に、２個またはそれ
以上の半導体チップ２３が配置されているほかに、コン
デンサ、インダクタ、抵抗などからなるチップ部品７１
が配置されているようにしてもよい。この場合、チップ
部品７１に接続された第１の再配線３４ａは半導体チッ
プ２３に接続された第１の再配線３４と適宜に接続さ
れ、またチップ部品７１に接続された第１の再配線３４
ａには第２の再配線３８が適宜に接続されている。
【００５５】ところで、図２４および図２５にそれぞれ
示す場合には、半導体チップ２３やチップ部品７１の形
状や厚さが互いに異なっても、第１〜第３の絶縁膜３
１、３５、３９、第１、第２の再配線３４、３８および
半田ボール４１などの形成を一括して行い、その後に分
断して複数個の半導体装置を得ることがてきるので、製
造工程を簡略化することができる。
【００５６】（その他の実施形態）なお、再配線の層数
は、上記各実施形態の２層に限定されるものではなく、
１層あるいは３層以上としてもよい。再配線の層数を１
層とする場合には、この再配線のパッド部の少なくとも
一部をシリコン基板の周囲における絶縁膜上に配置す
る。再配線の層数を３層以上とする場合には、各層の再
配線間に柱状電極を設けるようにしてもよい。また、再
配線の層数に関係なく、最上層の再配線のパッド部上に
柱状電極を設け、柱状電極の上面以外を最上層の絶縁膜
で覆い、柱状電極上に半田ボールを設けるようにしても
よい。
【００５７】また、上記各実施形態において、半導体チ
ップ２３は、外部接続用の電極として接続パッド２５の
みを有するものとしたが、接続パッド２５上に電解めっ
きなどにより形成された柱状電極を有するものでもよ
く、要は、少なくとも、接続パッド２５を有するもので
あれば適用可能である。
【００５８】
【発明の効果】以上説明したように、この発明によれ
ば、再配線のパッド部の一部を半導体チップの周囲にお
ける絶縁膜上に配置しているので、再配線のパッド部の
数が増加しても、そのサイズおよびピッチを必要な大き
さにすることが可能となる。また、この発明によれば、
複数または複数組の半導体チップをベース板上に配置
し、半導体チップを含むベース板の上面全体に絶縁膜を
形成し、絶縁膜の上面に再配線を半導体チップの接続パ
ッドに接続させて形成し、絶縁膜を少なくとも切断する
ことにより、半導体チップを１つまたは１組有し、その
周囲に絶縁膜を有するとともに、周囲の絶縁膜上に再配
線のパッドの一部が配置される半導体装置を複数個一括
して得ることができて、ボンディングによる接続方法で
はないため、半導体チップと再配線とを確実に導電接続
することができて、接続不良の発生を無くすことができ
るとともに、複数または複数組の半導体チップに対して
絶縁膜および再配線の形成を一括して行うことができる
ので、製造工程を簡略化することができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態としての半導体装置の
平面図。
【図２】図１に示す半導体装置の適当な部分の縦断面
図。
【図３】図１および図２に示す半導体装置の製造方法の
一例において、当初の製造工程の縦断面図。
【図４】図３に続く製造工程の縦断面図。
【図５】図４に続く製造工程の縦断面図。
【図６】図５に続く製造工程の縦断面図。
【図７】図６に続く製造工程の縦断面図。
【図８】図７に続く製造工程の縦断面図。
【図９】図８に続く製造工程の縦断面図。
【図１０】図１および図２に示す半導体装置の製造方法
の他の例において、当初用意したものの縦断面図。
【図１１】同他の例において、所定の製造工程の縦断面
図。
【図１２】この発明の第２実施形態としての半導体装置
の縦断面図。
【図１３】図１２に続く製造工程の縦断面図。
【図１４】図１３に続く製造工程の縦断面図。
【図１５】図１４に続く製造工程の縦断面図。
【図１６】図１５に続く製造工程の縦断面図。
【図１７】図１６に続く製造工程の縦断面図。
【図１８】図１７に続く製造工程の縦断面図。
【図１９】この発明の第３実施形態としての半導体装置
の縦断面図。
【図２０】この発明の第４実施形態としての半導体装置
の縦断面図。
【図２１】この発明の第５実施形態としての半導体装置
の縦断面図。
【図２２】図２１に示す半導体装置の製造に際し、所定
の製造工程の縦断面図。
【図２３】この発明の第６実施形態としての半導体装置
の縦断面図。
【図２４】この発明の第７実施形態としての半導体装置
の縦断面図。
【図２５】この発明の第８実施形態としての半導体装置
の縦断面図。
【符号の説明】
２１ ベース板 ２２ 接着層 ２３ 半導体チップ ２５ 接続パッド ３１ 第１の絶縁膜 ３３ 第１の下地金属層 ３４ 第１の再配線 ３５ 第２の絶縁膜 ３７ 第２の下地金属層 ３８ 第２の再配線 ３９ 第３の絶縁膜 ４１ 半田ボール ５５ 別のベース板

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 一面上に接続パッドを有する半導体チッ
    プと、 該半導体チップの一面および周囲面を覆うように設けら
    れた絶縁膜と、 該絶縁膜の上面に前記半導体チップの接続パッドに接続
    されて設けられた再配線とを備え、 前記再配線のパッド部の一部は前記半導体チップの周囲
    における前記絶縁膜上に配置されていることを特徴とす
    る半導体装置。
  2. 【請求項２】 同一の平面上に配置され、一面上に接続
    パッドを有する複数の半導体チップと、 該各半導体チップの一面および周囲面を覆うように設け
    られた絶縁膜と、 該絶縁膜の上面に前記各半導体チップの接続パッドに接
    続されて設けられた再配線とを備え、 前記再配線のパッド部の一部は前記各半導体チップの周
    囲における前記絶縁膜上に配置されていることを特徴と
    する半導体装置。
  3. 【請求項３】 請求項１または２に記載の発明におい
    て、前記半導体チップの周囲における前記絶縁膜の下面
    は前記半導体チップの他面と同一の平面上に配置されて
    いることを特徴とする半導体装置。
  4. 【請求項４】 請求項１または２に記載の発明におい
    て、前記半導体チップおよびその周囲における前記絶縁
    膜はベース板上に設けられていることを特徴とする半導
    体装置。
  5. 【請求項５】 請求項１または２に記載の発明におい
    て、前記絶縁膜は複数層であり、その層間に、前記半導
    体チップの接続パッドと前記再配線とを接続する層間再
    配線が設けられていることを特徴とする半導体装置。
  6. 【請求項６】 請求項５に記載の発明において、前記複
    数層の絶縁膜のうちの最下層の絶縁膜を除く絶縁膜中
    に、その上下の再配線を接続する柱状電極が設けられて
    いることを特徴とする半導体装置。
  7. 【請求項７】 請求項２に記載の発明において、前記複
    数の半導体チップは同種であることを特徴とする半導体
    装置。
  8. 【請求項８】 請求項２に記載の発明において、前記複
    数の半導体チップは異種であることを特徴とする半導体
    装置。
  9. 【請求項９】 請求項２に記載の発明において、前記複
    数の半導体チップと同一の平面上にチップ部品が配置さ
    れていることを特徴とする半導体装置。
  10. 【請求項１０】 請求項１〜９のいずれかに記載の発明
    において、前記再配線を含む前記絶縁膜の上面において
    前記再配線のパッド部を除く部分に最上層絶縁膜が設け
    られていることを特徴とする半導体装置。
  11. 【請求項１１】 請求項１０に記載の発明において、前
    記再配線のパッド部上に半田ボールが設けられているこ
    とを特徴とする半導体装置。
  12. 【請求項１２】 請求項１１に記載の発明において、前
    記最上層絶縁膜中に、前記再配線のパッド部と前記半田
    ボールとを接続する柱状電極が設けられていることを特
    徴とする半導体装置。
  13. 【請求項１３】 一面上に接続パッドを有する複数の半
    導体チップの他面をベース板上に固着する工程と、 前記複数の半導体チップを含む前記ベース板の上面全体
    に絶縁膜を形成する工程と、 前記絶縁膜の上面に複数組の再配線を前記各半導体チッ
    プの接続パッドに接続させて且つその各組のパッド部の
    一部が前記各半導体チップの周囲における前記絶縁膜上
    に配置されるように形成する工程と、 前記各半導体チップ間における前記絶縁膜を少なくとも
    切断して前記半導体チップを１つ有するとともにその周
    囲に前記絶縁膜を有する半導体装置を複数個得る工程
    と、 を有することを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 一面上に接続パッドを有する複数で１
    組の複数組の半導体チップの他面をベース板上に固着す
    る工程と、 前記複数組の半導体チップを含む前記ベース板の上面全
    体に絶縁膜を形成する工程と、 前記絶縁膜の上面に複数組の再配線を前記各組の半導体
    チップの接続パッドに接続させて且つその各組のパッド
    部の一部が前記複数組の半導体チップの各半導体チップ
    の周囲における前記絶縁膜上に配置されるように形成す
    る工程と、 前記各組の半導体チップ間における前記絶縁膜を少なく
    とも切断して前記半導体チップを１組有するとともにそ
    の各半導体チップの周囲に前記絶縁膜を有する半導体装
    置を複数個得る工程と、 を有することを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 請求項１３または１４に記載の発明に
    おいて、前記絶縁膜を、スピンコート法、ダイコート
    法、またはスクリーン印刷法のいずれかにより形成する
    ことを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 請求項１３または１４に記載の発明に
    おいて、前記絶縁膜は複数層であり、その層間に、前記
    各半導体チップの接続パッドとそれに対応する前記各組
    の再配線とを接続する複数組の層間再配線を形成する工
    程を有することを特徴とする半導体装置の製造方法。
  17. 【請求項１７】 請求項１４に記載の発明において、前
    記複数層の絶縁膜のうちの最下層の絶縁膜を除く絶縁膜
    中に、その上下の再配線を接続する柱状電極を形成する
    工程を有することを特徴とする半導体装置の製造方法。
  18. 【請求項１８】 請求項１３に記載の発明において、前
    記複数の半導体チップは同種であることを特徴とする半
    導体装置の製造方法。
  19. 【請求項１９】 請求項１３に記載の発明において、前
    記複数の半導体チップは異種であることを特徴とする半
    導体装置の製造方法。
  20. 【請求項２０】 請求項１３に記載の発明において、前
    記ベース板上にチップ部品を配置し、前記半導体装置と
    して前記チップ部品を備えたものを得ることを特徴とす
    る半導体装置の製造方法。
  21. 【請求項２１】 請求項１３〜２０のいずれかに記載の
    発明において、前記再配線を含む前記絶縁膜の上面にお
    いて前記再配線のパッド部を除く部分に最上層絶縁膜を
    形成する工程を有することを特徴とする半導体装置の製
    造方法。
  22. 【請求項２２】 請求項２１に記載の発明において、前
    記再配線のパッド部上に半田ボールを形成する工程を有
    することを特徴とする半導体装置の製造方法。
  23. 【請求項２３】 請求項２２に記載の発明において、前
    記最上層絶縁膜中に、前記再配線のパッド部と前記半田
    ボールとを接続する柱状電極を形成する工程を有するこ
    とを特徴とする半導体装置の製造方法。
  24. 【請求項２４】 請求項１３〜２３のいずれかに記載の
    発明において、前記絶縁膜を切断するとともに前記ベー
    ス板を切断し、前記半導体装置としてベース板を備えた
    ものを得ることを特徴とする半導体装置の製造方法。
  25. 【請求項２５】 請求項２４に記載の発明において、切
    断前の前記ベース板下に別のベース板を固着し、前記ベ
    ース板を切断した後に、前記ベース板を備えた半導体装
    置を前記別のベース板から１つずつ剥がしてピックアッ
    プすることを特徴とする半導体装置の製造方法。
  26. 【請求項２６】 請求項１３〜２２のいずれかに記載の
    発明において、前記半導体装置を前記ベース板から１つ
    ずつ剥がしてピックアップすることを特徴とする半導体
    装置の製造方法。
  27. 【請求項２７】 ベース板上に、上面に複数の接続パッ
    ドを有する半導体チップを、前記上面を上方にしてベー
    ス板上に相互に離間して固着する工程と、 スピンコーティング法、ダイコート法およびスクリーン
    印刷法のいずれかにより前記半導体チップの上面を含む
    前記ベース板の上面全体に、第１の絶縁膜を形成する工
    程と、 前記第１の絶縁膜上に、各々が前記いずれかの前記半導
    体チップの前記接続パッドに接続され、かつ、少なくと
    も一部が前記接続パッドに接続された半導体チップの周
    囲に形成された前記第１の絶縁膜の領域に配置されるパ
    ッド部を有する複数組の再配線を形成する工程と、 前記再配線を含む前記第１の絶縁膜上の全面に前記パッ
    ド部を露出する開口部を有する第２の絶縁膜を形成する
    工程と、 を有することを特徴とする半導体装置の製造方法。
JP2003005777A 2002-02-04 2003-01-14 半導体装置およびその製造方法 Pending JP2003298005A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003005777A JP2003298005A (ja) 2002-02-04 2003-01-14 半導体装置およびその製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002026808 2002-02-04
JP2002-26808 2002-02-04
JP2003005777A JP2003298005A (ja) 2002-02-04 2003-01-14 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2003298005A true JP2003298005A (ja) 2003-10-17

Family

ID=29404814

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003005777A Pending JP2003298005A (ja) 2002-02-04 2003-01-14 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2003298005A (ja)

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142248A (ja) * 2003-11-05 2005-06-02 Casio Comput Co Ltd 半導体装置およびその製造方法
WO2005064641A3 (en) * 2003-12-25 2005-11-17 Casio Computer Co Ltd Semiconductor device and method of fabricating the same
US7064440B2 (en) 2004-01-27 2006-06-20 Casio Computer Co., Ltd. Semiconductor device
US7112469B2 (en) 2004-01-27 2006-09-26 Casio Computer Co., Ltd. Method of fabricating a semiconductor package utilizing a thermosetting resin base member
JP2006269594A (ja) * 2005-03-23 2006-10-05 Cmk Corp 半導体装置及びその製造方法
US7256496B2 (en) 2004-06-02 2007-08-14 Casio Computer Co., Ltd. Semiconductor device having adhesion increasing film to prevent peeling
WO2007135763A1 (en) * 2006-05-19 2007-11-29 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US7352054B2 (en) 2004-01-27 2008-04-01 Casio Computer Co., Ltd. Semiconductor device having conducting portion of upper and lower conductive layers
CN100418211C (zh) * 2003-12-25 2008-09-10 卡西欧计算机株式会社 半导体器件及其制造方法
US7427812B2 (en) 2004-03-15 2008-09-23 Casio Computer Co., Ltd. Semiconductor device with increased number of external connection electrodes
JP2009194113A (ja) * 2008-02-14 2009-08-27 Toshiba Corp 集積半導体装置
US7642635B2 (en) 2003-02-28 2010-01-05 Elpida Memory, Inc. Stacked semiconductor package
JP2010016398A (ja) * 2009-09-11 2010-01-21 Casio Comput Co Ltd 半導体装置の製造方法
JP2010186847A (ja) * 2009-02-12 2010-08-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法、並びに電子装置
US7808073B2 (en) 2004-03-31 2010-10-05 Casio Computer Co., Ltd. Network electronic component, semiconductor device incorporating network electronic component, and methods of manufacturing both
WO2010137420A1 (ja) * 2009-05-29 2010-12-02 イビデン株式会社 配線板及びその製造方法
US7906370B2 (en) 2006-12-22 2011-03-15 Tdk Corporation Mounting method of electronic components, manufacturing method of electronic component-embedded substrate, and electronic component-embedded substrate
JP2011061205A (ja) * 2009-09-11 2011-03-24 Taiwan Semiconductor Manufacturing Co Ltd 集積回路構造及びその形成方法
US8154133B2 (en) 2008-03-31 2012-04-10 Casio Computer Co., Ltd. Semiconductor device having low dielectric constant film and manufacturing method thereof
US8544167B2 (en) 2006-12-22 2013-10-01 Tdk Corporation Collective mounting method of electronic components and manufacturing method of electronic component-embedded substrate
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
JP2015504608A (ja) * 2011-11-22 2015-02-12 日本テキサス・インスツルメンツ株式会社 マイクロ表面実装デバイスパッケージング
US11439025B2 (en) 2016-06-08 2022-09-06 Fuji Corporation Method for forming circuit

Cited By (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7642635B2 (en) 2003-02-28 2010-01-05 Elpida Memory, Inc. Stacked semiconductor package
JP4561079B2 (ja) * 2003-11-05 2010-10-13 カシオ計算機株式会社 半導体装置の製造方法
JP2005142248A (ja) * 2003-11-05 2005-06-02 Casio Comput Co Ltd 半導体装置およびその製造方法
EP1901349A2 (en) 2003-12-25 2008-03-19 Casio Computer Co., Ltd. Semiconductor device and method of fabricating the same
WO2005064641A3 (en) * 2003-12-25 2005-11-17 Casio Computer Co Ltd Semiconductor device and method of fabricating the same
US7867828B2 (en) 2003-12-25 2011-01-11 Casio Computer Co., Ltd. Method of fabricating a semiconductor device including forming an insulating layer with a hard sheet buried therein
KR100731842B1 (ko) * 2003-12-25 2007-06-25 가시오게산키 가부시키가이샤 반도체 장치 및 그 제조방법
US7489032B2 (en) 2003-12-25 2009-02-10 Casio Computer Co., Ltd. Semiconductor device including a hard sheet to reduce warping of a base plate and method of fabricating the same
CN100418211C (zh) * 2003-12-25 2008-09-10 卡西欧计算机株式会社 半导体器件及其制造方法
US7550843B2 (en) 2004-01-27 2009-06-23 Casio Computer Co., Ltd. Semiconductor device including a base member and a semiconductor constructing body directly fixed to thermosetting resin of the base member
CN100383965C (zh) * 2004-01-27 2008-04-23 卡西欧计算机株式会社 半导体器件及其制造方法
CN100341127C (zh) * 2004-01-27 2007-10-03 卡西欧计算机株式会社 半导体器件
US7064440B2 (en) 2004-01-27 2006-06-20 Casio Computer Co., Ltd. Semiconductor device
US7582512B2 (en) 2004-01-27 2009-09-01 Casio Computer Co., Ltd. Method of fabricating semiconductor device having conducting portion of upper and lower conductive layers on a peripheral surface of the semiconductor device
US7352054B2 (en) 2004-01-27 2008-04-01 Casio Computer Co., Ltd. Semiconductor device having conducting portion of upper and lower conductive layers
US7112469B2 (en) 2004-01-27 2006-09-26 Casio Computer Co., Ltd. Method of fabricating a semiconductor package utilizing a thermosetting resin base member
US7427812B2 (en) 2004-03-15 2008-09-23 Casio Computer Co., Ltd. Semiconductor device with increased number of external connection electrodes
US7808073B2 (en) 2004-03-31 2010-10-05 Casio Computer Co., Ltd. Network electronic component, semiconductor device incorporating network electronic component, and methods of manufacturing both
US7910405B2 (en) 2004-06-02 2011-03-22 Casio Computer Co., Ltd. Semiconductor device having adhesion increasing film to prevent peeling
CN100459125C (zh) * 2004-06-02 2009-02-04 卡西欧计算机株式会社 半导体器件的制造方法
US7256496B2 (en) 2004-06-02 2007-08-14 Casio Computer Co., Ltd. Semiconductor device having adhesion increasing film to prevent peeling
JP2006269594A (ja) * 2005-03-23 2006-10-05 Cmk Corp 半導体装置及びその製造方法
US7816790B2 (en) 2006-05-19 2010-10-19 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
WO2007135763A1 (en) * 2006-05-19 2007-11-29 Casio Computer Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US7906370B2 (en) 2006-12-22 2011-03-15 Tdk Corporation Mounting method of electronic components, manufacturing method of electronic component-embedded substrate, and electronic component-embedded substrate
US8544167B2 (en) 2006-12-22 2013-10-01 Tdk Corporation Collective mounting method of electronic components and manufacturing method of electronic component-embedded substrate
US9070638B2 (en) 2007-09-21 2015-06-30 Tera Probe, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US9640478B2 (en) 2007-09-21 2017-05-02 Aoi Electronics Co., Ltd. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US8871627B2 (en) 2007-09-21 2014-10-28 Tera Probe, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
US8587124B2 (en) 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
JP4504434B2 (ja) * 2008-02-14 2010-07-14 株式会社東芝 集積半導体装置
JP2009194113A (ja) * 2008-02-14 2009-08-27 Toshiba Corp 集積半導体装置
US8008760B2 (en) 2008-02-14 2011-08-30 Kabushiki Kaisha Toshiba Integrated semiconductor device
US8154133B2 (en) 2008-03-31 2012-04-10 Casio Computer Co., Ltd. Semiconductor device having low dielectric constant film and manufacturing method thereof
US8344492B2 (en) 2009-02-12 2013-01-01 Shinko Electric Industries Co., Ltd. Semiconductor device and method of manufacturing the same, and electronic apparatus
JP2010186847A (ja) * 2009-02-12 2010-08-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法、並びに電子装置
JPWO2010137420A1 (ja) * 2009-05-29 2012-11-12 イビデン株式会社 配線板及びその製造方法
US8373073B2 (en) 2009-05-29 2013-02-12 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
CN102293072A (zh) * 2009-05-29 2011-12-21 揖斐电株式会社 线路板及其制造方法
CN102293072B (zh) * 2009-05-29 2014-07-02 揖斐电株式会社 线路板及其制造方法
WO2010137420A1 (ja) * 2009-05-29 2010-12-02 イビデン株式会社 配線板及びその製造方法
JP2011061205A (ja) * 2009-09-11 2011-03-24 Taiwan Semiconductor Manufacturing Co Ltd 集積回路構造及びその形成方法
JP2010016398A (ja) * 2009-09-11 2010-01-21 Casio Comput Co Ltd 半導体装置の製造方法
JP2015504608A (ja) * 2011-11-22 2015-02-12 日本テキサス・インスツルメンツ株式会社 マイクロ表面実装デバイスパッケージング
US11439025B2 (en) 2016-06-08 2022-09-06 Fuji Corporation Method for forming circuit

Similar Documents

Publication Publication Date Title
US7514335B2 (en) Semiconductor device and method of manufacturing the same
JP2003298005A (ja) 半導体装置およびその製造方法
JP3918681B2 (ja) 半導体装置
US7618886B2 (en) Semiconductor device and method of manufacturing the same
US7608480B2 (en) Method of fabricating a semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion
US8590145B2 (en) Method of fabricating a circuit structure
US8169065B2 (en) Stackable circuit structures and methods of fabrication thereof
US7192805B2 (en) Semiconductor device and method of manufacturing the same
JP3888267B2 (ja) 半導体装置およびその製造方法
JP4379102B2 (ja) 半導体装置の製造方法
JP4135390B2 (ja) 半導体装置およびその製造方法
JP3951854B2 (ja) 半導体装置およびその製造方法
JP2004165193A (ja) 半導体装置及びその製造方法
JP4337859B2 (ja) 半導体装置
JP4297154B2 (ja) 半導体装置の製造方法
JP4337858B2 (ja) 半導体装置
JP4337860B2 (ja) 半導体装置
JP2002033437A (ja) 半導体装置及びその製造方法
JP4297153B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050823

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051021

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060208

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060328

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060405

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060525

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20060607

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20060804