JP5092340B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5092340B2
JP5092340B2 JP2006278448A JP2006278448A JP5092340B2 JP 5092340 B2 JP5092340 B2 JP 5092340B2 JP 2006278448 A JP2006278448 A JP 2006278448A JP 2006278448 A JP2006278448 A JP 2006278448A JP 5092340 B2 JP5092340 B2 JP 5092340B2
Authority
JP
Japan
Prior art keywords
stress
semiconductor device
film
gate
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006278448A
Other languages
English (en)
Other versions
JP2008098396A (ja
Inventor
直義 田村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2006278448A priority Critical patent/JP5092340B2/ja
Priority to US11/652,131 priority patent/US7968920B2/en
Priority to TW096102439A priority patent/TWI380445B/zh
Priority to KR1020070008260A priority patent/KR100909027B1/ko
Priority to CN2007100081757A priority patent/CN101162734B/zh
Publication of JP2008098396A publication Critical patent/JP2008098396A/ja
Priority to US13/109,126 priority patent/US8741721B2/en
Application granted granted Critical
Publication of JP5092340B2 publication Critical patent/JP5092340B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は半導体装置及びその製造方法に関し、特にＭＯＳ（Metal-Oxide Semiconductor）電界効果トランジスタを有する半導体装置及びその製造方法に関する。
ＭＯＳ電界効果トランジスタ（以下ＭＯＳＦＥＴと称す。）の動作速度を高速化するための一手法として、所定の応力を加え、チャネル部分の結晶に歪みを与えることで、キャリアのチャネル移動度を向上させる「歪み技術」が注目されている。
チャネル部分に応力を加える手法としては、例えば、素子分離領域であるＳＴＩ（Shallow Trench Isolation）内部に充填する材料を変更してチャネルへの応力を変更するものや、ソース領域やドレイン領域にシリコン基板とは格子定数の異なる材質を埋め込みチャネルに応力を加える技術、ソース領域やドレイン領域にシリサイドを形成して、シリコン基板との熱膨張率差によりチャネルに応力を加える技術などがある。
また、ＭＯＳＦＥＴをコンタクトエッチングストップライナー膜（以下ＣＥＳＬ膜と称す。）で覆い、ＣＥＳＬ膜が有する真性応力を用いてチャネルへ応力を加える技術がある。この手法によれば、安価にチャネルへ応力を加えることができる。
このような応力膜を用いた例として、例えば特許文献１には、ソース領域やドレイン領域上に応力膜を形成してチャネルに応力を加える半導体装置が開示されている。
なお、ＣＭＯＳ（Complementary MOS）構造の場合、ｎチャネル型ＭＯＳＦＥＴにはチャネル全体を引っ張るように、ｐチャネル型ＭＯＳＦＥＴにはソース−ドレイン方向に圧縮するように応力を加えることで、それぞれのキャリアのチャネル移動度を向上させることができる。
特開２００５−５６３３号公報
しかし、ＭＯＳＦＥＴの高速化の要求がさらに進む近年、上記の技術を個別に適用するのではチャネルに十分な歪みを加えることは困難となっている。
また、プロセスコストを抑えるために、簡単に効率よくチャネルに応力を加えることが求められている。
コストの面から言えば、前述したＭＯＳＦＥＴをＣＥＳＬ膜で覆う手法が好ましい。しかし、チャネルへ加える応力を強めるために膜の真性応力を強めすぎると、ウェハ自身に反りが発生してしまい、パターン形成などのリソグラフィ工程が実施困難になる。したがって、膜の真性応力を向上させることには限度があった。
このため、従来では、チャネルへ加える応力を向上させるためには複数の技術を併用する必要があったが、その場合、さらにプロセスコストが増大する問題があった。
本発明はこのような点に鑑みてなされたものであり、安価な構成でＭＯＳＦＥＴの動作速度を向上可能な半導体装置及びその製造方法を提供することを目的とする。
本発明では上記問題を解決するために、ＭＯＳＦＥＴを有する半導体装置において、図１に示すように、ソース５、ドレイン６、側壁絶縁層４及びゲートを覆うように形成された応力膜７を有し、応力膜７には、応力膜７表面から側壁絶縁層４方向に伸びるスリット８が形成されていることを特徴とする半導体装置が提供される。
上記の構成によれば、ゲート上の応力膜７ａの局所的な応力成分によって、ソース５、ドレイン６上の応力膜７ｂ、７ｃの局所的な応力成分が緩和される作用が、スリット８によって抑制される。
また、ＭＯＳＦＥＴを有する半導体装置の製造方法において、ソース、ドレイン、側壁絶縁層及びゲートを覆うように応力膜を形成し、前記応力膜に、前記応力膜表面から前記側壁絶縁層方向に伸びるスリットを形成することを特徴とする半導体装置の製造方法が提供される。
上記の方法によれば、ゲート上の応力膜の局所的な応力成分によって、ソース、ドレイン上の応力膜の局所的な応力成分が緩和される作用が、スリットによって抑制される。
本発明は、ＭＯＳＦＥＴのソース、ドレイン、側壁絶縁層及びゲートを覆うように応力膜を形成し、その応力膜に、応力膜表面から側壁絶縁層方向に伸びるスリットを形成するようにしているので、ゲート上の応力膜の局所的な応力成分によって、ソース、ドレイン上の応力膜の局所的な応力成分が緩和される作用が、スリットによって抑制される。これによって、チャネルに大きな歪みを与えることが可能になり、安価な構成でＭＯＳＦＥＴの動作速度を向上できる。
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体装置の概略の構成を示す断面図である。
本実施の形態の半導体装置は、ＭＯＳＦＥＴを有している。ＭＯＳＦＥＴのゲート部分には、半導体基板１上にゲート酸化膜２が形成されており、その上に多結晶シリコンゲート電極３が形成されている。多結晶シリコンゲート電極３の側壁にはシリコン酸化膜４ａとシリコン窒化膜４ｂからなる側壁絶縁層４が形成されている。また、半導体基板１には、ソース５及びドレイン６が形成されている。さらに、ソース５、ドレイン６及びゲート上を覆うように応力膜７が形成されている。この応力膜７は、例えば、ＣＥＳＬ膜であり、上記のＭＯＳＦＥＴがｎチャネル型ＭＯＳＦＥＴの場合には、引っ張り真性応力を有する応力膜７を用い、ｐチャネル型ＭＯＳＦＥＴの場合には、圧縮真性応力を有する応力膜７を用いる。
本実施の形態の半導体装置では、この応力膜７において、応力膜７表面からゲートの側壁絶縁層４の方向に伸びるスリット８が形成されていることを特徴とする。なお、ここでは特に、スリット８は、側壁絶縁層４のソース５側の端部及びドレイン６側の端部に伸びるように形成されている。
なお、ここでいうスリット８とは、ゲート上の応力膜７ａ、ソース５上の応力膜７ｂ、ドレイン６上の応力膜７ｃを完全に切り離しているものも、完全には分離していないものも含む。
図２は、引っ張り真性応力を有する応力膜を用いた場合のＭＯＳＦＥＴ上での応力成分の様子を示す図である。図２（Ａ）は、従来の応力膜にスリットがない場合、図２（Ｂ）は、本発明の応力膜にスリットを形成した場合の応力の様子を示している。
引っ張り真性応力を有する応力膜７は膜自体では収縮膜であり、ソース５、ドレイン６上の応力膜７の収縮によって、チャネルに対しソース−ドレイン方向の引っ張り歪みを生じさせている。
ところが、図２（Ａ）のように、応力膜７にスリットがない場合、応力膜７の局所的な収縮成分のうち、ゲート上の収縮成分によって、ソース５、ドレイン６上の応力膜７の局所的な収縮成分が緩和される。これによって、チャネルに十分な引っ張り歪みを生じさせることができない。
これに対し、図２（Ｂ）のように、応力膜７表面からゲートの側壁絶縁層４方向に伸びるスリット８が形成されている場合、ゲート上の応力膜７ａの局所的な収縮成分と、ソース５、ドレイン６上の応力膜７ｂ、７ｃの局所的な収縮成分とが分断される。これによって、ソース５、ドレイン６上の応力膜７ｂ、７ｃの収縮成分が緩和されることを防止できる。したがって、チャネルに十分な引っ張り歪みを生じさせることができる。
図３は、引っ張り真性応力を有する応力膜を用いた場合の歪み量の有限要素法によるシミュレーション結果である。
ここでは、図２（Ａ）のように応力膜７にスリットを形成しない半導体装置のソース−ドレイン方向の歪み量εxx及びチャネル深さ方向の歪み量εyyと、図２（Ｂ）のように応力膜７にスリット８を形成した半導体装置のソース−ドレイン方向の歪み量εxx＿slit及びチャネル深さ方向の歪み量εyy＿slitを示している。また、正の歪みは引っ張り歪みを示し、負の歪みは圧縮歪みを示している。
図のように、スリット８を形成した半導体装置では、スリット８を形成しないものよりも、チャネル深さ方向の圧縮歪みを劣化させずに、ソース−ドレイン方向の引っ張り歪みを増大させることができる。
図４は、圧縮真性応力を有する応力膜を用いた場合のＭＯＳＦＥＴ上での応力成分の様子を示す図である。図４（Ａ）は、従来の応力膜にスリットがない場合、図４（Ｂ）は、本発明の応力膜にスリットを形成した場合の応力の様子を示している。
圧縮真性応力を有する応力膜７は膜自体では伸張膜であり、ソース５、ドレイン６上の応力膜７の伸張によって、チャネルに対しソース−ドレイン方向の圧縮歪みを生じさせている。
ところが、図４（Ａ）のように、応力膜７にスリットがない場合、応力膜７の局所的な伸張成分のうち、ゲート上の伸張成分によって、ソース５、ドレイン６上の応力膜７の局所的な伸張成分が緩和される。これによって、チャネルに十分な圧縮歪みを生じさせることができない。
これに対し、図４（Ｂ）のように、応力膜７表面からゲートの側壁絶縁層４方向に伸びるスリット８が形成されている場合、ゲート上の応力膜７ａの局所的な伸張成分と、ソース５、ドレイン６上の応力膜７ｂ、７ｃの局所的な伸張成分とが分断される。これによって、ソース５、ドレイン６上の応力膜７ｂ、７ｃの伸張成分が緩和されることを防止できる。したがって、チャネルに十分な圧縮歪みを生じさせることができる。
図５は、圧縮真性応力を有する応力膜を用いた場合の歪み量の有限要素法によるシミュレーション結果である。
ここでは、図４（Ａ）のように応力膜７にスリットを形成しない半導体装置のソース−ドレイン方向の歪み量εxx及びチャネル深さ方向の歪み量εyyと、図４（Ｂ）のように応力膜７にスリット８を形成した半導体装置のソース−ドレイン方向の歪み量εxx＿slit及びチャネル深さ方向の歪み量εyy＿slitを示している。
図のように、スリット８を形成した半導体装置では、スリット８を形成しないものよりも、ソース−ドレイン方向の圧縮歪みを大きく増大させることができる。
ところで、チャネルに歪みを加えない場合の移動度μ0に対して、チャネルに歪みを加えたことによる移動度の変化分Δμの割合は、近似的に以下の式にて表される。
Δμ／μ0≒｜πLONG×σLONG＋πPERP×σPERP｜ （１）
ここで、πLONGはソース−ドレイン方向の応力に対するピエゾ抵抗係数（歪み量の抵抗率への変更感度）であり、σLONGはチャネルのソース−ドレイン方向の応力である。また、πPERPはチャネル深さ方向の応力に対するピエゾ抵抗係数であり、σPERPはチャネル深さ方向の応力である。
シリコン基板上におけるピエゾ抵抗係数は、チャネルと応力の方向によって異なる。
図６は、ピエゾ抵抗係数の一例を示す図である。
ここでは、C. S. Smith, Phys. Rev. 94, 42 (1954) を参照して、チャネル方向が＜１１０＞、＜１００＞の場合のピエゾ抵抗係数（ＰＲ ｃｏｅｆｆｉｃｉｅｎｔ）を算出した例を示している。π11、π12、π44は、シリコン（１００）基板の結晶軸と応力軸が一致している場合のピエゾ抵抗係数である。
チャネル方向が＜１１０＞の場合、ソース−ドレイン方向（＜１１０＞方向）の応力に対するピエゾ抵抗係数πLONGは、π11、π12、π44を用いて（π11＋π12＋π44）／２で表せる。また、＜１−１０＞方向のピエゾ抵抗係数πTRANSは（π11＋π12−π44）／２で表せ、チャネル深さ方向（＜００１＞方向）のピエゾ抵抗係数πPERPはπ12で表せる。
一方、チャネル方向が＜１００＞の場合、ソース−ドレイン方向（＜１１０＞方向）の応力に対するピエゾ抵抗係数πLONGはπ11、＜１−１０＞方向のピエゾ抵抗係数πTRANSはπ12、チャネル深さ方向（＜００１＞方向）のピエゾ抵抗係数πPERPもπ12で表せる。
また、図６ではピエゾ抵抗係数πLONG、πTRANS、πPERPが、ｎチャネル型ＭＯＳＦＥＴ（抵抗率１１．７Ωｃｍ）と、ｐチャネル型ＭＯＳＦＥＴ（抵抗率７．８Ωｃｍ）ごとに示されている。
式（１）より、キャリアの移動度をあげるには、ソース−ドレイン方向の応力σLONGまたは、チャネル深さ方向の応力σPERPを向上する必要がある。特にｎチャネル型ＭＯＳＦＥＴの場合には、チャネル深さ方向のピエゾ抵抗係数πPERPの値が５３．４と、大きいので、ゲート上から応力膜７により応力をチャネルに加えることは有効である。
本実施の形態の半導体装置では、図３で示したように、応力膜７にスリット８を形成することで、チャネル深さ方向の歪みを劣化させずに、ソース−ドレイン方向の引っ張り歪みを増大させることができるため、キャリアの移動度を向上することができる。また、チャネル方向が＜１００＞の場合、ソース−ドレイン方向のピエゾ抵抗係数πLONGが−１０２．２と大きいので、キャリアの移動度の向上に特に有効である。
一方、ｐチャネル型ＭＯＳＦＥＴでは、図６より、ソース−ドレイン方向のピエゾ抵抗係数πLONGが最も大きい値を示す。スリット８を形成した圧縮真性応力を有する応力膜７を用いた本実施の形態の半導体装置では、図４で示したように、ソース−ドレイン方向の歪みを増大させることができるので、キャリアの移動度の向上に有効である。
なお、スリット８は、図１で示したように、側壁絶縁層４のソース５側端部またはドレイン６側端部に伸びるように形成されていると、ゲート上の応力膜７ａの局所的な応力成分と、ソース５上の応力膜７ｂ及びドレイン６上の応力膜７ｃの応力成分とを分離する効果が高いが、必ずしも端部に形成しなくともよい。
また、ゲートの側壁絶縁層４を縮小することで、ソース５、ドレイン６上の応力膜７をチャネルに近づけることができ、チャネルの歪み量を増大できることが知られている。例えば、Y. C. Liu, et al., IEDM2005では、Ｌ字型の酸化膜からなる側壁絶縁層を用いることで歪み量の増大を図っている。
図７は、引っ張り真性応力を有する応力膜を用いた場合の、側壁絶縁層の違いによる歪み量の差異を示すシミュレーション結果である。εxxはソース−ドレイン方向の歪み量であり、εyyはチャネル深さ方向の歪み量である。
なお、ここでは応力膜にスリットを形成せずに、側壁絶縁層の違いによる歪み量を、有限要素法にて見積もった結果を示している。また、図１で示したような側壁絶縁層４を有する半導体装置をリファレンスとしている。
ゲートの側壁構造をＬ字型の酸化膜（例えば、膜厚７〜１０ｎｍ）とすることで、図１で示したような側壁構造の場合よりも、歪み量を増加することができる。そして、更にこのＬ字型の側壁構造を、シリコン酸化膜（例えば、膜厚２ｎｍ）とシリコン窒化膜（例えば、膜厚７〜１０ｎｍ）の２層構造とすることで、更に歪み量を増加できることがわかる。
よって、図１に示したような応力膜７にスリット８を形成した半導体装置において、このようなＬ字型の側壁構造の側壁絶縁層４を適用することで、更なるキャリア移動度の向上が可能となる（Ｌ字型の側壁構造について詳しくは後述する。）。
次に、本実施の形態の半導体装置の具体的な製造方法について説明する。
なお、以下ではＣＭＯＳＦＥＴの製造工程を例にして説明する。
また、以下の製造条件や膜厚などは一例であり、特にその値に限定されるものではない。
図８〜図１６は、本実施の形態の半導体装置の製造工程を示す図である。
まず、ｐ型の半導体基板１０上にｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴを素子分離するための素子分離領域を形成する。最初に、例えば９００℃のドライ酸化にて、半導体基板１０上に１０ｎｍのシリコン酸化膜１１を形成して、その上に熱ＣＶＤ（Chemical Vapor Deposition）法により、例えばジクロルシラン（ＳｉＨ2Ｃｌ2）とアンモニア（ＮＨ3）をベースにして、７５０℃でシリコン窒化膜１２を１１２ｎｍ堆積する（図８（Ａ））。
次に、素子分離領域のみシリコン酸化膜１１及びシリコン窒化膜１２をエッチングし（図８（Ｂ））、シリコン酸化膜１１及びシリコン窒化膜１２をマスクとして、半導体基板１０に溝１３を形成する（図８（Ｃ））。
その後、シリコン窒化膜１２上から、例えばプラズマＣＶＤ法により酸化膜１４などの絶縁物を堆積するとともに、溝１３に充填し、ＣＭＰ（Chemical Mechanical Polish）法により酸化膜１４を研磨して平坦化する（図９（Ａ））。そして、シリコン窒化膜１２をウェット処理、例えば、１５０℃に加熱した燐酸（Ｐ2Ｏ5）により除去する。さらに、シリコン酸化膜１１をフッ化水素酸（ＨＦ）により除去する（図９（Ｂ））。その後、ｐチャネル型ＭＯＳＦＥＴの形成領域にｎウェル１５を形成する（図９（Ｃ））。
次に、例えばドライ酸化により、１．５ｎｍ程度のシリコン酸化膜１６を形成し、その上に多結晶シリコン層１７を例えば１００ｎｍ程度堆積する（図１０（Ａ））。そして、まず、ｎチャネル型ＭＯＳＦＥＴの形成領域をフォトレジストマスク１８で覆い、多結晶シリコン層１７にボロン（Ｂ）を例えば６×１０15ｃｍ-2の濃度で注入する（図１０（Ｂ））。次に、フォトレジストマスク１８を除去した後、ｐチャネル型ＭＯＳＦＥＴの形成領域をフォトレジストマスク１９で覆い、多結晶シリコン層１７に燐（Ｐ）を例えば８×１０15ｃｍ-2の濃度で注入する（図１０（Ｃ））。
続いて、リソグラフィ及びエッチング処理を行うとともに、多結晶シリコン層１７に注入された不純物を活性化し、ゲート酸化膜１６ａ、１６ｂ及び多結晶シリコンゲート電極１７ａ、１７ｂを形成する（図１１（Ａ））。次に、ｎチャネル型ＭＯＳＦＥＴの形成領域をフォトレジストマスク２０で覆い、例えばボロンを０．５ｋｅＶで、１×１０15ｃｍ-2の濃度で注入し、ｐチャネル型ＭＯＳＦＥＴのソース及びドレインのエクステンション２１、２２を形成する（図１１（Ｂ））。次に、フォトレジストマスク２０を除去した後、ｐチャネル型ＭＯＳＦＥＴの形成領域をフォトレジストマスク２３で覆い、例えば砒素（Ａｓ）を３ｋｅＶで、１×１０15ｃｍ-2の濃度で注入し、ｎチャネル型ＭＯＳＦＥＴのソース及びドレインのエクステンション２４、２５を形成する（図１１（Ｃ））。
その後、多結晶シリコンゲート電極１７ａ、１７ｂの側壁に、前述したようなＬ字型の側壁絶縁層を形成するために５００〜６００℃程度以下の温度にて、ＣＶＤ法により以下の膜を順に堆積する。
まず、シリコン酸化膜２６を例えば３ｎｍ堆積し、続いてシリコン窒化膜２７を１０ｎｍ堆積し、さらにシリコン酸化膜２８を５ｎｍ堆積し、最後にシリコン窒化膜２９を２０ｎｍ堆積する（図１２（Ａ））。続いて、最上層のシリコン窒化膜２９をドライエッチングして側壁形のシリコン窒化膜２９ａ、２９ｂを形成し、その下層のシリコン酸化膜２８もドライエッチングしてＬ字型のシリコン酸化膜２８ａ、２８ｂを形成する。続いてシリコン窒化膜２７を同様にドライエッチングしてＬ字型のシリコン窒化膜２７ａ、２７ｂを形成し、さらに最下層のシリコン酸化膜２６をドライエッチングしてＬ字型のシリコン酸化膜２６ａ、２６ｂを形成する（図１２（Ｂ））。
次に、ｎチャネル型ＭＯＳＦＥＴの形成領域をフォトレジストマスク３０で覆い、例えばｐ型不純物のボロンを３ｋｅＶで、１×１０15ｃｍ-2の濃度で注入し、ｐチャネル型ＭＯＳＦＥＴのドレイン３１及びソース３２を形成する（図１３（Ａ））。続いて、ｐチャネル型ＭＯＳＦＥＴの形成領域をフォトレジストマスク３３で覆い、例えば、ｎ型不純物の燐を６ｋｅＶで、１×１０16ｃｍ-2の濃度で注入し、ｎチャネル型ＭＯＳＦＥＴのソース３４及びドレイン３５を形成する（図１３（Ｂ））。その後、例えば、窒素雰囲気中で１０００℃、１０秒のＲＴＰ（Rapid Thermal Process）処理を行い、注入した不純物を活性化する。
次に、ソース３２、３４、ドレイン３１、３５及び多結晶シリコンゲート電極１７ａ、１７ｂ上にニッケルシリサイド３６を形成するとともに、ドライエッチングによりゲートの側壁のシリコン窒化膜２９ａ、２９ｂを除去する（図１４（Ａ））。ニッケルシリサイド３６の形成工程では、まず、半導体基板１０の表面にニッケル（Ｎｉ）を５ｎｍ程度の膜厚に堆積し、ＲＴＰ処理により例えば３００℃前後の熱処理をした後に、未反応のニッケルを過硫酸処理により除去する。その後、低抵抗化をするために４００〜５００℃にて追加の熱処理を実施することによって図１４（Ａ）のようなニッケルシリサイド３６が形成される。なお、ニッケルを用いずに、コバルト（Ｃｏ）などをシリサイド化するようにしてもよい。
続いて、引っ張り真性応力を有するシリコン窒化膜であるＣＥＳＬ膜３７を、プラズマＣＶＤにより１００ｎｍ堆積する（図１４（Ｂ））。なお、このときのＣＥＳＬ膜３７は、引っ張り真性応力の絶対値が例えば、１．５ＧＰａ以上のものを用いる。また、堆積時には、ゲート部分でのアスペクト比（深さ方向と横方向の膜厚比）が大きくなるように堆積する。
次に、ｎチャネル型ＭＯＳＦＥＴの形成領域をフォトレジストマスク３８で覆い、ｐチャネル型ＭＯＳＦＥＴの形成領域のＣＥＳＬ膜３７をエッチングにより除去する（図１５（Ａ））。その後、圧縮真性応力を有するシリコン窒化膜であるＣＥＳＬ膜３９を、プラズマＣＶＤにより１００ｎｍ堆積する（図１５（Ｂ））。なお、このときのＣＥＳＬ膜３９は、圧縮真性応力の絶対値が例えば、２．５ＧＰａ以上のものを用いる。また、堆積時には、ゲート部分でのアスペクト比（深さ方向と横方向の膜厚比）が大きくなるように堆積する。
次に、ｐチャネル型ＭＯＳＦＥＴの形成領域をフォトレジストマスク４０で覆い、ｎチャネル型ＭＯＳＦＥＴの形成領域のＣＥＳＬ膜３９をエッチングにより除去する（図１６（Ａ））。その後、例えば、フッ化水素酸溶液を用いたウェット処理によりエッチングする。ウェット処理の際は、ＣＥＳＬ膜３７、３９の膜厚をｔとし、目標膜厚をＴとする時に、ウェット処理膜厚がｔ−Ｔとなるようにウェット時間を制御して行う。ＣＥＳＬ膜３７、３９を１００ｎｍ程度堆積している場合、例えば、２０ｎｍ程度エッチングする。
このときＬ字型の側壁の屈曲部近傍のＣＥＳＬ膜３７、３９の膜厚は薄いので、エッチングによって屈曲部近傍の側壁絶縁層に伸びるスリット４１が形成される（図１６（Ｂ））。
図１７は、ＣＥＳＬ膜、シリコン酸化膜及びシリコン窒化膜のフッ化水素酸によるエッチングレートを示す図である。
ＣＥＳＬ膜３７、３９に対して、シリコン窒化膜のエッチングレートが１／１０〜１／８倍程度と大幅に遅いので、スリット４１の形成は、ゲート側壁のＬ字型のシリコン窒化膜２７ａ、２７ｂで停止させることができる。
その後は、図示を省略するが、層間絶縁層の形成工程や、通常のコンタクトホール形成工程、配線工程など、公知の製造工程を行い、ＣＭＯＳＦＥＴを完成させる。
上記のように形成したＣＭＯＳＦＥＴについて移動度の変化を見積もると以下のようになる。
図１８は、移動度の向上効果をスリットを形成した応力膜とスリットを形成しない応力膜とで比較した結果である。図１８（Ａ）はｎチャネル型ＭＯＳＦＥＴ、図１８（Ｂ）はｐチャネル型ＭＯＳＦＥＴについて示している。
ソース−ドレイン方向の応力σLONGと、チャネル深さ方向の応力σPERPは、有限要素法で見積もられた歪み量を用いて算出される。チャネルに歪みを加えない場合の移動度μ0に対する移動度の変化分Δμの割合Δμ／μ0は、前述の式（１）を用いて算出される。なお、チャネル方向は＜１１０＞方向を仮定しており、ピエゾ抵抗係数は図６で示したような値を用いる。
この結果によれば、ｎチャネル型ＭＯＳＦＥＴでは、スリット４１を形成したＣＥＳＬ膜３７を用いた本実施の形態の半導体装置は、Δμ／μ0が７３．３８％となり、スリット４１を形成しないもの（１６．０２％）と比べて、大きな移動度の向上効果が得られた。同様に、ｐチャネル型ＭＯＳＦＥＴでも、スリット４１を形成したＣＥＳＬ膜３９を用いた本実施の形態の半導体装置は、Δμ／μ0が１１９．０６％となり、スリット４１を形成しないもの（２８．３８％）と比べて、大きな移動度の向上効果が得られた。
上記のような製造方法によれば、ｎチャネル型ＭＯＳＦＥＴ上及びｐチャネル型ＭＯＳＦＥＴ上に形成したＣＥＳＬ膜３７、３９において、ゲートのＬ字型の側壁の屈曲部近傍でスリット４１を形成することによって、ソース及びドレイン部分のＣＥＳＬ膜３７、３９の応力成分が、ゲート部分の応力成分によって緩和されることを防止でき、大きな真性応力を有するＣＥＳＬ膜３７、３９を用いずとも、チャネルに大きな歪みを与えることができる。
これによって、安価な構成で、ＭＯＳＦＥＴまたはＣＭＯＳＦＥＴの動作速度を向上することができるようになる。
また、ＣＥＳＬ膜３７、３９において、ゲート部分とソース及びドレイン部分とをスリット４１に分離することによって局所的な応力成分を分離できる。そのため、比較的大きな真性応力を有するＣＥＳＬ膜３７、３９を用いても、膜全体としての収縮や伸張による膜崩壊（クラック）を回避できる。
なお、上記では、フッ化水素酸処理によりＣＥＳＬ膜３７、３９にスリット４１を形成するようにしたが、ＣＥＳＬ膜３７、３９の堆積時のプラズマＣＶＤの際に、バイアスを強めてアスペクト比が３以上となるようにすれば、同様にゲートのＬ字型の側壁絶縁層の屈曲部近傍にスリット４１を形成することができる。その場合、さらに、フッ化水素酸処理によってスリット４１を顕在化するようにしてもよい。また、これは多結晶シリコンゲート電極１７ａ、１７ｂをアスペクト比が３以上となるように形成することでも同様な状態が実現できる。
また、上記では、側壁絶縁層にシリコン窒化膜２７ａ、２７ｂを用いているが、これと同様にフッ化水素酸への耐性が高い炭化シリコン系の絶縁膜を用いるようにしてもよい。
また、上記では、側壁絶縁層の最上層にシリコン酸化膜２８ａ、２８ｂを形成するようにしたが、非晶質シリコン膜を用いるようにしてもよい。また、このシリコン酸化膜２８ａ、２８ｂを残さずに、ソース３２、３４、ドレイン３１、３５のイオン注入後にドライエッチングにより除去するようにしてもよい。なお、非晶質シリコン膜を用いる場合には、ゲートとソース３２、３４及びドレイン３１、３５のニッケルシリサイド３６間での短絡を防止するために、ドーピングによって導電性となる可能性のある非晶質シリコン膜が残らないようにドライエッチングとウェットエッチングを組み合わせて除去するようにしてもよい。
以上、ゲートにＬ字型の側壁絶縁層を有したＣＭＯＳＦＥＴの製造工程を例にして説明したが、図１のような２層の側壁絶縁層構造としてもよい。
図１９は、２層の側壁絶縁層構造を有するＣＭＯＳＦＥＴの製造工程の一部を示す図である。
２層の側壁絶縁層構造を形成する場合には、図１１（Ｃ）までは、前述のＬ字型の側壁絶縁層構造を持つＣＭＯＳＦＥＴと同じである。なお、図１１と同一の構成要素については同一符号としている。
２層の側壁絶縁層構造を形成する際には、エクステンション２１、２２、２３、２４の形成後、熱ＣＶＤ法によりシリコン酸化膜５１を、例えば５ｎｍ程度堆積する。さらに、熱ＣＶＤ法によりシリコン窒化膜５２を、例えば３０ｎｍ程度堆積する（図１９（Ａ））。その後、エッチングにより、多結晶シリコンゲート電極１７ａ、１７ｂの側壁に、シリコン酸化膜５１ａ、５１ｂとシリコン窒化膜５２ａ、５２ｂからなる２層の側壁絶縁層構造を形成する（図１９（Ｂ））。
その後の製造工程は、前述した図１３からの製造工程と同様である。すなわち、フッ化水素酸処理や、プラズマＣＶＤの際のアスペクト比または多結晶シリコンゲート電極１７ａ、１７ｂの形成の際のアスペクト比を３以上として、ＣＥＳＬ膜３７、３９にスリット４１を形成することができる。なお、側壁絶縁層のシリコン窒化膜５２ａ、５２ｂの代わりに炭化シリコン系の絶縁膜を用いるようにしてもよい。
（付記１） ＭＯＳ電界効果トランジスタを有する半導体装置において、
ソース、ドレイン、側壁絶縁層及びゲートを覆うように形成された応力膜を有し、
前記応力膜には、前記応力膜表面から前記側壁絶縁層方向に伸びるスリットが形成されていることを特徴とする半導体装置。
（付記２） 前記側壁絶縁層は、構成元素の異なる複数の絶縁膜により構成されていることを特徴とする付記１記載の半導体装置。
（付記３） 前記スリットは、前記側壁絶縁層のソース側端部またはドレイン側端部に伸びるように形成されていることを特徴とする付記１または２記載の半導体装置。
（付記４） 前記側壁絶縁層はＬ字型に形成されていることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５） 前記スリットは、前記Ｌ字型の前記側壁絶縁層の屈曲部近傍に伸びるように形成されていることを特徴とする付記４記載の半導体装置。
（付記６） ｐチャネル型ＭＯＳ電界効果トランジスタの前記ソース、前記ドレイン及び前記ゲート上に、チャネルに圧縮歪みを与える前記応力膜が形成されていることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７） ｎチャネル型ＭＯＳ電界効果トランジスタの前記ソース、前記ドレイン及び前記ゲート上に、チャネルに引っ張り歪みを与える前記応力膜が形成されていることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８） ＭＯＳ電界効果トランジスタを有する半導体装置の製造方法において、
ソース、ドレイン、側壁絶縁層及びゲートを覆うように応力膜を形成し、
前記応力膜に、前記応力膜表面から前記側壁絶縁層方向に伸びるスリットを形成することを特徴とする半導体装置の製造方法。
（付記９） 前記スリットを形成する工程は、フッ化水素酸を用いたウェット処理を行うことを特徴とする付記８記載の半導体装置の製造方法。
（付記１０） 前記ゲートを覆う前記応力膜のアスペクト比が３以上となるように前記応力膜を形成することで、前記スリットを形成することを特徴とする付記８記載の半導体装置の製造方法。
（付記１１） アスペクト比が３以上となるように前記ゲートを形成することで、前記応力膜に前記スリットを形成することを特徴とする付記８記載の半導体装置の製造方法。
（付記１２） 前記応力膜を形成する工程は、ｐチャネル型ＭＯＳ電界効果トランジスタの前記ソース、前記ドレイン及び前記ゲート上に、チャネルに圧縮歪みを与える前記応力膜を形成することを特徴とする付記８乃至１１のいずれか１項に記載の半導体装置の製造方法。
（付記１３） 前記応力膜を形成する工程は、ｎチャネル型ＭＯＳ電界効果トランジスタの前記ソース、前記ドレイン及び前記ゲート上に、チャネルに引っ張り歪みを与える前記応力膜を形成することを特徴とする付記８乃至１１のいずれか１項に記載の半導体装置の製造方法。
本実施の形態の半導体装置の概略の構成を示す断面図である。 引っ張り真性応力を有する応力膜を用いた場合のＭＯＳＦＥＴ上での応力成分の様子を示す図である。 引っ張り真性応力を有する応力膜を用いた場合の歪み量の有限要素法によるシミュレーション結果である。 圧縮真性応力を有する応力膜を用いた場合のＭＯＳＦＥＴ上での応力成分の様子を示す図である。 圧縮真性応力を有する応力膜を用いた場合の歪み量の有限要素法によるシミュレーション結果である。 ピエゾ抵抗係数の一例を示す図である。 引っ張り真性応力を有する応力膜を用いた場合の、側壁絶縁層の違いによる歪み量の差異を示すシミュレーション結果である。 本実施の形態の半導体装置の製造工程を示す図である（その１）。 本実施の形態の半導体装置の製造工程を示す図である（その２）。 本実施の形態の半導体装置の製造工程を示す図である（その３）。 本実施の形態の半導体装置の製造工程を示す図である（その４）。 本実施の形態の半導体装置の製造工程を示す図である（その５）。 本実施の形態の半導体装置の製造工程を示す図である（その６）。 本実施の形態の半導体装置の製造工程を示す図である（その７）。 本実施の形態の半導体装置の製造工程を示す図である（その８）。 本実施の形態の半導体装置の製造工程を示す図である（その９）。 ＣＥＳＬ膜、シリコン酸化膜及びシリコン窒化膜のフッ化水素酸によるエッチングレートを示す図である。 移動度の向上効果をスリットを形成した応力膜とスリットを形成しない応力膜とで比較した結果である。 ２層の側壁絶縁層構造を有するＣＭＯＳＦＥＴの製造工程の一部を示す図である。
符号の説明
１ 半導体基板
２ ゲート酸化膜
３ 多結晶シリコンゲート電極
４ 側壁絶縁層
４ａ シリコン酸化膜
４ｂ シリコン窒化膜
５ ソース
６ ドレイン
７、７ａ、７ｂ、７ｃ 応力膜
８ スリット

Claims (10)

  1. ＭＯＳ電界効果トランジスタを有する半導体装置において、
    半導体基板と、
    前記半導体基板に形成されたソース及びドレインと、
    前記半導体基板上に形成されたゲートと、
    前記ゲートの側壁上に形成された側壁絶縁層と、
    前記ソース、前記ドレイン、前記側壁絶縁層及び前記ゲートを覆うように形成された応力膜と、を有し、
    前記応力膜は、前記応力膜表面から前記側壁絶縁層方向に伸びるスリットと、前記スリットにより分離される第１の部分及び第２の部分とを有し、
    前記スリットの底部は前記側壁絶縁膜のみに達し、
    前記第１の部分は前記ゲート上に位置し、
    前記第２の部分は前記ソース及び前記ドレイン上に位置すること、
    を特徴とする半導体装置。
  2. 前記側壁絶縁層は、異なる複数の絶縁膜を有することを特徴とする請求項１記載の半導体装置。
  3. 前記スリットは、前記側壁絶縁層のソース側端部またはドレイン側端部に伸びるように形成されていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記側壁絶縁層は前記ソース及び前記ドレイン上にも形成され、断面視でＬ字型の形状を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記スリットは、前記Ｌ字型の前記側壁絶縁層の屈曲部近傍に伸びるように形成されていることを特徴とする請求項４記載の半導体装置。
  6. ｐチャネル型ＭＯＳ電界効果トランジスタの前記ソース、前記ドレイン及び前記ゲート上に、チャネルに圧縮歪みを与える前記応力膜が形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. ｎチャネル型ＭＯＳ電界効果トランジスタの前記ソース、前記ドレイン及び前記ゲート上に、チャネルに引っ張り歪みを与える前記応力膜が形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. ＭＯＳ電界効果トランジスタを有する半導体装置の製造方法において、
    半導体基板上にゲートを形成する工程と、
    前記ゲートをマスクとして、前記半導体基板にソース及びドレインを形成する工程と、
    前記ゲートの側壁上に側壁絶縁層を形成する工程と、
    前記ソース、前記ドレイン、前記側壁絶縁層及び前記ゲートを覆うように応力膜を形成する工程と、
    前記応力膜に、前記応力膜表面から前記側壁絶縁層方向に伸びるスリットを形成する工程と、を有し、
    前記応力膜は、前記スリットにより分離される第１の部分及び第２の部分を有し、
    前記スリットの底部は前記側壁絶縁膜のみに達し、
    前記第１の部分は前記ゲート上に位置し、
    前記第２の部分は前記ソース及び前記ドレイン上に位置することを特徴とする半導体装置の製造方法。
  9. 前記スリットを形成する工程は、フッ化水素酸を用いたウェットエッチング処理を行うことを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記ゲートを覆う前記応力膜のアスペクト比が３以上となるように前記応力膜を形成することで、前記スリットを形成することを特徴とする請求項８記載の半導体装置の製造方法。
JP2006278448A 2006-10-12 2006-10-12 半導体装置及びその製造方法 Expired - Fee Related JP5092340B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2006278448A JP5092340B2 (ja) 2006-10-12 2006-10-12 半導体装置及びその製造方法
US11/652,131 US7968920B2 (en) 2006-10-12 2007-01-11 Semiconductor device and manufacturing method thereof
TW096102439A TWI380445B (en) 2006-10-12 2007-01-23 Semiconductor device and manufacturing method thereof
KR1020070008260A KR100909027B1 (ko) 2006-10-12 2007-01-26 반도체 장치 및 그 제조 방법
CN2007100081757A CN101162734B (zh) 2006-10-12 2007-01-26 半导体器件及其制造方法
US13/109,126 US8741721B2 (en) 2006-10-12 2011-05-17 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006278448A JP5092340B2 (ja) 2006-10-12 2006-10-12 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008098396A JP2008098396A (ja) 2008-04-24
JP5092340B2 true JP5092340B2 (ja) 2012-12-05

Family

ID=39297612

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006278448A Expired - Fee Related JP5092340B2 (ja) 2006-10-12 2006-10-12 半導体装置及びその製造方法

Country Status (5)

Country Link
US (2) US7968920B2 (ja)
JP (1) JP5092340B2 (ja)
KR (1) KR100909027B1 (ja)
CN (1) CN101162734B (ja)
TW (1) TWI380445B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182063A (ja) * 2007-01-25 2008-08-07 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP5359863B2 (ja) * 2007-02-22 2013-12-04 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20090289284A1 (en) * 2008-05-23 2009-11-26 Chartered Semiconductor Manufacturing, Ltd. High shrinkage stress silicon nitride (SiN) layer for NFET improvement
JP5331618B2 (ja) * 2009-08-28 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5531812B2 (ja) * 2010-06-23 2014-06-25 富士通セミコンダクター株式会社 Ｍｏｓトランジスタおよびその製造方法、半導体集積回路装置
CN102411644B (zh) * 2010-09-19 2013-03-27 中芯国际集成电路制造(上海)有限公司 电路布局的调整方法
US9142462B2 (en) 2010-10-21 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a contact etch stop layer and method of forming the same
US10008265B2 (en) 2014-09-06 2018-06-26 NEO Semiconductor, Inc. Method and apparatus for providing three-dimensional integrated nonvolatile memory (NVM) and dynamic random access memory (DRAM) memory device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3565983B2 (ja) * 1996-04-12 2004-09-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003086708A (ja) * 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
CN1301556C (zh) * 2003-03-31 2007-02-21 台湾积体电路制造股份有限公司 Cmos组件及其制造方法
JP4557508B2 (ja) 2003-06-16 2010-10-06 パナソニック株式会社 半導体装置
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
JP4829473B2 (ja) * 2004-01-21 2011-12-07 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置およびその製造方法
JP4055717B2 (ja) * 2004-01-27 2008-03-05 カシオ計算機株式会社 半導体装置およびその製造方法
KR20060058545A (ko) * 2004-11-25 2006-05-30 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
US20060118892A1 (en) * 2004-12-02 2006-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Structures to Produce a Strain-Inducing Layer in a Semiconductor Device
KR20060073818A (ko) * 2004-12-24 2006-06-29 동부일렉트로닉스 주식회사 반도체 소자의 콘택 제조 방법
US7615426B2 (en) * 2005-02-22 2009-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. PMOS transistor with discontinuous CESL and method of fabrication
JP4361886B2 (ja) * 2005-02-24 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
US7977185B2 (en) * 2005-11-22 2011-07-12 International Business Machines Corporation Method and apparatus for post silicide spacer removal
US7888214B2 (en) * 2005-12-13 2011-02-15 Globalfoundries Singapore Pte. Ltd. Selective stress relaxation of contact etch stop layer through layout design
US7635620B2 (en) * 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070200179A1 (en) * 2006-02-24 2007-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strain enhanced CMOS architecture with amorphous carbon film and fabrication method of forming the same
US7378308B2 (en) * 2006-03-30 2008-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with improved gap-filling

Also Published As

Publication number Publication date
US20080087923A1 (en) 2008-04-17
TW200818496A (en) 2008-04-16
KR20080033035A (ko) 2008-04-16
CN101162734B (zh) 2010-05-19
KR100909027B1 (ko) 2009-07-22
US7968920B2 (en) 2011-06-28
US8741721B2 (en) 2014-06-03
CN101162734A (zh) 2008-04-16
US20110217847A1 (en) 2011-09-08
JP2008098396A (ja) 2008-04-24
TWI380445B (en) 2012-12-21

Similar Documents

Publication Publication Date Title
US20230246032A1 (en) Semiconductor device and method of manufacturing the same
US7517766B2 (en) Method of removing a spacer, method of manufacturing a metal-oxide-semiconductor transistor device, and metal-oxide-semiconductor transistor device
CN101390209B (zh) 通过在栅极和沟道中引起应变来增强cmos晶体管性能的方法
US7858421B2 (en) Method of forming metal-oxide-semiconductor transistor
KR100676385B1 (ko) 전계 효과 트랜지스터를 포함한 반도체 장치
JP5795735B2 (ja) チャネル領域への減少させられたオフセットを有する埋め込みＳｉ／Ｇｅ材質を伴うトランジスタ
US7662730B2 (en) Method for fabricating ultra-high tensile-stressed film and strained-silicon transistors thereof
JP5092340B2 (ja) 半導体装置及びその製造方法
US8159030B2 (en) Strained MOS device and methods for its fabrication
US7442601B2 (en) Stress enhanced CMOS circuits and methods for their fabrication
WO2003105204A2 (en) Semiconductor devices having strained dual channel layers
KR20110123733A (ko) 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
JP5223285B2 (ja) 半導体装置の製造方法
JP4997752B2 (ja) 半導体装置の製造方法
TWI585861B (zh) 具有磊晶成長之應力引發源極與汲極區之金氧半導體裝置的製造方法
CN101593728B (zh) 具有应力膜的互补金属氧化物半导体器件及其制造方法
US8872272B2 (en) Stress enhanced CMOS circuits and methods for their manufacture
JP5387700B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080729

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090826

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120601

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120605

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120803

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120821

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120903

R150 Certificate of patent or registration of utility model

Ref document number: 5092340

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150928

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees