JP4997752B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特に、ダマシンゲートプロセスを用いる半導体装置の製造方法に関する。

ＭＯＳトランジスタでは、チャネル中を通る電子やホールの移動度を向上させる手法として、歪Ｓｉ基板を用いたり、外部からチャネルにストレスをかけるなどの手法が提案されている。

歪Ｓｉ基板は、ＳｉＧｅ上にＳｉをエピタキシャル成長させて歪Ｓｉ層を形成することにより製造される。また、外部からのストレスに関しては、ＭＯＳトランジスタの形成において、シリサイド形成後にＳｉＮなどのライナー膜を形成してストレスを印加する方法や、Ｓｉ基板のソース・ドレイン部をドライエッチングした後に、ＳｉＧｅやＳｉＣをエピタキシャル成長させる方法が取られている（例えば、非特許文献１参照）。

一方、チャネル中のキャリアを増やす方法として、空乏層ができないメタルゲートを用いることが提案されている。特に３２ｎｍ以降の世代では、ゲート絶縁膜の薄膜化はリーク電流の面で限界に達しており、高誘電率膜（Ｈｉｇｈ−ｋ膜）とメタルゲートの導入は有望な技術とされている。

メタルゲートは、ポリシリコンに比べて熱に対する安定性が低いことから、メタルゲートを形成した後に不純物の活性化アニールを行うことができない。このため、メタルゲートを用いる場合には、いわゆるダマシンゲートプロセスが採用される。

ダマシンゲートプロセスでは、ポリシリコンゲートに対して自己整合的にエクステンション部およびソース・ドレイン部を形成した後に、層間絶縁膜が形成される。その後、ポリシリコンゲートおよびダミーゲート絶縁膜を除去してゲート開口部を形成した後に、ゲート開口部内にゲート絶縁膜およびメタルゲートを形成する。このゲート絶縁膜として、酸化シリコンよりも誘電率の高い高誘電率膜が用いられる。
T.Ghai et al.,"A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors",IEDM Tech Dig.,pp.978-980,(2003)

チャネルに有効にストレスをかけるため、ストレスライナー膜はコンタクト部以外はできるだけ繋がっていることが好ましい。このため、ストレスライナー膜は、ゲート電極やシリサイド層を形成した後に設けられる。

しかしながら、ダマシンゲートプロセスでは、メタルゲート電極を形成した後にストレスライナー膜を形成した場合には、ストレスライナー膜は層間絶縁膜上に形成される。この結果、ストレスライナー膜が基板に接触しないことから、チャネルにストレスをかけることができないという不利益がある。

本発明は上記の事情に鑑みてなされたものであり、その目的は、ダマシンゲートプロセスを採用し、かつ、チャネルに有効にストレスをかけることができる半導体装置の製造方法を提供することにある。

上記の目的を達成するため、本発明の半導体装置の製造方法は、基板上にダミーゲートを形成する工程と、前記ダミーゲートの両側における前記基板にソース・ドレイン部を形成する工程と、前記基板上に前記ダミーゲートの上面を露出させる層間絶縁膜を形成する工程と、前記ダミーゲートを除去して、ゲート開口部を形成する工程と、前記ゲート開口部内にゲート電極を埋め込む工程と、前記層間絶縁膜を除去する工程と、前記基板および前記ゲート電極を被覆するライナー膜を形成する工程とを有する。

上記の本発明では、ゲート開口部へゲート電極を埋め込み、層間絶縁膜を除去した後に、ライナー膜を形成する。これにより、基板に接触し、かつ、コンタクト部を除いてトランジスタを被覆するライナー膜が形成される。

本発明によれば、ダマシンゲート構造の半導体装置であって、チャネルに有効にストレスをかけることができ、キャリアの移動度を向上させた半導体装置を製造することができる。

以下に、本発明の実施の形態について、図面を参照して説明する。

図１は、本実施形態に係る半導体装置の断面図である。

例えばシリコンからなる半導体基板１には、図示しない素子分離絶縁膜が形成されている。素子分離絶縁膜は、主として酸化シリコンからなり、ＳＴＩ（Shallow Trench Isolation）技術により形成される。

半導体基板１の活性領域上には、ゲート絶縁膜１２を介してメタルゲート電極１３が形成されている。ゲート絶縁膜１２は、例えば、酸化シリコンよりも誘電率の高い酸化ハフニウムなどの高誘電率膜（Ｈｉｇｈ−ｋ膜）からなる。メタルゲート電極１３は、ｎＭＯＳとｐＭＯＳとで異なる材料であってもよい。ｎＭＯＳの場合には、メタルゲート電極１３は、例えばＨｆ、Ｍｏである。ｐＭＯＳの場合には、メタルゲート電極１３は、例えば、Ｒｕ、Ｔａ、Ｗである。

メタルゲート電極１３の側壁には、側壁スペーサ４が形成されている。側壁スペーサ４は、例えば窒化シリコン膜である。側壁スペーサ４の膜厚は、５〜１０ｎｍである。メタルゲート電極１３の側壁には、側壁スペーサ４を介してサイドウォール絶縁膜５が形成されている。サイドウォール絶縁膜５は、例えば窒化シリコン膜である。なお、サイドウォール絶縁膜５は、窒化シリコン膜と酸化シリコン膜の積層構造であってもよい。

メタルゲート電極１３の両側であって、サイドウォール絶縁膜５の直下における半導体基板１には、浅いエクステンション部６が形成されている。ｎＭＯＳの場合には、エクステンション部６はｎ型である。ｐＭＯＳの場合には、エクステンション部６はｐ型である。本実施形態では、エクステンション部６として、半導体基板１に形成された不純物拡散層の例を示すが、半導体基板１上に積層されたエピタキシャル成長層であってもよい。

メタルゲート電極１３の両側であって、サイドウォール絶縁膜５の外側における半導体基板１には、エクステンション部６よりも深いソース・ドレイン部７が形成されている。ｎＭＯＳの場合には、ソース・ドレイン部７はｎ型である。ｐＭＯＳの場合には、ソース・ドレイン部７はｐ型である。本実施形態では、ソース・ドレイン部７として、半導体基板１に形成された不純物拡散層の例を示すが、半導体基板１上に積層されたエピタキシャル成長層であってもよい。

ソース・ドレイン部７の表層には、シリサイド層８が形成されている。シリサイド層８は、例えばニッケルシリサイドや、コバルトシリサイドからなる。メタルゲート電極１３下であって、２つのエクステンション部６の間にチャネルが形成される。

上記のトランジスタのメタルゲート電極１３、サイドウォール絶縁膜５、ソース・ドレイン部７を被覆してストレスライナー膜１４が形成されている。ストレスライナー膜１４は、図示しない素子分離絶縁膜上にも形成されている。ストレスライナー膜１４は、例えば、窒化シリコンからなる。ｐＭＯＳの場合には、ストレスライナー膜１４によりチャネルに圧縮応力をかける。ｎＭＯＳの場合には、ストレスライナー膜１４によりチャネルに引っ張り応力をかける。チャネルにかける応力は、ストレスライナー膜１４の製法により制御可能である。

ｎＭＯＳにおいてはチャネルに引っ張り応力を与えることにより、Ｓｉの格子間隔が広がり、キャリアとなる電子の移動度は向上する。ｐＭＯＳにおいてはチャネルに圧縮応力を与えることにより、Ｓｉの格子間隔が狭まり、キャリアとなるホールの移動度は向上する。

ストレスライナー膜１４上には、層間絶縁膜１５が形成されている。層間絶縁膜１５は、例えば酸化シリコン膜からなる。なお、図示はしないが、層間絶縁膜１５およびストレスライナー膜１４を貫通し、ソース・ドレイン部７およびメタルゲート電極１３に接続するコンタクトが形成されている。コンタクトの部位以外においては、ストレスライナー膜１４は繋がっている。

次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図８を参照して説明する。

シリコンからなる半導体基板１に、例えばＳＴＩ技術により図示しない素子分離絶縁膜を形成する。その後、半導体基板１上に、熱酸化法により酸化シリコン膜を形成し、ＣＶＤ法によりポリシリコン膜を形成し、ポリシリコン膜および酸化シリコン膜をパターニングする。これにより、図２（ａ）に示すように、半導体基板１上に、酸化シリコンからなるダミーゲート絶縁膜２を介して、ポリシリコンからなるダミーゲート３が形成される。ダミーゲート３の厚さは、例えば、１００〜２００ｎｍである。

次に、図２（ｂ）に示すように、ダミーゲート３の側壁に側壁スペーサ４を形成する。例えば、半導体基板１の全面にＣＶＤ法により窒化シリコン膜を堆積し、当該窒化シリコン膜をドライエッチングすることにより、側壁スペーサ４を形成する。側壁スペーサ４の厚さは、例えば５〜１０ｎｍである。

次に、図３（ａ）に示すように、例えばダミーゲート３をマスクとした不純物のイオン注入により、ダミーゲート３の両側における半導体基板１にエクステンション部６を形成する。あるいは、不純物を添加したシリコン層を半導体基板１上に選択的にエピタキシャル成長することにより、半導体基板１上にエクステンション部６を積層させてもよい。あるいは、半導体基板１上にシリコン層を選択的にエピタキシャル成長させた後に、当該シリコン層に不純物をイオン注入して、半導体基板１上にエクステンション部６を積層させてもよい。

次に、図３（ｂ）に示すように、ダミーゲート３の側壁に、側壁スペーサ４を介してサイドウォール絶縁膜５を形成する。例えば、半導体基板１の全面にＣＶＤ法により窒化シリコン膜を形成した後に、当該窒化シリコン膜をドライエッチングすることにより、サイドウォール絶縁膜５を形成する。なお、窒化シリコン膜と酸化シリコン膜の積層膜を形成した後に、当該積層膜をドライエッチングすることにより、積層構造のサイドウォール絶縁膜５を形成してもよい。

次に、図４（ａ）に示すように、ダミーゲート３およびサイドウォール絶縁膜５をマスクとしたイオン注入により、ソース・ドレイン部７を形成する。あるいは、不純物を添加したシリコン層を半導体基板１上に選択的にエピタキシャル成長することにより、半導体基板１上にソース・ドレイン部７を積層させてもよい。あるいは、半導体基板１上にシリコン層を選択的にエピタキシャル成長させた後に、当該シリコン層に不純物をイオン注入して、半導体基板１上にソース・ドレイン部７を積層させてもよい。

次に、図４（ｂ）に示すように、ソース・ドレイン部７の表層にシリサイド層８を形成する。例えば、半導体基板１の全面にＮｉあるいはＣｏなどの金属膜を堆積させた後、熱処理により金属膜とシリコンを反応させてシリサイド層８を形成する。その後、不要な金属膜を除去する。

次に、図５（ａ）に示すように、半導体基板１の全面にＣＶＤ法により窒化シリコン膜からなるエッチングストッパ膜９を形成する。エッチングストッパ膜９の厚さは、数ｎｍ〜数十ｎｍである。エッチングストッパ膜９は、図示しない素子分離絶縁膜を保護する役割を有する。また、エッチングストッパ膜９となる窒化シリコン膜は、最終的にストレスライナー膜１４の一部となる。

次に、図５（ｂ）に示すように、半導体基板１の全面に例えばＣＶＤ法により酸化シリコンからなる層間膜１０を形成する。層間膜１０は、ダミーゲート３を完全に覆う膜厚で形成する。例えば、層間膜１０の膜厚は、３００〜７００ｎｍである。この層間膜１０は、最終的には残らない犠牲膜として使用される。

次に、図６（ａ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、ダミーゲート３上のエッチングストッパ膜９が露出するまで層間膜１０を除去する。ＣＭＰにおいて、エッチングストッパ膜９は研磨ストッパとなる。このＣＭＰにより、層間膜１０は平坦化される。その後、ダミーゲート３上のエッチングストッパ膜９をドライエッチングあるいはウェットエッチングにより除去する。これにより、ダミーゲート３の上面が露出する。図示はしないが、エッチングストッパ膜９を除去する際に、側壁スペーサ４およびサイドウォール絶縁膜５の窒化シリコン膜も若干削れる。サイドウォール絶縁膜５が削れてしまった部分は、ダマシンゲートプロセスを経た証拠として残る。

次に、図６（ｂ）に示すように、ドライエッチングあるいはウェットエッチングにより、ポリシリコンからなるダミーゲート３およびダミーゲート絶縁膜２を除去する。これにより、ゲート開口部１１が形成される。本実施形態では、ダミーゲート３に加えて、ダミーゲート絶縁膜２も除去する例について説明するが、ダミーゲート絶縁膜２を最終的なゲート絶縁膜として使用してもよい。このダミーゲート３およびダミーゲート絶縁膜２のエッチングにおいて、側壁スペーサ４はエッチングストッパとして機能する。

次に、図７（ａ）に示すように、ゲート開口部１１に露出した半導体基板１上に、ゲート絶縁膜１２を形成した後に、全面に金属層１３ａを形成する。ゲート絶縁膜１２の形成では、例えば酸化ハフニウムなどの高誘電率膜を形成する。ｎＭＯＳとｐＭＯＳとで異なる金属層を形成する場合には、例えば全面にｎＭＯＳ用の金属層を形成後、マスクを用いてｐＭＯＳ領域に形成された金属層を除去して、ｐＭＯＳ用の金属層を形成すればよい。ｎＭＯＳ用の金属層１３ａは、例えばＨｆ、Ｍｏである。ｐＭＯＳ用の金属層１３ａは、例えば、Ｒｕ、Ｔａ、Ｗである。

次に、図７（ｂ）に示すように、ＣＭＰ法により、層間膜１０上に形成された余分な金属層１３ａを除去する。これにより、ゲート開口部１１内にメタルゲート電極１３が形成される。

次に、図８（ａ）に示すように、希フッ酸を用いたウェットエッチングによって、酸化シリコンからなる層間膜１０を除去する。この際に、層間膜１０の下層のエッチングストッパ膜９が、主として酸化シリコンからなる素子分離絶縁膜を保護する役割を果たす。

次に、図８（ｂ）に示すように、半導体基板１の全面にストレスライナー膜１４を形成する。ストレスライナー膜１４として、プラズマＣＶＤ法により窒化シリコン膜を形成する。窒化シリコン膜の膜厚は、１０ｎｍ〜１００ｎｍである。なお、図８（ｂ）では、先に形成された窒化シリコンからなるエッチングストッパ膜９を含めてストレスライナー膜１４として図解している。

ｐＭＯＳの場合のプラズマＣＶＤ法の条件は、温度＝４５０℃、圧力＝２６６Ｐａ（２Ｔｏｒｒ）、ＳｉＨ_４＝１００ｓｃｃｍ、ＮＨ_３＝１００ｓｃｃｍ、ＨＦ ＲＦパワー＝５０Ｗ、ＬＦ ＲＦパワー＝１００Ｗ、Ｓｐａｃｉｎｇ＝３００ｍｉｌｓである。これにより、圧縮応力をもつストレスライナー膜１４が形成される。

ｎＭＯＳの場合のプラズマＣＶＤ法の条件は、温度＝４５０℃、圧力＝１３３３Ｐａ（１０Ｔｏｒｒ）、ＳｉＨ_４＝３０ｓｃｃｍ、Ｎ_２＝１００ｓｃｃｍ、ＮＨ_３＝９０ｓｃｃｍ、ＨＦ ＲＦパワー＝２０Ｗ、ＬＦ ＲＦパワー＝１０Ｗ、Ｓｐａｃｉｎｇ＝３００ｍｉｌｓである。これにより、引っ張り応力をもつストレスライナー膜１４が形成される。

次に、半導体基板１の全面に酸化シリコンからなる層間絶縁膜１５を形成する（図１参照）。以降の工程としては、ＣＭＰ法により層間絶縁膜１５を平坦化し、層間絶縁膜１５およびストレスライナー膜１４を貫通するコンタクトを形成し、配線を形成する。以上により、半導体装置が完成する。

上記の本実施形態に係る半導体装置の製造方法によれば、ゲート開口部１１へメタルゲート電極１３を埋め込んだ後に、一旦層間膜１０を除去してから、ストレスライナー膜１４を形成する。これにより、半導体基板１に接触し、かつ、コンタクト部を除いてトランジスタを被覆するストレスライナー膜１４が形成される。従って、基板に有効にストレス（応力）をかけることができ、キャリアの移動度を向上させることができる。

また、層間膜１０の下層に、層間膜１０に対してエッチング選択比をもつエッチングストッパ膜９を形成しておくことにより、層間膜１０を除去する際に酸化シリコンからなる素子分離絶縁膜を保護することができる。さらに、エッチングストッパ膜９としてストレスライナー膜１４と同じ窒化シリコン膜を採用することにより、後にストレスライナー膜の一部として使用することができる。

本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態で挙げた材料や数値は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本実施形態に係る半導体装置の断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。 本実施形態に係る半導体装置の製造における工程断面図である。

符号の説明

１…半導体基板、２…ダミーゲート絶縁膜、３…ダミーゲート、４…側壁スペーサ、５…サイドウォール絶縁膜、６…エクステンション部、７…ソース・ドレイン部、８…シリサイド層、９…エッチングストッパ膜、１０…層間膜、１１…ゲート開口部、１２…ゲート絶縁膜、１３…メタルゲート電極、１３ａ…金属層、１４…ストレスライナー膜、１５…層間絶縁膜

Claims (4)

1. 基板上にダミーゲートを形成する工程と、
   前記ダミーゲートの両側における前記基板にソース・ドレイン部を形成する工程と、
   前記基板および前記ダミーゲート上にエッチングストッパ膜を形成する工程と、
   前記エッチングストッパ膜の上層に前記エッチングストッパ膜に対してエッチング選択比をもつ層間膜を形成する工程と、
   前記エッチングストッパ膜をエッチングストッパとして前記エッチングストッパ膜を研磨し、前記ダミーゲート上の前記エッチングストッパ膜を除去して前記ダミーゲートの上面を露出させる工程と、
   前記ダミーゲートを除去して、ゲート開口部を形成する工程と、
   前記ゲート開口部内にゲート電極を埋め込む工程と、
   前記エッチングストッパ膜を残して前記層間膜を除去する工程と、
   前記エッチングストッパ膜と一体となるようにして前記基板および前記ゲート電極を被覆するストレスを印加するライナー膜を形成する工程と
   を有する半導体装置の製造方法。
2. 前記ゲート電極を埋め込む工程において、前記ゲート開口部内にメタルゲート電極を埋め込む
   請求項１記載の半導体装置の製造方法。
3. 前記ダミーゲートを形成する工程の後、前記ソース・ドレイン部を形成する工程の前に、前記ダミーゲートの両側における前記基板にエクステンション部を形成する工程と、前記基板の側壁にサイドウォール絶縁膜を形成する工程とを有し、
   前記ソース・ドレイン部を形成する工程において、前記サイドウォール絶縁膜の外側の前記半導体基板に前記ソース・ドレイン部を形成する
   請求項１または２に記載の半導体装置の製造方法。
4. 前記ダミーゲートを形成する工程の前に、前記基板上にダミーゲート絶縁膜を形成する工程をさらに有し、
   前記ゲート開口部を形成する工程の後、前記ゲート電極を埋め込む工程の前に、前記ゲート開口部内のダミーゲート絶縁膜を除去する工程と、前記ゲート開口部に露出した前記基板上に、ゲート絶縁膜を形成する工程と
   を有する請求項１〜３のいずれかに記載の半導体装置の製造方法。

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