JPWO2004097943A1 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JPWO2004097943A1 JPWO2004097943A1 JP2005505931A JP2005505931A JPWO2004097943A1 JP WO2004097943 A1 JPWO2004097943 A1 JP WO2004097943A1 JP 2005505931 A JP2005505931 A JP 2005505931A JP 2005505931 A JP2005505931 A JP 2005505931A JP WO2004097943 A1 JPWO2004097943 A1 JP WO2004097943A1
- Authority
- JP
- Japan
- Prior art keywords
- layer
- recess
- sidewall
- gate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 167
- 238000004519 manufacturing process Methods 0.000 title claims description 84
- 238000009413 insulation Methods 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 404
- 239000000758 substrate Substances 0.000 claims description 125
- 238000000034 method Methods 0.000 claims description 86
- 229910021332 silicide Inorganic materials 0.000 claims description 85
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 85
- 230000002093 peripheral effect Effects 0.000 claims description 59
- 238000009792 diffusion process Methods 0.000 claims description 49
- 239000011229 interlayer Substances 0.000 claims description 36
- 239000012212 insulator Substances 0.000 claims description 35
- 229910003811 SiGeC Inorganic materials 0.000 claims description 32
- 238000001312 dry etching Methods 0.000 claims description 30
- 239000012535 impurity Substances 0.000 claims description 26
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 21
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 229910019001 CoSi Inorganic materials 0.000 claims description 12
- 229910016006 MoSi Inorganic materials 0.000 claims description 10
- 229910008484 TiSi Inorganic materials 0.000 claims description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 229910018557 Si O Inorganic materials 0.000 claims description 6
- 229910006360 Si—O—N Inorganic materials 0.000 claims description 6
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 229910015801 BaSrTiO Inorganic materials 0.000 claims description 5
- 229910019974 CrSi Inorganic materials 0.000 claims description 5
- 229910017493 Nd 2 O 3 Inorganic materials 0.000 claims description 5
- 229910005883 NiSi Inorganic materials 0.000 claims description 5
- 229910005881 NiSi 2 Inorganic materials 0.000 claims description 5
- 229910021140 PdSi Inorganic materials 0.000 claims description 5
- 229910002367 SrTiO Inorganic materials 0.000 claims description 5
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 5
- 229910006249 ZrSi Inorganic materials 0.000 claims description 5
- 229910021340 platinum monosilicide Inorganic materials 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910004541 SiN Inorganic materials 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000010408 film Substances 0.000 description 203
- 230000008569 process Effects 0.000 description 55
- 229910052751 metal Inorganic materials 0.000 description 28
- 239000002184 metal Substances 0.000 description 28
- 230000008901 benefit Effects 0.000 description 26
- 230000004048 modification Effects 0.000 description 26
- 238000012986 modification Methods 0.000 description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- 229920005591 polysilicon Polymers 0.000 description 24
- 239000007789 gas Substances 0.000 description 22
- 230000003647 oxidation Effects 0.000 description 22
- 238000007254 oxidation reaction Methods 0.000 description 22
- 230000015572 biosynthetic process Effects 0.000 description 21
- 210000000746 body region Anatomy 0.000 description 20
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 16
- 230000001681 protective effect Effects 0.000 description 12
- 229910052785 arsenic Inorganic materials 0.000 description 10
- 238000002955 isolation Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 125000005842 heteroatom Chemical group 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 238000001459 lithography Methods 0.000 description 8
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000000137 annealing Methods 0.000 description 6
- -1 arsenic ions Chemical class 0.000 description 6
- 239000000460 chlorine Substances 0.000 description 6
- 229910052801 chlorine Inorganic materials 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 4
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 4
- 229910008812 WSi Inorganic materials 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 4
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 4
- 229910052794 bromium Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006735 deficit Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 2
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
Abstract
本発明のＭＩＳＦＥＴからなる半導体装置は、表面に外周が閉じた開口を有する凹部（１０１）が形成された半導体層（３）と、少なくとも凹部（３）の内面を覆うように形成されたゲート絶縁膜（１３）と、凹部（１０１）の内面との間にゲート絶縁膜（１３）が介在するようにして凹部（１０１）を埋めるゲート電極（１４）と、平面視においてゲート電極（１４）の両側に位置しかつ半導体層（３）の表面から所定の深さに渡るように形成された一対のソース・ドレイン（１０２）とを備えている。
Description
本発明は、半導体装置に関し、特に、ソース・ドレインがゲート絶縁膜よりも高い位置に形成されたエレベイテッドソース・ドレイン構造を有するＭＩＳトランジスタに関する。
〔技術背景〕
これまで電界効果型トランジスタ（ＦＥＴ）は、微細化を進めることでその特性を向上させてきた。サブ１００ｎｍ世代のＭＩＳＦＥＴ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）では、ショートチャネル効果やパンチスルーを回避するためにソース・ドレイン高濃度拡散層を浅く形成することが不可欠となってきた。しかしソース・ドレイン高濃度拡散層を浅く形成すると、ソース・ドレイン高濃度拡散層のシリサイド層の下方に位置する部分の厚みが薄くなるため、寄生抵抗成分の増大、及びソース・ドレイン高濃度拡散層とボディ領域とのｐｎ接合におけるシリサイド層に起因した接合リークの増加が発生する。このような問題を回避するため、近年、ソース・ドレインのコンタクトとの接続部分の近傍部をシリコン基板の外側に位置させるエレベイテッドソース・ドレイン構造が注目を集めている（例えば、Ｓａｔｏｓｈｉ Ｙａｍａｋａｗａ他７名、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．，Ｖｏｌ．１８，Ｎｏ．７，ｐ３６６，１７９９．参照）。
図９はこのような従来のエレベイテッドソース・ドレイン構造を有するＭＩＳＦＥＴの構成を模式的に示す断面図である。
図９において、このＭＩＳＦＥＴでは、基板（ＳＯＩ基板）１の表面にエピタキシャルＳｉ又はポリシリコンを選択成長して凸部１８を形成し、この凸部１８によってシリサイド層１１の上部、すなわち、ソース・ドレインのコンタクト１５との接続部分の近傍部（以下、ソース・ドレインの上部という）を構成することにより、ソース・ドレインの位置が引き上げられている。なお、符号２は、ＳｉＯ２ボックス層、符号３はＳｉボディ層、符号４は絶縁体、符号９はサイドウォール、符号１２は層間絶縁膜、符号１３はゲート絶縁膜、符号１４はゲート電極をそれぞれ示す。
特に、ＳＯＩ基板を用いた完全空乏デバイスでは、ゲート微細化に伴い完全空乏化を実現するためのＳｉボディ層の厚さがますます薄膜化している。サブ１００ｎｍ世代ではＳｉボディ層の厚さは３０ｎｍ程度まで薄膜化する必要がある。ＳＯＩデバイスでは、シリサイド層がＳｉＯ２ボックス層まで到達するとシリサイド層とソース・ドレイン拡散層との接触面積が急激に減少してしまうため、抵抗が増大する。このようなＳＯＩデバイスのＳｉボディ層薄膜化においても、エレベイテッドソース・ドレイン構造を採用することでシリサイド層に起因する問題を回避することが可能である。
また、近年ＳｉＧｅ層上に成膜された歪みＳｉ層をチャネル層に用いることで、電流駆動力を向上させる技術が注目を集めており、実用化が期待されている（例えば、Ｚｈｉ−Ｙｕａｎ Ｃｈｅｎｇ他７名、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．，Ｖｏｌ．２０，Ｎｏ．７，ｐ３１９，１８０１．参照）。この技術では、ＳｉＧｅ層上の歪みＳｉ層は臨界膜厚以上に厚く堆積できないため、一般的には１０〜６０ｎｍ程度の薄膜が用いられる。しかしながら、ＳｉＧｅ層は、半導体素子のコンタクト部分に広く用いられているコバルトシリサイド（ＣｏＳｉ２）化を阻害する働きがあることが知られており（例えば、Ｒ．Ａ．Ｄｏｎａｔｏｎ他６名、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．７０，Ｎｏ．１０，ｐ１２６６，１７９７．参照）、歪みＳｉ層の薄膜化はコンタクト抵抗のバラツキを生じさせる原因となる。このように、歪みＳｉデバイスの利用においても、エレベイテッドソース・ドレイン構造を採用することでシリサイド化の問題が回避できる。
しかしながら、選択成長によるエレベイテッドソース・ドレイン構造の形成には、以下のような課題が挙げられる。（図９参照。）
図９を用いて、従来の選択成長によるエレベイテッドソース・ドレイン構造の課題について説明する。図９の左半部は、理想とするエレベイテッドソース・ドレイン構造を、図９の右半部は、エレベイテッドソース・ドレイン構造の課題を示したものである。
＜課題１＞ 不純物プロファイルの崩れ（符号１９で示す）
エレベイテッドソース・ドレイン構造では、Ｓｉボディ層３に不純物イオンを注入してソース・ドレイン拡散層１０を形成した後、ソース・ドレインの上部を構成する凸部１８を選択成長により形成するため、この凸部１８の選択成長時の熱処理により、ソース・ドレイン拡散層１０の不純物プロファイルが崩れてしまう。不純物プロファイルが崩れると、実効的なゲート長の揺らぎや、ショートチャネル効果が発生するため、しきい値電圧の変動が起きる。これを抑制するためには選択成長の低温化（一般的に７００℃以下）が必要とされる。しかし、Ｓｉの低温成長は成長速度が遅いためスループットが低下するという問題がある。
＜課題２＞ サイドウォール上のポリシリコン堆積（符号２０で示す）
エレベイテッドソース・ドレイン構造では、凸部１８をエピタキシャルＳｉ又はポリシリコンの選択成長により形成するが、このポリシリコンの選択成長の際に、ゲート電極１４の側面を覆うサイドウォール９等の上にポリシリコンが堆積する可能性がある。このようにポリシリコンが堆積すると、ゲート−ソース間もしくはゲート−ドレイン間の電気的ショートを引き起こす。これを抑制するためにはエピタキシャルＳｉもしくはポリシリコンの選択成長時の高選択性の実現が必要とされる。選択性を向上させるために、結晶成長中に塩化水素ガスを添加することが有効であることが知られているが、塩素系ガスの使用にはチャンバーもしくは配管を腐食する危険性がある。
＜課題３＞ ファセット部での局所的な不純物プロファイルの崩れ（符号２１で示す）
選択成長では、選択成長のためのマスクパターン開口部のエッジ部分にファセット（結晶面）が形成される。このようなファセット部は不純物のイオン注入の際にチャネリング効果等により局所的に不純物プロファイルが崩れやすい。不純物プロファイルの揺らぎは接触抵抗のバラツキを引き起こす。ファセット形状は結晶成長の条件に加えて、マスクパターンの開口率、マスクの材料にも依存するため、制御が困難である。
以上のように、エレベイテッドソース・ドレイン構造はデバイス特性の向上に有効であることが分かっているものの、このエレベイテッドソース・ドレイン構造を形成するための選択成長には課題が多く、実用化には至っていない。
〔技術背景〕
これまで電界効果型トランジスタ（ＦＥＴ）は、微細化を進めることでその特性を向上させてきた。サブ１００ｎｍ世代のＭＩＳＦＥＴ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）では、ショートチャネル効果やパンチスルーを回避するためにソース・ドレイン高濃度拡散層を浅く形成することが不可欠となってきた。しかしソース・ドレイン高濃度拡散層を浅く形成すると、ソース・ドレイン高濃度拡散層のシリサイド層の下方に位置する部分の厚みが薄くなるため、寄生抵抗成分の増大、及びソース・ドレイン高濃度拡散層とボディ領域とのｐｎ接合におけるシリサイド層に起因した接合リークの増加が発生する。このような問題を回避するため、近年、ソース・ドレインのコンタクトとの接続部分の近傍部をシリコン基板の外側に位置させるエレベイテッドソース・ドレイン構造が注目を集めている（例えば、Ｓａｔｏｓｈｉ Ｙａｍａｋａｗａ他７名、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．，Ｖｏｌ．１８，Ｎｏ．７，ｐ３６６，１７９９．参照）。
図９はこのような従来のエレベイテッドソース・ドレイン構造を有するＭＩＳＦＥＴの構成を模式的に示す断面図である。
図９において、このＭＩＳＦＥＴでは、基板（ＳＯＩ基板）１の表面にエピタキシャルＳｉ又はポリシリコンを選択成長して凸部１８を形成し、この凸部１８によってシリサイド層１１の上部、すなわち、ソース・ドレインのコンタクト１５との接続部分の近傍部（以下、ソース・ドレインの上部という）を構成することにより、ソース・ドレインの位置が引き上げられている。なお、符号２は、ＳｉＯ２ボックス層、符号３はＳｉボディ層、符号４は絶縁体、符号９はサイドウォール、符号１２は層間絶縁膜、符号１３はゲート絶縁膜、符号１４はゲート電極をそれぞれ示す。
特に、ＳＯＩ基板を用いた完全空乏デバイスでは、ゲート微細化に伴い完全空乏化を実現するためのＳｉボディ層の厚さがますます薄膜化している。サブ１００ｎｍ世代ではＳｉボディ層の厚さは３０ｎｍ程度まで薄膜化する必要がある。ＳＯＩデバイスでは、シリサイド層がＳｉＯ２ボックス層まで到達するとシリサイド層とソース・ドレイン拡散層との接触面積が急激に減少してしまうため、抵抗が増大する。このようなＳＯＩデバイスのＳｉボディ層薄膜化においても、エレベイテッドソース・ドレイン構造を採用することでシリサイド層に起因する問題を回避することが可能である。
また、近年ＳｉＧｅ層上に成膜された歪みＳｉ層をチャネル層に用いることで、電流駆動力を向上させる技術が注目を集めており、実用化が期待されている（例えば、Ｚｈｉ−Ｙｕａｎ Ｃｈｅｎｇ他７名、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．，Ｖｏｌ．２０，Ｎｏ．７，ｐ３１９，１８０１．参照）。この技術では、ＳｉＧｅ層上の歪みＳｉ層は臨界膜厚以上に厚く堆積できないため、一般的には１０〜６０ｎｍ程度の薄膜が用いられる。しかしながら、ＳｉＧｅ層は、半導体素子のコンタクト部分に広く用いられているコバルトシリサイド（ＣｏＳｉ２）化を阻害する働きがあることが知られており（例えば、Ｒ．Ａ．Ｄｏｎａｔｏｎ他６名、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．７０，Ｎｏ．１０，ｐ１２６６，１７９７．参照）、歪みＳｉ層の薄膜化はコンタクト抵抗のバラツキを生じさせる原因となる。このように、歪みＳｉデバイスの利用においても、エレベイテッドソース・ドレイン構造を採用することでシリサイド化の問題が回避できる。
しかしながら、選択成長によるエレベイテッドソース・ドレイン構造の形成には、以下のような課題が挙げられる。（図９参照。）
図９を用いて、従来の選択成長によるエレベイテッドソース・ドレイン構造の課題について説明する。図９の左半部は、理想とするエレベイテッドソース・ドレイン構造を、図９の右半部は、エレベイテッドソース・ドレイン構造の課題を示したものである。
＜課題１＞ 不純物プロファイルの崩れ（符号１９で示す）
エレベイテッドソース・ドレイン構造では、Ｓｉボディ層３に不純物イオンを注入してソース・ドレイン拡散層１０を形成した後、ソース・ドレインの上部を構成する凸部１８を選択成長により形成するため、この凸部１８の選択成長時の熱処理により、ソース・ドレイン拡散層１０の不純物プロファイルが崩れてしまう。不純物プロファイルが崩れると、実効的なゲート長の揺らぎや、ショートチャネル効果が発生するため、しきい値電圧の変動が起きる。これを抑制するためには選択成長の低温化（一般的に７００℃以下）が必要とされる。しかし、Ｓｉの低温成長は成長速度が遅いためスループットが低下するという問題がある。
＜課題２＞ サイドウォール上のポリシリコン堆積（符号２０で示す）
エレベイテッドソース・ドレイン構造では、凸部１８をエピタキシャルＳｉ又はポリシリコンの選択成長により形成するが、このポリシリコンの選択成長の際に、ゲート電極１４の側面を覆うサイドウォール９等の上にポリシリコンが堆積する可能性がある。このようにポリシリコンが堆積すると、ゲート−ソース間もしくはゲート−ドレイン間の電気的ショートを引き起こす。これを抑制するためにはエピタキシャルＳｉもしくはポリシリコンの選択成長時の高選択性の実現が必要とされる。選択性を向上させるために、結晶成長中に塩化水素ガスを添加することが有効であることが知られているが、塩素系ガスの使用にはチャンバーもしくは配管を腐食する危険性がある。
＜課題３＞ ファセット部での局所的な不純物プロファイルの崩れ（符号２１で示す）
選択成長では、選択成長のためのマスクパターン開口部のエッジ部分にファセット（結晶面）が形成される。このようなファセット部は不純物のイオン注入の際にチャネリング効果等により局所的に不純物プロファイルが崩れやすい。不純物プロファイルの揺らぎは接触抵抗のバラツキを引き起こす。ファセット形状は結晶成長の条件に加えて、マスクパターンの開口率、マスクの材料にも依存するため、制御が困難である。
以上のように、エレベイテッドソース・ドレイン構造はデバイス特性の向上に有効であることが分かっているものの、このエレベイテッドソース・ドレイン構造を形成するための選択成長には課題が多く、実用化には至っていない。
本発明は、ソース・ドレインの形成に選択成長を用いずにエレベイテッドソース・ドレイン構造を実現可能な半導体装置とその製造方法を提供することを目的とする。
この目的を達成するために、本発明に係るＭＩＳＦＥＴからなる半導体装置は、表面に外周が閉じた開口を有する凹部が形成された半導体層と、少なくとも前記凹部の内面を覆うように形成されたゲート絶縁膜と、前記凹部の内面との間に前記ゲート絶縁膜が介在するようにして前記凹部を埋めるゲート電極と、平面視において前記ゲート電極の両側に位置しかつ前記半導体層の表面から所定の深さに渡るように形成された一対のソース・ドレインとを備えている。このよう構成とすると、ソース・ドレインの形成に選択成長を用いずにエレベイテッドソース・ドレイン構造を実現することができる。
前記半導体装置は、前記半導体層の表面に前記凹部の開口に沿って突設された絶縁体からなる筒状の第１のサイドウォールをさらに有し、前記ゲート絶縁膜が前記第１のサイドウォールの内周面及び前記凹部の内面を覆うように形成され、前記ゲート電極が前記第１のサイドウォールの内周面及び前記凹部の内面との間に前記ゲート絶縁膜が介在するようにして前記第１のサイドウォールの内部及び前記凹部を埋めており、前記一対のソース・ドレインが、平面視において前記第１のサイドウォールの両側に位置するように形成されていてもよい。
前記半導体層がシリコンで構成されていてもよい。
前記半導体装置は、前記半導体層を有する基板を備えていてもよい。
前記基板がＳＯＩ基板であり、Ｓｉボディ層が前記半導体層を構成していてもよい。
前記Ｓｉボディ層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記Ｓｉボディ層の前記凹部が形成されていない部分の厚みがＴ２であり、前記Ｓｉボディ層の前記凹部が形成された部分の厚みがＴ３であるとき、
Ｔ１＜Ｔ２
Ｔ３＜Ｔ２
が満たされていることが好ましい。
前記基板が、キャリアが走行するＳｉＧｅＣチャネル層と、ＳｉＧｅＣチャネル層上に形成されたＳｉキャップ層とを有し、前記Ｓｉキャップ層が前記半導体層を構成していてもよい。
前記Ｓｉキャップ層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記Ｓｉキャップ層の前記凹部が形成されていない部分の厚みがＴ４であり、前記Ｓｉキャップ層の前記凹部が形成された部分の厚みがＴ５であるとき、
Ｔ１＜Ｔ４
Ｔ５＜Ｔ４
が満たされていることが好ましい。
前記基板が、格子緩和されたＳｉＧｅＣ層と、前記格子緩和されたＳｉＧｅＣ層上に形成された歪んだＳｉチャネル層とを有し、前記歪んだＳｉチャネル層が前記半導体層を構成していてもよい。
前記歪んだＳｉチャネル層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記歪んだＳｉチャネル層の前記凹部が形成されていない部分の厚みがＴ６であり、前記歪んだＳｉチャネル層の前記凹部が形成された部分の厚みがＴ７であるとき、
Ｔ１＜Ｔ６
Ｔ７＜Ｔ６
が満たされていることが好ましい。
前記ゲート絶縁膜が、前記ゲート絶縁膜が前記第１のサイドウォールの内周面及び前記凹部の内面に接触してこれらを覆うように形成されていてもよい。
前記凹部が内周面と底面とを有し、前記第１のサイドウォールの内周面及び前記凹部の内周面を覆うように絶縁体からなる第２のサイドウォールが形成され、前記ゲート絶縁膜が、前記凹部の底面を覆いかつ前記凹部の内周面との間に前記第２のサイドウオールが介在するようにして前記凹部の内周面を覆うように形成されていてもよい。
前記ソース・ドレインはシリサイド層を有し、前記シリサイド層は、ＴｉＳｉ２、ＶＳｉ２、ＣｒＳｉ２、ＺｒＳｉ２、ＮｂＳｉ２、ＭｏＳｉ２、ＨｆＳｉ２、ＴａＳｉ２、ＷＳｉ２、ＮｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ２、ＣｏＳｉ、Ｐｔ２Ｓｉ、ＰｔＳｉ、Ｐｄ２Ｓｉ、ＰｄＳｉのいずれか、もしくは複数を含んでいてもよい。
前記第１のサイドウォールはシリコン窒化膜を含んでいてもよい。
前記ゲート電極は、Ａｌ，Ｃｕ，Ｗ，Ｍｏ，Ｔｉ，Ｔａ，ＷＳｉ，ＭｏＳｉ２，ＴｉＳｉ２，ＴｉＮ，ＴａＮのいずれか１つの材料で構成され、もしくはこれらの複数の材料からなる層が積層されて構成されていてもよい。
前記ゲート絶縁膜は、ＳｉＯ２，ＺｒＯ２，Ｚｒ−Ｓｉ−Ｏ，Ｚｒ−Ｓｉ−Ｏ−Ｎ，ＨｆＯ２，Ｈｆ−Ｓｉ−Ｏ，Ｈｆ−Ｓｉ−Ｏ−Ｎ，ＳｉＮ，ＴｉＯ２，Ｌａ２Ｏ３，ＳｉＯＮ，Ａｌ２Ｏ３，ＳｒＴｉＯ３，ＢａＳｒＴｉＯ３，Ｎｄ２Ｏ３，Ｔａ２Ｏ５のいずれか１つの材料で構成され、もしくはこれらの複数の材料からなる層が積層されて構成されていてもよい。
また、本発明に係るＭＩＳＦＥＴからなる半導体装置の製造方法は、半導体基板上にダミーゲート電極を形成する工程（ａ）と、前記ダミーゲート電極をマスクとして前記半導体基板にエクステンション拡散層を形成するために不純物をイオン注入する工程（ｂ）と、前記ダミーゲート電極の側面を囲むように筒状の絶縁体からなる第１のサイドウォールを形成する工程（ｃ）と、前記ダミーゲート電極と前記第１のサイドウォールをマスクとして不純物をイオン注入し、それにより前記半導体基板に自己整合的にソース・ドレインを形成する工程（ｄ）と、前記工程（ｄ）の後、前記半導体基板の表面を覆うように層間絶縁膜を形成する工程（ｅ）と、前記層間絶縁膜をマスクとして、前記ダミーゲート電極をドライエッチングにより選択的に除去する工程（ｆ）と、前記ダミーゲート電極が除去された領域の下方に位置する前記半導体基板にゲート凹部を形成する工程（ｇ）と、前記第１のサイドウォールの内周面及び前記ゲート凹部の内面を覆って凹状にゲート絶縁膜を形成する工程（ｈ）と、前記凹状のゲート絶縁膜の内部を埋めるようにゲート電極を自己整合的に形成する工程（ｉ）とを含む。このような構成とすると、ソース・ドレインの形成に選択成長を用いずにエレベイテッドソース・ドレイン構造を実現することができる。
前記工程（ｇ）は、前記層間絶縁膜をマスクとして、前記ダミーゲート電極が除去された領域の下方に位置する前記半導体基板をドライエッチングにより選択的にエッチングして、前記半導体基板にゲート凹部を形成する工程であってもよい。
前記工程（ｇ）は、前記ダミーゲート電極が除去された領域の下方を、前記層間絶縁膜をマスクとして選択的に酸化する工程（ｍ）と、前記選択的に酸化された酸化膜を除去して、前記半導体基板にゲート凹部を形成する工程する工程（ｎ）とを含んでいてもよい。
前記工程（ｈ）は、前記第１のサイドウォールの内周面及び前記ゲート凹部の内周面を覆うように絶縁体からなる第２のサイドウォールを形成する工程（ｋ）と、前記第２のサイドウォールの内周面及び前記ゲート凹部の底面を覆って凹状にゲート絶縁膜を形成する工程（ｌ）とを含んでいてもよい。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
この目的を達成するために、本発明に係るＭＩＳＦＥＴからなる半導体装置は、表面に外周が閉じた開口を有する凹部が形成された半導体層と、少なくとも前記凹部の内面を覆うように形成されたゲート絶縁膜と、前記凹部の内面との間に前記ゲート絶縁膜が介在するようにして前記凹部を埋めるゲート電極と、平面視において前記ゲート電極の両側に位置しかつ前記半導体層の表面から所定の深さに渡るように形成された一対のソース・ドレインとを備えている。このよう構成とすると、ソース・ドレインの形成に選択成長を用いずにエレベイテッドソース・ドレイン構造を実現することができる。
前記半導体装置は、前記半導体層の表面に前記凹部の開口に沿って突設された絶縁体からなる筒状の第１のサイドウォールをさらに有し、前記ゲート絶縁膜が前記第１のサイドウォールの内周面及び前記凹部の内面を覆うように形成され、前記ゲート電極が前記第１のサイドウォールの内周面及び前記凹部の内面との間に前記ゲート絶縁膜が介在するようにして前記第１のサイドウォールの内部及び前記凹部を埋めており、前記一対のソース・ドレインが、平面視において前記第１のサイドウォールの両側に位置するように形成されていてもよい。
前記半導体層がシリコンで構成されていてもよい。
前記半導体装置は、前記半導体層を有する基板を備えていてもよい。
前記基板がＳＯＩ基板であり、Ｓｉボディ層が前記半導体層を構成していてもよい。
前記Ｓｉボディ層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記Ｓｉボディ層の前記凹部が形成されていない部分の厚みがＴ２であり、前記Ｓｉボディ層の前記凹部が形成された部分の厚みがＴ３であるとき、
Ｔ１＜Ｔ２
Ｔ３＜Ｔ２
が満たされていることが好ましい。
前記基板が、キャリアが走行するＳｉＧｅＣチャネル層と、ＳｉＧｅＣチャネル層上に形成されたＳｉキャップ層とを有し、前記Ｓｉキャップ層が前記半導体層を構成していてもよい。
前記Ｓｉキャップ層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記Ｓｉキャップ層の前記凹部が形成されていない部分の厚みがＴ４であり、前記Ｓｉキャップ層の前記凹部が形成された部分の厚みがＴ５であるとき、
Ｔ１＜Ｔ４
Ｔ５＜Ｔ４
が満たされていることが好ましい。
前記基板が、格子緩和されたＳｉＧｅＣ層と、前記格子緩和されたＳｉＧｅＣ層上に形成された歪んだＳｉチャネル層とを有し、前記歪んだＳｉチャネル層が前記半導体層を構成していてもよい。
前記歪んだＳｉチャネル層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記歪んだＳｉチャネル層の前記凹部が形成されていない部分の厚みがＴ６であり、前記歪んだＳｉチャネル層の前記凹部が形成された部分の厚みがＴ７であるとき、
Ｔ１＜Ｔ６
Ｔ７＜Ｔ６
が満たされていることが好ましい。
前記ゲート絶縁膜が、前記ゲート絶縁膜が前記第１のサイドウォールの内周面及び前記凹部の内面に接触してこれらを覆うように形成されていてもよい。
前記凹部が内周面と底面とを有し、前記第１のサイドウォールの内周面及び前記凹部の内周面を覆うように絶縁体からなる第２のサイドウォールが形成され、前記ゲート絶縁膜が、前記凹部の底面を覆いかつ前記凹部の内周面との間に前記第２のサイドウオールが介在するようにして前記凹部の内周面を覆うように形成されていてもよい。
前記ソース・ドレインはシリサイド層を有し、前記シリサイド層は、ＴｉＳｉ２、ＶＳｉ２、ＣｒＳｉ２、ＺｒＳｉ２、ＮｂＳｉ２、ＭｏＳｉ２、ＨｆＳｉ２、ＴａＳｉ２、ＷＳｉ２、ＮｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ２、ＣｏＳｉ、Ｐｔ２Ｓｉ、ＰｔＳｉ、Ｐｄ２Ｓｉ、ＰｄＳｉのいずれか、もしくは複数を含んでいてもよい。
前記第１のサイドウォールはシリコン窒化膜を含んでいてもよい。
前記ゲート電極は、Ａｌ，Ｃｕ，Ｗ，Ｍｏ，Ｔｉ，Ｔａ，ＷＳｉ，ＭｏＳｉ２，ＴｉＳｉ２，ＴｉＮ，ＴａＮのいずれか１つの材料で構成され、もしくはこれらの複数の材料からなる層が積層されて構成されていてもよい。
前記ゲート絶縁膜は、ＳｉＯ２，ＺｒＯ２，Ｚｒ−Ｓｉ−Ｏ，Ｚｒ−Ｓｉ−Ｏ−Ｎ，ＨｆＯ２，Ｈｆ−Ｓｉ−Ｏ，Ｈｆ−Ｓｉ−Ｏ−Ｎ，ＳｉＮ，ＴｉＯ２，Ｌａ２Ｏ３，ＳｉＯＮ，Ａｌ２Ｏ３，ＳｒＴｉＯ３，ＢａＳｒＴｉＯ３，Ｎｄ２Ｏ３，Ｔａ２Ｏ５のいずれか１つの材料で構成され、もしくはこれらの複数の材料からなる層が積層されて構成されていてもよい。
また、本発明に係るＭＩＳＦＥＴからなる半導体装置の製造方法は、半導体基板上にダミーゲート電極を形成する工程（ａ）と、前記ダミーゲート電極をマスクとして前記半導体基板にエクステンション拡散層を形成するために不純物をイオン注入する工程（ｂ）と、前記ダミーゲート電極の側面を囲むように筒状の絶縁体からなる第１のサイドウォールを形成する工程（ｃ）と、前記ダミーゲート電極と前記第１のサイドウォールをマスクとして不純物をイオン注入し、それにより前記半導体基板に自己整合的にソース・ドレインを形成する工程（ｄ）と、前記工程（ｄ）の後、前記半導体基板の表面を覆うように層間絶縁膜を形成する工程（ｅ）と、前記層間絶縁膜をマスクとして、前記ダミーゲート電極をドライエッチングにより選択的に除去する工程（ｆ）と、前記ダミーゲート電極が除去された領域の下方に位置する前記半導体基板にゲート凹部を形成する工程（ｇ）と、前記第１のサイドウォールの内周面及び前記ゲート凹部の内面を覆って凹状にゲート絶縁膜を形成する工程（ｈ）と、前記凹状のゲート絶縁膜の内部を埋めるようにゲート電極を自己整合的に形成する工程（ｉ）とを含む。このような構成とすると、ソース・ドレインの形成に選択成長を用いずにエレベイテッドソース・ドレイン構造を実現することができる。
前記工程（ｇ）は、前記層間絶縁膜をマスクとして、前記ダミーゲート電極が除去された領域の下方に位置する前記半導体基板をドライエッチングにより選択的にエッチングして、前記半導体基板にゲート凹部を形成する工程であってもよい。
前記工程（ｇ）は、前記ダミーゲート電極が除去された領域の下方を、前記層間絶縁膜をマスクとして選択的に酸化する工程（ｍ）と、前記選択的に酸化された酸化膜を除去して、前記半導体基板にゲート凹部を形成する工程する工程（ｎ）とを含んでいてもよい。
前記工程（ｈ）は、前記第１のサイドウォールの内周面及び前記ゲート凹部の内周面を覆うように絶縁体からなる第２のサイドウォールを形成する工程（ｋ）と、前記第２のサイドウォールの内周面及び前記ゲート凹部の底面を覆って凹状にゲート絶縁膜を形成する工程（ｌ）とを含んでいてもよい。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
図１は本発明の第１の実施の形態に係る半導体装置の平面視における構造を模式的に示す平面図である。
図２は本発明の第１の実施の形態に係る半導体装置の断面視における構造を模式的に示す図１のＩＩ−ＩＩ線断面図である。
図３（ａ）乃至図３（ｉ）は本発明の第１の実施の形態の半導体装置の第１の製造方法を工程別に示す断面図である。
図４（ａ）乃至図４（ｄ）は本発明の第１の実施の形態の半導体装置の第２の製造方法を工程別に示す断面図である。
図５は本発明の第１の形態の第１の変形例に係る半導体装置の構成を模式的に示す断面図である。
図６は本発明の第１の形態の第２の変形例に係る半導体装置の構成を模式的に示す断面図である。
図７は本発明の第２の実施の形態に係る半導体装置の構成を模式的に示す断面図である。
図８（ａ）乃至図８（ｄ）は本発明の第２の実施の形態の半導体装置の製造方法を工程別に示す断面図である。
図９は従来のエレベイテッドソース・ドレイン構造を有するＭＩＳＦＥＴの構成を模式的に示す断面図である。
図２は本発明の第１の実施の形態に係る半導体装置の断面視における構造を模式的に示す図１のＩＩ−ＩＩ線断面図である。
図３（ａ）乃至図３（ｉ）は本発明の第１の実施の形態の半導体装置の第１の製造方法を工程別に示す断面図である。
図４（ａ）乃至図４（ｄ）は本発明の第１の実施の形態の半導体装置の第２の製造方法を工程別に示す断面図である。
図５は本発明の第１の形態の第１の変形例に係る半導体装置の構成を模式的に示す断面図である。
図６は本発明の第１の形態の第２の変形例に係る半導体装置の構成を模式的に示す断面図である。
図７は本発明の第２の実施の形態に係る半導体装置の構成を模式的に示す断面図である。
図８（ａ）乃至図８（ｄ）は本発明の第２の実施の形態の半導体装置の製造方法を工程別に示す断面図である。
図９は従来のエレベイテッドソース・ドレイン構造を有するＭＩＳＦＥＴの構成を模式的に示す断面図である。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体装置の平面視における構造を模式的に示す平面図、図２は本発明の第１の実施の形態に係る半導体装置の断面視における構造を模式的に示す図１のＩＩ−ＩＩ線断面図である。
ここでは、半導体装置はｎ−ＭＩＳＦＥＴである。また、基板１としてＳＯＩ基板が用いられている。
図１及び図２において、半導体装置は基板１を有している。基板１はここではＳＯＩ基板で構成されている。ＳＯＩ基板１は、Ｓｉ基板１ａ上に、ＳｉＯ２ボックス層２及びＳｉボディ層３が順に形成されて構成されている。本明細書では、この未加工のＳＯＩ基板１におけるＳｉボディ層を「Ｓｉボディ層」と呼びかつ符合３で示す。そして、このＳｉボディ層３には加工によりその中に半導体デバイスの構成要素が形成されるが、その半導体デバイスの各構成要素はその専用の符号で示す。特に、Ｓｉボディ層３の中央部に残るように形成される「Ｓｉボディ領域」は、「Ｓｉボディ層」と紛らわしいのでこれらを明確に区別するために、この「Ｓｉボディ領域」をこのように呼びかつ符合３ａで示す。Ｓｉボディ層３には素子分離用の絶縁体４が表面から所定の深さ（ここではボディ層３の全厚み）に渡って形成され、この絶縁体４で囲まれた領域が活性領域を構成している。Ｓｉボディ層３の活性領域の表面中央部には、矩形の凹部（正確には外周が矩形に閉じた開口を有する直方体形状の凹部、以下、ゲート凹部という）１０１が形成されている。ゲート凹部１０１の縁部には、矩形の筒状の第１のサイドウォール９が上方に突出するように形成されている。第１のサイドウォール９は絶縁膜で構成されている。第１のサイドウォール９の内周面はゲート凹部１０１の内周面と実質的に同一面内に位置する（段差がない）ように形成されている。このゲート凹部１０１及び第１のサイドウォール９の双方の内面（周面及び底面）に接触するようにしてこれらを覆うように、ゲート絶縁膜１３が形成されている。つまり、ゲート絶縁膜１３は下端が閉鎖され上端が開放された矩形の筒形状を有する容器状（凹状）に形成されている。そして、この容器状のゲート絶縁膜１３の内部空間を埋めるようにゲート電極１４が形成されている。
ゲート電極１４は平面視において矩形形状を有し、ここでは、その短辺方向がゲート長方向に設定されている。すなわち、平面視においてゲート電極１４の短辺方向における両側に第１のサイドウォール９に接するように、一対のソース・ドレイン１０２，１０２がＳｉボディ層３に形成されている。一対のソース・ドレイン１０２，１０２は、ここでは、Ｓｉボディ層３の全厚みに渡って形成されている。各ソース・ドレイン１０２は、Ｔ１の厚みに形成されたシリサイド層１１とシリサイド層１１の直下に形成されたソース・ドレイン拡散層１０とで構成されている。シリサイド層１１は、正確にはＳｉボディ層３の表面から数ｎｍ突出している。しかし、ＳＯＩ基板１の厚み７００μｍと対比するとその突出量は極わずかな比率に過ぎないので、シリサイド層１１は、実質的にＳＯＩ基板１及びＳｉボディ層３の表面の直下に形成されていると言える。ソース・ドレイン拡散層１０は高濃度のｎ型領域で構成されている。
一対のソース・ドレイン１０２，１０２とゲート凹部１０１との間（平面視における第１のサイドウォール９の一対のソース・ドレイン１０２，１０２に接する部分の下方）には一対のエクステンション拡散層８，８が形成されている。各エクステンション拡散層８は、Ｓｉボディ層３の表面からゲート凹部１０１の底より下方の位置に渡って形成されている。各エクステンション拡散層８は低濃度のｎ型領域で構成されている。また、Ｓｉボディ層３の一対のエクステンション拡散層８，８及びゲート凹部１０１の下方に位置する部分にはＳｉボディ領域３ａが形成されている。Ｓｉボディ領域３ａはここでは中濃度のｐ型領域で構成されている。
そして、このようにゲート電極１４、ゲート絶縁膜１３、第１のサイドウォール９、及び一対のソース・ドレイン１０２，１０２が形成され基板１の表面を覆うように層間絶縁膜１２が形成されている。
一対のソース・ドレイン１０２，１０２には層間絶縁膜１２を貫通するコンタクト１５が接続されている。コンタクト１５の上端には図示されない配線が接続されている。また、ゲート電極１４に層間絶縁膜１２を貫通する図示されないコンタクトが接続され、このコンタクト１５の上端には図示されない配線が接続されている。なお、一対のソース・ドレイン１０２，１０２は、この半導体装置の使用時に一方がソースとなり、他方がドレインとなる。
ところで、シリサイド層１１がＳｉＯ２ボックス層２にまで到達すると、シリサイド層１１と半導体領域（エクステンション拡散層８、Ｓｉボディ領域３ａ等）との接触面積が急激に減少するため、シリサイド層１１と半導体領域との間の接触抵抗が急激に増加してしまう。そこで、これを回避するために、本実施の形態では、ソース・ドレイン１０２、シリサイド層１１、及びゲート凹部１０１の各下端位置が以下の条件を満たすように設定されることが望ましい。
すなわち、シリサイド層１１の厚みは上述のようにＴ１である。また、ソース・ドレイン１０２の厚み（Ｓｉボディ層３の表面からソース・ドレイン１０２の下端までの距離）をＴ２とし、Ｓｉボディ領域３ａのゲート凹部１０１の下方に位置する部分の厚み（ゲート凹部１０１の下端からソース・ドレイン１０２の下端までの距離）をＴ３とする。
この場合において、
Ｔ３ ＜ Ｔ２
Ｔ１ ＜ Ｔ２
を満たすように、Ｔ１、Ｔ２、及びＴ３が設定されていることが望ましい。
ここで、完全空乏型ＳＯＩデバイスを製作する場合には、ゲート長をＬｇとした場合、
Ｔ３ ＜ Ｌｇ／３
とすることが望ましい。なお、図２は所要の部分を誇張して描いているので、図２ではＴ３とＬｇとは見かけ上このような関係にはなっていない。また、シリサイド層１１をＴｉシリサイドで構成する場合にはその厚みＴ１は２０〜６０ｎｍ程度に設定することが望ましく、シリサイド層１１をＣｏシリサイドで構成する場合にはその厚みＴ１は１０〜４０ｎｍ程度に設定することが望ましい。この場合、上記の式を満たすように、Ｔ２及びＴ３の値を決定することが必要である。
次に、以上のように構成された半導体装置の製造方法を第１の製造方法と第２の製造方法とに分けて説明する。
｛第１の製造方法｝
まず、第１の製造方法を説明する。
図３（ａ）乃至図３（ｉ）は本実施の形態の半導体装置の第１の製造方法を工程別に示す断面図である。
［ダミーゲート形成工程（図３（ａ））］
図３（ａ）において、まず、ＳＯＩ基板１を用意する。ＳＯＩ基板１はＳｉ基板１ａと、Ｓｉ基板１ａ上に形成された厚み約１００ｎｍのＳｉＯ２ボックス層２と、ＳｉＯ２ボックス層２の上に形成された厚みＴ２のＳｉボディ層３とで構成されている。次に、このＳＯＩ基板１のＳｉボディ層３に絶縁体４としての素子分離を形成する。この素子分離として、シャロートレンチ分離（ＳＴＩ）もしくはディープトレンチ分離（ＤＴＩ）が用いられる。次に、この絶縁体４で囲まれた活性領域にしきい値調整のためのホウ素をイオン注入する。イオン注入は２回行い、注入条件は、６０ｋｅＶ，１３×１０１３ｃｍ−３及び１０ｋｅＶ，２×１０１２ｃｍ−３である。これにより、活性領域がｐ型の導電性領域となる。次に、ＳＯＩ基板１の全表面に厚さ１０ｎｍ程度のＳｉＯ２からなるダミー絶縁膜５を形成する。このダミー絶縁膜５はダミーゲートのドライエッチング時に、エッチングストッパー層として利用される。ダミー絶縁膜５の形成には、ＣＶＤ法もしくは熱酸化が用いられる。次に、ダミー絶縁膜５上に、厚さ２００ｎｍ程度のポリシリコンからなるダミーゲート膜６’を形成する。ダミーゲート膜６’はメタルゲートを自己整合的に形成するためのダミーとして用いられる。次に、ダミーゲート膜６’上に、ＳｉＯ２もしくはＳｉＮ膜からなるダミーゲート保護膜７を１８ｎｍ程度の厚みに形成する。ダミーゲート保護膜７は、図３（ｅ）の工程におけるシリサイド層形成時にポリシリコンダミーゲートがシリサイド化しないように保護するためのものである。
次に、リソグラフィーによって形成したレジストマスクを用いて、ドライエッチングにてダミーゲート６の形成を行う。ここでは、ダミーゲート保護膜７をハードマスクとして用いることも可能である。これにより、ダミー絶縁膜５、ダミーゲート６、及びダミーゲート保護膜７からなる直方体１０３が形成される。
［エクステンション形成工程（図３（ｂ））］
次に、図３（ｂ）において、Ｓｉボディ層３の平面視におけるダミーゲート６の両側に位置する所定の領域に砒素をイオン注入して、ｎ型のエクステンション拡散層８を形成する。注入条件は８ｋｅＶ，５×１０１２ｃｍ−３である。
［第１のサイドウォール形成工程（図３（ｃ））］
次に、図３（ｃ）において、ＳｉＯ２もしくはＳｉＮ膜からなる第１のサイドウォール９を形成する。第１のサイドウォール９の形成にはＣＶＤ法とドライエッチングによる全面エッチバックとが用いられる。第１のサイドウォール９は直方体１０３の側壁を囲むように形成され、その結果、矩形の筒状に形成される。第１のサイドウォール９はＳｉＯ２とＳｉＮ膜のスタック構造としてもよい。ＳｉＮ膜で第１のサイドウォールを構成すると、フッ酸を用いたウェット処理時に、ゲート長が変化しないという利点がある。
［ソース・ドレイン注入工程（図３（ｄ））］
次に、図３（ｄ）において、Ｓｉボディ層３の平面視における第１のサイドウォール９の両側に位置する所定の領域に砒素をイオン注入して、ソース・ドレイン拡散層１０を形成する。注入条件は４０ｋｅＶ，４×１０１３ｃｍ−３である。次に活性化アニールを行う。アニールにはＲＴＡを用い、処理温度は８５０〜１１００℃程度、処理時間は１〜６０ｓｅｃ程度である。
［シリサイド形成工程（図３（ｅ）］］
次に、図３（ｅ）において、ソース・ドレイン拡散層１０の所定の領域にシリサイド層１１を形成する。シリサイド層１１は、ＴｉＳｉ２、ＶＳｉ２、ＣｒＳｉ２、ＺｒＳｉ２、ＮｂＳｉ２、ＭｏＳｉ２、ＨｆＳｉ２、ＴａＳｉ２、ＷＳｉ２、ＮｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ２、ＣｏＳｉ、Ｐｔ２Ｓｉ、ＰｔＳｉ、Ｐｄ２Ｓｉ、ＰｄＳｉのいずれか、もしくは複数で構成される。
ここでシリサイド層１１の厚さＴ１について、
Ｔ１ ＜ Ｔ２
を満足させることで、シリサイド層１１と半導体に接する面積（すなわち、シリサイド層１１がソース・ドレイン拡散層１０とエクステンション拡散層８とに接する面積）を広くすることができ、接触抵抗の増加を抑える効果が得られる。
［層間絶縁膜形成工程（図３（ｆ））］
次に、図３（ｆ）において、以上の工程が遂行されたＳＯＩ基板１の全表面に層間絶縁膜１２を堆積する。層間絶縁膜１２は、ＳｉＯ２膜やＴＥＯＳ膜、ＳｉＮ膜などで構成され、ＣＶＤ法を用いて堆積される。次に、ケミカル・メカニカル・ポリッシング（ＣＭＰ）技術を用いて表面平坦化を行う。この際、ダミーゲート保護膜７を取り除くまで研磨を行う。
［ダミーゲート除去工程（図３（ｇ））］
次に、図３（ｇ）において、露出したダミーゲート６をドライエッチング処理にて除去する。ドライエッチングのガスには、塩素、臭素、もしくはこれらの混合ガスを用いることが望ましい。これらのガスを用いれば、層間絶縁膜１２をマスクとしてダミーゲート６のみを選択的に除去できる。また、第１のサイドウォール９もエッチングされない。
［ゲート凹部形成工程（図３（ｈ））］
次に、図３（ｈ）において、ドライエッチングにてダミー絶縁膜５の除去を行う。これにより、矩形の筒状の第１のサイドウォール９の内部に直方体状の空間が形成される。ドライエッチングのガスには、ＣＦ４、ＣＨＦ３、もしくはこれらの混合ガスを用いることが望ましい。アルゴンガスや水素ガスを添加しても良い。
次に、第１のサイドウォール９の内部空間の下方に位置するＳｉボディ層３をドライエッチングすることにより、Ｓｉボディ層３に直方体状のゲート凹部１０１を形成する。ドライエッチングのガスには、塩素、臭素、もしくはこれらの混合ガスを用いることが望ましい。これらのガスを用いれば、層間絶縁膜１２をマスクとしてＳｉボディ層３のみを選択的にエッチングすることができる。また、第１のサイドウォール９もエッチングされないという利点がある。
ここでＳｉボディ層３の、ゲート凹部１０１の下方に位置する部分の厚さを既述のようにＴ３とすると、
Ｔ３ ＜ Ｔ２
を満足させるようにすることが望ましい。このように、Ｓｉボディ層３の、第１のサイドウォール９の内部空間の下方に位置する部分のみを選択的にドライエッチングすることにより、選択成長法を用いることなく自己整合的にエレベイテッドソース・ドレインの実現が可能となる。
また、図３（ｇ）及び図３（ｈ）の両工程は、１つのドライエッチング工程で遂行することも可能である。
［ゲート絶縁膜形成工程（図３（ｉ））］
次に、図３（ｉ）において、以上の工程が遂行されたＳＯＩ基板１の全表面の上にゲート絶縁膜１３を堆積する。これにより、第１のサイドウォール９の内周面とゲート凹部１０１の内周面及び底面とが、これらに接触するようにしてゲート絶縁膜１３により覆われる。以降のプロセスは、工程処理温度が最大でも４００℃程度の低温プロセスを用いることが可能となるため、ゲート絶縁膜１３にはＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５等の高誘電体膜を用いることもできる。具体的には、ゲート絶縁膜１３は、ＳｉＯ２，ＺｒＯ２，Ｚｒ−Ｓｉ−Ｏ，Ｚｒ−Ｓｉ−Ｏ−Ｎ，ＨｆＯ２，Ｈｆ−Ｓｉ−Ｏ，Ｈｆ−Ｓｉ−Ｏ−Ｎ，ＳｉＮ，ＴｉＯ２，Ｌａ２Ｏ３，ＳｉＯＮ，Ａｌ２Ｏ３，ＳｒＴｉＯ３，ＢａＳｒＴｉＯ３，Ｎｄ２Ｏ３，Ｔａ２Ｏ５のいずれか１つの材料で構成し、もしくはこれらの複数の材料からなる層を積層して構成することができる。
［ゲート電極形成工程（図３（ｊ））］
次に、図３（ｊ）において、ゲート電極１４となるポリシリコン、もしくはＡｌ等の金属からなるゲート膜をゲート絶縁膜１３上に形成する。これにより、第１のサイドウォール９の内部空間及びゲート凹部１０１が、ゲート絶縁膜１３を介してゲート膜により埋められる。本プロセスは低温プロセスであるため、ゲート電極１４の材料として金属を用いることができるという利点がある。金属を用いる場合にはＴｉＮ層などのバリアメタルを堆積させてから、ゲート電極１４となる金属膜を堆積させるとさらによい。具体的には、ゲート電極１４を金属で構成する場合には、Ａｌ，Ｃｕ，Ｗ，Ｍｏ，Ｔｉ，Ｔａ，ＷＳｉ，ＭｏＳｉ２，ＴｉＳｉ２，ＴｉＮ，ＴａＮのいずれか１つの材料で構成し、もしくはこれらの複数の材料からなる層を積層して構成することができる。
次に、ＣＭＰによって平坦化を行う。これにより、第１のサイドウォール９の内部空間及びゲート凹部１０１にゲート絶縁膜１３を介して埋め込まれたゲート電極１４が形成される。また、エクステンション拡散層８及びゲート凹部１０１の下方に位置するようにｐ型の導電性領域からなるＳｉボディ領域３ａが形成される。
その後、図２に示すように層間絶縁膜１２を貫通してシリサイド層１１に接続するようにコンタクト１５形成するとともに層間絶縁膜１２を貫通してゲート電極１４に接続するようにコンタクト（図２に示さず）を形成し、これらのコンタクトの上端に接続するように配線（図２に示さず）を形成する。このようにして、半導体装置が完成する。
本プロセスは、ゲート電極１４が中に埋め込むように形成されるゲート凹部を、Ｓｉボディ層３に自己整合的に形成することができるため、選択成長法を用いずにエレベイテッドソース・ドレイン構造と同様の構造を簡略化されたプロセスで実現することが可能である。その結果、選択成長を用いないため、選択成長の課題のすべてを解決できる。さらに、本プロセスはソース・ドレイン拡散層１０の活性化アニール以降（図３（ｄ）の工程以降）は、処理温度が最大で４００℃程度の低温プロセスを用いることが可能であり、従来の製造方法における不純物プロファイルが乱れるという問題が回避できるという利点も有する。さらに低温プロセスであるため高誘電体ゲート電極やメタルゲート電極の採用が可能である。
また、本実施の形態では、Ｓｉボディ層３のゲート凹部１０１にゲート電極１４が形成され、Ｓｉボディ層３の表面に第１のサイドウォール９が形成されているので、ゲート電極１４の下の半導体層の厚み（Ｔ３）に較べて第１のサイドウォール９の下の半導体層の厚み（Ｔ２）が厚くなる。このため、ゲート電極１４の下の半導体層の厚みとサイドウォールの下の半導体層の厚みとが等しい従来例に比べてエクステンション部分の抵抗を低減することができる。
｛第２の製造方法｝
次に、第２の製造方法を説明する。
図４（ａ）乃至図４（ｄ）は本実施の形態の半導体装置の第２の製造方法を工程別に示す断面図である。
第２の製造方法は、ゲート凹部１０１の形成方法が第１の製造方法とは異なっており、その他の点は第１の製造方法と同様である。従って、ダミーゲート形成工程（図３（ａ））からダミーゲート除去工程（図３（ｇ））までの工程は、第１の製造方法と共通の工程であるため、ここではその説明を省略し、ゲート凹部形成工程以降の工程を説明する。
［ゲート下部薄膜化工程１（図４（ａ））］
図４（ａ）において、ダミーゲート絶縁膜５をドライエッチングもしくはフッ酸を用いたウェットエッチングで剥離し、その後、第１のサイドウォール９の内部空間に露出したＳｉボディ層３の熱酸化を行う。このとき、ＳＯＩ基板１の表面に露出しているＳｉ部はこの第１のサイドウォール９の内部空間に露出したＳｉボディ層３のみであるため、この領域だけを選択的に酸化することができる。これにより、Ｓｉボディ層３の上部に選択酸化領域１７が形成される。このとき、Ｓｉボディ層３の選択酸化領域１７の下方に位置する部分の厚みが第１の製造方法におけるＴ３となるように選択酸化を制御する。
［ゲート下部薄膜化工程２（図４（ｂ））］
次に、図４（ｂ）において、選択酸化領域１７を、フッ酸を用いたウェットエッチングにより除去する。これにより、Ｓｉボディ層３にゲート凹部１０１が形成される。また、選択酸化領域１７を除去した後のＳｉボディ層３の膜厚は上述の通りＴ３となる。このように、熱酸化とウェットエッチングを用いることで、第１のサイドウォール９の内部空間の下方に位置するＳｉボディ層３のみを選択的にエッチングすることが可能である。第１の製造方法ではドライエッチングによりゲート凹部１０１を形成するのに対し、第２の製造方法では選択酸化によりゲート凹部１０１を形成することが特徴である。選択酸化プロセスは、エッチングダメージを回避できかつ膜厚方向の制御性が高いという利点を有する。このように第２の製造方法によれば、このような利点を享受しかつ選択成長を用いることなく自己整合的にエレベイテッドソース・ドレイン構造を実現することが可能となる。
ゲート絶縁膜形成工程（図４（ｃ））及びゲート電極形成工程（図４（ｄ））は第１の製造方法と同様であるので、その説明を省略する。
なお、ゲート凹部形成工程１（図４（ａ））の選択酸化以降の工程は、第１の製造方法と同様に、処理温度が最大でも４００℃程度の低温プロセスであるため、高誘電体ゲート電極やメタルゲート電極の採用が可能である。
なお、上記の構成では半導体装置をｎ−ＭＩＳＦＥＴで構成したが、これをｐ−ＭＩＳＦＥＴで構成することも可能である。この場合には、不純物種を変えればよい。具体的には、ホウ素のイオン注入工程では、ホウ素に代えて、砒素もしくは燐などのｎ型ドーパントを用いればよい。逆に、砒素もしくは燐のイオン注入工程では、砒素もしくは燐に代えて、ホウ素などのｐ型ドーパントを用いればよい。
また、上記の構成では、基板１としてＳＯＩ基板を用いたが、通常のＳｉバルク基板を用いてもよく、ＳＯＩ基板の場合と同様に上記製造方法を適用できることは言うまでもない。
さらに、本実施の形態の半導体装置を、ＳｉＧｅＣ層をチャネルとするヘテロＭＩＳＦＥＴ、及び格子緩和したＳｉＧｅＣ層上の歪んだＳｉ層をチャネルとする歪ＳｉＭＩＳＦＥＴで構成し、かつその製造に上記製造方法を適用できることは明らかである。
次に、このように半導体装置をヘテロＭＩＳＦＥＴ又は歪ＳｉＭＩＳＦＥＴで構成した例を、本実施の形態の第１及び第２の変形例として具体的に説明する。
｛第１の変形例｝
図５は本実施の形態の第１の変形例に係る半導体装置の構成を模式的に示す断面図である。
図５に示すように、本変形例では、半導体装置はヘテロＭＩＳＦＥＴで構成されている。
本変形例のヘテロＭＩＳＦＥＴでは、Ｓｉ基板１ａ上にＵＨＶ−ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて厚さ５〜２０ｎｍ程度のＳｉＧｅＣチャネル層２２とＳｉキャップ層２３とを順に形成したものが基板１として用いられる。そして、Ｓｉ基板１ａに達するように絶縁体４が形成され、この絶縁体４で囲まれたＳｉ基板１ａ、ＳｉＧｅＣチャネル層２２、及びＳｉキャップ層２３が活性領域を構成している。基板１では、Ｓｉキャップ層２３が最上層であるので、Ｓｉキャップ層２３にゲート凹部１０１が形成される。図５に示すように、シリサイド層１１の厚みをＴ１、Ｓｉキャップ層２３の初期の厚みをＴ４、Ｓｉキャップ層２３のゲート凹部１０１の下方に位置する部分の厚みをＴ５としたとき、
Ｔ１ ＜ Ｔ４
Ｔ５ ＜ Ｔ４
を満たすように各厚みを設定すれば、ＳｉＧｅＣチャネル層２２がシリサイド化されないため、コンタクト抵抗のバラツキを抑制することができる。また、Ｓｉキャップ層２３とゲート絶縁膜１５との界面に発生する寄生チャネルを抑制するためには、Ｔ５は１〜１０ｎｍ程度の薄い範囲に設定することが好ましい。
｛第２の変形例｝
図６は本実施の形態の第２の変形例に係る半導体装置の構成を模式的に示す断面図である。
図６に示すように、本変形例では、半導体装置は歪ＳｉＭＩＳＦＥＴで構成されている。
本変形例の歪ＳｉＭＩＳＦＥＴでは、Ｓｉ基板１ａ上にＵＨＶ−ＣＶＤ法を用いて厚さ１〜４μｍ程度の緩和ＳｉＧｅＣ層２４と歪んだＳｉチャネル層２５とを順に形成したものが基板１として用いられる。そして、歪んだＳｉチャネル層２５に絶縁体４が形成され、歪んだＳｉチャネル層２５の絶縁体４で囲まれた領域が活性領域を構成している。基板１では、歪んだＳｉチャネル層２５が最上層であるので、この歪んだＳｉチャネル層２５にゲート凹部１０１が形成される。図６に示すように、シリサイド層１１の膜厚をＴ１、歪んだＳｉチャネル層２５の初期の厚みをＴ６、歪んだＳｉチャネル層２５のゲート凹部１０１の下方に位置する部分の厚みをＴ７としたとき、
Ｔ１ ＜ Ｔ６
Ｔ７ ＜ Ｔ６
を満たすように各厚みを設定すれば、緩和ＳｉＧｅＣ層２４がシリサイド化されないため、コンタクト抵抗のバラツキを抑制することができる。歪んだＳｉ層２５が格子緩和を起こさないようにするためには、Ｔ６は１０〜６０ｎｍ程度の範囲に設定することが好ましい。
（第２の実施の形態）
図７は本発明の第２の実施の形態に係る半導体装置の構成を模式的に示す断面図である。図７において図１と同一符号は同一又は相当する部分を示す。
図７に示すように、本実施の形態では、第１のサイドウォール９の内周面及びゲート凹部１０１の内周面に接触してこれらを覆うように絶縁膜からなる第２のサイドウォール１６が形成され、この第２のサイドウォール１６の内周面とゲート凹部１０１の底面に接触してこれらを覆うようにゲート絶縁膜１３が形成されている。つまり、ゲート絶縁膜１３は、第２のサイドウォール１６を介して、第１のサイドウォール９の内周面及びゲート凹部１０１の内周面を覆うように形成されている。そして、容器状のゲート絶縁膜１３の内部を埋めるようにゲート電極１４が形成されている。その他の点は第１の実施の形態と同様である。
このように、本実施の形態では、第２のサイドウォール１６が形成されているので、以下の２つの利点を有する。第１の利点は、ゲート−ソース間及びゲート−ドレイン間のフリンジ容量が下げられる点である。これにより高速動作が可能となる。第２の利点は、第２のサイドウォール１６によって、ゲート長を決定することができる点である。さらには、リソグラフィー限界以下のゲート長も製作が可能であることに加え、ゲート断面構造はマッシュルーム構造となるため、微細ゲート長かつ低ゲート抵抗かつ低フリンジ容量の極めて理想的なゲート電極１４を実現できる。
次に、以上のように構成された半導体装置の製造方法を説明する。
図８（ａ）乃至図８（ｄ）は本実施の形態の半導体装置の製造方法を工程別に示す断面図である。図８（ａ）乃至図８（ｄ）において図３（ａ）乃至図３（ｊ）と同一符号は同一又は相当する部分を示す。
本実施の形態における製造方法で重要な点は、第２のサイドウォール１６の形成方法である。この第２のサイドウォール１６の形成工程より前のゲート凹部の形成工程までは、第１の実施の形態における第１の製造方法と同じである（図３（ａ）〜図３（ｈ）参照）。従って、ここではその説明を省略し、第２のサイドウォールの形成工程以降の工程を説明する。
［第２のサイドウォール形成工程（図８（ａ））］
図８（ａ）において、まず、ここまでの工程が遂行されたＳＯＩ基板１の表面に、ＣＶＤ法によりＳｉＯ２もしくはＳｉＮ膜からなる第２のサイドウォール膜を堆積させ、その後、ドライエッチングにより全面エッチバックを行う。それにより、第１のサイドウォール９の内部空間及びゲート凹部１０１からなる直方体形状の空間の内周面に、矩形の筒状の第２のサイドウォール１６を形成する。第２のサイドウォール１６の厚みは、第２のサイドウォール膜の初期堆積膜厚で制御が可能であるため、リソグラフィーによる加工限界以下のゲート長を実現することが可能である。また、第２のサイドウォール１６の形成により、ゲートフリンジ容量の低減が可能であり、高速動作が実現できるという利点がある。第２のサイドウォール１６はＳｉＯ２とＳｉＮ膜のスタック構造で構成してもよい。ＳｉＮ膜で第２のサイドウォール１６を構成すると、フッ酸を用いたウェット処理時に、ゲート長が変化しないという利点がある。
［ゲート絶縁膜形成工程（図８（ｂ））］
次に、図８（ｂ）において、以上の工程が遂行されたＳＯＩ基板１の全面にゲート絶縁膜１３の堆積を行う。以降のプロセスは、工程処理温度が最大でも４００℃程度の低温プロセスであるため、ゲート絶縁膜１３にはＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５等の高誘電体膜を用いることもできる。
［ゲート電極形成工程（図８（ｃ）、図８（ｄ））］
次に、図８（ｃ）において、ゲート電極１４となるポリシリコン、もしくはＡｌ，Ｃｕ，Ｗ，Ｍｏ，Ｔｉ，Ｔａ等の金属からなるゲート膜をゲート絶縁膜１３上に形成する。これにより、第２のサイドウォール１６とゲート凹部１０１の底面とで形成される空間が、ゲート絶縁膜１３を介してゲート膜により埋められる。本プロセスは低温プロセスであるため、ゲート電極１４の材料として金属を用いることができるという利点がある。金属を用いる場合にはＴｉＮ層などのバリアメタルを堆積させてから、ゲート電極１４となる金属膜を堆積させるとさらによい。
次に、図８（ｄ）において、ＣＭＰによって平坦化を行う。これにより、第２のサイドウォール１６とゲート凹部１０１の底面とで形成される空間にゲート絶縁膜１３を介して埋め込まれたゲート電極１４が形成される。その後、第１の実施の形態の第１の製造方法と同様の工程を経て本実施の形態の半導体装置が完成する。
なお、本実施の形態において、実施の形態の第１の製造方法に代えて第２の製造方法を用いてももちろん構わない。
以上に説明したように、本実施の形態によれば、リソグラフィーによる加工限界以下のゲート長を実現し、またゲートフリンジ容量を低減し、かつマッシュルーム構造のゲート構造を実現できるなどの効果が得られる。
なお、本実施の形態においても、ＳＯＩ基板に代えてＳｉバルク基板を用いることがでる。また、第１の実施の形態の第１、第２の変形例と同様の本実施の形態を変形することが可能である。
なお、第１の実施の形態及び第２の実施の形態においては、「ＳｉＧｅＣ層」として説明された層を、Ｃを含まないＳｉＧｅ層又はＧｅを含まないＳｉＣ層のいずれかに置換してもよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体装置の平面視における構造を模式的に示す平面図、図２は本発明の第１の実施の形態に係る半導体装置の断面視における構造を模式的に示す図１のＩＩ−ＩＩ線断面図である。
ここでは、半導体装置はｎ−ＭＩＳＦＥＴである。また、基板１としてＳＯＩ基板が用いられている。
図１及び図２において、半導体装置は基板１を有している。基板１はここではＳＯＩ基板で構成されている。ＳＯＩ基板１は、Ｓｉ基板１ａ上に、ＳｉＯ２ボックス層２及びＳｉボディ層３が順に形成されて構成されている。本明細書では、この未加工のＳＯＩ基板１におけるＳｉボディ層を「Ｓｉボディ層」と呼びかつ符合３で示す。そして、このＳｉボディ層３には加工によりその中に半導体デバイスの構成要素が形成されるが、その半導体デバイスの各構成要素はその専用の符号で示す。特に、Ｓｉボディ層３の中央部に残るように形成される「Ｓｉボディ領域」は、「Ｓｉボディ層」と紛らわしいのでこれらを明確に区別するために、この「Ｓｉボディ領域」をこのように呼びかつ符合３ａで示す。Ｓｉボディ層３には素子分離用の絶縁体４が表面から所定の深さ（ここではボディ層３の全厚み）に渡って形成され、この絶縁体４で囲まれた領域が活性領域を構成している。Ｓｉボディ層３の活性領域の表面中央部には、矩形の凹部（正確には外周が矩形に閉じた開口を有する直方体形状の凹部、以下、ゲート凹部という）１０１が形成されている。ゲート凹部１０１の縁部には、矩形の筒状の第１のサイドウォール９が上方に突出するように形成されている。第１のサイドウォール９は絶縁膜で構成されている。第１のサイドウォール９の内周面はゲート凹部１０１の内周面と実質的に同一面内に位置する（段差がない）ように形成されている。このゲート凹部１０１及び第１のサイドウォール９の双方の内面（周面及び底面）に接触するようにしてこれらを覆うように、ゲート絶縁膜１３が形成されている。つまり、ゲート絶縁膜１３は下端が閉鎖され上端が開放された矩形の筒形状を有する容器状（凹状）に形成されている。そして、この容器状のゲート絶縁膜１３の内部空間を埋めるようにゲート電極１４が形成されている。
ゲート電極１４は平面視において矩形形状を有し、ここでは、その短辺方向がゲート長方向に設定されている。すなわち、平面視においてゲート電極１４の短辺方向における両側に第１のサイドウォール９に接するように、一対のソース・ドレイン１０２，１０２がＳｉボディ層３に形成されている。一対のソース・ドレイン１０２，１０２は、ここでは、Ｓｉボディ層３の全厚みに渡って形成されている。各ソース・ドレイン１０２は、Ｔ１の厚みに形成されたシリサイド層１１とシリサイド層１１の直下に形成されたソース・ドレイン拡散層１０とで構成されている。シリサイド層１１は、正確にはＳｉボディ層３の表面から数ｎｍ突出している。しかし、ＳＯＩ基板１の厚み７００μｍと対比するとその突出量は極わずかな比率に過ぎないので、シリサイド層１１は、実質的にＳＯＩ基板１及びＳｉボディ層３の表面の直下に形成されていると言える。ソース・ドレイン拡散層１０は高濃度のｎ型領域で構成されている。
一対のソース・ドレイン１０２，１０２とゲート凹部１０１との間（平面視における第１のサイドウォール９の一対のソース・ドレイン１０２，１０２に接する部分の下方）には一対のエクステンション拡散層８，８が形成されている。各エクステンション拡散層８は、Ｓｉボディ層３の表面からゲート凹部１０１の底より下方の位置に渡って形成されている。各エクステンション拡散層８は低濃度のｎ型領域で構成されている。また、Ｓｉボディ層３の一対のエクステンション拡散層８，８及びゲート凹部１０１の下方に位置する部分にはＳｉボディ領域３ａが形成されている。Ｓｉボディ領域３ａはここでは中濃度のｐ型領域で構成されている。
そして、このようにゲート電極１４、ゲート絶縁膜１３、第１のサイドウォール９、及び一対のソース・ドレイン１０２，１０２が形成され基板１の表面を覆うように層間絶縁膜１２が形成されている。
一対のソース・ドレイン１０２，１０２には層間絶縁膜１２を貫通するコンタクト１５が接続されている。コンタクト１５の上端には図示されない配線が接続されている。また、ゲート電極１４に層間絶縁膜１２を貫通する図示されないコンタクトが接続され、このコンタクト１５の上端には図示されない配線が接続されている。なお、一対のソース・ドレイン１０２，１０２は、この半導体装置の使用時に一方がソースとなり、他方がドレインとなる。
ところで、シリサイド層１１がＳｉＯ２ボックス層２にまで到達すると、シリサイド層１１と半導体領域（エクステンション拡散層８、Ｓｉボディ領域３ａ等）との接触面積が急激に減少するため、シリサイド層１１と半導体領域との間の接触抵抗が急激に増加してしまう。そこで、これを回避するために、本実施の形態では、ソース・ドレイン１０２、シリサイド層１１、及びゲート凹部１０１の各下端位置が以下の条件を満たすように設定されることが望ましい。
すなわち、シリサイド層１１の厚みは上述のようにＴ１である。また、ソース・ドレイン１０２の厚み（Ｓｉボディ層３の表面からソース・ドレイン１０２の下端までの距離）をＴ２とし、Ｓｉボディ領域３ａのゲート凹部１０１の下方に位置する部分の厚み（ゲート凹部１０１の下端からソース・ドレイン１０２の下端までの距離）をＴ３とする。
この場合において、
Ｔ３ ＜ Ｔ２
Ｔ１ ＜ Ｔ２
を満たすように、Ｔ１、Ｔ２、及びＴ３が設定されていることが望ましい。
ここで、完全空乏型ＳＯＩデバイスを製作する場合には、ゲート長をＬｇとした場合、
Ｔ３ ＜ Ｌｇ／３
とすることが望ましい。なお、図２は所要の部分を誇張して描いているので、図２ではＴ３とＬｇとは見かけ上このような関係にはなっていない。また、シリサイド層１１をＴｉシリサイドで構成する場合にはその厚みＴ１は２０〜６０ｎｍ程度に設定することが望ましく、シリサイド層１１をＣｏシリサイドで構成する場合にはその厚みＴ１は１０〜４０ｎｍ程度に設定することが望ましい。この場合、上記の式を満たすように、Ｔ２及びＴ３の値を決定することが必要である。
次に、以上のように構成された半導体装置の製造方法を第１の製造方法と第２の製造方法とに分けて説明する。
｛第１の製造方法｝
まず、第１の製造方法を説明する。
図３（ａ）乃至図３（ｉ）は本実施の形態の半導体装置の第１の製造方法を工程別に示す断面図である。
［ダミーゲート形成工程（図３（ａ））］
図３（ａ）において、まず、ＳＯＩ基板１を用意する。ＳＯＩ基板１はＳｉ基板１ａと、Ｓｉ基板１ａ上に形成された厚み約１００ｎｍのＳｉＯ２ボックス層２と、ＳｉＯ２ボックス層２の上に形成された厚みＴ２のＳｉボディ層３とで構成されている。次に、このＳＯＩ基板１のＳｉボディ層３に絶縁体４としての素子分離を形成する。この素子分離として、シャロートレンチ分離（ＳＴＩ）もしくはディープトレンチ分離（ＤＴＩ）が用いられる。次に、この絶縁体４で囲まれた活性領域にしきい値調整のためのホウ素をイオン注入する。イオン注入は２回行い、注入条件は、６０ｋｅＶ，１３×１０１３ｃｍ−３及び１０ｋｅＶ，２×１０１２ｃｍ−３である。これにより、活性領域がｐ型の導電性領域となる。次に、ＳＯＩ基板１の全表面に厚さ１０ｎｍ程度のＳｉＯ２からなるダミー絶縁膜５を形成する。このダミー絶縁膜５はダミーゲートのドライエッチング時に、エッチングストッパー層として利用される。ダミー絶縁膜５の形成には、ＣＶＤ法もしくは熱酸化が用いられる。次に、ダミー絶縁膜５上に、厚さ２００ｎｍ程度のポリシリコンからなるダミーゲート膜６’を形成する。ダミーゲート膜６’はメタルゲートを自己整合的に形成するためのダミーとして用いられる。次に、ダミーゲート膜６’上に、ＳｉＯ２もしくはＳｉＮ膜からなるダミーゲート保護膜７を１８ｎｍ程度の厚みに形成する。ダミーゲート保護膜７は、図３（ｅ）の工程におけるシリサイド層形成時にポリシリコンダミーゲートがシリサイド化しないように保護するためのものである。
次に、リソグラフィーによって形成したレジストマスクを用いて、ドライエッチングにてダミーゲート６の形成を行う。ここでは、ダミーゲート保護膜７をハードマスクとして用いることも可能である。これにより、ダミー絶縁膜５、ダミーゲート６、及びダミーゲート保護膜７からなる直方体１０３が形成される。
［エクステンション形成工程（図３（ｂ））］
次に、図３（ｂ）において、Ｓｉボディ層３の平面視におけるダミーゲート６の両側に位置する所定の領域に砒素をイオン注入して、ｎ型のエクステンション拡散層８を形成する。注入条件は８ｋｅＶ，５×１０１２ｃｍ−３である。
［第１のサイドウォール形成工程（図３（ｃ））］
次に、図３（ｃ）において、ＳｉＯ２もしくはＳｉＮ膜からなる第１のサイドウォール９を形成する。第１のサイドウォール９の形成にはＣＶＤ法とドライエッチングによる全面エッチバックとが用いられる。第１のサイドウォール９は直方体１０３の側壁を囲むように形成され、その結果、矩形の筒状に形成される。第１のサイドウォール９はＳｉＯ２とＳｉＮ膜のスタック構造としてもよい。ＳｉＮ膜で第１のサイドウォールを構成すると、フッ酸を用いたウェット処理時に、ゲート長が変化しないという利点がある。
［ソース・ドレイン注入工程（図３（ｄ））］
次に、図３（ｄ）において、Ｓｉボディ層３の平面視における第１のサイドウォール９の両側に位置する所定の領域に砒素をイオン注入して、ソース・ドレイン拡散層１０を形成する。注入条件は４０ｋｅＶ，４×１０１３ｃｍ−３である。次に活性化アニールを行う。アニールにはＲＴＡを用い、処理温度は８５０〜１１００℃程度、処理時間は１〜６０ｓｅｃ程度である。
［シリサイド形成工程（図３（ｅ）］］
次に、図３（ｅ）において、ソース・ドレイン拡散層１０の所定の領域にシリサイド層１１を形成する。シリサイド層１１は、ＴｉＳｉ２、ＶＳｉ２、ＣｒＳｉ２、ＺｒＳｉ２、ＮｂＳｉ２、ＭｏＳｉ２、ＨｆＳｉ２、ＴａＳｉ２、ＷＳｉ２、ＮｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ２、ＣｏＳｉ、Ｐｔ２Ｓｉ、ＰｔＳｉ、Ｐｄ２Ｓｉ、ＰｄＳｉのいずれか、もしくは複数で構成される。
ここでシリサイド層１１の厚さＴ１について、
Ｔ１ ＜ Ｔ２
を満足させることで、シリサイド層１１と半導体に接する面積（すなわち、シリサイド層１１がソース・ドレイン拡散層１０とエクステンション拡散層８とに接する面積）を広くすることができ、接触抵抗の増加を抑える効果が得られる。
［層間絶縁膜形成工程（図３（ｆ））］
次に、図３（ｆ）において、以上の工程が遂行されたＳＯＩ基板１の全表面に層間絶縁膜１２を堆積する。層間絶縁膜１２は、ＳｉＯ２膜やＴＥＯＳ膜、ＳｉＮ膜などで構成され、ＣＶＤ法を用いて堆積される。次に、ケミカル・メカニカル・ポリッシング（ＣＭＰ）技術を用いて表面平坦化を行う。この際、ダミーゲート保護膜７を取り除くまで研磨を行う。
［ダミーゲート除去工程（図３（ｇ））］
次に、図３（ｇ）において、露出したダミーゲート６をドライエッチング処理にて除去する。ドライエッチングのガスには、塩素、臭素、もしくはこれらの混合ガスを用いることが望ましい。これらのガスを用いれば、層間絶縁膜１２をマスクとしてダミーゲート６のみを選択的に除去できる。また、第１のサイドウォール９もエッチングされない。
［ゲート凹部形成工程（図３（ｈ））］
次に、図３（ｈ）において、ドライエッチングにてダミー絶縁膜５の除去を行う。これにより、矩形の筒状の第１のサイドウォール９の内部に直方体状の空間が形成される。ドライエッチングのガスには、ＣＦ４、ＣＨＦ３、もしくはこれらの混合ガスを用いることが望ましい。アルゴンガスや水素ガスを添加しても良い。
次に、第１のサイドウォール９の内部空間の下方に位置するＳｉボディ層３をドライエッチングすることにより、Ｓｉボディ層３に直方体状のゲート凹部１０１を形成する。ドライエッチングのガスには、塩素、臭素、もしくはこれらの混合ガスを用いることが望ましい。これらのガスを用いれば、層間絶縁膜１２をマスクとしてＳｉボディ層３のみを選択的にエッチングすることができる。また、第１のサイドウォール９もエッチングされないという利点がある。
ここでＳｉボディ層３の、ゲート凹部１０１の下方に位置する部分の厚さを既述のようにＴ３とすると、
Ｔ３ ＜ Ｔ２
を満足させるようにすることが望ましい。このように、Ｓｉボディ層３の、第１のサイドウォール９の内部空間の下方に位置する部分のみを選択的にドライエッチングすることにより、選択成長法を用いることなく自己整合的にエレベイテッドソース・ドレインの実現が可能となる。
また、図３（ｇ）及び図３（ｈ）の両工程は、１つのドライエッチング工程で遂行することも可能である。
［ゲート絶縁膜形成工程（図３（ｉ））］
次に、図３（ｉ）において、以上の工程が遂行されたＳＯＩ基板１の全表面の上にゲート絶縁膜１３を堆積する。これにより、第１のサイドウォール９の内周面とゲート凹部１０１の内周面及び底面とが、これらに接触するようにしてゲート絶縁膜１３により覆われる。以降のプロセスは、工程処理温度が最大でも４００℃程度の低温プロセスを用いることが可能となるため、ゲート絶縁膜１３にはＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５等の高誘電体膜を用いることもできる。具体的には、ゲート絶縁膜１３は、ＳｉＯ２，ＺｒＯ２，Ｚｒ−Ｓｉ−Ｏ，Ｚｒ−Ｓｉ−Ｏ−Ｎ，ＨｆＯ２，Ｈｆ−Ｓｉ−Ｏ，Ｈｆ−Ｓｉ−Ｏ−Ｎ，ＳｉＮ，ＴｉＯ２，Ｌａ２Ｏ３，ＳｉＯＮ，Ａｌ２Ｏ３，ＳｒＴｉＯ３，ＢａＳｒＴｉＯ３，Ｎｄ２Ｏ３，Ｔａ２Ｏ５のいずれか１つの材料で構成し、もしくはこれらの複数の材料からなる層を積層して構成することができる。
［ゲート電極形成工程（図３（ｊ））］
次に、図３（ｊ）において、ゲート電極１４となるポリシリコン、もしくはＡｌ等の金属からなるゲート膜をゲート絶縁膜１３上に形成する。これにより、第１のサイドウォール９の内部空間及びゲート凹部１０１が、ゲート絶縁膜１３を介してゲート膜により埋められる。本プロセスは低温プロセスであるため、ゲート電極１４の材料として金属を用いることができるという利点がある。金属を用いる場合にはＴｉＮ層などのバリアメタルを堆積させてから、ゲート電極１４となる金属膜を堆積させるとさらによい。具体的には、ゲート電極１４を金属で構成する場合には、Ａｌ，Ｃｕ，Ｗ，Ｍｏ，Ｔｉ，Ｔａ，ＷＳｉ，ＭｏＳｉ２，ＴｉＳｉ２，ＴｉＮ，ＴａＮのいずれか１つの材料で構成し、もしくはこれらの複数の材料からなる層を積層して構成することができる。
次に、ＣＭＰによって平坦化を行う。これにより、第１のサイドウォール９の内部空間及びゲート凹部１０１にゲート絶縁膜１３を介して埋め込まれたゲート電極１４が形成される。また、エクステンション拡散層８及びゲート凹部１０１の下方に位置するようにｐ型の導電性領域からなるＳｉボディ領域３ａが形成される。
その後、図２に示すように層間絶縁膜１２を貫通してシリサイド層１１に接続するようにコンタクト１５形成するとともに層間絶縁膜１２を貫通してゲート電極１４に接続するようにコンタクト（図２に示さず）を形成し、これらのコンタクトの上端に接続するように配線（図２に示さず）を形成する。このようにして、半導体装置が完成する。
本プロセスは、ゲート電極１４が中に埋め込むように形成されるゲート凹部を、Ｓｉボディ層３に自己整合的に形成することができるため、選択成長法を用いずにエレベイテッドソース・ドレイン構造と同様の構造を簡略化されたプロセスで実現することが可能である。その結果、選択成長を用いないため、選択成長の課題のすべてを解決できる。さらに、本プロセスはソース・ドレイン拡散層１０の活性化アニール以降（図３（ｄ）の工程以降）は、処理温度が最大で４００℃程度の低温プロセスを用いることが可能であり、従来の製造方法における不純物プロファイルが乱れるという問題が回避できるという利点も有する。さらに低温プロセスであるため高誘電体ゲート電極やメタルゲート電極の採用が可能である。
また、本実施の形態では、Ｓｉボディ層３のゲート凹部１０１にゲート電極１４が形成され、Ｓｉボディ層３の表面に第１のサイドウォール９が形成されているので、ゲート電極１４の下の半導体層の厚み（Ｔ３）に較べて第１のサイドウォール９の下の半導体層の厚み（Ｔ２）が厚くなる。このため、ゲート電極１４の下の半導体層の厚みとサイドウォールの下の半導体層の厚みとが等しい従来例に比べてエクステンション部分の抵抗を低減することができる。
｛第２の製造方法｝
次に、第２の製造方法を説明する。
図４（ａ）乃至図４（ｄ）は本実施の形態の半導体装置の第２の製造方法を工程別に示す断面図である。
第２の製造方法は、ゲート凹部１０１の形成方法が第１の製造方法とは異なっており、その他の点は第１の製造方法と同様である。従って、ダミーゲート形成工程（図３（ａ））からダミーゲート除去工程（図３（ｇ））までの工程は、第１の製造方法と共通の工程であるため、ここではその説明を省略し、ゲート凹部形成工程以降の工程を説明する。
［ゲート下部薄膜化工程１（図４（ａ））］
図４（ａ）において、ダミーゲート絶縁膜５をドライエッチングもしくはフッ酸を用いたウェットエッチングで剥離し、その後、第１のサイドウォール９の内部空間に露出したＳｉボディ層３の熱酸化を行う。このとき、ＳＯＩ基板１の表面に露出しているＳｉ部はこの第１のサイドウォール９の内部空間に露出したＳｉボディ層３のみであるため、この領域だけを選択的に酸化することができる。これにより、Ｓｉボディ層３の上部に選択酸化領域１７が形成される。このとき、Ｓｉボディ層３の選択酸化領域１７の下方に位置する部分の厚みが第１の製造方法におけるＴ３となるように選択酸化を制御する。
［ゲート下部薄膜化工程２（図４（ｂ））］
次に、図４（ｂ）において、選択酸化領域１７を、フッ酸を用いたウェットエッチングにより除去する。これにより、Ｓｉボディ層３にゲート凹部１０１が形成される。また、選択酸化領域１７を除去した後のＳｉボディ層３の膜厚は上述の通りＴ３となる。このように、熱酸化とウェットエッチングを用いることで、第１のサイドウォール９の内部空間の下方に位置するＳｉボディ層３のみを選択的にエッチングすることが可能である。第１の製造方法ではドライエッチングによりゲート凹部１０１を形成するのに対し、第２の製造方法では選択酸化によりゲート凹部１０１を形成することが特徴である。選択酸化プロセスは、エッチングダメージを回避できかつ膜厚方向の制御性が高いという利点を有する。このように第２の製造方法によれば、このような利点を享受しかつ選択成長を用いることなく自己整合的にエレベイテッドソース・ドレイン構造を実現することが可能となる。
ゲート絶縁膜形成工程（図４（ｃ））及びゲート電極形成工程（図４（ｄ））は第１の製造方法と同様であるので、その説明を省略する。
なお、ゲート凹部形成工程１（図４（ａ））の選択酸化以降の工程は、第１の製造方法と同様に、処理温度が最大でも４００℃程度の低温プロセスであるため、高誘電体ゲート電極やメタルゲート電極の採用が可能である。
なお、上記の構成では半導体装置をｎ−ＭＩＳＦＥＴで構成したが、これをｐ−ＭＩＳＦＥＴで構成することも可能である。この場合には、不純物種を変えればよい。具体的には、ホウ素のイオン注入工程では、ホウ素に代えて、砒素もしくは燐などのｎ型ドーパントを用いればよい。逆に、砒素もしくは燐のイオン注入工程では、砒素もしくは燐に代えて、ホウ素などのｐ型ドーパントを用いればよい。
また、上記の構成では、基板１としてＳＯＩ基板を用いたが、通常のＳｉバルク基板を用いてもよく、ＳＯＩ基板の場合と同様に上記製造方法を適用できることは言うまでもない。
さらに、本実施の形態の半導体装置を、ＳｉＧｅＣ層をチャネルとするヘテロＭＩＳＦＥＴ、及び格子緩和したＳｉＧｅＣ層上の歪んだＳｉ層をチャネルとする歪ＳｉＭＩＳＦＥＴで構成し、かつその製造に上記製造方法を適用できることは明らかである。
次に、このように半導体装置をヘテロＭＩＳＦＥＴ又は歪ＳｉＭＩＳＦＥＴで構成した例を、本実施の形態の第１及び第２の変形例として具体的に説明する。
｛第１の変形例｝
図５は本実施の形態の第１の変形例に係る半導体装置の構成を模式的に示す断面図である。
図５に示すように、本変形例では、半導体装置はヘテロＭＩＳＦＥＴで構成されている。
本変形例のヘテロＭＩＳＦＥＴでは、Ｓｉ基板１ａ上にＵＨＶ−ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて厚さ５〜２０ｎｍ程度のＳｉＧｅＣチャネル層２２とＳｉキャップ層２３とを順に形成したものが基板１として用いられる。そして、Ｓｉ基板１ａに達するように絶縁体４が形成され、この絶縁体４で囲まれたＳｉ基板１ａ、ＳｉＧｅＣチャネル層２２、及びＳｉキャップ層２３が活性領域を構成している。基板１では、Ｓｉキャップ層２３が最上層であるので、Ｓｉキャップ層２３にゲート凹部１０１が形成される。図５に示すように、シリサイド層１１の厚みをＴ１、Ｓｉキャップ層２３の初期の厚みをＴ４、Ｓｉキャップ層２３のゲート凹部１０１の下方に位置する部分の厚みをＴ５としたとき、
Ｔ１ ＜ Ｔ４
Ｔ５ ＜ Ｔ４
を満たすように各厚みを設定すれば、ＳｉＧｅＣチャネル層２２がシリサイド化されないため、コンタクト抵抗のバラツキを抑制することができる。また、Ｓｉキャップ層２３とゲート絶縁膜１５との界面に発生する寄生チャネルを抑制するためには、Ｔ５は１〜１０ｎｍ程度の薄い範囲に設定することが好ましい。
｛第２の変形例｝
図６は本実施の形態の第２の変形例に係る半導体装置の構成を模式的に示す断面図である。
図６に示すように、本変形例では、半導体装置は歪ＳｉＭＩＳＦＥＴで構成されている。
本変形例の歪ＳｉＭＩＳＦＥＴでは、Ｓｉ基板１ａ上にＵＨＶ−ＣＶＤ法を用いて厚さ１〜４μｍ程度の緩和ＳｉＧｅＣ層２４と歪んだＳｉチャネル層２５とを順に形成したものが基板１として用いられる。そして、歪んだＳｉチャネル層２５に絶縁体４が形成され、歪んだＳｉチャネル層２５の絶縁体４で囲まれた領域が活性領域を構成している。基板１では、歪んだＳｉチャネル層２５が最上層であるので、この歪んだＳｉチャネル層２５にゲート凹部１０１が形成される。図６に示すように、シリサイド層１１の膜厚をＴ１、歪んだＳｉチャネル層２５の初期の厚みをＴ６、歪んだＳｉチャネル層２５のゲート凹部１０１の下方に位置する部分の厚みをＴ７としたとき、
Ｔ１ ＜ Ｔ６
Ｔ７ ＜ Ｔ６
を満たすように各厚みを設定すれば、緩和ＳｉＧｅＣ層２４がシリサイド化されないため、コンタクト抵抗のバラツキを抑制することができる。歪んだＳｉ層２５が格子緩和を起こさないようにするためには、Ｔ６は１０〜６０ｎｍ程度の範囲に設定することが好ましい。
（第２の実施の形態）
図７は本発明の第２の実施の形態に係る半導体装置の構成を模式的に示す断面図である。図７において図１と同一符号は同一又は相当する部分を示す。
図７に示すように、本実施の形態では、第１のサイドウォール９の内周面及びゲート凹部１０１の内周面に接触してこれらを覆うように絶縁膜からなる第２のサイドウォール１６が形成され、この第２のサイドウォール１６の内周面とゲート凹部１０１の底面に接触してこれらを覆うようにゲート絶縁膜１３が形成されている。つまり、ゲート絶縁膜１３は、第２のサイドウォール１６を介して、第１のサイドウォール９の内周面及びゲート凹部１０１の内周面を覆うように形成されている。そして、容器状のゲート絶縁膜１３の内部を埋めるようにゲート電極１４が形成されている。その他の点は第１の実施の形態と同様である。
このように、本実施の形態では、第２のサイドウォール１６が形成されているので、以下の２つの利点を有する。第１の利点は、ゲート−ソース間及びゲート−ドレイン間のフリンジ容量が下げられる点である。これにより高速動作が可能となる。第２の利点は、第２のサイドウォール１６によって、ゲート長を決定することができる点である。さらには、リソグラフィー限界以下のゲート長も製作が可能であることに加え、ゲート断面構造はマッシュルーム構造となるため、微細ゲート長かつ低ゲート抵抗かつ低フリンジ容量の極めて理想的なゲート電極１４を実現できる。
次に、以上のように構成された半導体装置の製造方法を説明する。
図８（ａ）乃至図８（ｄ）は本実施の形態の半導体装置の製造方法を工程別に示す断面図である。図８（ａ）乃至図８（ｄ）において図３（ａ）乃至図３（ｊ）と同一符号は同一又は相当する部分を示す。
本実施の形態における製造方法で重要な点は、第２のサイドウォール１６の形成方法である。この第２のサイドウォール１６の形成工程より前のゲート凹部の形成工程までは、第１の実施の形態における第１の製造方法と同じである（図３（ａ）〜図３（ｈ）参照）。従って、ここではその説明を省略し、第２のサイドウォールの形成工程以降の工程を説明する。
［第２のサイドウォール形成工程（図８（ａ））］
図８（ａ）において、まず、ここまでの工程が遂行されたＳＯＩ基板１の表面に、ＣＶＤ法によりＳｉＯ２もしくはＳｉＮ膜からなる第２のサイドウォール膜を堆積させ、その後、ドライエッチングにより全面エッチバックを行う。それにより、第１のサイドウォール９の内部空間及びゲート凹部１０１からなる直方体形状の空間の内周面に、矩形の筒状の第２のサイドウォール１６を形成する。第２のサイドウォール１６の厚みは、第２のサイドウォール膜の初期堆積膜厚で制御が可能であるため、リソグラフィーによる加工限界以下のゲート長を実現することが可能である。また、第２のサイドウォール１６の形成により、ゲートフリンジ容量の低減が可能であり、高速動作が実現できるという利点がある。第２のサイドウォール１６はＳｉＯ２とＳｉＮ膜のスタック構造で構成してもよい。ＳｉＮ膜で第２のサイドウォール１６を構成すると、フッ酸を用いたウェット処理時に、ゲート長が変化しないという利点がある。
［ゲート絶縁膜形成工程（図８（ｂ））］
次に、図８（ｂ）において、以上の工程が遂行されたＳＯＩ基板１の全面にゲート絶縁膜１３の堆積を行う。以降のプロセスは、工程処理温度が最大でも４００℃程度の低温プロセスであるため、ゲート絶縁膜１３にはＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５等の高誘電体膜を用いることもできる。
［ゲート電極形成工程（図８（ｃ）、図８（ｄ））］
次に、図８（ｃ）において、ゲート電極１４となるポリシリコン、もしくはＡｌ，Ｃｕ，Ｗ，Ｍｏ，Ｔｉ，Ｔａ等の金属からなるゲート膜をゲート絶縁膜１３上に形成する。これにより、第２のサイドウォール１６とゲート凹部１０１の底面とで形成される空間が、ゲート絶縁膜１３を介してゲート膜により埋められる。本プロセスは低温プロセスであるため、ゲート電極１４の材料として金属を用いることができるという利点がある。金属を用いる場合にはＴｉＮ層などのバリアメタルを堆積させてから、ゲート電極１４となる金属膜を堆積させるとさらによい。
次に、図８（ｄ）において、ＣＭＰによって平坦化を行う。これにより、第２のサイドウォール１６とゲート凹部１０１の底面とで形成される空間にゲート絶縁膜１３を介して埋め込まれたゲート電極１４が形成される。その後、第１の実施の形態の第１の製造方法と同様の工程を経て本実施の形態の半導体装置が完成する。
なお、本実施の形態において、実施の形態の第１の製造方法に代えて第２の製造方法を用いてももちろん構わない。
以上に説明したように、本実施の形態によれば、リソグラフィーによる加工限界以下のゲート長を実現し、またゲートフリンジ容量を低減し、かつマッシュルーム構造のゲート構造を実現できるなどの効果が得られる。
なお、本実施の形態においても、ＳＯＩ基板に代えてＳｉバルク基板を用いることがでる。また、第１の実施の形態の第１、第２の変形例と同様の本実施の形態を変形することが可能である。
なお、第１の実施の形態及び第２の実施の形態においては、「ＳｉＧｅＣ層」として説明された層を、Ｃを含まないＳｉＧｅ層又はＧｅを含まないＳｉＣ層のいずれかに置換してもよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明に係る半導体装置は、エレベイテッドソース・ドレイン構造を有するＭＩＳＦＥＴ等として有用である。
本発明に係る半導体装置の製造方法は、エレベイテッドソース・ドレイン構造を有するＭＩＳＦＥＴの製造方法等として有用である。
参照符号一覧表
１ 基板
１ａ Ｓｉ基板
２ ＳｉＯ２ボックス層
３ Ｓｉボディ層
３ａ Ｓｉボディ領域
４ 絶縁体
５ ダミーゲート絶縁膜
６ ダミーゲート
６’ ダミーゲート膜
７ ダミーゲート保護膜
８ エクステンション拡散層
９ 第１のサイドウォール
１０ ソース・ドレイン拡散層
１１ シリサイド層
１２ 層間絶縁膜
１３ ゲート絶縁膜
１４ ゲート電極
１５ コンタクト
１６ 第２のサイドウォール
１７ 選択酸化領域
１８ 選択成長で形成されたエレベイテッドソース・ドレイン領域
１９ ソース・ドレイン領域での注入プロファイルの崩れ
２０ サイドウォール上に堆積したポリシリコン
２１ ファセット部での注入プロファイルの崩れ
２２ ＳｉＧｅＣチャネル層
２３ Ｓｉキャップ層
２４ 緩和ＳｉＧｅＣ層
２５ 歪んだＳｉチャネル層
１０１ ゲート凹部
１０２ ソース・ドレイン
１０３ 直方体
本発明に係る半導体装置の製造方法は、エレベイテッドソース・ドレイン構造を有するＭＩＳＦＥＴの製造方法等として有用である。
参照符号一覧表
１ 基板
１ａ Ｓｉ基板
２ ＳｉＯ２ボックス層
３ Ｓｉボディ層
３ａ Ｓｉボディ領域
４ 絶縁体
５ ダミーゲート絶縁膜
６ ダミーゲート
６’ ダミーゲート膜
７ ダミーゲート保護膜
８ エクステンション拡散層
９ 第１のサイドウォール
１０ ソース・ドレイン拡散層
１１ シリサイド層
１２ 層間絶縁膜
１３ ゲート絶縁膜
１４ ゲート電極
１５ コンタクト
１６ 第２のサイドウォール
１７ 選択酸化領域
１８ 選択成長で形成されたエレベイテッドソース・ドレイン領域
１９ ソース・ドレイン領域での注入プロファイルの崩れ
２０ サイドウォール上に堆積したポリシリコン
２１ ファセット部での注入プロファイルの崩れ
２２ ＳｉＧｅＣチャネル層
２３ Ｓｉキャップ層
２４ 緩和ＳｉＧｅＣ層
２５ 歪んだＳｉチャネル層
１０１ ゲート凹部
１０２ ソース・ドレイン
１０３ 直方体
本発明は、半導体装置に関し、特に、ソース・ドレインがゲート絶縁膜よりも高い位置に形成されたエレベイテッドソース・ドレイン構造を有するＭＩＳトランジスタに関する。
これまで電界効果型トランジスタ（ＦＥＴ）は、微細化を進めることでその特性を向上させてきた。サブ１００ｎｍ世代のＭＩＳＦＥＴ(metal-insulator semiconductor FET）では、ショートチャネル効果やパンチスルーを回避するためにソース・ドレイン高濃度拡散層を浅く形成することが不可欠となってきた。しかしソース・ドレイン高濃度拡散層を浅く形成すると、ソース・ドレイン高濃度拡散層のシリサイド層の下方に位置する部分の厚みが薄くなるため、寄生抵抗成分の増大、及びソース・ドレイン高濃度拡散層とボディ領域とのｐｎ接合におけるシリサイド層に起因した接合リークの増加が発生する。このような問題を回避するため、近年、ソース・ドレインのコンタクトとの接続部分の近傍部をシリコン基板の外側に位置させるエレベイテッドソース・ドレイン構造が注目を集めている（例えば、非特許文献１参照）。
図９はこのような従来のエレベイテッドソース・ドレイン構造を有するＭＩＳＦＥＴの構成を模式的に示す断面図である。
図９において、このＭＩＳＦＥＴでは、基板（ＳＯＩ基板）１の表面にエピタキシャルＳｉ又はポリシリコンを選択成長して凸部１８を形成し、この凸部１８によってシリサイド層１１の上部、すなわち、ソース・ドレインのコンタクト１５との接続部分の近傍部（以下、ソース・ドレインの上部という）を構成することにより、ソース・ドレインの位置が引き上げられている。なお、符号２は、ＳｉＯ2ボックス層、符号３はＳｉボディ層、符号４は絶縁体、符号９はサイドウォール、符号１２は層間絶縁膜、符号１３はゲート絶縁膜、符号１４はゲート電極をそれぞれ示す。
特に、ＳＯＩ基板を用いた完全空乏デバイスでは、ゲート微細化に伴い完全空乏化を実現するためのＳｉボディ層の厚さがますます薄膜化している。サブ１００ｎｍ世代ではＳｉボディ層の厚さは３０ｎｍ程度まで薄膜化する必要がある。ＳＯＩデバイスでは、シリサイド層がＳｉＯ2ボックス層まで到達するとシリサイド層とソース・ドレイン拡散層との接触面積が急激に減少してしまうため、抵抗が増大する。このようなＳＯＩデバイスのＳｉボディ層薄膜化においても、エレベイテッドソース・ドレイン構造を採用することでシリサイド層に起因する問題を回避することが可能である。
また、近年ＳｉＧｅ層上に成膜された歪みＳｉ層をチャネル層に用いることで、電流駆動力を向上させる技術が注目を集めており、実用化が期待されている（例えば、非特許文献２参照）。この技術では、ＳｉＧｅ層上の歪みＳｉ層は臨界膜厚以上に厚く堆積できないため、一般的には１０〜６０ｎｍ程度の薄膜が用いられる。しかしながら、ＳｉＧｅ層は、半導体素子のコンタクト部分に広く用いられているコバルトシリサイド（ＣｏＳｉ2）化を阻害する働きがあることが知られており（例えば、非特許文献３参照）、歪みＳｉ層の薄膜化はコンタクト抵抗のバラツキを生じさせる原因となる。このように、歪みＳｉデバイスの利用においても、エレベイテッドソース・ドレイン構造を採用することでシリサイド化の問題が回避できる。
Ｓａｔｏｓｈｉ Ｙａｍａｋａｗａ他７名、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．， Ｖｏｌ．１８， Ｎｏ．７，ｐ３６６， １７９９． Ｚｈｉ−Ｙｕａｎ Ｃｈｅｎｇ他７名、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．， Ｖｏｌ．２０， Ｎｏ．７， ｐ３１９， １８０１． Ｒ．Ａ．Ｄｏｎａｔｏｎ他６名、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．， Ｖｏｌ．７０， Ｎｏ．１０，ｐ１２６６， １７９７．
Ｓａｔｏｓｈｉ Ｙａｍａｋａｗａ他７名、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．， Ｖｏｌ．１８， Ｎｏ．７，ｐ３６６， １７９９． Ｚｈｉ−Ｙｕａｎ Ｃｈｅｎｇ他７名、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．， Ｖｏｌ．２０， Ｎｏ．７， ｐ３１９， １８０１． Ｒ．Ａ．Ｄｏｎａｔｏｎ他６名、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．， Ｖｏｌ．７０， Ｎｏ．１０，ｐ１２６６， １７９７．
しかしながら、選択成長によるエレベイテッドソース・ドレイン構造の形成には、以下のような課題が挙げられる。（図９参照。）
図９を用いて、従来の選択成長によるエレベイテッドソース・ドレイン構造の課題について説明する。図９の左半部は、理想とするエレベイテッドソース・ドレイン構造を、図９の右半部は、エレベイテッドソース・ドレイン構造の課題を示したものである。
図９を用いて、従来の選択成長によるエレベイテッドソース・ドレイン構造の課題について説明する。図９の左半部は、理想とするエレベイテッドソース・ドレイン構造を、図９の右半部は、エレベイテッドソース・ドレイン構造の課題を示したものである。
＜課題１＞ 不純物プロファイルの崩れ（符号１９で示す）
エレベイテッドソース・ドレイン構造では、Ｓｉボディ層３に不純物イオンを注入してソース・ドレイン拡散層１０を形成した後、ソース・ドレインの上部を構成する凸部１８を選択成長により形成するため、この凸部１８の選択成長時の熱処理により、ソース・ドレイン拡散層１０の不純物プロファイルが崩れてしまう。不純物プロファイルが崩れると、実効的なゲート長の揺らぎや、ショートチャネル効果が発生するため、しきい値電圧の変動が起きる。これを抑制するためには選択成長の低温化（一般的に７００℃以下）が必要とされる。しかし、Ｓｉの低温成長は成長速度が遅いためスループットが低下するという問題がある。
エレベイテッドソース・ドレイン構造では、Ｓｉボディ層３に不純物イオンを注入してソース・ドレイン拡散層１０を形成した後、ソース・ドレインの上部を構成する凸部１８を選択成長により形成するため、この凸部１８の選択成長時の熱処理により、ソース・ドレイン拡散層１０の不純物プロファイルが崩れてしまう。不純物プロファイルが崩れると、実効的なゲート長の揺らぎや、ショートチャネル効果が発生するため、しきい値電圧の変動が起きる。これを抑制するためには選択成長の低温化（一般的に７００℃以下）が必要とされる。しかし、Ｓｉの低温成長は成長速度が遅いためスループットが低下するという問題がある。
＜課題２＞ サイドウォール上のポリシリコン堆積（符号２０で示す）
エレベイテッドソース・ドレイン構造では、凸部１８をエピタキシャルＳｉ又はポリシリコンの選択成長により形成するが、このポリシリコンの選択成長の際に、ゲート電極１４の側面を覆うサイドウォール９等の上にポリシリコンが堆積する可能性がある。このようにポリシリコンが堆積すると、ゲート−ソース間もしくはゲート−ドレイン間の電気的ショートを引き起こす。これを抑制するためにはエピタキシャルＳｉもしくはポリシリコンの選択成長時の高選択性の実現が必要とされる。選択性を向上させるために、結晶成長中に塩化水素ガスを添加することが有効であることが知られているが、塩素系ガスの使用にはチャンバーもしくは配管を腐食する危険性がある。
エレベイテッドソース・ドレイン構造では、凸部１８をエピタキシャルＳｉ又はポリシリコンの選択成長により形成するが、このポリシリコンの選択成長の際に、ゲート電極１４の側面を覆うサイドウォール９等の上にポリシリコンが堆積する可能性がある。このようにポリシリコンが堆積すると、ゲート−ソース間もしくはゲート−ドレイン間の電気的ショートを引き起こす。これを抑制するためにはエピタキシャルＳｉもしくはポリシリコンの選択成長時の高選択性の実現が必要とされる。選択性を向上させるために、結晶成長中に塩化水素ガスを添加することが有効であることが知られているが、塩素系ガスの使用にはチャンバーもしくは配管を腐食する危険性がある。
＜課題３＞ ファセット部での局所的な不純物プロファイルの崩れ（符号２１で示す）
選択成長では、選択成長のためのマスクパターン開口部のエッジ部分にファセット（結晶面）が形成される。このようなファセット部は不純物のイオン注入の際にチャネリング効果等により局所的に不純物プロファイルが崩れやすい。不純物プロファイルの揺らぎは接触抵抗のバラツキを引き起こす。ファセット形状は結晶成長の条件に加えて、マスクパターンの開口率、マスクの材料にも依存するため、制御が困難である。
選択成長では、選択成長のためのマスクパターン開口部のエッジ部分にファセット（結晶面）が形成される。このようなファセット部は不純物のイオン注入の際にチャネリング効果等により局所的に不純物プロファイルが崩れやすい。不純物プロファイルの揺らぎは接触抵抗のバラツキを引き起こす。ファセット形状は結晶成長の条件に加えて、マスクパターンの開口率、マスクの材料にも依存するため、制御が困難である。
以上のように、エレベイテッドソース・ドレイン構造はデバイス特性の向上に有効であることが分かっているものの、このエレベイテッドソース・ドレイン構造を形成するための選択成長には課題が多く、実用化には至っていない。
本発明は、ソース・ドレインの形成に選択成長を用いずにエレベイテッドソース・ドレイン構造を実現可能な半導体装置とその製造方法を提供することを目的とする。
この目的を達成するために、本発明に係るＭＩＳＦＥＴからなる半導体装置は、表面に外周が閉じた開口を有する凹部が形成されたＳｉ半導体層と、少なくとも前記凹部の内面を覆うように形成されたゲート絶縁膜と、前記凹部の内面との間に前記ゲート絶縁膜が介在するようにして前記凹部を埋めるゲート電極と、平面視において前記ゲート電極の両側に位置しかつ前記Ｓｉ半導体層の表面から所定の深さに渡るように形成された一対のソース・ドレインとを備えている。このよう構成とすると、ソース・ドレインの形成に選択成長を用いずにエレベイテッドソース・ドレイン構造を実現することができる。
前記半導体装置は、前記Ｓｉ半導体層の表面に前記凹部の開口に沿って突設された絶縁体からなる筒状の第１のサイドウォールをさらに有し、前記ゲート絶縁膜が前記第１のサイドウォールの内周面及び前記凹部の内面を覆うように形成され、前記ゲート電極が前記第１のサイドウォールの内周面及び前記凹部の内面との間に前記ゲート絶縁膜が介在するようにして前記第１のサイドウォールの内部及び前記凹部を埋めており、前記一対のソース・ドレインが、平面視において前記第１のサイドウォールの両側に位置するように形成されていてもよい。
前記Ｓｉ半導体層がシリコンで構成されていてもよい。
前記半導体装置は、前記Ｓｉ半導体層を有する基板を備えていてもよい。
前記基板がＳＯＩ基板であり、Ｓｉボディ層が前記Ｓｉ半導体層を構成していてもよい。
前記Ｓｉボディ層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記Ｓｉボディ層の前記凹部が形成されていない部分の厚みがＴ２であり、前記Ｓｉボディ層の前記凹部が形成された部分の厚みがＴ３であるとき、
Ｔ１＜Ｔ２
Ｔ３＜Ｔ２
が満たされていることが好ましい。
前記基板がＳＯＩ基板であり、Ｓｉボディ層が前記Ｓｉ半導体層を構成していてもよい。
前記Ｓｉボディ層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記Ｓｉボディ層の前記凹部が形成されていない部分の厚みがＴ２であり、前記Ｓｉボディ層の前記凹部が形成された部分の厚みがＴ３であるとき、
Ｔ１＜Ｔ２
Ｔ３＜Ｔ２
が満たされていることが好ましい。
前記基板が、キャリアが走行するＳｉＧｅＣチャネル層と、ＳｉＧｅＣチャネル層上に形成されたＳｉキャップ層とを有し、前記Ｓｉキャップ層が前記Ｓｉ半導体層を構成していてもよい。
前記Ｓｉキャップ層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記Ｓｉキャップ層の前記凹部が形成されていない部分の厚みがＴ４であり、前記Ｓｉキャップ層の前記凹部が形成された部分の厚みがＴ５であるとき、
Ｔ１＜Ｔ４
Ｔ５＜Ｔ４
が満たされていることが好ましい。
Ｔ１＜Ｔ４
Ｔ５＜Ｔ４
が満たされていることが好ましい。
前記基板が、格子緩和されたＳｉＧｅＣ層と、前記格子緩和されたＳｉＧｅＣ層上に形成された歪んだＳｉチャネル層とを有し、前記歪んだＳｉチャネル層が前記Ｓｉ半導体層を構成していてもよい。
前記歪んだＳｉチャネル層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記歪んだＳｉチャネル層の前記凹部が形成されていない部分の厚みがＴ６であり、前記歪んだＳｉチャネル層の前記凹部が形成された部分の厚みがＴ７であるとき、
Ｔ１＜Ｔ６
Ｔ７＜Ｔ６
が満たされていることが好ましい。
Ｔ１＜Ｔ６
Ｔ７＜Ｔ６
が満たされていることが好ましい。
前記ゲート絶縁膜が、前記ゲート絶縁膜が前記第１のサイドウォールの内周面及び前記凹部の内面に接触してこれらを覆うように形成されていてもよい。
前記凹部が内周面と底面とを有し、前記第１のサイドウォールの内周面及び前記凹部の内周面を覆うように絶縁体からなる第２のサイドウォールが形成され、前記ゲート絶縁膜が、前記凹部の底面を覆いかつ前記凹部の内周面との間に前記第２のサイドウオールが介在するようにして前記凹部の内周面を覆うように形成されていてもよい。
前記ソース・ドレインはシリサイド層を有し、前記シリサイド層は、ＴｉＳｉ2、ＶＳｉ2、ＣｒＳｉ2、ＺｒＳｉ2、ＮｂＳｉ2、ＭｏＳｉ2、ＨｆＳｉ2、ＴａＳｉ2、ＷＳｉ2、ＮｉＳｉ2、ＮｉＳｉ、ＣｏＳｉ2、ＣｏＳｉ、Ｐｔ2Ｓｉ、ＰｔＳｉ、Ｐｄ2Ｓｉ、ＰｄＳｉのいずれか、もしくは複数を含んでいてもよい。
前記第１のサイドウォールはシリコン窒化膜を含んでいてもよい。
前記ゲート電極は、Ａｌ，Ｃｕ，Ｗ，Ｍｏ，Ｔｉ，Ｔａ，ＷＳｉ，ＭｏＳｉ2，ＴｉＳｉ2，ＴｉＮ，ＴａＮのいずれか１つの材料で構成され、もしくはこれらの複数の材料からなる層が積層されて構成されていてもよい。
前記ゲート絶縁膜は、ＳｉＯ2，ＺｒＯ2，Ｚｒ−Ｓｉ−Ｏ，Ｚｒ−Ｓｉ−Ｏ−Ｎ，ＨｆＯ2，Ｈｆ−Ｓｉ−Ｏ，Ｈｆ−Ｓｉ−Ｏ−Ｎ，ＳｉＮ，ＴｉＯ2，Ｌａ2Ｏ3，ＳｉＯＮ，Ａｌ2Ｏ3，ＳｒＴｉＯ3，ＢａＳｒＴｉＯ3，Ｎｄ2Ｏ3，Ｔａ2Ｏ5のいずれか１つの材料で構成され、もしくはこれらの複数の材料からなる層が積層されて構成されていてもよい。
また、本発明に係るＭＩＳＦＥＴからなる半導体装置の製造方法は、半導体基板上にダミーゲート電極を形成する工程（ａ）と、前記ダミーゲート電極をマスクとして前記半導体基板にエクステンション拡散層を形成するために不純物をイオン注入する工程（ｂ）と、前記ダミーゲート電極の側面を囲むように筒状の絶縁体からなる第１のサイドウォールを形成する工程（ｃ）と、前記ダミーゲート電極と前記第１のサイドウォールをマスクとして不純物をイオン注入し、それにより前記半導体基板に自己整合的にソース・ドレインを形成する工程（ｄ）と、前記工程（ｄ）の後、前記半導体基板の表面を覆うように層間絶縁膜を形成する工程（ｅ）と、前記層間絶縁膜をマスクとして、前記ダミーゲート電極をドライエッチングにより選択的に除去する工程（ｆ）と、前記ダミーゲート電極が除去された領域の下方に位置する前記半導体基板にゲート凹部を形成する工程（ｇ）と、前記第１のサイドウォールの内周面及び前記ゲート凹部の内面を覆って凹状にゲート絶縁膜を形成する工程（ｈ）と、前記凹状のゲート絶縁膜の内部を埋めるようにゲート電極を自己整合的に形成する工程（ｉ）とを含む。このような構成とすると、ソース・ドレインの形成に選択成長を用いずにエレベイテッドソース・ドレイン構造を実現することができる。
前記工程（ｇ）は、前記層間絶縁膜をマスクとして、前記ダミーゲート電極が除去された領域の下方に位置する前記半導体基板をドライエッチングにより選択的にエッチングして、前記半導体基板にゲート凹部を形成する工程であってもよい。
前記工程（ｇ）は、前記ダミーゲート電極が除去された領域の下方を、前記層間絶縁膜をマスクとして選択的に酸化する工程（ｍ）と、前記選択的に酸化された酸化膜を除去して、前記半導体基板にゲート凹部を形成する工程する工程（ｎ）とを含んでいてもよい。
前記工程（ｈ）は、前記第１のサイドウォールの内周面及び前記ゲート凹部の内周面を覆うように絶縁体からなる第２のサイドウォールを形成する工程（ｋ）と、前記第２のサイドウォールの内周面及び前記ゲート凹部の底面を覆って凹状にゲート絶縁膜を形成する工程（ｌ）とを含んでいてもよい。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明は、以上に説明したような構成を有し、半導体装置とその製造方法において、ソース・ドレインの形成に選択成長を用いずにエレベイテッドソース・ドレイン構造を実現することができるという効果を奏する。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体装置の平面視における構造を模式的に示す平面図、図２は本発明の第１の実施の形態に係る半導体装置の断面視における構造を模式的に示す図１のII−II線断面図である。
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体装置の平面視における構造を模式的に示す平面図、図２は本発明の第１の実施の形態に係る半導体装置の断面視における構造を模式的に示す図１のII−II線断面図である。
ここでは、半導体装置はｎ−ＭＩＳＦＥＴである。また、基板１としてＳＯＩ基板が用いられている。
図１及び図２において、半導体装置は基板１を有している。基板１はここではＳＯＩ基板で構成されている。ＳＯＩ基板１は、Ｓｉ基板１ａ上に、ＳｉＯ2ボックス層２及びＳｉボディ層３が順に形成されて構成されている。本明細書では、この未加工のＳＯＩ基板１におけるＳｉボディ層を「Ｓｉボディ層」と呼びかつ符合３で示す。そして、このＳｉボディ層３には加工によりその中に半導体デバイスの構成要素が形成されるが、その半導体デバイスの各構成要素はその専用の符号で示す。特に、Ｓｉボディ層３の中央部に残るように形成される「Ｓｉボディ領域」は、「Ｓｉボディ層」と紛らわしいのでこれらを明確に区別するために、この「Ｓｉボディ領域」をこのように呼びかつ符合３ａで示す。Ｓｉボディ層３には素子分離用の絶縁体４が表面から所定の深さ（ここではボディ層３の全厚み）に渡って形成され、この絶縁体４で囲まれた領域が活性領域を構成している。Ｓｉボディ層３の活性領域の表面中央部には、矩形の凹部（正確には外周が矩形に閉じた開口を有する直方体形状の凹部、以下、ゲート凹部という）１０１が形成されている。ゲート凹部１０１の縁部には、矩形の筒状の第１のサイドウォール９が上方に突出するように形成されている。第１のサイドウォール９は絶縁膜で構成されている。第１のサイドウォール９の内周面はゲート凹部１０１の内周面と実質的に同一面内に位置する（段差がない）ように形成されている。このゲート凹部１０１及び第１のサイドウォール９の双方の内面（周面及び底面）に接触するようにしてこれらを覆うように、ゲート絶縁膜１３が形成されている。つまり、ゲート絶縁膜１３は下端が閉鎖され上端が開放された矩形の筒形状を有する容器状（凹状）に形成されている。そして、この容器状のゲート絶縁膜１３の内部空間を埋めるようにゲート電極１４が形成されている。
ゲート電極１４は平面視において矩形形状を有し、ここでは、その短辺方向がゲート長方向に設定されている。すなわち、平面視においてゲート電極１４の短辺方向における両側に第１のサイドウォール９に接するように、一対のソース・ドレイン１０２，１０２がＳｉボディ層３に形成されている。一対のソース・ドレイン１０２，１０２は、ここでは、Ｓｉボディ層３の全厚みに渡って形成されている。各ソース・ドレイン１０２は、Ｔ１の厚みに形成されたシリサイド層１１とシリサイド層１１の直下に形成されたソース・ドレイン拡散層１０とで構成されている。シリサイド層１１は、正確にはＳｉボディ層３の表面から数ｎｍ突出している。しかし、ＳＯＩ基板１の厚み７００μｍと対比するとその突出量は極わずかな比率に過ぎないので、シリサイド層１１は、実質的にＳＯＩ基板１及びＳｉボディ層３の表面の直下に形成されていると言える。ソース・ドレイン拡散層１０は高濃度のｎ型領域で構成されている。
一対のソース・ドレイン１０２，１０２とゲート凹部１０１との間（平面視における第１のサイドウォール９の一対のソース・ドレイン１０２，１０２に接する部分の下方）には一対のエクステンション拡散層８，８が形成されている。各エクステンション拡散層８は、Ｓｉボディ層３の表面からゲート凹部１０１の底より下方の位置に渡って形成されている。各エクステンション拡散層８は低濃度のｎ型領域で構成されている。また、Ｓｉボディ層３の一対のエクステンション拡散層８，８及びゲート凹部１０１の下方に位置する部分にはＳｉボディ領域３ａが形成されている。Ｓｉボディ領域３ａはここでは中濃度のｐ型領域で構成されている。
そして、このようにゲート電極１４、ゲート絶縁膜１３、第１のサイドウォール９、及び一対のソース・ドレイン１０２，１０２が形成され基板１の表面を覆うように層間絶縁膜１２が形成されている。
一対のソース・ドレイン１０２，１０２には層間絶縁膜１２を貫通するコンタクト１５が接続されている。コンタクト１５の上端には図示されない配線が接続されている。また、ゲート電極１４に層間絶縁膜１２を貫通する図示されないコンタクトが接続され、このコンタクト１５の上端には図示されない配線が接続されている。なお、一対のソース・ドレイン１０２，１０２は、この半導体装置の使用時に一方がソースとなり、他方がドレインとなる。
ところで、シリサイド層１１がＳｉＯ2ボックス層２にまで到達すると、シリサイド層１１と半導体領域（エクステンション拡散層８、Ｓｉボディ領域３ａ等）との接触面積が急激に減少するため、シリサイド層１１と半導体領域との間の接触抵抗が急激に増加してしまう。そこで、これを回避するために、本実施の形態では、ソース・ドレイン１０２、シリサイド層１１、及びゲート凹部１０１の各下端位置が以下の条件を満たすように設定されることが望ましい。
すなわち、シリサイド層１１の厚みは上述のようにＴ１である。また、ソース・ドレイン１０２の厚み（Ｓｉボディ層３の表面からソース・ドレイン１０２の下端までの距離）をＴ２とし、Ｓｉボディ領域３ａのゲート凹部１０１の下方に位置する部分の厚み（ゲート凹部１０１の下端からソース・ドレイン１０２の下端までの距離）をＴ３とする。
この場合において、
Ｔ３ ＜ Ｔ２
Ｔ１ ＜ Ｔ２
を満たすように、Ｔ１、Ｔ２、及びＴ３が設定されていることが望ましい。
Ｔ３ ＜ Ｔ２
Ｔ１ ＜ Ｔ２
を満たすように、Ｔ１、Ｔ２、及びＴ３が設定されていることが望ましい。
ここで、完全空乏型ＳＯＩデバイスを製作する場合には、ゲート長をＬｇとした場合、
Ｔ３ ＜ Ｌｇ／３
とすることが望ましい。なお、図２は所要の部分を誇張して描いているので、図２ではＴ３とＬｇとは見かけ上このような関係にはなっていない。また、シリサイド層１１をＴｉシリサイドで構成する場合にはその厚みＴ１は２０〜６０ｎｍ程度に設定することが望ましく、シリサイド層１１をＣｏシリサイドで構成する場合にはその厚みＴ１は１０〜４０ｎｍ程度に設定することが望ましい。この場合、上記の式を満たすように、Ｔ２及びＴ３の値を決定することが必要である。
Ｔ３ ＜ Ｌｇ／３
とすることが望ましい。なお、図２は所要の部分を誇張して描いているので、図２ではＴ３とＬｇとは見かけ上このような関係にはなっていない。また、シリサイド層１１をＴｉシリサイドで構成する場合にはその厚みＴ１は２０〜６０ｎｍ程度に設定することが望ましく、シリサイド層１１をＣｏシリサイドで構成する場合にはその厚みＴ１は１０〜４０ｎｍ程度に設定することが望ましい。この場合、上記の式を満たすように、Ｔ２及びＴ３の値を決定することが必要である。
次に、以上のように構成された半導体装置の製造方法を第１の製造方法と第２の製造方法とに分けて説明する。
｛第１の製造方法｝
まず、第１の製造方法を説明する。
図３（ａ）乃至図３（ｉ）は本実施の形態の半導体装置の第１の製造方法を工程別に示す断面図である。
［ダミーゲート形成工程（図３（ａ））］
図３（ａ）において、まず、ＳＯＩ基板１を用意する。ＳＯＩ基板１はＳｉ基板１ａと、Ｓｉ基板１ａ上に形成された厚み約１００ｎｍのＳｉＯ2ボックス層２と、ＳｉＯ2ボックス層２の上に形成された厚みＴ２のＳｉボディ層３とで構成されている。次に、このＳＯＩ基板１のＳｉボディ層３に絶縁体４としての素子分離を形成する。この素子分離として、シャロートレンチ分離（ＳＴＩ）もしくはディープトレンチ分離（ＤＴＩ）が用いられる。次に、この絶縁体４で囲まれた活性領域にしきい値調整のためのホウ素をイオン注入する。イオン注入は２回行い、注入条件は、６０ｋｅＶ，１３×１０13ｃｍ-3及び１０ｋｅＶ，２×１０12ｃｍ-3である。これにより、活性領域がｐ型の導電性領域となる。次に、ＳＯＩ基板１の全表面に厚さ１０ｎｍ程度のＳｉＯ2からなるダミー絶縁膜５を形成する。このダミー絶縁膜５はダミーゲートのドライエッチング時に、エッチングストッパー層として利用される。ダミー絶縁膜５の形成には、ＣＶＤ法もしくは熱酸化が用いられる。次に、ダミー絶縁膜５上に、厚さ２００ｎｍ程度のポリシリコンからなるダミーゲート膜６’を形成する。ダミーゲート膜６’はメタルゲートを自己整合的に形成するためのダミーとして用いられる。次に、ダミーゲート膜６’上に、ＳｉＯ2もしくはＳｉＮ膜からなるダミーゲート保護膜７を１８ｎｍ程度の厚みに形成する。ダミーゲート保護膜７は、図３（ｅ）の工程におけるシリサイド層形成時にポリシリコンダミーゲートがシリサイド化しないように保護するためのものである。
｛第１の製造方法｝
まず、第１の製造方法を説明する。
図３（ａ）乃至図３（ｉ）は本実施の形態の半導体装置の第１の製造方法を工程別に示す断面図である。
［ダミーゲート形成工程（図３（ａ））］
図３（ａ）において、まず、ＳＯＩ基板１を用意する。ＳＯＩ基板１はＳｉ基板１ａと、Ｓｉ基板１ａ上に形成された厚み約１００ｎｍのＳｉＯ2ボックス層２と、ＳｉＯ2ボックス層２の上に形成された厚みＴ２のＳｉボディ層３とで構成されている。次に、このＳＯＩ基板１のＳｉボディ層３に絶縁体４としての素子分離を形成する。この素子分離として、シャロートレンチ分離（ＳＴＩ）もしくはディープトレンチ分離（ＤＴＩ）が用いられる。次に、この絶縁体４で囲まれた活性領域にしきい値調整のためのホウ素をイオン注入する。イオン注入は２回行い、注入条件は、６０ｋｅＶ，１３×１０13ｃｍ-3及び１０ｋｅＶ，２×１０12ｃｍ-3である。これにより、活性領域がｐ型の導電性領域となる。次に、ＳＯＩ基板１の全表面に厚さ１０ｎｍ程度のＳｉＯ2からなるダミー絶縁膜５を形成する。このダミー絶縁膜５はダミーゲートのドライエッチング時に、エッチングストッパー層として利用される。ダミー絶縁膜５の形成には、ＣＶＤ法もしくは熱酸化が用いられる。次に、ダミー絶縁膜５上に、厚さ２００ｎｍ程度のポリシリコンからなるダミーゲート膜６’を形成する。ダミーゲート膜６’はメタルゲートを自己整合的に形成するためのダミーとして用いられる。次に、ダミーゲート膜６’上に、ＳｉＯ2もしくはＳｉＮ膜からなるダミーゲート保護膜７を１８ｎｍ程度の厚みに形成する。ダミーゲート保護膜７は、図３（ｅ）の工程におけるシリサイド層形成時にポリシリコンダミーゲートがシリサイド化しないように保護するためのものである。
次に、リソグラフィーによって形成したレジストマスクを用いて、ドライエッチングにてダミーゲート６の形成を行う。ここでは、ダミーゲート保護膜７をハードマスクとして用いることも可能である。これにより、ダミー絶縁膜５、ダミーゲート６、及びダミーゲート保護膜７からなる直方体１０３が形成される。
［エクステンション形成工程（図３（ｂ））］
次に、図３（ｂ）において、Ｓｉボディ層３の平面視におけるダミーゲート６の両側に位置する所定の領域に砒素をイオン注入して、ｎ型のエクステンション拡散層８を形成する。注入条件は８ｋｅＶ，５×１０12ｃｍ-3である。
［第１のサイドウォール形成工程（図３（ｃ））］
次に、図３（ｃ）において、ＳｉＯ2もしくはＳｉＮ膜からなる第１のサイドウォール９を形成する。第１のサイドウォール９の形成にはＣＶＤ法とドライエッチングによる全面エッチバックとが用いられる。第１のサイドウォール９は直方体１０３の側壁を囲むように形成され、その結果、矩形の筒状に形成される。第１のサイドウォール９はＳｉＯ2とＳｉＮ膜のスタック構造としてもよい。ＳｉＮ膜で第１のサイドウォールを構成すると、フッ酸を用いたウェット処理時に、ゲート長が変化しないという利点がある。
［ソース・ドレイン注入工程（図３（ｄ））］
次に、図３（ｄ）において、Ｓｉボディ層３の平面視における第１のサイドウォール９の両側に位置する所定の領域に砒素をイオン注入して、ソース・ドレイン拡散層１０を形成する。注入条件は４０ｋｅＶ，４×１０13ｃｍ-3である。次に活性化アニールを行う。アニールにはＲＴＡを用い、処理温度は８５０〜１１００℃程度、処理時間は１〜６０ｓｅｃ程度である。
［シリサイド形成工程（図３（ｅ）］］
次に、図３（ｅ）において、ソース・ドレイン拡散層１０の所定の領域にシリサイド層１１を形成する。シリサイド層１１は、ＴｉＳｉ2、ＶＳｉ2、ＣｒＳｉ2、ＺｒＳｉ2、ＮｂＳｉ2、ＭｏＳｉ2、ＨｆＳｉ2、ＴａＳｉ2、ＷＳｉ2、ＮｉＳｉ2、ＮｉＳｉ、ＣｏＳｉ2、ＣｏＳｉ、Ｐｔ2Ｓｉ、ＰｔＳｉ、Ｐｄ2Ｓｉ、ＰｄＳｉのいずれか、もしくは複数で構成される。
［エクステンション形成工程（図３（ｂ））］
次に、図３（ｂ）において、Ｓｉボディ層３の平面視におけるダミーゲート６の両側に位置する所定の領域に砒素をイオン注入して、ｎ型のエクステンション拡散層８を形成する。注入条件は８ｋｅＶ，５×１０12ｃｍ-3である。
［第１のサイドウォール形成工程（図３（ｃ））］
次に、図３（ｃ）において、ＳｉＯ2もしくはＳｉＮ膜からなる第１のサイドウォール９を形成する。第１のサイドウォール９の形成にはＣＶＤ法とドライエッチングによる全面エッチバックとが用いられる。第１のサイドウォール９は直方体１０３の側壁を囲むように形成され、その結果、矩形の筒状に形成される。第１のサイドウォール９はＳｉＯ2とＳｉＮ膜のスタック構造としてもよい。ＳｉＮ膜で第１のサイドウォールを構成すると、フッ酸を用いたウェット処理時に、ゲート長が変化しないという利点がある。
［ソース・ドレイン注入工程（図３（ｄ））］
次に、図３（ｄ）において、Ｓｉボディ層３の平面視における第１のサイドウォール９の両側に位置する所定の領域に砒素をイオン注入して、ソース・ドレイン拡散層１０を形成する。注入条件は４０ｋｅＶ，４×１０13ｃｍ-3である。次に活性化アニールを行う。アニールにはＲＴＡを用い、処理温度は８５０〜１１００℃程度、処理時間は１〜６０ｓｅｃ程度である。
［シリサイド形成工程（図３（ｅ）］］
次に、図３（ｅ）において、ソース・ドレイン拡散層１０の所定の領域にシリサイド層１１を形成する。シリサイド層１１は、ＴｉＳｉ2、ＶＳｉ2、ＣｒＳｉ2、ＺｒＳｉ2、ＮｂＳｉ2、ＭｏＳｉ2、ＨｆＳｉ2、ＴａＳｉ2、ＷＳｉ2、ＮｉＳｉ2、ＮｉＳｉ、ＣｏＳｉ2、ＣｏＳｉ、Ｐｔ2Ｓｉ、ＰｔＳｉ、Ｐｄ2Ｓｉ、ＰｄＳｉのいずれか、もしくは複数で構成される。
ここでシリサイド層１１の厚さＴ１について、
Ｔ１ ＜ Ｔ２
を満足させることで、シリサイド層１１と半導体に接する面積（すなわち、シリサイド層１１がソース・ドレイン拡散層１０とエクステンション拡散層８とに接する面積）を広くすることができ、接触抵抗の増加を抑える効果が得られる。
［層間絶縁膜形成工程（図３（ｆ））］
次に、図３（ｆ）において、以上の工程が遂行されたＳＯＩ基板１の全表面に層間絶縁膜１２を堆積する。層間絶縁膜１２は、ＳｉＯ2膜やＴＥＯＳ膜、ＳｉＮ膜などで構成され、ＣＶＤ法を用いて堆積される。次に、ケミカル・メカニカル・ポリッシング（ＣＭＰ）技術を用いて表面平坦化を行う。この際、ダミーゲート保護膜７を取り除くまで研磨を行う。
［ダミーゲート除去工程（図３（ｇ））］
次に、図３（ｇ）において、露出したダミーゲート６をドライエッチング処理にて除去する。ドライエッチングのガスには、塩素、臭素、もしくはこれらの混合ガスを用いることが望ましい。これらのガスを用いれば、層間絶縁膜１２をマスクとしてダミーゲート６のみを選択的に除去できる。また、第１のサイドウォール９もエッチングされない。
［ゲート凹部形成工程（図３（ｈ））］
次に、図３（ｈ）において、ドライエッチングにてダミー絶縁膜５の除去を行う。これにより、矩形の筒状の第１のサイドウォール９の内部に直方体状の空間が形成される。ドライエッチングのガスには、ＣＦ4、ＣＨＦ3、もしくはこれらの混合ガスを用いることが望ましい。アルゴンガスや水素ガスを添加しても良い。
Ｔ１ ＜ Ｔ２
を満足させることで、シリサイド層１１と半導体に接する面積（すなわち、シリサイド層１１がソース・ドレイン拡散層１０とエクステンション拡散層８とに接する面積）を広くすることができ、接触抵抗の増加を抑える効果が得られる。
［層間絶縁膜形成工程（図３（ｆ））］
次に、図３（ｆ）において、以上の工程が遂行されたＳＯＩ基板１の全表面に層間絶縁膜１２を堆積する。層間絶縁膜１２は、ＳｉＯ2膜やＴＥＯＳ膜、ＳｉＮ膜などで構成され、ＣＶＤ法を用いて堆積される。次に、ケミカル・メカニカル・ポリッシング（ＣＭＰ）技術を用いて表面平坦化を行う。この際、ダミーゲート保護膜７を取り除くまで研磨を行う。
［ダミーゲート除去工程（図３（ｇ））］
次に、図３（ｇ）において、露出したダミーゲート６をドライエッチング処理にて除去する。ドライエッチングのガスには、塩素、臭素、もしくはこれらの混合ガスを用いることが望ましい。これらのガスを用いれば、層間絶縁膜１２をマスクとしてダミーゲート６のみを選択的に除去できる。また、第１のサイドウォール９もエッチングされない。
［ゲート凹部形成工程（図３（ｈ））］
次に、図３（ｈ）において、ドライエッチングにてダミー絶縁膜５の除去を行う。これにより、矩形の筒状の第１のサイドウォール９の内部に直方体状の空間が形成される。ドライエッチングのガスには、ＣＦ4、ＣＨＦ3、もしくはこれらの混合ガスを用いることが望ましい。アルゴンガスや水素ガスを添加しても良い。
次に、第１のサイドウォール９の内部空間の下方に位置するＳｉボディ層３をドライエッチングすることにより、Ｓｉボディ層３に直方体状のゲート凹部１０１を形成する。ドライエッチングのガスには、塩素、臭素、もしくはこれらの混合ガスを用いることが望ましい。これらのガスを用いれば、層間絶縁膜１２をマスクとしてＳｉボディ層３のみを選択的にエッチングすることができる。また、第１のサイドウォール９もエッチングされないという利点がある。
ここでＳｉボディ層３の、ゲート凹部１０１の下方に位置する部分の厚さを既述のようにＴ３とすると、
Ｔ３ ＜ Ｔ２
を満足させるようにすることが望ましい。このように、Ｓｉボディ層３の、第１のサイドウォール９の内部空間の下方に位置する部分のみを選択的にドライエッチングすることにより、選択成長法を用いることなく自己整合的にエレベイテッドソース・ドレインの実現が可能となる。
Ｔ３ ＜ Ｔ２
を満足させるようにすることが望ましい。このように、Ｓｉボディ層３の、第１のサイドウォール９の内部空間の下方に位置する部分のみを選択的にドライエッチングすることにより、選択成長法を用いることなく自己整合的にエレベイテッドソース・ドレインの実現が可能となる。
また、図３（ｇ）及び図３（ｈ）の両工程は、１つのドライエッチング工程で遂行することも可能である。
［ゲート絶縁膜形成工程（図３（ｉ））］
次に、図３（ｉ）において、以上の工程が遂行されたＳＯＩ基板１の全表面の上にゲート絶縁膜１３を堆積する。これにより、第１のサイドウォール９の内周面とゲート凹部１０１の内周面及び底面とが、これらに接触するようにしてゲート絶縁膜１３により覆われる。以降のプロセスは、工程処理温度が最大でも４００℃程度の低温プロセスを用いることが可能となるため、ゲート絶縁膜１３にはＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5等の高誘電体膜を用いることもできる。具体的には、ゲート絶縁膜１３は、ＳｉＯ2，ＺｒＯ2，Ｚｒ−Ｓｉ−Ｏ，Ｚｒ−Ｓｉ−Ｏ−Ｎ，ＨｆＯ2，Ｈｆ−Ｓｉ−Ｏ，Ｈｆ−Ｓｉ−Ｏ−Ｎ，ＳｉＮ，ＴｉＯ2，Ｌａ2Ｏ3，ＳｉＯＮ，Ａｌ2Ｏ3，ＳｒＴｉＯ3，ＢａＳｒＴｉＯ3，Ｎｄ2Ｏ3，Ｔａ2Ｏ5のいずれか１つの材料で構成し、もしくはこれらの複数の材料からなる層を積層して構成することができる。
［ゲート電極形成工程（図３（ｊ））］
次に、図３（ｊ）において、ゲート電極１４となるポリシリコン、もしくはＡｌ等の金属からなるゲート膜をゲート絶縁膜１３上に形成する。これにより、第１のサイドウォール９の内部空間及びゲート凹部１０１が、ゲート絶縁膜１３を介してゲート膜により埋められる。本プロセスは低温プロセスであるため、ゲート電極１４の材料として金属を用いることができるという利点がある。金属を用いる場合にはＴｉＮ層などのバリアメタルを堆積させてから、ゲート電極１４となる金属膜を堆積させるとさらによい。具体的には、ゲート電極１４を金属で構成する場合には、Ａｌ，Ｃｕ，Ｗ，Ｍｏ，Ｔｉ，Ｔａ，ＷＳｉ，ＭｏＳｉ2，ＴｉＳｉ2，ＴｉＮ，ＴａＮのいずれか１つの材料で構成し、もしくはこれらの複数の材料からなる層を積層して構成することができる。
［ゲート絶縁膜形成工程（図３（ｉ））］
次に、図３（ｉ）において、以上の工程が遂行されたＳＯＩ基板１の全表面の上にゲート絶縁膜１３を堆積する。これにより、第１のサイドウォール９の内周面とゲート凹部１０１の内周面及び底面とが、これらに接触するようにしてゲート絶縁膜１３により覆われる。以降のプロセスは、工程処理温度が最大でも４００℃程度の低温プロセスを用いることが可能となるため、ゲート絶縁膜１３にはＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5等の高誘電体膜を用いることもできる。具体的には、ゲート絶縁膜１３は、ＳｉＯ2，ＺｒＯ2，Ｚｒ−Ｓｉ−Ｏ，Ｚｒ−Ｓｉ−Ｏ−Ｎ，ＨｆＯ2，Ｈｆ−Ｓｉ−Ｏ，Ｈｆ−Ｓｉ−Ｏ−Ｎ，ＳｉＮ，ＴｉＯ2，Ｌａ2Ｏ3，ＳｉＯＮ，Ａｌ2Ｏ3，ＳｒＴｉＯ3，ＢａＳｒＴｉＯ3，Ｎｄ2Ｏ3，Ｔａ2Ｏ5のいずれか１つの材料で構成し、もしくはこれらの複数の材料からなる層を積層して構成することができる。
［ゲート電極形成工程（図３（ｊ））］
次に、図３（ｊ）において、ゲート電極１４となるポリシリコン、もしくはＡｌ等の金属からなるゲート膜をゲート絶縁膜１３上に形成する。これにより、第１のサイドウォール９の内部空間及びゲート凹部１０１が、ゲート絶縁膜１３を介してゲート膜により埋められる。本プロセスは低温プロセスであるため、ゲート電極１４の材料として金属を用いることができるという利点がある。金属を用いる場合にはＴｉＮ層などのバリアメタルを堆積させてから、ゲート電極１４となる金属膜を堆積させるとさらによい。具体的には、ゲート電極１４を金属で構成する場合には、Ａｌ，Ｃｕ，Ｗ，Ｍｏ，Ｔｉ，Ｔａ，ＷＳｉ，ＭｏＳｉ2，ＴｉＳｉ2，ＴｉＮ，ＴａＮのいずれか１つの材料で構成し、もしくはこれらの複数の材料からなる層を積層して構成することができる。
次に、ＣＭＰによって平坦化を行う。これにより、第１のサイドウォール９の内部空間及びゲート凹部１０１にゲート絶縁膜１３を介して埋め込まれたゲート電極１４が形成される。また、エクステンション拡散層８及びゲート凹部１０１の下方に位置するようにｐ型の導電性領域からなるＳｉボディ領域３ａが形成される。
その後、図２に示すように層間絶縁膜１２を貫通してシリサイド層１１に接続するようにコンタクト１５形成するとともに層間絶縁膜１２を貫通してゲート電極１４に接続するようにコンタクト（図２に示さず）を形成し、これらのコンタクトの上端に接続するように配線（図２に示さず）を形成する。このようにして、半導体装置が完成する。
本プロセスは、ゲート電極１４が中に埋め込むように形成されるゲート凹部を、Ｓｉボディ層３に自己整合的に形成することができるため、選択成長法を用いずにエレベイテッドソース・ドレイン構造と同様の構造を簡略化されたプロセスで実現することが可能である。その結果、選択成長を用いないため、選択成長の課題のすべてを解決できる。さらに、本プロセスはソース・ドレイン拡散層１０の活性化アニ−ル以降（図３（ｄ）の工程以降）は、処理温度が最大で４００℃程度の低温プロセスを用いることが可能であり、従来の製造方法における不純物プロファイルが乱れるという問題が回避できるという利点も有する。さらに低温プロセスであるため高誘電体ゲート電極やメタルゲート電極の採用が可能である。
また、本実施の形態では、Ｓｉボディ層３のゲート凹部１０１にゲート電極１４が形成され、Ｓｉボディ層３の表面に第１のサイドウォール９が形成されているので、ゲート電極１４の下の半導体層の厚み（Ｔ３）に較べて第１のサイドウォール９の下の半導体層の厚み（Ｔ２）が厚くなる。このため、ゲート電極１４の下の半導体層の厚みとサイドウォールの下の半導体層の厚みとが等しい従来例に比べてエクステンション部分の抵抗を低減することができる。
｛第２の製造方法｝
次に、第２の製造方法を説明する。
図４（ａ）乃至図４（ｄ）は本実施の形態の半導体装置の第２の製造方法を工程別に示す断面図である。
｛第２の製造方法｝
次に、第２の製造方法を説明する。
図４（ａ）乃至図４（ｄ）は本実施の形態の半導体装置の第２の製造方法を工程別に示す断面図である。
第２の製造方法は、ゲート凹部１０１の形成方法が第１の製造方法とは異なっており、その他の点は第１の製造方法と同様である。従って、ダミーゲート形成工程（図３（ａ））からダミーゲート除去工程（図３（ｇ））までの工程は、第１の製造方法と共通の工程であるため、ここではその説明を省略し、ゲート凹部形成工程以降の工程を説明する。
［ゲート下部薄膜化工程１（図４（ａ））］
図４（ａ）において、ダミーゲート絶縁膜５をドライエッチングもしくはフッ酸を用いたウェットエッチングで剥離し、その後、第１のサイドウォール９の内部空間に露出したＳｉボディ層３の熱酸化を行う。このとき、ＳＯＩ基板１の表面に露出しているＳｉ部はこの第１のサイドウォール９の内部空間に露出したＳｉボディ層３のみであるため、この領域だけを選択的に酸化することができる。これにより、Ｓｉボディ層３の上部に選択酸化領域１７が形成される。このとき、Ｓｉボディ層３の選択酸化領域１７の下方に位置する部分の厚みが第１の製造方法におけるＴ３となるように選択酸化を制御する。
［ゲート下部薄膜化工程２（図４（ｂ））］
次に、図４（ｂ）において、選択酸化領域１７を、フッ酸を用いたウェットエッチングにより除去する。これにより、Ｓｉボディ層３にゲート凹部１０１が形成される。また、選択酸化領域１７を除去した後のＳｉボディ層３の膜厚は上述の通りＴ３となる。このように、熱酸化とウェットエッチングを用いることで、第１のサイドウォール９の内部空間の下方に位置するＳｉボディ層３のみを選択的にエッチングすることが可能である。第１の製造方法ではドライエッチングによりゲート凹部１０１を形成するのに対し、第２の製造方法では選択酸化によりゲート凹部１０１を形成することが特徴である。選択酸化プロセスは、エッチングダメージを回避できかつ膜厚方向の制御性が高いという利点を有する。このように第２の製造方法によれば、このような利点を享受しかつ選択成長を用いることなく自己整合的にエレベイテッドソース・ドレイン構造を実現することが可能となる。
ゲート絶縁膜形成工程（図４（ｃ））及びゲート電極形成工程（図４（ｄ））は第１の製造方法と同様であるので、その説明を省略する。
［ゲート下部薄膜化工程１（図４（ａ））］
図４（ａ）において、ダミーゲート絶縁膜５をドライエッチングもしくはフッ酸を用いたウェットエッチングで剥離し、その後、第１のサイドウォール９の内部空間に露出したＳｉボディ層３の熱酸化を行う。このとき、ＳＯＩ基板１の表面に露出しているＳｉ部はこの第１のサイドウォール９の内部空間に露出したＳｉボディ層３のみであるため、この領域だけを選択的に酸化することができる。これにより、Ｓｉボディ層３の上部に選択酸化領域１７が形成される。このとき、Ｓｉボディ層３の選択酸化領域１７の下方に位置する部分の厚みが第１の製造方法におけるＴ３となるように選択酸化を制御する。
［ゲート下部薄膜化工程２（図４（ｂ））］
次に、図４（ｂ）において、選択酸化領域１７を、フッ酸を用いたウェットエッチングにより除去する。これにより、Ｓｉボディ層３にゲート凹部１０１が形成される。また、選択酸化領域１７を除去した後のＳｉボディ層３の膜厚は上述の通りＴ３となる。このように、熱酸化とウェットエッチングを用いることで、第１のサイドウォール９の内部空間の下方に位置するＳｉボディ層３のみを選択的にエッチングすることが可能である。第１の製造方法ではドライエッチングによりゲート凹部１０１を形成するのに対し、第２の製造方法では選択酸化によりゲート凹部１０１を形成することが特徴である。選択酸化プロセスは、エッチングダメージを回避できかつ膜厚方向の制御性が高いという利点を有する。このように第２の製造方法によれば、このような利点を享受しかつ選択成長を用いることなく自己整合的にエレベイテッドソース・ドレイン構造を実現することが可能となる。
ゲート絶縁膜形成工程（図４（ｃ））及びゲート電極形成工程（図４（ｄ））は第１の製造方法と同様であるので、その説明を省略する。
なお、ゲート凹部形成工程１（図４（ａ））の選択酸化以降の工程は、第１の製造方法と同様に、処理温度が最大でも４００℃程度の低温プロセスであるため、高誘電体ゲート電極やメタルゲート電極の採用が可能である。
なお、上記の構成では半導体装置をｎ−ＭＩＳＦＥＴで構成したが、これをｐ−ＭＩＳＦＥＴで構成することも可能である。この場合には、不純物種を変えればよい。具体的には、ホウ素のイオン注入工程では、ホウ素に代えて、砒素もしくは燐などのｎ型ドーパントを用いればよい。逆に、砒素もしくは燐のイオン注入工程では、砒素もしくは燐に代えて、ホウ素などのｐ型ドーパントを用いればよい。
また、上記の構成では、基板１としてＳＯＩ基板を用いたが、通常のＳｉバルク基板を用いてもよく、ＳＯＩ基板の場合と同様に上記製造方法を適用できることは言うまでもない。
さらに、本実施の形態の半導体装置を、ＳｉＧｅＣ層をチャネルとするヘテロＭＩＳＦＥＴ、及び格子緩和したＳｉＧｅＣ層上の歪んだＳｉ層をチャネルとする歪ＳｉＭＩＳＦＥＴで構成し、かつその製造に上記製造方法を適用できることは明らかである。
次に、このように半導体装置をヘテロＭＩＳＦＥＴ又は歪ＳｉＭＩＳＦＥＴで構成した例を、本実施の形態の第１及び第２の変形例として具体的に説明する。
｛第１の変形例｝
図５は本実施の形態の第１の変形例に係る半導体装置の構成を模式的に示す断面図である。
次に、このように半導体装置をヘテロＭＩＳＦＥＴ又は歪ＳｉＭＩＳＦＥＴで構成した例を、本実施の形態の第１及び第２の変形例として具体的に説明する。
｛第１の変形例｝
図５は本実施の形態の第１の変形例に係る半導体装置の構成を模式的に示す断面図である。
図５に示すように、本変形例では、半導体装置はヘテロＭＩＳＦＥＴで構成されている。
本変形例のヘテロＭＩＳＦＥＴでは、Ｓｉ基板１ａ上にＵＨＶ−ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて厚さ５〜２０ｎｍ程度のＳｉＧｅＣチャネル層２２とＳｉキャップ層２３とを順に形成したものが基板１として用いられる。そして、Ｓｉ基板１ａに達するように絶縁体４が形成され、この絶縁体４で囲まれたＳｉ基板１ａ、ＳｉＧｅＣチャネル層２２、及びＳｉキャップ層２３が活性領域を構成している。基板１では、Ｓｉキャップ層２３が最上層であるので、Ｓｉキャップ層２３にゲート凹部１０１が形成される。図５に示すように、シリサイド層１１の厚みをＴ１、Ｓｉキャップ層２３の初期の厚みをＴ４、Ｓｉキャップ層２３のゲート凹部１０１の下方に位置する部分の厚みをＴ５としたとき、
Ｔ１ ＜ Ｔ４
Ｔ５ ＜ Ｔ４
を満たすように各厚みを設定すれば、ＳｉＧｅＣチャネル層２２がシリサイド化されないため、コンタクト抵抗のバラツキを抑制することができる。また、Ｓｉキャップ層２３とゲート絶縁膜１５との界面に発生する寄生チャネルを抑制するためには、Ｔ５は１〜１０ｎｍ程度の薄い範囲に設定することが好ましい。
｛第２の変形例｝
図６は本実施の形態の第２の変形例に係る半導体装置の構成を模式的に示す断面図である。
Ｔ１ ＜ Ｔ４
Ｔ５ ＜ Ｔ４
を満たすように各厚みを設定すれば、ＳｉＧｅＣチャネル層２２がシリサイド化されないため、コンタクト抵抗のバラツキを抑制することができる。また、Ｓｉキャップ層２３とゲート絶縁膜１５との界面に発生する寄生チャネルを抑制するためには、Ｔ５は１〜１０ｎｍ程度の薄い範囲に設定することが好ましい。
｛第２の変形例｝
図６は本実施の形態の第２の変形例に係る半導体装置の構成を模式的に示す断面図である。
図６に示すように、本変形例では、半導体装置は歪ＳｉＭＩＳＦＥＴで構成されている。
本変形例の歪ＳｉＭＩＳＦＥＴでは、Ｓｉ基板１ａ上にＵＨＶ−ＣＶＤ法を用いて厚さ１〜４μｍ程度の緩和ＳｉＧｅＣ層２４と歪んだＳｉチャネル層２５とを順に形成したものが基板１として用いられる。そして、歪んだＳｉチャネル層２５に絶縁体４が形成され、歪んだＳｉチャネル層２５の絶縁体４で囲まれた領域が活性領域を構成している。基板１では、歪んだＳｉチャネル層２５が最上層であるので、この歪んだＳｉチャネル層２５にゲート凹部１０１が形成される。図６に示すように、シリサイド層１１の膜厚をＴ１、歪んだＳｉチャネル層２５の初期の厚みをＴ６、歪んだＳｉチャネル層２５のゲート凹部１０１の下方に位置する部分の厚みをＴ７としたとき、
Ｔ１ ＜ Ｔ６
Ｔ７ ＜ Ｔ６
を満たすように各厚みを設定すれば、緩和ＳｉＧｅＣ層２４がシリサイド化されないため、コンタクト抵抗のバラツキを抑制することができる。歪んだＳｉ層２５が格子緩和を起こさないようにするためには、Ｔ６は１０〜６０ｎｍ程度の範囲に設定することが好ましい。
（第２の実施の形態）
図７は本発明の第２の実施の形態に係る半導体装置の構成を模式的に示す断面図である。図７において図１と同一符号は同一又は相当する部分を示す。
Ｔ１ ＜ Ｔ６
Ｔ７ ＜ Ｔ６
を満たすように各厚みを設定すれば、緩和ＳｉＧｅＣ層２４がシリサイド化されないため、コンタクト抵抗のバラツキを抑制することができる。歪んだＳｉ層２５が格子緩和を起こさないようにするためには、Ｔ６は１０〜６０ｎｍ程度の範囲に設定することが好ましい。
（第２の実施の形態）
図７は本発明の第２の実施の形態に係る半導体装置の構成を模式的に示す断面図である。図７において図１と同一符号は同一又は相当する部分を示す。
図７に示すように、本実施の形態では、第１のサイドウォール９の内周面及びゲート凹部１０１の内周面に接触してこれらを覆うように絶縁膜からなる第２のサイドウォール１６が形成され、この第２のサイドウォール１６の内周面とゲート凹部１０１の底面に接触してこれらを覆うようにゲート絶縁膜１３が形成されている。つまり、ゲート絶縁膜１３は、第２のサイドウォール１６を介して、第１のサイドウォール９の内周面及びゲート凹部１０１の内周面を覆うように形成されている。そして、容器状のゲート絶縁膜１３の内部を埋めるようにゲート電極１４が形成されている。その他の点は第１の実施の形態と同様である。
このように、本実施の形態では、第２のサイドウォール１６が形成されているので、以下の２つの利点を有する。第１の利点は、ゲート−ソース間及びゲート−ドレイン間のフリンジ容量が下げられる点である。これにより高速動作が可能となる。第２の利点は、第２のサイドウォール１６によって、ゲート長を決定することができる点である。さらには、リソグラフィー限界以下のゲート長も製作が可能であることに加え、ゲート断面構造はマッシュルーム構造となるため、微細ゲート長かつ低ゲート抵抗かつ低フリンジ容量の極めて理想的なゲート電極１４を実現できる。
次に、以上のように構成された半導体装置の製造方法を説明する。
図８（ａ）乃至図８（ｄ）は本実施の形態の半導体装置の製造方法を工程別に示す断面図である。図８（ａ）乃至図８（ｄ）において図３（ａ）乃至図３（ｊ）と同一符号は同一又は相当する部分を示す。
図８（ａ）乃至図８（ｄ）は本実施の形態の半導体装置の製造方法を工程別に示す断面図である。図８（ａ）乃至図８（ｄ）において図３（ａ）乃至図３（ｊ）と同一符号は同一又は相当する部分を示す。
本実施の形態における製造方法で重要な点は、第２のサイドウォール１６の形成方法である。この第２のサイドウォール１６の形成工程より前のゲート凹部の形成工程までは、第１の実施の形態における第１の製造方法と同じである（図３（ａ）〜図３（ｈ）参照）。従って、ここではその説明を省略し、第２のサイドウォールの形成工程以降の工程を説明する。
［第２のサイドウォール形成工程（図８（ａ））］
図８（ａ）において、まず、ここまでの工程が遂行されたＳＯＩ基板１の表面に、ＣＶＤ法によりＳｉＯ2もしくはＳｉＮ膜からなる第２のサイドウォール膜を堆積させ、その後、ドライエッチングにより全面エッチバックを行う。それにより、第１のサイドウォール９の内部空間及びゲート凹部１０１からなる直方体形状の空間の内周面に、矩形の筒状の第２のサイドウォール１６を形成する。第２のサイドウォール１６の厚みは、第２のサイドウォール膜の初期堆積膜厚で制御が可能であるため、リソグラフィーによる加工限界以下のゲート長を実現することが可能である。また、第２のサイドウォール１６の形成により、ゲートフリンジ容量の低減が可能であり、高速動作が実現できるという利点がある。第２のサイドウォール１６はＳｉＯ2とＳｉＮ膜のスタック構造で構成してもよい。ＳｉＮ膜で第２のサイドウォール１６を構成すると、フッ酸を用いたウェット処理時に、ゲート長が変化しないという利点がある。
［ゲート絶縁膜形成工程（図８（ｂ））］
次に、図８（ｂ）において、以上の工程が遂行されたＳＯＩ基板１の全面にゲート絶縁膜１３の堆積を行う。以降のプロセスは、工程処理温度が最大でも４００℃程度の低温プロセスであるため、ゲート絶縁膜１３にはＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5等の高誘電体膜を用いることもできる。
［ゲート電極形成工程（図８（ｃ）、図８（ｄ））］
次に、図８（ｃ）において、ゲート電極１４となるポリシリコン、もしくはＡｌ，Ｃｕ，Ｗ，Ｍｏ，Ｔｉ，Ｔａ等の金属からなるゲート膜をゲート絶縁膜１３上に形成する。これにより、第２のサイドウォール１６とゲート凹部１０１の底面とで形成される空間が、ゲート絶縁膜１３を介してゲート膜により埋められる。本プロセスは低温プロセスであるため、ゲート電極１４の材料として金属を用いることができるという利点がある。金属を用いる場合にはＴｉＮ層などのバリアメタルを堆積させてから、ゲート電極１４となる金属膜を堆積させるとさらによい。
［第２のサイドウォール形成工程（図８（ａ））］
図８（ａ）において、まず、ここまでの工程が遂行されたＳＯＩ基板１の表面に、ＣＶＤ法によりＳｉＯ2もしくはＳｉＮ膜からなる第２のサイドウォール膜を堆積させ、その後、ドライエッチングにより全面エッチバックを行う。それにより、第１のサイドウォール９の内部空間及びゲート凹部１０１からなる直方体形状の空間の内周面に、矩形の筒状の第２のサイドウォール１６を形成する。第２のサイドウォール１６の厚みは、第２のサイドウォール膜の初期堆積膜厚で制御が可能であるため、リソグラフィーによる加工限界以下のゲート長を実現することが可能である。また、第２のサイドウォール１６の形成により、ゲートフリンジ容量の低減が可能であり、高速動作が実現できるという利点がある。第２のサイドウォール１６はＳｉＯ2とＳｉＮ膜のスタック構造で構成してもよい。ＳｉＮ膜で第２のサイドウォール１６を構成すると、フッ酸を用いたウェット処理時に、ゲート長が変化しないという利点がある。
［ゲート絶縁膜形成工程（図８（ｂ））］
次に、図８（ｂ）において、以上の工程が遂行されたＳＯＩ基板１の全面にゲート絶縁膜１３の堆積を行う。以降のプロセスは、工程処理温度が最大でも４００℃程度の低温プロセスであるため、ゲート絶縁膜１３にはＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5等の高誘電体膜を用いることもできる。
［ゲート電極形成工程（図８（ｃ）、図８（ｄ））］
次に、図８（ｃ）において、ゲート電極１４となるポリシリコン、もしくはＡｌ，Ｃｕ，Ｗ，Ｍｏ，Ｔｉ，Ｔａ等の金属からなるゲート膜をゲート絶縁膜１３上に形成する。これにより、第２のサイドウォール１６とゲート凹部１０１の底面とで形成される空間が、ゲート絶縁膜１３を介してゲート膜により埋められる。本プロセスは低温プロセスであるため、ゲート電極１４の材料として金属を用いることができるという利点がある。金属を用いる場合にはＴｉＮ層などのバリアメタルを堆積させてから、ゲート電極１４となる金属膜を堆積させるとさらによい。
次に、図８（ｄ）において、ＣＭＰによって平坦化を行う。これにより、第２のサイドウォール１６とゲート凹部１０１の底面とで形成される空間にゲート絶縁膜１３を介して埋め込まれたゲート電極１４が形成される。その後、第１の実施の形態の第１の製造方法と同様の工程を経て本実施の形態の半導体装置が完成する。
なお、本実施の形態において、実施の形態の第１の製造方法に代えて第２の製造方法を用いてももちろん構わない。
以上に説明したように、本実施の形態によれば、リソグラフィーによる加工限界以下のゲート長を実現し、またゲートフリンジ容量を低減し、かつマッシュルーム構造のゲート構造を実現できるなどの効果が得られる。
なお、本実施の形態においても、ＳＯＩ基板に代えてＳｉバルク基板を用いることがでる。また、第１の実施の形態の第１、第２の変形例と同様の本実施の形態を変形することが可能である。
なお、第１の実施の形態及び第２の実施の形態においては、「ＳｉＧｅＣ層」として説明された層を、Ｃを含まないＳｉＧｅ層又はＧｅを含まないＳｉＣ層のいずれかに置換してもよい。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明に係る半導体装置は、エレベイテッドソース・ドレイン構造を有するＭＩＳＦＥＴ等として有用である。
本発明に係る半導体装置の製造方法は、エレベイテッドソース・ドレイン構造を有するＭＩＳＦＥＴの製造方法等として有用である。
１ 基板
１ａ Ｓｉ基板
２ ＳｉＯ２ボックス層
３ Ｓｉボディ層
３ａ Ｓｉボディ領域
４ 絶縁体
５ ダミーゲート絶縁膜
６ ダミーゲート
６’ ダミーゲート膜
７ ダミーゲート保護膜
８ エクステンション拡散層
９ 第１のサイドウォール
１０ ソース・ドレイン拡散層
１１ シリサイド層
１２ 層間絶縁膜
１３ ゲート絶縁膜
１４ ゲート電極
１５ コンタクト
１６ 第２のサイドウォール
１７ 選択酸化領域
１８ 選択成長で形成されたエレベイテッドソース・ドレイン領域
１９ ソース・ドレイン領域での注入プロファイルの崩れ
２０ サイドウォール上に堆積したポリシリコン
２１ ファセット部での注入プロファイルの崩れ
２２ ＳｉＧｅＣチャネル層
２３ Ｓｉキャップ層
２４ 緩和ＳｉＧｅＣ層
２５ 歪んだＳｉチャネル層
１０１ ゲート凹部
１０２ ソース・ドレイン
１０３ 直方体
１ａ Ｓｉ基板
２ ＳｉＯ２ボックス層
３ Ｓｉボディ層
３ａ Ｓｉボディ領域
４ 絶縁体
５ ダミーゲート絶縁膜
６ ダミーゲート
６’ ダミーゲート膜
７ ダミーゲート保護膜
８ エクステンション拡散層
９ 第１のサイドウォール
１０ ソース・ドレイン拡散層
１１ シリサイド層
１２ 層間絶縁膜
１３ ゲート絶縁膜
１４ ゲート電極
１５ コンタクト
１６ 第２のサイドウォール
１７ 選択酸化領域
１８ 選択成長で形成されたエレベイテッドソース・ドレイン領域
１９ ソース・ドレイン領域での注入プロファイルの崩れ
２０ サイドウォール上に堆積したポリシリコン
２１ ファセット部での注入プロファイルの崩れ
２２ ＳｉＧｅＣチャネル層
２３ Ｓｉキャップ層
２４ 緩和ＳｉＧｅＣ層
２５ 歪んだＳｉチャネル層
１０１ ゲート凹部
１０２ ソース・ドレイン
１０３ 直方体
Claims (21)
- 表面に外周が閉じた開口を有する凹部が形成された半導体層と、
少なくとも前記凹部の内面を覆うように形成されたゲート絶縁膜と、
前記凹部の内面との間に前記ゲート絶縁膜が介在するようにして前記凹部を埋めるゲート電極と、
平面視において前記ゲート電極の両側に位置しかつ前記半導体層の表面から所定の深さに渡るように形成された一対のソース・ドレインとを備えている、ＭＩＳＦＥＴからなる半導体装置。 - 前記半導体層の表面に前記凹部の開口に沿って突設された絶縁体からなる筒状の第１のサイドウォールをさらに有し、
前記ゲート絶縁膜が前記第１のサイドウォールの内周面及び前記凹部の内面を覆うように形成され、
前記ゲート電極が前記第１のサイドウォールの内周面及び前記凹部の内面との間に前記ゲート絶縁膜が介在するようにして前記第１のサイドウォールの内部及び前記凹部を埋めており、
前記一対のソース・ドレインが、平面視において前記第１のサイドウォールの両側に位置するように形成されている、請求の範囲第１項記載のＭＩＳＦＥＴからなる半導体装置。 - 前記半導体層がシリコンで構成されている、請求の範囲第１項記載のＭＩＳＦＥＴからなる半導体装置。
- 前記半導体層を有する基板を備えている、請求の範囲第３項記載のＭＩＳＦＥＴからなる半導体装置。
- 前記基板がＳＯＩ基板であり、Ｓｉボディ層が前記半導体層を構成している、請求の範囲第４項記載のＭＩＳＦＥＴからなる半導体装置。
- 前記Ｓｉボディ層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記Ｓｉボディ層の前記凹部が形成されていない部分の厚みがＴ２であり、前記Ｓｉボディ層の前記凹部が形成された部分の厚みがＴ３であるとき、
Ｔ１＜Ｔ２
Ｔ３＜Ｔ２
が満たされている、請求の範囲第５項記載のＭＩＳＦＥＴからなる半導体装置。 - 前記基板が、キャリアが走行するＳｉＧｅＣチャネル層と、ＳｉＧｅＣチャネル層上に形成されたＳｉキャップ層とを有し、前記Ｓｉキャップ層が前記半導体層を構成している、請求の範囲第４項記載のＭＩＳＦＥＴからなる半導体装置。
- 前記Ｓｉキャップ層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記Ｓｉキャップ層の前記凹部が形成されていない部分の厚みがＴ４であり、前記Ｓｉキャップ層の前記凹部が形成された部分の厚みがＴ５であるとき、
Ｔ１＜Ｔ４
Ｔ５＜Ｔ４
が満たされている、請求の範囲第７項記載のＭＩＳＦＥＴからなる半導体装置。 - 前記基板が、格子緩和されたＳｉＧｅＣ層と、前記格子緩和されたＳｉＧｅＣ層上に形成された歪んだＳｉチャネル層とを有し、前記歪んだＳｉチャネル層が前記半導体層を構成している、請求の範囲第４項記載のＭＩＳＦＥＴからなる半導体装置。
- 前記歪んだＳｉチャネル層に前記凹部が形成され、前記ソース・ドレインの表面を含む部分にシリサイド層が形成され、かつ前記シリサイド層の厚みがＴ１であり、前記歪んだＳｉチャネル層の前記凹部が形成されていない部分の厚みがＴ６であり、前記歪んだＳｉチャネル層の前記凹部が形成された部分の厚みがＴ７であるとき、
Ｔ１＜Ｔ６
Ｔ７＜Ｔ６
が満たされている、請求の範囲第９項記載のＭＩＳＦＥＴからなる半導体装置。 - 前記ゲート絶縁膜が、前記ゲート絶縁膜が前記第１のサイドウォールの内周面及び前記凹部の内面に接触してこれらを覆うように形成されている、請求の範囲第２項記載のＭＩＳＦＥＴからなる半導体装置。
- 前記凹部が内周面と底面とを有し、前記第１のサイドウォールの内周面及び前記凹部の内周面を覆うように絶縁体からなる第２のサイドウォールが形成され、前記ゲート絶縁膜が、前記凹部の底面を覆いかつ前記凹部の内周面との間に前記第２のサイドウオールが介在するようにして前記凹部の内周面を覆うように形成されている、請求の範囲第２項記載のＭＩＳＦＥＴからなる半導体装置。
- 前記ソース・ドレインはシリサイド層を有し、前記シリサイド層は、ＴｉＳｉ２、ＶＳｉ２、ＣｒＳｉ２、ＺｒＳｉ２、ＮｂＳｉ２、ＭｏＳｉ２、ＨｆＳｉ２、ＴａＳｉ２、ＷＳｉ２、ＮｉＳｉ２、ＮｉＳｉ、ＣｏＳｉ２、ＣｏＳｉ、Ｐｔ２Ｓｉ、ＰｔＳｉ、Ｐｄ２Ｓｉ、ＰｄＳｉのいずれか、もしくは複数を含む、請求の範囲第１項記載のＭＩＳＦＥＴからなる半導体装置。
- 前記第１のサイドウォールはシリコン窒化膜を含む、請求の範囲第２項記載のＭＩＳＦＥＴからなる半導体装置。
- 前記ゲート電極は、Ａｌ，Ｃｕ，Ｗ，Ｍｏ，Ｔｉ，Ｔａ，ＷＳｉ，ＭｏＳｉ２，ＴｉＳｉ２，ＴｉＮ，ＴａＮのいずれか１つの材料で構成され、もしくはこれらの複数の材料からなる層が積層されて構成されている、請求の範囲第１項記載のＭＩＳＦＥＴからなる半導体装置。
- 前記ゲート絶縁膜は、ＳｉＯ２，ＺｒＯ２，Ｚｒ−Ｓｉ−Ｏ，Ｚｒ−Ｓｉ−Ｏ−Ｎ，ＨｆＯ２，Ｈｆ−Ｓｉ−Ｏ，Ｈｆ−Ｓｉ−Ｏ−Ｎ，ＳｉＮ，ＴｉＯ２，Ｌａ２Ｏ３，ＳｉＯＮ，Ａｌ２Ｏ３，ＳｒＴｉＯ３，ＢａＳｒＴｉＯ３，Ｎｄ２Ｏ３，Ｔａ２Ｏ５のいずれか１つの材料で構成され、もしくはこれらの複数の材料からなる層が積層されて構成されている、請求の範囲第１項記載のＭＩＳＦＥＴからなる半導体装置。
- 半導体基板上にダミーゲート電極を形成する工程（ａ）と、
前記ダミーゲート電極をマスクとして前記半導体基板にエクステンション拡散層を形成するために不純物をイオン注入する工程（ｂ）と、
前記ダミーゲート電極の側面を囲むように筒状の絶縁体からなる第１のサイドウォールを形成する工程（ｃ）と、
前記ダミーゲート電極と前記第１のサイドウォールをマスクとして不純物をイオン注入し、それにより前記半導体基板に自己整合的にソース・ドレインを形成する工程（ｄ）と、
前記工程（ｄ）の後、前記半導体基板の表面を覆うように層間絶縁膜を形成する工程（ｅ）と、
前記層間絶縁膜をマスクとして、前記ダミーゲート電極をドライエッチングにより選択的に除去する工程（ｆ）と、
前記ダミーゲート電極が除去された領域の下方に位置する前記半導体基板にゲート凹部を形成する工程（ｇ）と、
前記第１のサイドウォールの内周面及び前記ゲート凹部の内面を覆って凹状にゲート絶縁膜を形成する工程（ｈ）と、
前記凹状のゲート絶縁膜の内部を埋めるようにゲート電極を自己整合的に形成する工程（ｉ）と
を含むＭＩＳＦＥＴからなる半導体装置の製造方法。 - 前記工程（ｇ）は、前記層間絶縁膜をマスクとして、前記ダミーゲート電極が除去された領域の下方に位置する前記半導体基板をドライエッチングにより選択的にエッチングして、前記半導体基板にゲート凹部を形成する工程である、請求の範囲第１７項記載のＭＩＳＦＥＴからなる半導体装置の製造方法。
- 前記工程（ｈ）は、前記第１のサイドウォールの内周面及び前記ゲート凹部の内周面を覆うように絶縁体からなる第２のサイドウォールを形成する工程（ｋ）と、
前記第２のサイドウォールの内周面及び前記ゲート凹部の底面を覆って凹状にゲート絶縁膜を形成する工程（ｌ）とを含む、請求の範囲第１８項記載のＭＩＳＦＥＴからなる半導体装置の製造方法。 - 前記工程（ｇ）は、前記ダミーゲート電極が除去された領域の下方を、前記層間絶縁膜をマスクとして選択的に酸化する工程（ｍ）と、
前記選択的に酸化された酸化膜を除去して、前記半導体基板にゲート凹部を形成する工程する工程（ｎ）とを含む、請求の範囲第１７項記載のＭＩＳＦＥＴからなる半導体装置の製造方法。 - 前記工程（ｈ）は、前記第１のサイドウォールの内周面及び前記ゲート凹部の内周面を覆うように絶縁体からなる第２のサイドウォールを形成する工程（ｋ）と、
前記第２のサイドウォールの内周面及び前記ゲート凹部の底面を覆って凹状にゲート絶縁膜を形成する工程（ｌ）とを含む、請求の範囲第２０項記載のＭＩＳＦＥＴからなる半導体装置の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003124043 | 2003-04-28 | ||
| JP2003124043 | 2003-04-28 | ||
| PCT/JP2004/006157 WO2004097943A1 (ja) | 2003-04-28 | 2004-04-28 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPWO2004097943A1 true JPWO2004097943A1 (ja) | 2006-07-13 |
Family
ID=33410148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005505931A Pending JPWO2004097943A1 (ja) | 2003-04-28 | 2004-04-28 | 半導体装置とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20070108514A1 (ja) |
| JP (1) | JPWO2004097943A1 (ja) |
| WO (1) | WO2004097943A1 (ja) |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3651802B2 (ja) * | 2002-09-12 | 2005-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
| US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
| US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
| JP2005332993A (ja) * | 2004-05-20 | 2005-12-02 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
| US7579280B2 (en) * | 2004-06-01 | 2009-08-25 | Intel Corporation | Method of patterning a film |
| US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
| US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
| US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
| US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
| US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
| US20060086977A1 (en) * | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
| JP4851718B2 (ja) * | 2005-01-28 | 2012-01-11 | 株式会社東芝 | 半導体装置 |
| US7518196B2 (en) * | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
| US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
| US7563701B2 (en) * | 2005-03-31 | 2009-07-21 | Intel Corporation | Self-aligned contacts for transistors |
| US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
| US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
| US7279375B2 (en) | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
| US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
| US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
| US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
| US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
| US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
| JP5380827B2 (ja) | 2006-12-11 | 2014-01-08 | ソニー株式会社 | 半導体装置の製造方法 |
| WO2008084765A1 (ja) * | 2007-01-09 | 2008-07-17 | Sony Corporation | 半導体装置および半導体装置の製造方法 |
| JP5326274B2 (ja) * | 2007-01-09 | 2013-10-30 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| ES2489615T3 (es) * | 2007-12-11 | 2014-09-02 | Apoteknos Para La Piel, S.L. | Uso de un compuesto derivado del acido p-hidroxifenil propionico para el tratamiento de la psoriasis |
| US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
| JP4770885B2 (ja) * | 2008-06-30 | 2011-09-14 | ソニー株式会社 | 半導体装置 |
| US8536620B2 (en) * | 2008-09-30 | 2013-09-17 | Qimonda Ag | Integrated circuit including a hetero-interface and self adjusted diffusion method for manufacturing the same |
| JP5331443B2 (ja) * | 2008-10-29 | 2013-10-30 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| US8507996B2 (en) * | 2009-09-22 | 2013-08-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Block contact plugs for MOS devices |
| JP5640379B2 (ja) | 2009-12-28 | 2014-12-17 | ソニー株式会社 | 半導体装置の製造方法 |
| US20120037991A1 (en) * | 2010-08-16 | 2012-02-16 | International Business Machines Corporation | Silicon on Insulator Field Effect Device |
| US9006052B2 (en) * | 2010-10-11 | 2015-04-14 | International Business Machines Corporation | Self aligned device with enhanced stress and methods of manufacture |
| CN102487014B (zh) * | 2010-12-03 | 2014-03-05 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| DE102011004322B4 (de) * | 2011-02-17 | 2012-12-06 | Globalfoundries Dresden Module One Llc & Co. Kg | Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktelementen und einer Austauschgateelektrodenstruktur |
| US8466027B2 (en) * | 2011-09-08 | 2013-06-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide formation and associated devices |
| US8772119B2 (en) * | 2011-09-20 | 2014-07-08 | Nanya Technology Corporation | Fabricating method of transistor |
| US8853862B2 (en) | 2011-12-20 | 2014-10-07 | International Business Machines Corporation | Contact structures for semiconductor transistors |
| US8809178B2 (en) * | 2012-02-29 | 2014-08-19 | Globalfoundries Inc. | Methods of forming bulk FinFET devices with replacement gates so as to reduce punch through leakage currents |
| CN104137238B (zh) * | 2012-05-18 | 2017-08-18 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| US20140073106A1 (en) | 2012-09-12 | 2014-03-13 | International Business Machines Corporation | Lateral bipolar transistor and cmos hybrid technology |
| KR101934829B1 (ko) * | 2012-10-23 | 2019-03-18 | 삼성전자 주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US20150118836A1 (en) * | 2013-10-28 | 2015-04-30 | United Microelectronics Corp. | Method of fabricating semiconductor device |
| TWI693719B (zh) * | 2015-05-11 | 2020-05-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置的製造方法 |
| US9466723B1 (en) * | 2015-06-26 | 2016-10-11 | Globalfoundries Inc. | Liner and cap layer for placeholder source/drain contact structure planarization and replacement |
| US10050147B2 (en) * | 2015-07-24 | 2018-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN105185799A (zh) * | 2015-08-18 | 2015-12-23 | 格科微电子（上海）有限公司 | 具有三维晶体管结构的背照式图像传感器及其形成方法 |
| US9755073B1 (en) | 2016-05-11 | 2017-09-05 | International Business Machines Corporation | Fabrication of vertical field effect transistor structure with strained channels |
| KR102492733B1 (ko) | 2017-09-29 | 2023-01-27 | 삼성디스플레이 주식회사 | 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법 |
| CN108493212A (zh) * | 2018-03-13 | 2018-09-04 | 武汉华星光电半导体显示技术有限公司 | 柔性显示结构及电子设备 |
| CN109686663A (zh) * | 2018-12-27 | 2019-04-26 | 上海华力微电子有限公司 | 一种半导体结构及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198797A (ja) * | 1992-01-20 | 1993-08-06 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0758318A (ja) * | 1993-08-11 | 1995-03-03 | Miyazaki Oki Electric Co Ltd | 半導体素子の製造方法 |
| JP2000077658A (ja) * | 1998-08-28 | 2000-03-14 | Toshiba Corp | 半導体装置の製造方法 |
| JP3855638B2 (ja) * | 2000-10-05 | 2006-12-13 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| TW541699B (en) * | 2001-04-18 | 2003-07-11 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JP2003031813A (ja) * | 2001-07-19 | 2003-01-31 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
2004
- 2004-04-28 WO PCT/JP2004/006157 patent/WO2004097943A1/ja active Application Filing
- 2004-04-28 JP JP2005505931A patent/JPWO2004097943A1/ja active Pending
- 2004-04-28 US US10/554,860 patent/US20070108514A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| WO2004097943A1 (ja) | 2004-11-11 |
| US20070108514A1 (en) | 2007-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPWO2004097943A1 (ja) | 半導体装置とその製造方法 | |
| US7701010B2 (en) | Method of fabricating transistor including buried insulating layer and transistor fabricated using the same | |
| CN106206697B (zh) | 绝缘体上硅(soi)衬底上的横向双极结型晶体管(bjt) | |
| US6806534B2 (en) | Damascene method for improved MOS transistor | |
| US20060131656A1 (en) | CMOS semiconductor devices having elevated source and drain regions and methods of fabricating the same | |
| CN106409679B (zh) | 具有掺杂的隔离绝缘层的鳍式场效应晶体管 | |
| US20090039442A1 (en) | Semiconductor Devices and Methods of Manufacture Thereof | |
| US7670914B2 (en) | Methods for fabricating multiple finger transistors | |
| JP2004266278A (ja) | 上昇されたソース／ドレーン構造を有するｍｏｓトランジスタ及びこの製造方法 | |
| KR20090019693A (ko) | 스트레인된 반도체 장치 및 이의 제조 방법 | |
| US9865505B2 (en) | Method for reducing N-type FinFET source and drain resistance | |
| US10991688B2 (en) | Semiconductor device and manufacturing method thereof | |
| US9634103B2 (en) | CMOS in situ doped flow with independently tunable spacer thickness | |
| KR100849180B1 (ko) | 게이트 실리사이드를 갖는 반도체소자의 제조방법 | |
| US20100117163A1 (en) | Semiconductor device and method of fabricating the same | |
| US20020090787A1 (en) | Self-aligned elevated transistor | |
| JP3998665B2 (ja) | 半導体装置およびその製造方法 | |
| US20090085075A1 (en) | Method of fabricating mos transistor and mos transistor fabricated thereby | |
| US20060199343A1 (en) | Method of forming MOS transistor having fully silicided metal gate electrode | |
| JP3874716B2 (ja) | 半導体装置の製造方法 | |
| JP4997752B2 (ja) | 半導体装置の製造方法 | |
| JP2008263114A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP6574885B2 (ja) | 半導体装置の製造方法 | |
| JP2007519217A (ja) | 半導体デバイスおよびその製造方法 | |
| KR100639464B1 (ko) | 반도체 장치 및 그 제조 방법 |