JP3979404B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP3979404B2
JP3979404B2 JP2004193124A JP2004193124A JP3979404B2 JP 3979404 B2 JP3979404 B2 JP 3979404B2 JP 2004193124 A JP2004193124 A JP 2004193124A JP 2004193124 A JP2004193124 A JP 2004193124A JP 3979404 B2 JP3979404 B2 JP 3979404B2
Authority
JP
Japan
Prior art keywords
layer
heat dissipation
wiring
semiconductor device
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004193124A
Other languages
English (en)
Other versions
JP2006019348A (ja
Inventor
裕康 定別当
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Priority to JP2004193124A priority Critical patent/JP3979404B2/ja
Priority to TW093128125A priority patent/TWI248148B/zh
Publication of JP2006019348A publication Critical patent/JP2006019348A/ja
Application granted granted Critical
Publication of JP3979404B2 publication Critical patent/JP3979404B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

この発明は半導体装置に関する。
従来の半導体装置には、シリコン基板のサイズ外にも接続端子としての半田ボールを備えるため、上面に複数の接続パッドを有するシリコン基板をベース板の上面に接着層を介して接着し、シリコン基板の周囲におけるベース板の上面に絶縁層を設け、シリコン基板および絶縁層の上面に上層絶縁膜を設け、上層絶縁膜の上面に上層配線をシリコン基板の接続パッドに接続させて設け、上層配線の接続パッド部を除く部分をオーバーコート膜で覆い、上層配線の接続パッド部上に半田ボールを設けたものがある（例えば、特許文献１参照）。
特開２００３−２９８００５号公報
上記従来の半導体装置では、シリコン基板の下面、側面および上面つまり全表面がベース板、絶縁層およびオーバーコート膜（上層絶縁膜を含む）で覆われているため、塵埃や湿気および機械的破損に対する保護効果が増すが、その反面、シリコン基板に設けられた集積回路から発せられる熱がベース板、絶縁層およびオーバーコート膜の内側にこもり、放熱性が悪いという問題があった。
そこで、この発明は、放熱性を良くすることができる半導体装置を提供することを目的とする。
この発明は、上記目的を達成するため、下面に少なくとも１層の下層配線を有するベース板と、前記ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用柱状電極および少なくとも１つの放熱用柱状電極を有する少なくとも１つの半導体構成体と、前記半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に前記半導体構成体の外部接続用電極に接続されて設けられた少なくとも１層の上層配線と、前記上層配線のうちの最上層の上層配線を覆う上層オーバーコート膜と、前記上層オーバーコート膜下に前記半導体構成体の放熱用柱状電極に接続されて設けられ、且つ、少なくとも一部が前記上層オーバーコート膜の開口部を介して露出されている上層放熱層と、前記絶縁層を貫通して設けられ前記上層配線と前記下層配線を接続する上下導通部とを備えていることを特徴とするものである。
この発明によれば、半導体基板を有する半導体構成体の下面、側面および上面がベース板、絶縁層および上層オーバーコート膜で覆われていても、半導体構成体に設けられた放熱用柱状電極に接続された上層放熱層を上層オーバーコート膜下に上層オーバーコート膜の開口部を介して露出させて設けているので、放熱性を良くすることができる。
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置は平面方形状のベース板１を備えている。ベース板１は、例えば、通常、プリント基板用として用いられている材料であればよく、一例を挙げれば、ガラス布、ガラス繊維、アラミド繊維等からなる基材にエポキシ系樹脂、ポリイミド系樹脂、ＢＴ（ビスマレイミド・トリアジン）樹脂等からなる熱硬化性樹脂を含浸させたものからなっている。
ベース板１の上面中央部には銅箔からなる平面方形状の内部放熱層２が設けられている。内部放熱層２の上面には、ベース板１のサイズよりもある程度小さいサイズの平面方形状の半導体構成体３の下面がダイボンド材からなる接着層４を介して接着されている。この場合、半導体構成体３は、後述する配線、柱状電極、封止膜を有しており、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、特に、後述の如く、シリコンウエハ上に配線、柱状電極、封止膜を形成した後、ダイシングにより個々の半導体構成体３を得る方法を採用しているため、特に、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。以下に、半導体構成体３の構成について説明する。
半導体構成体３はシリコン基板（半導体基板）５を備えている。シリコン基板５の下面は接着層４を介して内部放熱層２の上面に接着されている。シリコン基板５の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド６が集積回路に接続されて設けられている。接続パッド６の中央部を除くシリコン基板５の上面には酸化シリコン等からなる絶縁膜７が設けられ、接続パッド６の中央部は絶縁膜７に設けられた開口部８を介して露出されている。
絶縁膜７の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜９が設けられている。この場合、絶縁膜７の開口部８に対応する部分における保護膜９には開口部１０が設けられている。保護膜９の上面の中央部を除く領域には銅等からなる下地金属層１１が設けられている。下地金属層１１の上面全体には銅からなる配線１２が設けられている。下地金属層１１を含む配線１２の一端部は、両開口部８、１０を介して接続パッド６に接続されている。
保護膜９の上面中央部には銅等からなる放熱用下地金属層１３が設けられている。放熱用下地金属層１３の上面全体には銅からなる放熱用配線１４が設けられている。放熱用下地金属層１３を含む放熱用配線１４は、保護膜９上にフローティング状態の島状パターンに形成されているものであるが、絶縁膜７および保護膜９に図示しない開口部を形成してシリコン基板５の一面に接触するようにしてもよく、あるいは、配線１２と同様に、保護膜９上に延出してシリコン基板５上に形成された図示しない他の接続パッド６に接続するようにしてもよい。
配線１２の接続パッド部上面には銅からなる外部接続用電極としての柱状電極１５が設けられている。放熱用配線１４の接続パッド部上面には放熱用柱状電極１６が設けられている。配線１２および放熱用配線１４を含む保護膜９の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１７がその上面が柱状電極１５および放熱用柱状電極１６の上面と面一となるように設けられている。
ここで、柱状電極１５および放熱用柱状電極１６について説明する。柱状電極１５は、配線１２を介してシリコン基板５上に形成された集積回路を構成する各素子や配線（図示せず）に接続された接続パッド６に接続され、これを外部回路に接続するための外部接続用電極である。放熱用柱状電極１６は、シリコン基板５上に形成された集積回路を駆動する際に該集積回路から発生する熱を外部に放出するための放熱用電極である。
放熱用柱状電極１６はシリコン基板５から発生する熱を十分に放出することができるようにその個数が設定される。放熱用柱状電極１６は、柱状電極１５と同一の材料および同一の工程で形成すると効率的である。また、放熱用柱状電極１６の高さは柱状電極１５と同一にするため、配線１２と同一の材料および同一の工程で形成される放熱用配線１４上に形成されることが望ましい。
放熱用下地金属層１３を含む放熱用配線１４は、図１においては放熱用柱状電極１６と同一の幅とされ、相互に分離されたものとして図示されているが、発生される熱を十分に吸収できる面積にすることが望ましく、放熱用柱状電極１６よりも大きい幅としたり、相互に連続する一体のものとして形成してもよい。
このように、Ｗ−ＣＳＰと呼ばれる半導体構成体３は、シリコン基板５、接続パッド６、絶縁膜７を含み、さらに、保護膜９、配線１２、放熱用配線１４、柱状電極１５、放熱用柱状電極１６、封止膜１７を含んで構成されている。
半導体構成体３の周囲における内部放熱層２を含むベース板１の上面には方形枠状の絶縁層１８がその上面が半導体構成体３の上面とほぼ面一となるように設けられている。絶縁層１８は、通常、プリプレグ材と言われるもので、例えば、ガラス布、ガラス繊維やアラミド繊維等からなる基材にエポキシ系樹脂、ポリイミド系樹脂、ＢＴ樹脂等からなる熱硬化性樹脂を含浸させたものからなっている。
半導体構成体３および絶縁層１８の上面には上層絶縁膜１９がその上面を平坦とされて設けられている。上層絶縁膜１９は、ビルドアップ基板に用いられる、通常、ビルドアップ材と言われるもので、例えば、エポキシ系樹脂、ポリイミド系樹脂、ＢＴ樹脂等からなる熱硬化性樹脂中にガラス繊維、アラミド繊維、シリカフィラー、セラミックス系フィラー等からなる補強材を分散させたものからなっている。
柱状電極１５および放熱用柱状電極１６の各上面中央部に対応する部分における上層絶縁膜１９には開口部２０、２１が設けられている。上層絶縁膜１９の上面の中央部を除く領域には銅等からなる上層下地金属層２２が設けられている。上層下地金属層２２の上面全体には銅からなる上層配線２３が設けられている。上層下地金属層２２を含む上層配線２３の一端部は、上層絶縁膜１９の開口部２０を介して柱状電極１５の上面に接続されており、他端側は接続パッド部となっている。
上層絶縁膜１９の上面中央部には銅等からなる放熱用上層下地金属層２４がべた状に設けられている。放熱用上層下地金属層２４の上面全体には銅からなる上層放熱層２５が設けられている。放熱用上層下地金属層２４を含む上層放熱層２５は、上層絶縁膜１９の開口部２１を介して全ての放熱用柱状電極１６の上面に接続されている。
上層配線２３および上層放熱層２５を含む上層絶縁膜１９の上面にはソルダーレジスト等からなる上層オーバーコート膜２６が設けられている。上層放熱層２５の中央部に対応する部分における上層オーバーコート膜２６には開口部２７が設けられている。したがって、上層放熱層２５の中央部はこの開口部２７を介して外部に露出されている。
ベース板１の中央部には複数の開口部３１が設けられている。ベース板１の下面の中央部を除く領域には銅等からなる下層下地金属層３２が設けられている。下層下地金属層３２の下面全体には下層配線３３が設けられている。ベース板１の下面中央部には銅等からなる放熱用下層下地金属層３４がべた状に設けられている。放熱用下層下地金属層３４の下面全体には下層放熱層３５が設けられている。放熱用下層下地金属層３４を含む下層放熱層３５は、ベース板１の開口部３１を介して内部放熱層２に接続されている。
下層配線３３および下層放熱層３５を含むベース板１の下面にはソルダーレジスト等からなる下層オーバーコート膜３６が設けられている。下層配線３３の接続パッド部に対応する部分における下層オーバーコート膜３６には開口部３７が設けられている。また、下層放熱層３５の所定の複数箇所に対応する部分における下層オーバーコート膜３６には開口部３８が設けられている。
開口部３７内およびその下方には外部接続用電極としての半田ボール３９が下層配線３３の接続パッド部に接続されて設けられている。開口部３８内およびその下方には放熱用半田ボール４０が下層放熱層３５に接続されて設けられている。複数の半田ボール３９は、下層オーバーコート膜３６下の中央部を除く領域にマトリクス状に配置されている。複数の放熱用半田ボール４０は、下層オーバーコート膜３６下の中央部にマトリクス状に配置されている。
上層絶縁膜１９、絶縁層１８およびベース板１の所定の複数箇所には貫通孔４１が設けられている。貫通孔４１の内壁面には銅からなる下地金属層４２ａと銅層４２ｂとからなる上下導通部４２が設けられている。上下導通部２７の上部は上層配線２３に接続されている。上下導通部４２の下部は下層配線３３に接続されている。上下導通部４２内にはソルダーレジスト等からなる充填材４３が充填されている。
ここで、外部接続用電極としての半田ボール３９は、下層配線３３、上下導通部４２および上層配線２３を介して、半導体構成体３の外部接続用電極としての柱状電極１５に接続されている。放熱用半田ボール４０は、下層放熱層３５（放熱用下層下地金属層３４を含む）、内部放熱層２および接着層４を介して、半導体構成体３のシリコン基板５の下面に熱的に接続されている。なお、放熱用下層下地金属層３４を含む下層放熱層３５は、放熱用半田ボール４０ごとに分離するようにしてもよい。
以上のように、この半導体装置では、シリコン基板５を有する半導体構成体３の下面、側面および上面がベース板１、絶縁層１８、上層絶縁膜１９および上層オーバーコート膜２６で覆われていても、半導体構成体３の放熱用柱状電極１６（放熱用配線１４および放熱用下地金属層１３を含む）に接続された上層放熱層２５（放熱用上層下地金属層２４を含む）を上層オーバーコート膜２６の開口部２７を介して外部に露出させているので、放熱性を良くすることができる。
また、この半導体装置を回路基板（図示せず）上に実装した場合、外部接続用電極としての半田ボール３９は回路基板上に設けられた接続端子に接続され、放熱用半田ボール４０は回路基板上に設けられた放熱層に接続され、半導体構成体３はフェースアップ方式で実装される。したがって、半導体構成体３のシリコン５の下面は、接着層４、内部放熱層２、下層放熱層３５（放熱用下層下地金属層３４を含む）および放熱用半田ボール４０を介して回路基板上の放熱層に熱的に接続されるので、放熱性をより一層良くすることができる。
この場合、ベース板１のサイズを半導体構成体３のサイズよりもある程度大きくしているので、複数の放熱用半田ボール４０をベース板１下の中央部にマトリクス状に配置しても、複数の外部接続用電極としての半田ボール３９をベース板１下の中央部を除く領域にマトリクス状に配置することができ、すなわち、複数の外部接続用電極としての半田ボール３９の配置領域を十分に確保することができる。
次に、この半導体装置の製造方法の一例について説明するに、まず、半導体構成体３の製造方法の一例について説明する。この場合、まず、図２に示すように、ウエハ状態のシリコン基板（半導体基板）５上にアルミニウム系金属等からなる接続パッド６、酸化シリコン等からなる絶縁膜７およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜９が設けられ、接続パッド６の中央部が絶縁膜７および保護膜９に形成された開口部８、１０を介して露出されたものを用意する。上記において、ウエハ状態のシリコン基板５には、各半導体構成体が形成される領域に所定の機能の集積回路が形成され、接続パッド６は、それぞれ、対応する領域に形成された集積回路に電気的に接続されている。
次に、図３に示すように、両開口部８、１０を介して露出された接続パッド６の上面を含む保護膜９の上面全体に下地金属層５１を形成する。この場合、下地金属層５１は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
次に、下地金属層５１の上面にメッキレジスト膜５２をパターン形成する。この場合、配線１２形成領域および放熱用配線１４形成領域に対応する部分におけるメッキレジスト膜５２には開口部５３、５４が形成されている。次に、下地金属層５１をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜５２の開口部５３、５４内の下地金属層５１の上面に配線１２および放熱用配線１４を形成する。次に、メッキレジスト膜５２を剥離する。
次に、図４に示すように、配線１２および放熱用配線１４を含む下地金属層５１の上面にメッキレジスト膜５５をパターン形成する。この場合、柱状電極１５形成領域および放熱用柱状電極１６形成領域に対応する部分におけるメッキレジスト膜５５には開口部５６、５７が形成されている。次に、下地金属層５１をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜５５の開口部５６、５７内の配線１２および放熱用配線１４の接続パッド部上面に柱状電極１５および放熱用柱状電極１６を形成する。
次に、メッキレジスト膜５５を剥離し、次いで、柱状電極１５、放熱用柱状電極１６、配線１２および放熱用配線１４をマスクとして下地金属層５１の不要な部分をエッチングして除去すると、図５に示すように、配線１２および放熱用配線１４下にのみ下地金属層１１および放熱用下地金属層１３が残存される。
次に、図６に示すように、スクリーン印刷法、スピンコート法、ダイコート法等により、柱状電極１５、放熱用柱状電極１６、配線１２および放熱用配線１４を含む保護膜９の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１７をその厚さが柱状電極１５および放熱用柱状電極１６の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１５および放熱用柱状電極１６の上面は封止膜１７によって覆われている。
次に、封止膜１７、柱状電極１５および放熱用柱状電極１６の上面側を適宜に研磨し、図７に示すように、柱状電極１５および放熱用柱状電極１６の上面を露出させ、且つ、この露出された柱状電極１５および放熱用柱状電極１６の上面を含む封止膜１７の上面を平坦化する。ここで、柱状電極１５および放熱用柱状電極１６の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極１５および放熱用柱状電極１６の高さにばらつきがあるため、このばらつきを解消して、柱状電極１５および放熱用柱状電極１６の高さを均一にするためである。
次に、図８に示すように、シリコン基板５の下面全体に接着層４を接着する。接着層４は、ダイアタッチメントフィルムとして市販されているエポキシ系樹脂、ポリイミド系樹脂等のダイボンド材からなるものであり、加熱加圧により、半硬化した状態でシリコン基板５に固着される。次に、シリコン基板５に固着された接着層４をダイシングテープ（図示せず）に貼り付け、図９に示すダイシング工程を経た後に、ダイシングテープから剥がすと、シリコン基板５の下面に接着層４を有する半導体構成体３が複数個得られる。
次に、このようにして得られた半導体構成体３を用いて、図１に示す半導体装置を製造する場合の一例について説明する。まず、図１０に示すように、図１に示す完成された半導体装置を複数個形成することが可能な面積を有するベース板１を用意する。ベース板１は、限定する意味ではないが、例えば、平面方形状である。ベース板１は、ガラス布等からなる基材にエポキシ系樹脂等からなる熱硬化性樹脂を含浸させ、熱硬化性樹脂を硬化させてシート状となしたものである。この場合、ベース板１の上面には、ベース板１の上面にラミネートされた銅箔をフォトリソグラフィ法によりパターニングすることにより、平面方形状の内部放熱層２が形成されている。
次に、各内部放熱層２の上面の所定の箇所にそれぞれ半導体構成体３のシリコン基板５の下面に固着された接着層４を接着する。ここでの接着は、加熱加圧により、接着層４を本硬化させる。次に、半導体構成体３の周囲におけるベース板１の上面に、格子状の絶縁層形成用シート１８ａを位置決めピン等（図示せず）で位置決めして配置し、さらにその上面に上層絶縁膜形成用シート１９ａを配置する。なお、絶縁層形成用シート１８ａを配置した後に、半導体構成体３を配置するようにしてもよい。
格子状の絶縁層形成用シート１８ａは、ガラス布等の基材にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態（Ｂステージ）にしてシート状となしたプリプレグ材に、パンチング、あるいは、ドリルまたはルーター加工等により、複数の開口部６１を形成することにより得られる。この場合、絶縁層形成用シート１８ａは、平坦性を得るためにシート状であることが好ましいが、必ずしもプリプレグ材に限られるものではなく、エポキシ系樹脂等の熱硬化性樹脂中にガラス繊維やシリカフィラー等の補強材を分散させたものであってもよい。
上層絶縁膜形成用シート１９ａは、限定する意味ではないが、シート状のビルドアップ材が好ましく、このビルドアップ材としては、エポキシ系樹脂等の熱硬化性樹脂中にガラス繊維やシリカフィラー等の補強材を分散させ、熱硬化性樹脂を半硬化状態にしたものがある。なお、上層絶縁膜形成用シート１９ａとして、ガラス布等の基材にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたプリプレグ材、または、ガラス繊維やシリカフィラー等の補強材が分散されない、半硬化状態の熱硬化性樹脂のみからなるシート状のものを用いるようにしてもよい。
ここで、絶縁層形成用シート１８ａの開口部６１のサイズは半導体構成体３のサイズよりもある程度大きくなっている。このため、絶縁層形成用シート１８ａと半導体構成体３との間には隙間６２が形成されている。この隙間６２の間隔は、一例として、０．１ｍｍ〜１．０ｍｍである。また、絶縁層形成用シート１８ａの厚さは、半導体構成体３の厚さよりもある程度厚く、後述の如く、加熱加圧されたときに、隙間６２を十分に埋めることができる程度の厚さとなっている。
次に、図１１に示すように、一対の加熱加圧板６３、６４を用いて上下から絶縁層形成用シート１８ａおよび上層絶縁膜形成用シート１９ａを加熱加圧する。すると、絶縁層形成用シート１８ａ中の溶融された熱硬化性樹脂が図１０に示す隙間６２内に押し出されて充填され、その後の冷却により、半導体構成体３の周囲における内部放熱層２を含むベース板１の上面に絶縁層１８が形成される。また、半導体構成体３および絶縁層１８上面に上層絶縁膜１９が形成される。この場合、上層絶縁膜１９の上面は、上側の加熱加圧板６３の下面によって押さえ付けられるため、平坦面となる。したがって、上層絶縁膜１９の上面を平坦化するための研磨工程は不要である。
次に、図１２に示すように、紫外線レーザやＣＯ2レーザ等のレーザビームを照射するレーザ加工により、柱状電極１５および放熱用柱状電極１６の上面中央部に対応する部分における上層絶縁膜１９に開口部２０、２１を形成し、また上層絶縁膜１９、絶縁層１８およびベース板１の所定の複数箇所に貫通孔４１を形成し、さらにベース板１の中央部の所定の複数箇所に開口部３１を形成する。次に、必要に応じて、開口部２０、２１内、貫通孔４１内およひ開口部３１内等に発生したエポキシスミア等をデスミア処理により除去する。
次に、図１３に示すように、開口部２０、２１を介して露出された柱状電極１５および放熱用柱状電極１６の上面を含む上層絶縁膜１９の上面全体、開口部３１を介して露出された内部放熱層２の下面を含むベース板１の下面全体および貫通孔４１の内壁面に、銅の無電解メッキにより、上層下地金属層６３、下層下地金属層６４、下地金属層４２ａを形成する。
次に、上層下地金属層６３の上面に上層メッキレジスト膜６５をパターン形成し、また下層下地金属層６４の下面に下層メッキレジスト膜６６をパターン形成する。この場合、貫通孔４１を含む上層配線２３形成領域および上層放熱層２５形成領域に対応する部分における上層メッキレジスト膜６５には開口部６７、６８が形成されている。また、貫通孔４１を含む下層配線３３形成領域および下層放熱層３５形成領域に対応する部分における下層メッキレジスト膜６６には開口部６９、７０が形成されている。
次に、下地金属層６３、６４、４２ａをメッキ電流路として銅の電解メッキを行なうことにより、上層メッキレジスト膜６５の開口部６７、６８内の上層下地金属層６３の上面に上層配線２３および上層放熱層２５を形成し、また下層メッキレジスト膜６６の開口部６９、７０内の下層下地金属層６４の下面に下層配線３３および下層放熱層３５を形成し、さらに貫通孔４１内の下地金属層４２ａの表面に銅層４２ｂを形成する。
次に、両メッキレジスト膜６５、６６を剥離し、次いで、上層配線２３、上層放熱層２５、下層配線３３および下層放熱層３５をマスクとして下地金属層６３、６４の不要な部分をエッチングして除去すると、図１４に示すように、上層配線２３および上層放熱層２５下にのみ上層下地金属層２２および放熱用上層下地金属層２４が残存され、また下層配線３３および下層放熱層３５上にのみ下層下地金属層３２および放熱用下層下地金属層３４が残存される。この状態では、貫通孔４１の内壁面には下地金属層４２ａと銅層４２ｂとからなる上下導通負４２が形成されている。
次に、図１５に示すように、スクリーン印刷法、スピンコート法、ダイコート法等により、上層配線２３および上層放熱層２５を含む上層絶縁膜１９の上面にソルダーレジスト等からなる上層オーバーコート膜２６を形成し、また下層配線３３および下層放熱層３５を含むベース板１の下面にソルダーレジスト等からなる下層オーバーコート膜３６を形成し、同時に、上下導通負４２内にソルダーレジスト等からなる充填材４３を充填する。この場合、上層放熱層２５の中央部に対応する部分における上層オーバーコート膜２６には開口部２７が形成されている。また、下層配線３３の接続パッド部に対応する部分および下層放熱層３５の所定の複数箇所に対応する部分における下層オーバーコート膜３６には開口部３７、３８が形成されている。
次に、下層オーバーコート膜３６の開口部３７内およびその下方に外部接続用電極としての半田ボール３９を下層配線３３の接続パッド部に接続させて形成し、また下層オーバーコート膜３６の開口部３８内およびその上下に放熱用半田ボール４０を下層放熱層３５に接続させて形成する。次に、互いに隣接する半導体構成体３間において、上層オーバーコート膜２６、上層絶縁膜１９、絶縁層１８、ベース板１および下層オーバーコート膜３６を切断すると、図１に示す半導体装置が複数個得られる。
以上のように、上記製造方法では、ベース板１上に複数の半導体構成体３を接着層４を介して配置し、複数の半導体構成体３に対して、特に、上層配線２３、上層放熱層２５、下層配線３３、下層放熱層３５、上下導通負４２、半田ボール３９および放熱用半田ボール４０の形成を一括して行い、その後に分断して複数個の半導体装置を得ているので、製造工程を簡略化することができる。また、図１１に示す製造工程以降では、ベース板１と共に複数の半導体構成体３を搬送することができるので、これによっても製造工程を簡略化することができる。
（第２実施形態）
図１６はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と異なる点は、上層放熱層２５を含む上層オーバーコート膜２６の上方に、ベース板１とほぼ同じサイズの放熱板７１を、上層オーバーコート膜２６の開口部２７内に設けられた接着材７２を介して上層放熱層２５の上面に接着させて配置した点である。この場合、放熱板７１は、銅やアルミニウム等の高熱伝導性金属からなっている。接着材７２は、シリコーン接着材や半田等の高熱伝導性接着材からなっている。そして、この半導体装置では、上層放熱層２５よりもサイズの大きい放熱板７１により、放熱性をより一層良くすることができる。
（第３実施形態）
図１７はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と異なる点は、上層オーバーコート膜２６の開口部２７を介して露出された上層放熱層２５を含む上層オーバーコート膜２６の上面全体に銅箔等の金属シートからなる放熱シート７３を、その下面に予め設けられたシリコーン接着材等の高熱伝導性絶縁接着材からなる接着層７４を介した接着させて設けた点である。そして、この半導体装置では、上層放熱層２５よりもサイズの大きい放熱シート７３により、放熱性をより一層良くすることができる。
（第４実施形態）
図１８はこの発明の第４実施形態としての半導体装置の断面図を示す。この半導体装置において、図１６に示す場合と異なる点は、放熱板７１の下面中央部に一体形成された支柱７５の下面を接着材７２を介して上層放熱層２５の上面に接着し、放熱板７１の下面に設けられた樹脂等からなる絶縁層７６の下方における上層オーバーコート膜２６上に別の半導体構成体３Ａを搭載した点である。
この場合、別の半導体構成体３Ａは、基本的には、半導体構成体３とほぼ同じ構造であるが、放熱用柱状電極等を備えていない。そして、別の半導体構成体３Ａは、その柱状電極１５Ａの下面に設けられた半田ボール７７が上層オーバーコート膜２６の所定の箇所に設けられた開口部７８を介して上層配線２３の接続パッド部に接続されていることにより、フェースダウン方式により、上層オーバーコート膜２６上に搭載されている。
（第５実施形態）
図１９はこの発明の第５実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と異なる点は、下層配線３３および上下導通部４２を備えておらず、上層配線２３の接続パッド部に対応する部分および上層放熱層２５の所定の複数箇所に対応する部分における上層オーバーコート膜２６に開口部８１、８２を設け、開口部８１内およびその上方に外部接続用電極としての半田ボール３９を上層配線２３の接続パッド部に接続させて設け、開口部８２内およびその上方に放熱用半田ボール４０を上層放熱層２５に接続させて設け、下層放熱層３５の中央部に対応する部分における下層オーバーコート膜３６に開口部８３を設けた点である。この場合、上層放熱層２５の所定の複数箇所は、放熱用半田ボール４０が無ければ、上層オーバーコート膜２６の開口部８２を介して露出されている。
ところで、この半導体装置では、半田ボール３９および放熱用半田ボール４０を介して回路基板（図示せず）上に実装されるため、半導体構成体３はフェースダウン方式で実装されることになる。したがって、この実装状態では、下層放熱層３５および下層オーバーコート膜３６が上面側となるため、その上面（図１９では下面）に、図１６に示すような放熱板７１あるいは図１７に示すような放熱シート７３を設けるようにしてもよい。
（第６実施形態）
図２０はこの発明の第６実施形態としての半導体装置の断面図を示す。この半導体装置において、図１９に示す場合と異なる点は、ベース板１の下面に下層配線３３を上下導通部４２を介して上層配線２３に接続させて設け、放熱板７１の上面中央部に一体形成された支柱７５の上面を接着材７２を介して下層放熱層３５の下面に接着し、放熱板７１の上面に設けられた絶縁層７６の上方における下層オーバーコート膜３６下に別の半導体構成体３Ａを搭載した点である。
この場合も、別の半導体構成体３Ａは、基本的には、半導体構成体３とほぼ同じ構造であるが、放熱用柱状電極等を備えていない。そして、別の半導体構成体３Ａは、その柱状電極１５Ａの上面に設けられた半田ボール７７が下層オーバーコート膜３６の所定の箇所に設けられた開口部８４を介して下層配線３３の接続パッド部に接続されていることにより、フェースアップ方式により、下層オーバーコート膜３６下に搭載されている。
（第７実施形態）
図２１はこの発明の第７実施形態としての半導体装置の断面図を示す。この半導体装置において、図１９に示す場合と異なる点は、内部放熱層２をベース板１の上面のほぼ全域に設け、且つ、図２２にも示すように、内部放熱層２のうちの半導体構成体３が配置される領域を方形状部２ａとし、その周囲を格子状部２ｂとし、また下層下地金属層３４を含む下層放熱層３５を内部放熱層２と同じサイズおよび同じ形状とし、下層放熱層３５のうちの方形状部３５ａの中央部を下層オーバーコート膜３６の開口部８３を介して露出させた点である。
ここで、ベース板１の上面のほぼ全域にべた状の内部放熱層２を設け、ベース板１の下面のほぼ全域にべた状の下層下地金属層３４を含む下層放熱層３５を設けた場合には、材料の相違による熱膨張係数差に起因する熱応力が大きくなり、装置全体が反ってしまう。これに対し、内部放熱層２のうちの半導体構成体３が配置される領域を方形状部２ａとし、その周囲を格子状部２ｂとし、また放熱用下層下地金属層３４を含む下層放熱層３５を内部放熱層２と同じサイズおよび同じ形状とすると、内部放熱層２および下層放熱層３５（放熱用下層下地金属層３４を含む）の格子状部２ｂ、３５ｂにおける熱応力が緩和され、装置全体の反りを低減することができる。
（第８実施形態）
図２３はこの発明の第８実施形態としての半導体装置の断面図を示す。この半導体装置において、図１９に示す場合と大きく異なる点は、上層絶縁膜および上層配線を２層とした点である。すなわち、第１の上層絶縁膜１９Ａの上面には第１の上層下地金属層２２Ａを含む第１の上層配線２３Ａおよび第１の放熱用上層下地金属層２４Ａを含む第１の上層放熱層２５Ａが設けられている。第１の上層下地金属層２２Ａを含む第１の上層配線２３Ａの一端部は、第１の上層絶縁膜１９Ａの開口部２０Ａを介して柱状電極１５の上面に接続されている。第１の放熱用上層下地金属層２４Ａを含む第１の上層放熱層２５Ａは、第１の上層絶縁膜１９Ａの開口部２１Ａを介して放熱用柱状電極１６の上面に接続されている。
第１の上層配線２３Ａおよび第１の上層放熱層２５Ａを含む第１の上層絶縁膜１９Ａの上面には第１の上層絶縁膜１９Ａと同一の材料からなる第２の上層絶縁膜１９Ｂが設けられている。第２の上層絶縁膜１９Ｂの上面には第２の上層下地金属層２１Ｂを含む第２の上層配線２２Ｂおよび第２の放熱用上層下地金属層２４Ｂを含む第２の上層放熱層２５Ｂが設けられている。第２の上層下地金属層２２Ｂを含む第２の上層配線２３Ｂの一端部は、第２の上層絶縁膜１９Ｂの開口部２０Ｂを介して第１の上層配線２３Ａの接続パッド部に接続されている。第２の放熱用上層下地金属層２４Ｂを含む第２の上層放熱層２５Ｂは、第２の上層絶縁膜１９Ｂの開口部２１Ｂを介して第１の上層放熱層２５の上面に接続されている。
第２の上層配線２３Ｂおよび第２の上層放熱層２５Ｂを含む第２の上層絶縁膜１９Ｂの上面には上層オーバーコート膜２６が設けられている。外部接続用電極としての半田ボール３９は、上層オーバーコート膜２６の開口部８１を介して第２の上層配線２３Ｂの接続パッド部に接続されている。放熱用半田ボール４０は、上層オーバーコート膜２６の開口部８２を介して第２の上層放熱層２５の上面に接続されている。なお、上層絶縁膜および上層配線は３層以上としてもよい。また、例えば、図１に示すような半導体装置において、下層配線等を２層以上としてもよい。
（第９実施形態）
上記第１実施形態では、互いに隣接する半導体構成体３間において切断したが、これに限らず、２個またはそれ以上の半導体構成体３を１組として切断し、マルチチップモジュール型の半導体装置を得るようにしてもよい。この場合、例えば、図２４に示すこの発明の第９実施形態のようにしてもよい。
この図２４に示す半導体装置では、ベース板１上に３個の半導体構成体３が設けられている。各半導体構成体３の放熱用柱状電極１６に接続された上層放熱層２５は、それぞれ接着材７２を介して１枚の放熱板７１に接続されている。ベース板１下の中央部を除く領域には複数の外部接続用電極としての半田ボール３９がマトリクス状に設けられている。ベース板１下の中央部には複数の放熱用半田ボール４０がマトリクス状に設けられている。
外部接続用電極としての半田ボール３９は、下層配線３３、上下導通部４２および上層配線２３を介して半導体構成体３の外部接続用電極としての柱状電極１５に接続されている。放熱用半田ボール４０は、ベース板１の下面中央部に設けられた下層放熱層３５を介してベース板１の上面中央部に設けられた内部放熱層２に接続されている。この場合、ベース板１の上面中央部に設けられた内部放熱層２は、ベース板１の上面両側に設けられた内部放熱層２に、上下導通部４２に対応しない領域において接続されている。したがって、３個の半導体構成体３のシリコン基板５の下面は、複数の放熱用半田ボール４０に熱的に接続されている。
（その他の実施形態）
例えば、図１に示す場合において、上層放熱層２５をグランド用の上層配線２３に接続し、あるいは放熱用配線１４をグランド用の配線１２に接続し、電位の安定化を図るようにしてもよい。また、下層放熱層３５をグランド用の下層配線３３に接続するようにしてもよい。この場合、グランド層を兼ねた下層放熱層３５および内部放熱層２により、電位の安定化を図ることができるが、シリコン基板５の下面に電気的に接続させてもよく、接続させなくてもよい。したがって、接着層４は、銀ペースト等からなる導電性材料、ダイボンド材等からなる非導電性材料のいずれであってもよい。
また、例えば、図１に示す場合において、内部放熱層２を有せず、且つ、ベース板１に開口部３１を形成せず、ベース板１の下面に下層配線３３のみを設け、当該下層配線３３の接続パッド部下に外部接続電極としての半田ボール３９のみを設けるようにしてもよい。さらに、例えば、図１８に示す場合において、別の半導体構成体３Ａの代わりに、抵抗やコンデンサ等からなるチップ部品を搭載するようにしてもよい。また、別の半導体構成体および抵抗やコンデンサ等からなるチップ部品を共に搭載するようにしてもよい。
また、上層放熱層２５を上層絶縁膜１９上に設けた構成としたが、上層絶縁膜１９を設けず、放熱用柱状電極１６および放熱用柱状電極１６間の領域およびその周辺の領域の封止膜１７上に、直接、放熱用柱状電極１６に接続される上層放熱層２５を設けるようにしてもよい。
この発明の第１実施形態としての半導体装置の断面図。 図１に示す半導体装置の製造方法の一例において、当初用意したものの断面図。 図２に続く工程の断面図。 図３に続く工程の断面図。 図４に続く工程の断面図。 図５に続く工程の断面図。 図６に続く工程の断面図。 図７に続く工程の断面図。 図８に続く工程の断面図。 図９に続く工程の断面図。 図１０に続く工程の断面図。 図１１に続く工程の断面図。 図１２に続く工程の断面図。 図１３に続く工程の断面図。 図１４に続く工程の断面図。 この発明の第２実施形態としての半導体装置の断面図。 この発明の第３実施形態としての半導体装置の断面図。 この発明の第４実施形態としての半導体装置の断面図。 この発明の第５実施形態としての半導体装置の断面図。 この発明の第６実施形態としての半導体装置の断面図。 この発明の第７実施形態としての半導体装置の断面図。 図２１に示す内部放熱層を説明するために示す平面図。 この発明の第８実施形態としての半導体装置の断面図。 この発明の第９実施形態としての半導体装置の断面図。
符号の説明
１ ベース板
２ 内部放熱層
３ 半導体構成体
４ 接着層
５ シリコン基板
６ 接続パッド
１２ 配線
１４ 放熱用配線
１５ 柱状電極
１６ 放熱用柱状電極
１７ 封止膜
１８ 絶縁層
１９ 上層絶縁膜
２３ 上層配線
２５ 上層放熱層
２６ 上層オーバーコート膜
２７ 開口部
３２ 下層配線
３５ 下層放熱層
３６ 下層オーバーコート膜
３９ 半田ボール
４０ 放熱用半田ボール

Claims (16)

  1. 下面に少なくとも１層の下層配線を有するベース板と、前記ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用柱状電極および少なくとも１つの放熱用柱状電極を有する少なくとも１つの半導体構成体と、前記半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に前記半導体構成体の外部接続用電極に接続されて設けられた少なくとも１層の上層配線と、前記上層配線のうちの最上層の上層配線を覆う上層オーバーコート膜と、前記上層オーバーコート膜下に前記半導体構成体の放熱用柱状電極に接続されて設けられ、且つ、少なくとも一部が前記上層オーバーコート膜の開口部を介して露出されている上層放熱層と、前記絶縁層を貫通して設けられ前記上層配線と前記下層配線を接続する上下導通部とを備えていることを特徴とする半導体装置。
  2. 請求項１に記載の発明において、前記放熱層は前記最上層の上層配線と同一の材料によって形成されていることを特徴とする半導体装置。
  3. 請求項１に記載の発明において、前記下層配線は前記絶縁層に対応する位置に接続パッド部を有することを特徴とする半導体装置。
  4. 請求項３に記載の発明において、前記下層配線のうちの最下層の下層配線の接続パッド部を除く部分を覆う下層オーバーコート膜を有することを特徴とする半導体装置。
  5. 請求項４に記載の発明において、前記最下層の下層配線の接続パッド部下に外部接続用半田ボールが設けられていることを特徴とする半導体装置。
  6. 請求項５に記載の発明において、前記ベース板と前記半導体構成体の半導体基板との間に内部放熱層が設けられ、前記ベース板下に下層放熱層が前記内部放熱層に接続されて設けられ、前記下層放熱層の少なくとも一部は前記下層オーバーコート膜によって覆われずに露出され、この露出された前記下層放熱層下に放熱用半田ボールが設けられていることを特徴とする半導体装置。
  7. 請求項１に記載の発明において、前記上層オーバーコート膜上に放熱板または放熱シートが前記上層放熱層に接続されて設けられていることを特徴とする半導体装置。
  8. 請求項１に記載の発明において、前記最上層の上層配線は、外部接続用の接続パッド部を有し、該接続パッド部は前記上層オーバーコート膜によって覆われずに露出されていることを特徴とする半導体装置。
  9. 請求項８に記載の発明において、前記最上層の上層配線の接続パッド部上に外部接続用半田ボールが設けられ、前記上層オーバーコート膜によって覆われずに露出された前記上層放熱層上に放熱用半田ボールが設けられていることを特徴とする半導体装置。
  10. 請求項９に記載の発明において、前記ベース板と前記半導体構成体の半導体基板との間に内部放熱層が設けられ、前記ベース板下に下層放熱層が前記内部放熱層に接続されて設けられていることを特徴とする半導体装置。
  11. 請求項１０に記載の発明において、前記下層放熱層の少なくとも一部以外を覆う下層オーバーコート膜を有し、前記下層オーバーコート膜下に放熱板または放熱シートが前記下層放熱層に接続されて設けられていることを特徴とする半導体装置。
  12. 請求項１０に記載の発明において、前記内部放熱層および前記下層放熱層は前記ベース板の上下面のほぼ全域に設けられ、且つ、その少なくとも各一部が格子状となっていることを特徴とする半導体装置。
  13. 請求項１に記載の発明において、前記半導体構成体は、前記半導体基板上に形成された複数の接続パッドと、前記各接続パッドを露出する開口部を有する保護膜と、前記外部接続用柱状電極および前記放熱用柱状電極間に設けられた封止膜とを備えていることを特徴とする半導体装置。
  14. 請求項１３に記載の発明において、前記外部接続用柱状電極、前記放熱用柱状電極および前記封止膜を覆う絶縁膜を有し、前記放熱層は前記絶縁膜上に形成されていることを特徴とする半導体装置。
  15. 請求項１４に記載の発明において、前記絶縁膜は前記外部接続用柱状電極および前記放熱用柱状電極の上面を露出する開口部を有することを特徴とする半導体装置。
  16. 請求項１５に記載の発明において、前記絶縁膜上に前記開口部を介して前記前記放熱用柱状電極柱状電極に接続された配線が形成されていることを特徴とする半導体装置。
JP2004193124A 2003-09-19 2004-06-30 半導体装置 Expired - Fee Related JP3979404B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004193124A JP3979404B2 (ja) 2004-06-30 2004-06-30 半導体装置
TW093128125A TWI248148B (en) 2003-09-19 2004-09-17 Semiconductor device having heat dissipation layer cross-reference to related applications

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004193124A JP3979404B2 (ja) 2004-06-30 2004-06-30 半導体装置

Publications (2)

Publication Number Publication Date
JP2006019348A JP2006019348A (ja) 2006-01-19
JP3979404B2 true JP3979404B2 (ja) 2007-09-19

Family

ID=35793358

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004193124A Expired - Fee Related JP3979404B2 (ja) 2003-09-19 2004-06-30 半導体装置

Country Status (1)

Country Link
JP (1) JP3979404B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4734895B2 (ja) * 2004-11-10 2011-07-27 ソニー株式会社 半導体装置およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3910045B2 (ja) * 2001-11-05 2007-04-25 シャープ株式会社 電子部品内装配線板の製造方法
JP4012496B2 (ja) * 2003-09-19 2007-11-21 カシオ計算機株式会社 半導体装置

Also Published As

Publication number Publication date
JP2006019348A (ja) 2006-01-19

Similar Documents

Publication Publication Date Title
JP4055717B2 (ja) 半導体装置およびその製造方法
KR100637307B1 (ko) 반도체장치
JP3945483B2 (ja) 半導体装置の製造方法
JP4093186B2 (ja) 半導体装置の製造方法
KR101167384B1 (ko) 반도체 구성요소를 구비한 반도체 장치 및 그 제조 방법
JP4609317B2 (ja) 回路基板
US6803257B2 (en) Printed circuit board with a heat dissipation element, method for manufacturing the printed circuit board, and package comprising the printed circuit board
JP2006173232A (ja) 半導体装置およびその製造方法
KR101730650B1 (ko) 실장 기판 및 반도체 모듈
TWI384595B (zh) 半導體裝置及其製造方法
JP4316624B2 (ja) 半導体装置
JP4438389B2 (ja) 半導体装置の製造方法
JP3979404B2 (ja) 半導体装置
JP4321758B2 (ja) 半導体装置
JP4089629B2 (ja) 光センサモジュール
JP4241284B2 (ja) 半導体装置
JP4990492B2 (ja) 半導体装置
JP4461801B2 (ja) 半導体装置およびその製造方法
JP4209341B2 (ja) 半導体装置およびその製造方法
JP2005191157A (ja) 半導体装置およびその製造方法
JP4561079B2 (ja) 半導体装置の製造方法
JP4341484B2 (ja) 半導体装置およびその製造方法
TWI248148B (en) Semiconductor device having heat dissipation layer cross-reference to related applications

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060209

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060314

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061212

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070320

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070508

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070605

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070618

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100706

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110706

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110706

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120706

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120706

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120706

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120706

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130706

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees