KR101167384B1 - 반도체 구성요소를 구비한 반도체 장치 및 그 제조 방법 - Google Patents

반도체 구성요소를 구비한 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는 반도체 기판(4)을 가지는 반도체 구성요소(2)와, 상기 반도체 기판(4) 아래에 형성되는 복수의 외부연결용 전극들(13)을 구비한다. 상기 반도체 구성요소 아래 둘레에 하부층 절연막(1)이 형성된다. 복수의 하부층 배선들(22,22A)이 상기 하부층 절연막 아래에 형성되며, 상기 반도체 구성요소의 외부연결용 전극에 전기적으로 연결된다. 절연층(31)이 상기 반도체 구성요소 둘레에 및 상기 하부층 절연막 상에 형성된다. 프레임형 절연 기판(32)이 절연층의 상면에 삽입되며, 상기 반도체 구성요소(2)의 둘레에 배치된다. 상기 절연 기판 상에 복수의 상부층 배선들(34)이 형성된다. 반도체 구성요소 및 절연층이 장착된 기저판(41)이 제거된다.

Description

반도체 구성요소를 구비한 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING SEMICONDUCTOR CONSTITUENT AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 구성요소를 구비한 반도체 장치 및 상기 반도체 장치의 제조 방법에 관한 것이다.
일부 유형의 종래의 반도체 장치들에 있어서, 예를 들어, 일본특허출원 공개공보 제2000-223518호에 개시된 바와 같이, 복수의 외부연결용 주상(columnar) 전극이 실리콘 기판 아래에 장착된다. 상기와 같은 종래의 반도체 장치는 외부연결용 전극이 반도체 구성요소의 평평한 영역 범위에 제공되는 팬-인(Fan-in) 구조를 가지며, 따라서 외부연결용 전극의 배열수가 증가하고, 배열 피치(pitch)가 소정 크기, 예를 들어, 약 0.5μm보다 작아지는 경우, 이러한 종류의 반도체 장치가 적용될 수 없다.
또한, 일본특허출원 공개공보 제2005-216935호에서는, 칩 사이즈 패키지(chip size package: CSP)로 일컬어지는 반도체 구성요소가 상기 반도체 구성요소보다 큰 평면 크기를 가지는 기저판에 장착되며, 이러한 기저판의 거의 모든 영역이 상기 반도체 구성요소의 외부연결용 전극의 배열영역인 팬-아웃(Fan-out) 구조를 사용하는 반도체 장치를 개시한다. 이러한 팬-아웃 구조를 사용하는 반도체 장치에 있어서, 외부연결용 전극의 배열영역이 확대될 수 있으며, 따라서 상기 외부연결용 전극의 배열수가 증가하는 경우에도 상당한 배열 피치(arrangement pitch)가 획득될 수 있다.
이러한 종래의 반도체 장치에 있어서, 반도체 구성요소를 위에 장착하는 기저판이 필요한데, 이러한 기저판은 전체 장치의 두께를 증가시킨다는 것이 심각한 문제이다.
본 발명의 목적은 외부연결용 전극의 배열영역이 반도체 구성요소의 평면 크기보다 크지만, 얇을 수 있는 반도체 장치를 제공하는 것이며, 상기 반도체 장치의 제조 방법에 관한 것이다.
본 발명의 일 측면에 의하여,
반도체 기판과 상기 반도체 기판 아래에 형성된 복수의 외부연결용 전극들을 가지는 반도체 구성요소와;
상기 반도체 구성요소 아래 둘레에 형성되는 하부층 절연막과;
상기 하부층 절연막 아래에 형성되며, 상기 반도체 구성요소의 외부연결용 전극들에 전기적으로 연결되는 복수의 하부층 배선들과;
상기 하부층 절연막 상에서 반도체 구성요소 둘레에 형성되는 절연층과;
상기 절연층의 상면에 삽입되며, 상기 반도체 구성요소의 둘레에 배치되는 프레임형(frame-like) 절연 기판과;
상기 절연 기판 상에 형성되는 복수의 상부층 배선들과, 상기 절연 기판의 상면에 형성되며 접지 전위를 가지는 전도층을 포함하며,
상기 반도체 구성요소와 절연층이 장착되는 기저판이 제거되는 반도체 장치가 제공된다.
또한, 본 발명의 다른 측면에 의하여,
기저판 상에 하부층 절연막을 형성하는 단계와;
상기 하부층 절연막 상에, 각각이 반도체 기판과 상기 반도체 기판 아래에 형성된 복수의 외부연결용 전극들을 가지는 복수의 반도체 구성요소들을 고정하는 단계와;
상기 반도체 구성요소들 둘레의 하부층 절연막 상에 절연층을 형성하고, 상기 절연층의 상면에 프레임형 절연 기판을 삽입하는 단계와;
상기 기저판을 제거하는 단계와;
상기 하부층 절연막 아래의 상기 반도체 구성요소의 외부연결용 전극에 하부층 배선들을 연결하는 단계와;
복수의 반도체 장치들을 획득하기 위해 상기 반도체 구성요소들 간의 상기 하부층 절연막, 상기 절연층, 및 상기 절연 기판을 절단하는 단계를 포함하며, 상기 절연 기판 상에는 상부층 배선과, 상기 절연 기판의 상면에 형성되며 접지 전위를 가지는 전도층이 형성되는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하여, 외부연결용 전극의 배열영역이 반도체 구성요소의 평면 크기보다 클 수 있으며, 추가로 기저판이 배치되지 않기 때문에, 반도체 장치가 얇을 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 장치의 단면도이며,
도 2는 도 1에 도시된 반도체 장치 제조 방법의 일 실시예에 따른 초기 단계의 조립 단면도이며,
도 3은 도 2를 뒤따르는 단계의 조립 단면도이며,
도 4는 도 3을 뒤따르는 단계의 조립 단면도이며,
도 5는 도 4를 뒤따르는 단계의 조립 단면도이며,
도 6은 도 5를 뒤따르는 단계의 조립 단면도이며,
도 7은 도 6을 뒤따르는 단계의 조립 단면도이며,
도 8은 도 7을 뒤따르는 단계의 조립 단면도이며,
도 9는 도 8을 뒤따르는 단계의 조립 단면도이며,
도 10은 도 9를 뒤따르는 단계의 조립 단면도이며,
도 11은 도 1에 도시된 반도체 장치 제조 방법의 다른 실시예에 있어서 소정의 단계를 설명하기 위한 조립 단면도이며,
도 12는 본 발명의 제2 실시형태에 따른 반도체 장치의 단면도이며,
도 13은 본 발명의 제3 실시형태에 따른 반도체 장치의 단면도이며,
도 14는 도 13에 도시된 반도체 장치 제조 방법의 일 실시예에 따른 초기 단계의 조립 단면도이며,
도 15는 도 14를 뒤따르는 단계의 조립 단면도이며, ,
도 16은 도 15를 뒤따르는 단계의 조립 단면도이며,
도 17은 도 16을 뒤따르는 단계의 조립 단면도이며,
도 18은 도 17을 뒤따르는 단계의 조립 단면도이며,
도 19는 도 18을 뒤따르는 단계의 조립 단면도이며,
도 20은 도 19를 뒤따르는 단계의 조립 단면도이며,
도 21은 도 20을 뒤따르는 단계의 조립 단면도이며,
도 22는 본 발명의 제4 실시형태에 따른 반도체 장치의 단면도이며,
도 23은 도 22에 도시된 반도체 장치 제조 방법의 일 실시예에 따른 초기 단계의 조립 단면도이며,
도 24는 도 23을 뒤따르는 단계의 조립 단면도이며,
도 25는 도 24를 뒤따르는 단계의 조립 단면도이며,
도 26은 도 25를 뒤따르는 단계의 조립 단면도이며,
도 27은 도 26을 뒤따르는 단계의 조립 단면도이며,
도 28은 도 27을 뒤따르는 단계의 조립 단면도이며,
도 29는 도 28을 뒤따르는 단계의 조립 단면도이며,
도 30은 본 발명의 제5 실시형태에 따른 반도체 장치의 단면도이며,
도 31은 본 발명의 제6 실시형태에 따른 반도체 장치의 단면도이며,
도 32는 본 발명의 제7 실시형태에 따른 반도체 장치의 단면도이며,
도 33은 본 발명의 제8 실시형태에 따른 반도체 장치의 단면도이며,
도 34는 본 발명의 제9 실시형태에 따른 반도체 장치의 단면도이며,
도 35는 본 발명의 제10 실시형태에 따른 반도체 장치의 단면도이며,
도 36은 본 발명의 제11 실시형태에 따른 반도체 장치의 단면도이며,
도 37은 본 발명의 제12 실시형태에 따른 반도체 장치의 단면도이다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 장치의 단면도를 도시한다. 이 반도체 장치는 에폭시계(epoxy based) 수지, 폴리이미드계 수지, 유리직물계(glass cloth-based) 에폭시 수지 등으로 이루어진 직사각형의 평면 형상을 가지는 하부층 절연막(1)을 포함한다. 상기 하부층 절연막(1) 상면 중심부에, 반도체 구성요소(2)가 에폭시계 수지 등으로 구성된 접착층(3)을 통해 장착된다. 상기 하부층 절연막(1)의 평면 크기는 반도체 구성요소(2)의 평면 크기보다 크다.
상기 반도체 구성요소(2)는 직사각형의 평면 형상을 가지는 실리콘 기판(반도체 기판)(4)을 구비한다. 상기 실리콘 기판(4)의 하면(4a)은, 소정 기능을 가지는 집적회로(미도시)가 구비되며, 상기 기판의 하면 주변부에는, 알루미늄계 금속 등으로 이루어진 복수의 접속패드(5)가 장착되어 상기 집적회로에 전기적으로 연결된다. 실리콘 산화물 등으로 구성된 절연막(6)이 상기 접속패드(5)의 하면 및 상기 실리콘 기판(4)의 하면에 장착되거나 덮인다. 상기 접속패드(5)의 중심부는 절연막(6)을 통해 형성된 개구부(7)를 통해 노출된다.
상기 절연막(6)의 하면은 폴리이미드계 수지 등으로 구성된 보호막(8)으로 형성된다. 절연막(6)의 개구부(7)에 대응하는 부분에 있는 보호막에 개구부 또는 관통홀(9)이 형성된다. 상기 보호막(8)의 하면은 복수의 상부층 배선들(10)이 형성된다. 상기 상부층 배선들(10)의 각각은 보호막(8)의 하면 상에 있는 구리로 이루어진 금속 기저층(11)과 상기 금속 기저층(11)의 하면 상에 있는 구리로 이루어진 금속 상층(12)의 2층 구조를 가진다. 각 배선(10)의 일단은 절연막(6)과 보호막(8)의 개구부들(7,9)을 통해 접속패드(5)에 전기적으로 연결된다.
상기 배선(10)의 접속패드부 하면은 구리로 이루어진 주상 전극(외부연결용 전극)이 형성된다. 배선(10)과 보호막(8)의 하면 상에는, 에폭시계 수지 등으로 이루어진 밀봉막(14)이 그의 하면이 상기 주상 전극(13)의 하면과 동일한 평면상에 있도록 형성된다. 반도체 구성요소(2)의 밀봉막(14)과 주상 전극(13)의 하면들이 에폭시계 수지 등으로 이루어진 접착층(3)을 통해 하부층 절연막(1)의 상면 중심부에 결합함에 의해, 상기 반도체 구성요소(2)는 하부층 절연막(1)의 상면 중심부 상에 고정되게 장착된다.
상기 반도체 구성요소(2)의 주상 전극(13) 하면 중심부에 대응하는 부분의 접착층(3)과 하부층 절연막(1)은 개구부들(21)이 형성된다. 하부층 절연막(1)의 하면은 복수의 하부층 배선들(22)이 형성된다. 각각의 하부층 배선(22)은 하부층 절연막(1)의 하면 상에 있는 구리로 이루어진 금속 기저층(23)과 상기 금속 기저층(23)의 하면 상에 있는 구리로 이루어진 금속 기저층(24)의 2층 구조를 가진다. 상기 하부층 배선(22)의 일단부는 접착층(3)과 하부층 절연막(1)의 개구부를 통해 반도체 구성요소(2)의 각 주상 전극(13)에 연결된다.
솔더 레지스트(solder resist) 등으로 이루어진 하부층 오버코트막 또는 오버코트층(25)이 하부층 절연막(1)과 하부층 배선(22)의 하면들에 형성된다. 개구부들(26)이 하부층 배선(22)의 접속패드부에 대응하는 부분의 하부층 오버코트막(25)에 형성된다. 상기 하부층 오버코트막(25) 개구부의 내부 아래측에서, 솔더볼(솔더층)(27)이 하부층 배선(22)의 접속패드부에 연결된다.
절연층(31)이 반도체 구성요소(2)와 접착층(3)의 주변 둘레의 하부층 절연막 (1) 상면에 형성된다. 상기 절연층(31)은 에폭시계 수지, 폴리이미드계 수지, 유리직물계 에폭시 수지 등으로 구성된다. 상기 절연층(31)의 상면에는 유리직물계 에폭시 수지 등으로 이루어진 직사각형의 프레임형 절연 기판(32)이 삽입된다. 환언하자면, 반도체 구성요소(2) 둘레에, 직사각형 프레임형 절연 기판(32)이 상기 절연 기판과 반도체 구성요소(2) 사이에 공간을 남기게 배열되고, 상기 절연층(31)은 접착층(3)과 반도체 구성요소(2) 사이에, 그리고 절연 기판(32)과 하부층 절연막(1) 사이에 배치된다.
절연 기판(32)의 하면에 동박(copper foil)으로 이루어진 복수의 중간 하층 배선들(33)이 형성된다. 상기 절연 기판의 상면은 동박으로 이루어진 복수의 상부층 배선들(34)이 형성된다. 상기 각각의 중간 하층 배선(33)은 수직전도부(36)를 통해 상부층 배선(34)에 전기적으로 연결된다. 상기 전도부(36)는 전도성 페이스트(paste) 등으로 이루어지며, 절연 기판(32)을 통해 수직으로 연장한 관통홀(35)을 채운다. 하부층 배선(22)의 소정 부분이 하부층 절연막(1) 및 절연층(31)에 형성된 개구부들(37)을 통해 상기 중간 하층 배선(33)의 내단부 또는 접속패드부에 전기적으로 연결된다.
상기 절연 기판(32)과 상부층 배선(34)의 상면은 솔더 레지스트 등으로 이루어진 상부층 오버코트막(38)이 형성된다. 상기 상부층 배선(34)의 외단부 또는 접속패드부에 대응하는 부분의 상기 상부층 오버코트막(38)에 개구부(39)가 형성된다. 상부층 오버코트막(38)이 반도체 구성요소(2)의 실리콘 기판(4) 상면 또는 상기 반도체 구성요소(2)와 절연 기판(32) 사이에 배치된 절연층(31)의 상면 상에 존재한다.
다음으로, 이러한 반도체 장치 제조 방법의 일 실시예가 기술될 것이다. 우선, 도 2에 도시된 바와 같이, 에폭시계 수지, 폴리이미드계 수지, 유리직물계 에폭시 수지 등으로 이루어진 하부층 절연막(1)이 동박(금속 박편)으로 이루어진 기저판(41)의 상면에 형성되는 조립이 제조된다. 이 경우, 상기 제조 조립은 도 1에 도시된 바와 같이 복수의 완성 반도체 장치가 형성될 수 있는 크기를 가진다. 또한, 에폭시 수지, 폴리이미드 수지, 유리직물기판의 에폭시 수지 등으로 구성된 하부층 절연막(1)이 형성된 상면 상에서 제조된다. 또한, 하부층 절연막(1)의 에폭시계 수지 등으로 이루어진 열경화성 수지는 이미 경화되었다.
또한, 반도체 구성요소들(2)이 제조된다. 상기 각각의 반도체 구성요소들(2)을 얻기 위해, 웨이퍼 상태(wafer state)의 실리콘 기판(4) 아래에서, 집적회로(미도시), 알루미늄계 금속 등으로 이루어진 접속패드들(5), 실리콘 산화물 등으로 이루어진 절연막(6), 폴리이미드계 수지 등으로 이루어진 보호막(8), 배선들(10)(구리로 이루어진 금속 기저층(11)과 구리로 이루어진 금속 상층(12)), 구리로 이루어진 주상 전극들(13), 및 에폭시계 수지 등으로 이루어진 밀봉막(14)이 형성되며, 다음으로 다이싱(dicing)에 의해 개별 부분들이 획득될 수 있다.
다음으로, 상기 반도체 구성요소(2)의 밀봉막(14) 및 주상 전극(13)의 하면들은 에폭시계 수지 등으로 이루어진 접착층(3)을 통해 하부층 절연막(1) 상면 영역들에 장착된 반도체 구성요소의 각각에 접합되어, 상기 반도체 구성요소(2)를 상기 영역에 장착한다. NCP(비전도성 페이스트)로 일컬어지는 페이스트형 접착제가 인쇄 공정, 디스펜서 등의 사용에 의해 하부층 절연막(1) 상면 상의 반도체 구성요소 장착 영역에 사전에 공급되거나, 또는 NCF(비전도성 막)로 일컬어지는 시트형 접착제가 상기 영역에 사전에 공급되어, 상기 반도체 구성요소(2)는 가열-압박에 의해 하부층 절연막(1)의 아래에 확고하게 고정된다.
다음으로, 도 3에 도시된 바와 같이, 유리직물계 에폭시 수지 등으로 이루어진 격자형 절연 기판(32)이 제조되며, 상기 기판은 동박으로 이루어진 중간 하층 배선(33), 동박으로 이루어진 상층 배선(34), 전도성 페이스트 등으로 이루어진 수직 전도부(36), 및 솔더 레지스트 등으로 이루어진 상부층 오버코트막(38)을 포함한다. 이 경우, 상기 격자형 절연 기판(32)은 행렬로 배열된 직사각형의 복수의 개구부들(42)이 형성된다. 상기 절연 기판(32)의 에폭시 수지 등으로 이루어진 열경화성 수지는 이미 경화되었다. 상기 상부층 배선(34)의 접속패드부에 대응하는 부분의 상부층 오버코트막(38)는 개구부(39)가 형성된다.
다음으로, 격자형 절연층 형성시트(31a)가 진공흡입부 등에 의해, 접착층(3)을 포함한 반도체 구성요소(2) 둘레의 하부층 절연막(1) 상면 상에 흡입되며, XY 단계로 이동되어 거기에 배치되어 고정된다. 고정은 절연층 형성시트(31a)를 통하여 하부층 절연막(1)에 들어가도록 핀(pin) 등으로 상기 절연층 형성시트(31a)의 가장자리를 관통하는 방법에 의해 달성된다. 절연층 형성시트(31a)를 얻기 위해, 유리직물 등으로 이루어진 기저 물질이 에폭시계 수지와 같은 열경화성 수지와 함께 함침되며, 상기 열경화성 수지는 반-경화 상태가 되어 시트 형태가 되며, 이렇게 획득된 시트는 펀칭 등에 의해 복수의 직사각형 개구부들(52)이 형성된다. 상기 절연 기판(32)과 절연층 형성 시트(31a)의 개구부들(42,43) 크기는 반도체 구성요소(2)의 것보다 약간 크다. 결과적으로, 반도체 구성요소(2)와 절연층 형성시트(31a) 및 절연 기판(32) 사이에는 간극이 형성된다.
이어서, 도 4에 도시된 바와 같이, 절연층 형성 시트(31a)는 한 쌍의 가열/가압판(45,46)을 사용하여 상하로 가열되고 가압된다. 이러한 가열/가압을 통해, 절연층 형성 시트(31a)의 열경화성 수지는 간극(44)에 채워지도록 유동하며, 다음으로 접착층(3)을 포함하여 반도체 구성요소(2) 둘레의 하부층 절연막(1) 상면 상에 상기 절연층(31)을 형성하기 위해 냉각함에 의해 경화된다. 또한, 격자형 절연 기판(32)이 절연층(31)의 상면에 삽입된다.
이러한 경우, 하부층 절연막(1) 및 절연 기판(32)의 주요 구성요소로서 열경화성 수지는 사전에 경화되며, 때문에 상기 하부층 절연막(1) 및 절연 기판(32)은 가열 및 가입될 때에도 거의 변형되지 않는다. 솔더 레지스트 등으로 이루어진 상부층 오버코트막(38)이 거의 변형되지 않는다. 반도체 구성요소(2)와 절연 기판(2) 사이에 형성된 절연층(31)의 상면이 반도체 구성요소(2)의 실리콘 기판(4) 상면의 것과 동일한 위치에 배치되거나 또는 상기 실리콘 기판의 상면 약간 아래의 위치에 배치되는 것이 바람직하다. 즉, 상기 절연층(31)이 반도체 구성요소(2)의 실리콘 기판(4) 상면에 형성되지 않는 것이 바람직하다.
다음으로, 도 5에 도시된 바와 같이, 상부층 오버코트막(38)의 개구부(39)를 통해 노출된 상부층 배선(34)의 접속패드부를 보호하기 위해, 보호막(47)이 상기 막의 하면에 형성된 접착층(48)을 통해 상부층 오버코트막(38)의 상면에 부착된다. 다음으로, 도 6에 도시된 바와 같이, 식각 용액을 사용하는 습식 식각(wet etching)에 의해 기저판(41)이 제거될 때에, 하부층 절연막(1)의 하면이 노출된다. 이 경우, 상부층 오버코트막(38)의 개구부(39)를 통해 노출된 상부층 배선(34)의 접속패드부는 보호막(47)으로 덮이며, 따라서 식각되지 않는다. 이어서, 이 상태로, 하부층 절연막(1), 절연층(31), 및 절연 기판(32)이 경화된다. 따라서 기저판(41)이 제거된 경우에도, 힘(strength)이 충분히 확보될 수 있다.
다음으로, 도 7에 도시된 바와 같이, 반도체 구성요소(2)의 주상 전극(13) 하면 중심부에 대응하는 부분의 접착층(3)과 하부층 절연막(1)을 레이저 빔으로 조사하는 레이저 공정에 의해 개구부(21)가 형성된다. 또한, 중간 하부층 배선(33)의 접속패드부에 대응하는 부분의 절연층(31) 및 하부층 절연막(1)을 레이저 빔으로 조사하는 레이저 공정에 의해 개구부(37)가 생성된다.
다음으로, 도 8에 도시된 바와 같이, 접착층(3) 및 하부층 절연막(1)의 개구부(21)를 통해 노출된 반도체 구성요소(2)의 주상 전극(13) 하면과 절연층(31) 및 하부층 절연막(1)의 개구부를 통해 노출된 중간 하부층 배선(33)의 접속패드부 하면을 포함하는 하부층 절연막(1)의 전체 하면 상에, 무전해 구리 도금에 의해 금속 기저층(23)이 형성된다. 다음으로, 상기 금속 기저층(23)의 하면 상에 금속 하층(24)을 형성하기 위해, 도금전류경로로서 금속 기저층(23)을 사용하여 전해 구리 도금이 수행된다.
다음으로, 금속 기저층(23)과 금속 하층(24)이 도 9에 도시된 바와 같이 사진석판술 공정에 의해 패턴된다. 즉, 금속 기저판(23)과 금속 하층(24)을 포함한 2층 구조를 가지는 하부층 배선(22)이 하부층 절연막(1)의 하면 상에 형성된다. 이 경우, 상부층 오버코트막(38)의 개구부(39)를 통해 노출된 상부층 배선들(34)의 접속패드부는 보호막(47)으로 덮이며, 따라서 식각되지 않는다. 그 다음에, 접착층(48)을 포함한 상기 보호막(47)은 벗겨진다.
그 다음에, 도 10에 도시된 바와 같이, 솔더 레지스트 등으로 이루어진 하부층 오버코트막(25)이 스크린 인쇄 공정, 스핀-코트(spin-coat) 방법 등에 의해 하부층 배선(22)을 포함한 하부층 절연막(1)의 하면에 형성된다. 그 다음에, 하부층 배선(22)의 접속패드부에 대응하는 하부층 오버코트막(25)의 부분이 레이저 빔으로 조사되는 레이저 공정에 의해 개구부(26)를 형성한다.
그 다음에, 솔더볼(solder ball)(27)이 하부층 배선(22)의 접속패드부에 연결되며, 하부층 오버코트막(25)의 개구부(26) 내측 아래에 형성된다. 다음으로, 하부층 오버코트막(25), 하부층 절연막(1), 절연층(31), 절연 기판(32), 및 상부층 오버코트막(38)이 서로 인접하여 배치된 반도체 구성요소들(2) 간에 절단되어, 도 1에 도시된 복수의 반도체 장치들이 획득된다.
이러한 방식으로 획득된 반도체 장치에서, 하부층 배선(22)은 반도체 구성요소(2) 아래의 및 상기 반도체 구성요소 둘레에 형성된 하부층 절연막(1) 아래의 상기 반도체 구성요소(2)의 주상 전극(13)에 연결된다. 따라서, 솔더볼의 배열 영역(외부연결용 전극)은 반도체 구성요소(2)의 평면 크기보다 큰 크기로 설정될 수 있어 추가로 기저판이 배치되지 않아, 상기 장치는 얇아질 수 있다. 상기 기저판(41)이 알루미늄과 같은 다른 금속으로 형성될 수 있음이 인지되어야 한다.
이러한 반도체 장치에서, 상부층 배선(34)이 반도체 구성요소(2) 둘레에 배열된 직사각형의 프레임형 절연 기판(32)의 상면에 형성된다. 이러한 경우, 어떠한 상부층 절연막도 배치되지 아니하여, 상부층 절연막이 반도체 구성요소(2)의 상면 측부에 형성되고, 이 상부층 절연막의 상면 상에 상부층 배선이 형성되는 경우에 비해, 상기 장치는 더 얇을 수 있다.
도 8에 도시된 단계에서, 금속 기저층(23)이 형성되며, 그 다음에 도 11에 도시된 단계가 수행될 수 있다. 즉, 도금 레지스트막(49)이 패턴화에 의해 금속 기저층(23)의 하면에 형성된다. 이 경우, 금속 하층(24)이 형성될 영역에 대응하는 도금 레지스트막(49)의 일부가 개구부(50)를 형성한다.
다음으로, 전해 구리 도금이 도금전류경로로서 금속 기저층(23)을 사용하여 수행되며, 이로써 금속 하층(24)이 도금 레지스트막(49)의 개구부(50)에 있는 금속 기저층(23)의 하면 상에 형성된다. 다음으로, 도 9에 도시된 바와 같이, 도금 레지스트막(49)이 벗겨지고, 그때 금속 기저층(23)의 불필요 부분이 식각되어 마스크로서 금속 하층(24)을 사용하여 제거되면, 상기 금속 기저층(23)은 상기 금속 하층(24) 상에 홀로 남는다.
(제2 실시형태)
도 12는 이 발명의 제2 실시형태에 따른 반도체 장치의 단면도를 도시한다. 이러한 반도체 장치는 솔더 레지스트 등으로 이루어진 상부층 오버코트막(38)이 반도체 구성요소(2)의 실리콘 기판(4) 상면, 상부층 배선(34)을 포함한 절연 기판(32)의 상면, 및 상기 기판들 사이의 절연층(31) 상면 상에 형성된다는 점에서 도 1에 도시된 반도체 장치와 상이하다. 또한, 이 경우, 상부층 배선(34)의 접속패드부에 대응하는 상부층 오버코트막(38)의 일부는 개구부(39)를 형성한다.
다음으로, 이러한 반도체 장치를 제조하는 일 실시예가 간략히 기술될 것이다. 먼저, 도 4에 도시된 단계에서, 상부층 오버코트막(38)이 절연 기판(32)의 상면 상에 형성되지 않는다. 그때, 도 5의 단계에서 도시된 바와 같이, 보호막(47)이 상기 막의 하면에 형성된 접착층(48)을 통해 상부층 배선(34)을 포함한 절연 기판(32)의 상면에 부착된다. 다음으로, 도 9에 도시된 단계에서, 배선(22)이 형성되며, 그 다음에 접착층(48)을 포함한 보호막(47)이 벗겨진다. 그 다음에, 도 10에 도시된 단계에서, 하부층 오버코트막(25)이 형성되며, 도 12에 도시된 상부층 오버코트막(38)이 형성된다.
따라서, 상기 반도체 장치의 제조 방법에서, 상부층 오버코트막(38)이 솔더볼(27)을 형성하기 바로 전에 하부층 오버코트막(25)을 대략 동시에 형성한다. 따라서, 상부층 오버코트막(38)이 도 12 또는 도 1에 도시된 바와 같이 형성될 수 있다. 상부층 오버코트막(38)이 도 12에 도시된 바와 같이 형성될 때에, 반도체 구성요소(2)의 실리콘 기판 상면이 외부 대기에서의 파손, 오염으로부터 보호될 수 있다.
(제3 실시형태)
도 13은 이 발명의 제3 실시형태에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 하부층 배선(22)이 구리계 물질로 이루어진 제1 금속 기저층(23a), 구리계 물질로 이루어진 제2 금속 기저층(23b), 및 구리계 물질로 이루어진 금속 하층(24)을 포함한 3층 구조로 형성된다는 점에서 도 1에 도시된 반도체 장치와 다르다. 이 경우, 반도체 구성요소(2)의 주상 전극 하면 중심에 대응하는 부분의 접착층(3), 제1 금속 기저층(23a) 및 하부층 절연막(1)은 개구부(21)가 형성된다.
다음으로, 이러한 반도체 장치를 제조하는 방법의 일 실시예가 기술될 것이다. 먼저, 도 14에 도시된 바와 같이, 구리계 금속으로 이루어진 기저판(41)의 상면이 니켈계 금속으로 이루어지며, 무전해 도금에 의해 획득된 금속 보호층(51), 무전해 구리 도금에 의해 획득된 제1 금속 기저층(23a), 및 에폭시계 수지, 폴리이미드계 수지, 유리직물계 에폭시 수지 등으로 이루어지는 하부층 절연막(1)으로 형성되는 조립이 제조된다. 이 경우 마찬가지로, 이에 따라 제조된 조립의 크기는 도 13에 도시된 바와 같이 복수의 완성 반도체 장치들이 형성될 수 있는 크기이다. 또한, 하부층 절연막(1)의 에폭시계 수지 등으로 이루어진 열경화성 수지는 이미 경화되었다.
여기, 제1 금속 기저층(23a)의 상면과 상기 제1 금속 기저층의 상면에 형성된 수지를 포함한 물질로 이루어진 하부층 절연막(1) 간의 밀착성을 향상시키기 위해, 상기 상면은 조면(coarse surface)을 형성하기 위해 사전에 조면 형성 처리된다. 이러한 점은 상기 제1 실시형태와 크게 다르다. 여기 조면 형성 처리의 실시예들은 제1 금속 기저층(23a)의 상면을 적절한 식각 용액에 함침하는 방법을 포함하지만, 이 방법은 제한적인 것이 아니다.
다음으로, 반도체 구성요소(2)의 밀봉막(14) 및 주상 전극(13)의 하면들이 접착층(3)을 통해 하부층 절연막(1)의 상면 상의 반도체 구성요소 장착 영역에 결합되어, 상기 영역에 상기 반도체 구성요소(2)를 장착한다. 이 경우 마찬가지로, NCP로 일컬어지는 접착 물질 및 NCF로 일컬어지는 접착 시트가 하부층 절연막(1)의 상면 상의 반도체 구성요소 장착 영역에 미리 공급되며, 반도체 구성요소(2)가 가열 및 가압에 의해 하부층 절연막(1)에 고정된다.
그 다음에, 도 15에 도시된 바와 같이, 격자형 절연층 형성 시트(31a)와 격자형 절연 기판(32)이 반도체 구성요소(2)와 접착층(3) 둘레의 하부층 절연막(1) 상면에 배열될 때에 핀(pin) 등으로 배치된다. 이 경우 마찬가지로, 절연층 형성 시트(31a)를 획득하기 위해, 유리직물 등으로 이루어진 베이스 물질이 에폭시계 수지와 같은 열경화성 수지로 함침되며, 상기 열경화성 수지는 반경화 상태가 되어 시트 형상으로 형성되며, 복수의 직사각형 개구부들(43)이 펀칭 등에 의해 형성된다.
절연 기판(32)은 중간 하층 배선(33), 상부층 배선(34), 수직전도부(36), 및 상부층 오버코트막(38)이 형성된다. 상기 절연층 형성 시트(31a) 및 절연 기판(32)의 개구부(42) 및 개구부(43)의 크기는 반도체 구성요소(2)의 것보다 약간 크다. 따라서, 상기 절연층 형성 시트(31a) 및 절연 기판(32)과 반도체 구성요소(2) 사이에 간극이 형성된다.
다음으로, 도 16에 도시된 바와 같이, 절연층 형성 시트(31a)는 한 쌍의 가열/가압판(45,46)을 사용하여 상하로 가열되고, 가압 된다. 이러한 가열/가압을 통해, 절연층 형성 시트(31a)의 열경화성 수지는 간극(44)에 채워지도록 유동하며, 다음으로 접착층(3)을 포함한 반도체 구성요소(2) 둘레의 하부층 절연막(1) 상면 상에 상기 절연층(31)을 형성하기 위해 냉각함에 의해 경화된다. 또한, 절연 기판(32)이 절연층(31)의 상면에 삽입된다.
도 17에 도시된 바와 같이, 보호막(47)이 상기 막의 하면에 형성된 접착층(48)을 통해 상부층 오버코트막(38)의 상면에 부착된다. 다음으로, 기저판(41)과 금속 보호층(51)이 도 18에 도시된 바와 같이, 식각에 의해 계속해서 제거되면, 제1 금속 기저층(23a)의 하면이 노출된다. 이 경우, 상부층 오버코트막(38)의 개구부(39)를 통해 노출된 상부층 배선(34)의 접속패드부는 보호막(47)으로 덮이며, 따라서 식각되지 않는다. 또한, 구리로 이루어진 기저판(41)이 식각에 의해 제거될 때에, 니켈로 이루어진 금속 보호층(51)은 유사하게 구리로 만들어진 제1 금속 기저층(23a)을 보호하여, 상기 제1 금속 기저층이 식각되지 않는다. 그 다음에, 이러한 상태로, 상기 기저판(41) 및 금속 보호층(51)이 제거된 경우에도, 하부층 절연막(1), 절연층(31), 및 절연 기판(32)은 존재하며, 힘이 충분히 확보된다.
다음으로, 도 19에 도시된 바와 같이, 반도체 구성요소(2)의 주상 전극 하면 중심에 대응하는 부분의 접착층(3), 제1 금속 기저층(23a) 및 하부층 절연막(1)은 레이저 빔으로 조사되는 레이저 공정에 의해 개구부(21)가 형성된다. 또한, 중간 하부층 배선(33)의 접속패드부에 대응하는 부분의 절연층(31), 제1 금속 기저층(23a) 및 하부층 절연막(1)은 레이저 빔으로 조사되는 레이저 공정에 의해 개구부(37)가 형성된다.
그 다음에, 도 20에 도시된 바와 같이, 제2 금속 기저층(23b)이 형성되며, 접착층(3), 하부층 절연막(1), 및 제1 금속 기저층(23a)의 개구부(21)를 통해 노출된 반도체 구성요소(2)의 주상 전극(13) 하면과 절연층(31), 하부층 절연막(1), 및 제1 금속 기저층(23a)의 개구부(37)를 통해 노출된 중간 하부층 배선(33)의 접속패드부 하면 모두를 포함하는 제1 금속 기저층(23a)의 전체 하면 상에, 무전해 구리 도금에 의해 제2 금속 기저층(23b)이 형성된다. 다음으로, 상기 제2 금속 기저층(23b)의 하면 상에 금속 하층(24)을 형성하기 위해, 도금전류경로로서 제1 및 제2 금속 기저층(23a,23b)을 사용하여 전해 구리 도금이 수행된다.
다음으로, 금속 하층(24)과 제1 및 제2 금속 기저층(23a,23b)이 도 21에 도시된 바와 같은 구조를 얻기 위해 사진 석판술 공정에 의해 패턴 된다. 즉, 제1 및 제2 금속 기저층(23a,23b) 및 금속 하층(24)을 포함한 3층 구조를 가지는 하부층 배선(22)이 하부층 절연막(1)의 상면에 형성된다. 이 경우, 상부층 오버코트막(38)의 개구부(39)를 통해 노출된 상부층 배선(34)의 접속패드부는 보호막(47)으로 덮히며, 따라서 식각되지 않는다. 그 다음에, 접착층(48)을 포함한 보호막(47)이 벗겨진다. 그 뒤에, 상기 제1 실시형태와 유사한 단계들을 통해, 도 13에 도시된 복수의 반도체 장치들이 획득된다.
(제4 실시형태)
도 22는 본 발명의 제4 실시형태에 따른 반도체 장치의 단면도이다. 상기 반도체 장치는 절연 기판(32)의 일부가 이른바 양면 배선 구조가 아니지만, 절연 기판(32)의 상면에 형성된 상부층 배선(61)이 하부층 절연막(1), 절연층(31), 및 절연 기판(32)을 지나 형성된 관통홀(64)의 내벽면 상에 형성된 수직전도부(65)를 통해 하부층 절연막(1)의 하면에 형성된 하부층 배선(22)에 연결된다는 점에서 도 1에 도시된 반도체 장치와 크게 다르다.
다음으로, 이 반도체 장치를 제조하는 방법의 일 실시예가 기술될 것이다. 먼저 도 23에 도시된 바와 같이, 동박으로 이루어진 기저판(41)의 상면이 에폭시계 수지, 폴리이미드계 수지, 유리직물계 에폭시 수지 등으로 이루어진 하부층 절연막(1)으로 형성되는 조립이 제조된다. 이 경우 마찬가지로, 이에 따라 제조된 조립의 크기는 도 22에 도시된 바와 같이 완성된 복수의 반도체 장치들이 형성될 수 있는 크기이다. 또한, 하부층 절연막(1)에서의 에폭시계 수지 등으로 이루어진 열경화성 수지는 이미 경화되었다.
다음으로, 반도체 구성요소(2)의 밀봉막(14) 및 주상 전극(13)의 하면들은 접착층(3)을 통해 하부층 절연막(1) 상면 상의 반도체 구성요소 장착 영역에 결합되며, 상기 영역에 반도체 구성요소(2)를 장착한다. 이 경우 마찬가지로, NCP로 일컬어지는 접착재가 인쇄 공정, 디스펜서 등의 사용에 의해 하부층 절연막(1) 상면 상의 반도체 구성요소 장착 영역에 사전에 공급되거나, 또는 NCF로 일컬어지는 시트형 접착제가 상기 영역에 사전에 공급되어, 상기 반도체 구성요소(2)는 가열 및 가압에 의해 하부층 절연막(1)에 확고하게 고정된다.
다음으로, 격자형 절연층 형성 시트(31a)와 격자형 절연 기판(32)이 접착층(3)을 포함한 반도체 구성요소(2) 둘레의 하부층 절연막(1) 상면에 배열될 때에 핀(pin) 등으로 배치된다. 이 경우 마찬가지로, 절연층 형성 시트(31a)를 획득하기 위해, 유리직물 등으로 이루어진 베이스 물질이 에폭시계 수지와 같은 열경화성 수지로 함침되며, 상기 열경화성 수지는 반경화 상태가 되어 시트 형상으로 형성되며, 복수의 직사각형 개구부들(43)이 펀칭 등에 의해 형성된다.
상기 절연층 형성 시트(31a) 및 절연 기판(32)의 개구부(42) 및 개구부(43)의 크기는 반도체 구성요소(2)의 것보다 약간 크다. 따라서, 상기 절연층 형성 시트(31a) 및 절연 기판(32)과 반도체 구성요소(2) 사이에 간극(44)이 형성된다. 절연 기판(32)의 전체 상면은 동박으로 이루어진 보조 기저판(sub-base plate)(71)이 형성된다. 절연 기판(32)의 전체 상면은 동박으로 이루어진 보조 기저판(71)이 형성된다.
다음으로, 도 24에 도시된 바와 같이, 절연층 형성 시트(31a)는 한 쌍의 가열/가압판(45,46)을 사용하여 상하로 가열되고 가압된다. 이러한 가열/가압을 통해, 절연층 형성 시트(31a)의 열경화성 수지는 간극(44)에 채워지도록 유동하고, 접착층(3)을 포함한 반도체 구성요소(2) 둘레의 하부층 절연막(1) 상면 상에 절연층(31)을 형성하도록 냉각함에 의해 경화된다. 또한, 절연 기판(32)은 절연층(31)의 상면에 삽입된다.
여기, 이미 경화된 열경화성 수지를 포함한 절연 기판(32) 및 하부층 절연막(1)이 절연층 형성 시트(31a)의 위 아래에 각각 배열되며, 동박으로 이루어진 보조 기저판(71) 및 유사하게 동박으로 이루어진 기저판(41)이 절연 기판 상에 및 하부층 절연막 아래에 각각 배열된다. 따라서, 물질 구성이 조립의 두께 방향으로 대칭이 되며, 절연층 형성 시트(31a)에서 열경화성 수지의 열수축으로 인해 생성된 뒤틀림(warpage)이 줄어든다. 결과로, 뒤이은 단계들로의 운반 및 뒤이은 단계들에서의 공정 정밀도가 쉽게 저해되지 않는다.
다음으로, 기저판(41)과 보조 기저판(71)이 도 25에 도시된 바와 같이, 식각에 의해 제거되면, 하부층 절연막(1)의 상면이 노출되며, 절연 기판(32)의 상면이 노출된다. 이러한 상태에서, 기저판(41) 및 보조 기저판(71)이 제고된 경우라도, 하부층 절연막(1), 절연층(31), 및 절연 기판(32)의 존재로 인해 힘이 충분히 확보될 수 있다.
그 다음에, 도 26에 도시된 바와 같이, 반도체 구성요소(2)의 주상 전극(13) 하면 중심에 대응하는 부분의 접착층(3) 및 하부층 절연막(1)이 레이저 빔으로 조사되는 레이저 공정에 의해 개구부(21)가 형성된다. 또한, 하부층 절연막(1), 절연층(31), 및 절연 기판(32)의 소정 부분들은 기계 드릴의 사용에 의해 관통홀(64)이 형성된다.
다음으로, 도 27에 도시된 바와 같이, 금속 기저층(23,62,66)이 하부층 절연막(1) 및 접착층(3)의 개구부(21)를 통해 노출된 반도체 구성요소(2)의 주상 전극(13) 하면들을 포함한 하부층 절연막(1)의 전체 하면, 절연 기판(32)의 전체 상면, 반도체 구성요소(2)의 실리콘 기판(4) 상면, 및 절연층(31)의 상면과 상기 표면들 사이의 관통홀(64) 내벽면 상에, 무전해 구리 도금에 의해, 형성된다. 다음으로, 금속 기저층(23,62,66)의 표면들 상에 각각, 금속 하층(24)과 금속 하층(63,67)을 형성하기 위해 도금전류경로로서 금속 기저층(23,62,66)을 사용하여 전해 구리 도금이 수행된다.
그 다음에, 금속 하층(24,63) 및 금속 기저층(23,62)이 도 28에 도시된 사진 석판술 공정에 의해 패턴된다. 즉, 금속 기저층(23)과 금속 하층(24)을 포함한 2층 구조를 가지는 하부층 배선(22)이 하부층 절연막(1)의 하면 상에 형성된다. 또한, 금속 기저층(62)과 금속 상층(63)을 포함한 2층 구조를 가지는 상부층 배선(61)이 절연 기판(32)의 상면 상에 형성된다. 또한, 금속 기저층(66) 및 금속 상층(67)을 포함하는 2층 구조를 가지는 수직전도부(65)가 관통홀(64)의 내벽면 상에 형성된다.
다음으로, 도 29에 도시된 바와 같이, 솔더 레지스트 등으로 이루어진 하부층 오버코트막(25)이 스크린 인쇄 공정, 스핀-코트(spin-coat) 방법 등에 의해 하부층 배선(22)을 포함한 하부층 절연막(1)의 하면에 형성된다. 또한, 솔더 레지스트 등으로 이루어진 상부층 오버코트막(38)이 스크린 인쇄 공정, 스핀-코트(spin-coat) 방법 등에 의해 상부층 배선(61)을 포함한 절연 기판(32)의 상면, 반도체 구성요소(2)의 실리콘 기판(4) 상면, 및 상기 표면들 사이의 절연층(31) 상면 상에 형성된다. 이러한 상태로, 수직전도부(65)가 솔더 레지스트 등으로 이루어진 충진재(68)로 채워진다.
그 다음에, 하부층 배선(22)의 접속패드부에 대응하는 부분에 하부층 오버코트막(25)이 레이저 빔으로 조사되는 레이저 공정에 의해 개구부(26)를 형성한다. 또한, 상부층 배선(61)의 접속패드부에 대응하는 부분의 상부층 오버코트막(38)은 레이저 빔으로 조사되는 레이저 공정에 의해 개구부(39)가 형성된다.
다음으로, 솔더볼(solder ball)(27)이 하부층 배선(22)의 접속패드부에 연결되며, 하부층 오버코트막(25)의 개구부(26) 내측 아래에 형성된다. 다음으로, 하부층 오버코트막(25), 하부층 절연막(1), 절연층(31), 절연 기판(32), 및 상부층 오버코트막(38)이 서로 인접하여 배치된 반도체 구성요소들(2) 사이에서 절단되어, 도 1에 도시된 복수의 반도체 장치들이 획득된다.
솔더볼(solder ball)(27)이 하부층 배선(22)의 접속패드부에 연결되며, 하부층 오버코트막(25)의 개구부(26) 내측 아래에 형성된다. 다음으로, 하부층 오버코트막(25), 하부층 절연막(1), 절연층(31), 절연 기판(32), 및 상부층 오버코트막(38)이 서로 인접하여 배치될 때에, 도 22에 도시된 복수의 반도체 장치들이 획득된다.
이러한 방식으로 획득된 반도체 장치에서, 하부층 배선(22)은 반도체 구성요소(2) 아래의 및 상기 반도체 구성요소 둘레에 형성된 하부층 절연막(1) 아래의 상기 반도체 구성요소(2)의 주상 전극(13)에 연결된다. 따라서, 솔더볼의 배열 영역(외부연결용 전극)은 반도체 구성요소(2)의 평면 크기보다 큰 크기로 설정될 수 있어 추가로 어떠한 기저판(41)도 배치되지 않아, 상기 장치는 얇아질 수 있다.
(제5 실시형태)
도 30은 본 발명의 제5 실시형태에 따른 반도체 장치의 단면도를 도시한다. 이 반도체 장치는 상부층 배선(34)의 일부로 구성된 접지 단자(ground terminal)(34a)가 절연 기판(32)의 상면 내부 주변부에 노출된다는 점에서 그리고 반도체 구성요소(2)의 실리콘 기판(4) 상면, 상기 실리콘 기판 둘레의 절연층(31) 상면, 및 상기 노출된 접지 단자(34a)의 상면이 전도성 페이스트 등으로 이루어진 전도층(72)을 형성한다는 점에서 도 1에 도시된 반도체 장치와 다르다. 이 경우, 반도체 구성요소(2)의 실리콘 기판(4) 상면은 접지 전위(ground potential)를 가지며, 반도체 구성요소(2)의 실리콘 기판(4) 상면측은 밀봉 구조가 될 수 있다.
(제6 실시형태)
도 31은 본 발명의 제6 실시형태에 따른 반도체 장치의 단면도를 도시한다. 이 반도체 장치는 반도체 구성요소(2)의 실리콘 기판(4) 상면, 상기 실리콘 기판 상면 둘레의 절연층(31) 상면, 및 상기 절연층 상면 둘레의 상부층 오버코트막(38) 상면이 전도성 페이스트 등으로 이루어진 열전도층(73)을 형성한다는 점에서, 그리고 상기 열전도층(73)의 상면이 다수의 핀(fin)(74a)을 가지는 방열 부재(74)로 형성된다는 점에서 도 1에 도시된 반도체 장치와 다르다. 이 경우, 반도체 구성요소(2)의 실리콘 기판(4) 하면 상에 형성된 집적 회로에서 생성된 열은 열전도층(73) 및 방열 부재(74)를 통해 빠르게 방출될 수 있다. 이 경우, 하부층 배선(34)의 접속패드부에 대응하는 부분의 상부층 오버코트막(38)에는 어떠한 개구부도 형성되지 않는다.
(제7 실시형태)
도 32는 본 발명의 제7 실시형태에 따른 반도체 장치의 단면도를 도시한다. 이 반도체 장치는 하부층 배선 및 상부층 배선이 다층(2층)의 배선 구조를 가진다는 점에서 도 1에 도시된 반도체 장치와 다르다. 즉, 제1 하부층 절연막(1A)의 하면 상에 형성된 하부층 배선(22A)의 일단은 제1 하부층 절연막(1A)에 형성된 개구부(37)를 통해 절연 기판(32)의 중간 하부층 배선(33) 및 접착층(3)에 연결되며, 상기 하부층 배선의 타단은 개구부(21A)를 통해 반도체 구성요소(2)의 주상 전극(13)에 연결된다.
상기 반도체 구성요소(2)의 제1 하부층 절연막(1A) 및 하부층 배선(22A)의 상면들은 제1 하부층 절연막(1A)의 것과 동일한 물질로 이루어진 제2 하부층 절연막(1B)이 형성된다. 상기 제2 하부층 절연막(1B)의 하면에 형성된 제2 하부층 배선(22B)의 일단은 제2 하부층 절연막(1B)에 형성된 개구부(21B)를 통해 제1 하부층 배선(22A)의 접속패드부에 연결된다. 제2 하부층 절연막(1B) 및 제2 하부층 배선(22B)의 하면들에는 하부층 오버코트막(25)이 형성된다. 솔더볼(27)이 하부층 오버코트막(25)의 개구부 내측 아래의 제2 하부층 배선(22B)의 접속패드부에 연결된다.
반도체 구성요소(2)의 실리콘 기판(4) 상면, 상기 실리콘 기판 상면 둘레의 절연층(31) 상면, 및 제1 상부층 배선(34A)을 포함한 절연 기판(32)의 상면은 제1 하부층 절연막(1A)의 것과 동일한 물질로 이루어진 상부층 절연막(75)을 형성한다. 상기 상부층 절연막(75)의 상면은 2층 구조를 가지는 제2 상부층 배선(34B)이 형성된다. 제2 상부층 배선(34B)의 일단은 상부층 절연막(75)에 형성된 개구부(76)를 통해 제1 상부층 배선(34A)의 접속패드부에 연결된다. 제2 상부층 배선(34B)을 포함한 하부층 절연막(75)의 상면에는 상부층 오버코트막(34B)이 형성된다. 상기 제2 상부층 배선(34B)의 접속패드부에 대응하는 부분의 상부층 오버코트막(38)에는 개구부(39)가 형성된다. 하부층 배선 및 상부층 배선은 세 층 이상의 배선을 가질 수 있다. 상기 다층 배선 구조는 2층 구조의 배선에 제한되지 않으며, 세 층 이상의 배선 구조가 사용될 수도 있다는 것을 인지해야 한다.
(제8 실시형태)
도 33은 본 발명의 제8 실시형태에 따른 반도체 장치의 주요부 단면도를 도시한다. 이 반도체 장치는 레지스터 또는 커패시터로 이루어진 칩 구성요소(81)가 접착층(82)을 통해 반도체 구성요소(2) 둘레의 하부층 절연막(1) 상면에 결합된다는 점에서 도 1에 도시된 반도체 장치와 크게 다르다. 상기 칩 구성요소(81)는 절연 기판(32)을 통해 형성된 개구부(32a)에 의해 삽입되며, 하부층 절연막(1) 상에 배치된다. 이 경우, 두 하부층 배선(22)의 단부들은 하부층 절연막(1)과 접착층(82)에 형성된 개구부(83)를 통해 칩 구성요소(81)의 양쪽 전극들(84)에 연결된다.
(제9 실시형태)
도 34는 본 발명의 제9 실시형태에 따른 반도체 장치의 주요부 단면도를 도시한다. 이 반도체 장치는 칩 구성요소(81)가 반도체 구성요소(2) 둘레의 하부층 절연막(1) 상면에 미리 형성된 2층 구조를 가지는 2개의 접속패드(85) 상에 장착된다는 점에서 도 33에 도시된 반도체 장치와 상이하다. 이 경우, 칩 구성요소(81)의 양쪽 전극들(84)은 솔더(86)를 통해 상기 두 개의 접속패드(85)에 연결된다. 또한, 하부층 배선(22)이 하부층 절연막(1)에 형성된 개구부(87)를 통해 접속패드(85)에 연결된다.
(제10 실시형태)
도 35는 본 발명의 제10 실시형태에 따른 반도체 장치의 단면도를 도시한다. 이 반도체 장치는 반도체 구성요소(2)가 비-접착재로 이루어진 어떠한 밀봉막(14)도 포함하지 않는다는 점에서 도 1에 도시된 반도체 장치와 다르다. 즉, 반도체 구성요소(2)의 주상 전극(13) 및 배선(10)을 포함하는 보호막(8)의 하면은 접착층(3)으로 직접적으로 덮이며, 접착층(3)을 통해 하부층 절연막(1)의 상면 중심에 결합된다. 그 다음에, 하부층 배선(22)의 일단은 하부층 절연막(1) 및 접착층(3)의 개구부(21)를 통해 반도체 구성요소(2)의 주상 전극(13)에 연결된다.
(제11 실시형태)
도 36은 본 발명의 제11 실시형태에 따른 반도체 장치의 단면도를 도시한다. 이 반도체 장치는 반도체 구성요소(2)가 어떠한 주상 전극(13)도 포함하지 않는다는 점에서 도 35에 도시된 반도체 장치와 다르다. 따라서, 이러한 경우, 반도체 구성요소(2)의 배선(10)을 포함한 보호막(8)의 하면은 접착층(3)을 통해 하부층 절연막(1)의 상면 중심에 결합된다. 그 다음에, 하부층 배선(22)의 일단은 하부층 절연막(1) 및 접착층(3)의 개구부(21)를 통해 반도체 구성요소(2)의 배선(10)의 접속패드부(외부연결용 전극)에 연결된다.
(제12 실시형태)
도 37은 본 발명의 제12 실시형태에 따른 반도체 장치의 단면도를 도시한다. 이 반도체 장치는 반도체 구성요소(2)의 배선(10)을 포함한 보호막(8)의 하면이 폴리이미드계 수지 또는 에폭시계 수지와 같은 절연재로 이루어진 정전기 방지 보호막(91)으로 형성된다는 점에서 도 36에 도시된 반도체 장치와 다르다. 따라서, 이러한 경우, 반도체 구성요소(2)의 정전기 방지 보호막(91)의 하면은 접착층(3)을 통해 하부층 절연막(1)의 상면 중심에 결합된다. 그 다음에, 하부층 배선(22)의 일단은 하부층 절연막(1), 접착층(3), 및 보호막(91)에 형성된 개구부(21)를 통해 반도체 구성요소(2)의 배선(10)의 접속패드부에 연결된다.
또한, 상기 보호막(91)은 하부층 절연막(1) 상에 반도체 구성요소를 장착하기 전에 개구부(21)를 형성하지 않는다. 그 다음에, 어떠한 개구부(21)도 가지지 않는 보호막(91)은 상기 보호막이 그 자체로 웨이퍼(wafer) 상태의 실리콘 기판(4) 아래에 형성될 때부터 반도체 구성요소(2)가 하부층 절연막(1) 상에 장착될 때까지 실리콘 기판(4) 아래에 형성된 집적회로를 정전기로부터 방지한다.
추가 이점 및 변형들이 본 기술분야의 당업자에게 용이하게 발생할 것이다. 그러므로, 넓은 측면에서 본 발명은 여기 도시 및 기재된 특정한 상세한 설명 및 대표 실시형태들에 제한되지 않는다. 이에 따라, 첨부 청구항들 및 그들의 균등물에 의해 정의된 바와 같은 본 발명의 일반적인 발명취지의 사상과 범위를 벗어나지 않고 다양한 변형들이 만들어질 수 있다.
1: 하부층 절연막
2: 반도체 구성요소
3: 접착층
4: 실리콘 기판
4a: 실리콘 기판 하면
5: 접속패드
6: 절연막
7: 개구부
8: 보호막
9: 관통홀
10: 상부층 배선
11: 금속 기저층
12: 금속 상층
13: 전극
14: 밀봉막
21: 개구부
22: 하부층 배선
23: 금속 기저층
23a: 제1 금속 기저층
23b: 제2 금속 기저층
24: 금속 하층
25: 하부층 오버코트막
26: 개구부
27: 솔더볼
31: 절연층
31a: 절연층 형성 시트
32: 절연 기판
32a: 개구부
33: 중간 하부층 배선
34: 중간 상부층 배선
35: 관통홀
36: 수직전도부
37: 개구부
38: 상부층 오버코트막
39: 개구부
41: 기저판
42: 개구부

Claims (26)

  1. 반도체 장치로서:
    반도체 기판(4)과 상기 반도체 기판(4) 아래에 형성된 복수의 외부연결용 전극들(13)을 가지는 반도체 구성요소(2)와;
    상기 반도체 구성요소 아래 둘레에 형성되는 하부층 절연막(1)과;
    상기 하부층 절연막 아래에 형성되며, 상기 반도체 구성요소의 외부연결용 전극들에 전기적으로 연결되는 복수의 하부층 배선(22,22A)들과;
    상기 하부층 절연막 상에서 반도체 구성요소 둘레에 형성되는 절연층(31)과;
    상기 절연층의 상면에 삽입되며, 상기 반도체 구성요소(2)의 둘레에 배치되는 프레임형 절연 기판(32)과;
    상기 절연 기판 상에 형성되는 복수의 상부층 배선(34)과;
    상기 절연 기판의 상면에 형성되며, 접지 전위를 가지는 전도층(34a)을 포함하며,
    상기 반도체 구성요소와 절연층이 장착되는 기저판(41)이 제거되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 반도체 구성요소는 접착층(3)을 통해 상기 하부층 절연막에 결합되는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 절연 기판의 하면 아래에 형성되는 또 다른 하부층 배선(22B)을 더 포함하며, 상기 또 다른 하부층 배선(22B)은 각각의 상기 하부층 배선들과 상기 상부층 배선들에 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 하부층 절연막과 상기 절연층은 관통홀(64)을 가지며, 상기 관통홀에 배치되어 상기 하부층 배선을 상부층 배선에 전기적으로 연결하는 수직전도부(65)를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 반도체 구성요소의 반도체 기판 상면에 형성되는 상부층 오버코트막(38)을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 삭제
  7. 제 1항에 있어서,
    상기 반도체 구성요소의 반도체 기판 상면에 형성된 열전도층(73); 및
    상기 열전도층의 상면에 형성된 방열 부재(74)를 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 반도체 구성요소 둘레의 하부층 절연막 상에 형성되며, 상기 하부층 배선에 전기적으로 연결되는 칩 구성요소(81)를 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 하부층 배선과 상기 하부층 절연막 아래에 형성되며, 상기 하부층 배선의 접속패드부에 대응하는 부분에 개구부(26)를 가지는 하부층 오버코트막(25)을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 하부층 오버코트막의 개구부 내측 아래에 형성되며, 상기 하부층 배선의 접속패드부에 전기적으로 연결되는 솔더층(27)을 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서,
    상기 하부층 배선과 상기 상부층 배선은 각각 다층 구조를 가지는 것을 특징으로 하는 반도체 장치.
  12. 제 1항에 있어서,
    상기 반도체 구성요소는 상기 반도체 기판 아래의 외부연결용 전극들 둘레에 형성된 밀봉막(14)을 가지는 것을 특징으로 하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 반도체 구성요소는 반도체 기판 아래의 외부연결용 전극(13)들 둘레에 형성된 접착층(3)을 가지는 것을 특징으로 하는 반도체 장치.
  14. 반도체 장치의 제조 방법으로서:
    기저판(41) 상에 하부층 절연막(1)을 형성하는 단계와;
    상기 하부층 절연막 상에, 각각이 반도체 기판(4)과 상기 반도체 기판 아래에 형성된 복수의 외부연결용 전극(13)들을 가지는 복수의 반도체 구성요소(2)들을 고정하는 단계와;
    상기 반도체 구성요소들 둘레의 하부층 절연막 상에 절연층(31a)을 형성하고, 상기 절연층의 상면에 프레임형 절연 기판(32)을 삽입하는 단계와;
    상기 기저판을 제거하는 단계와;
    상기 하부층 절연막 아래의 상기 반도체 구성요소의 외부연결용 전극에 하부층 배선(22,22A)들을 연결하는 단계와;
    복수의 반도체 장치들을 획득하기 위해 상기 반도체 구성요소들 간의 상기 하부층 절연막, 상기 절연층, 및 상기 절연 기판을 절단하는 단계를 포함하며,
    상기 반도체 장치들은 각각, 상기 절연 기판 상에 형성된 상부층 배선(34)과, 상기 절연 기판의 상면에 형성되며 접지 전위를 가지는 전도층(34a)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 기저판을 제거하는 단계는 식각에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15항에 있어서,
    상기 기저판은 금속 박편으로 이루어지며, 상기 기저판을 제거하는 단계는 식각액을 사용하는 습식 식각에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 14항에 있어서,
    상기 하부층 절연막 상에 상기 반도체 구성요소를 고정하는 단계는 상기 하부층 절연막 상에 접착재를 사전에 공급하고, 상기 하부층 절연막에 상기 반도체 구성요소를 가열/가압하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 14항에 있어서,
    상기 하부층 절연막 상에 상기 반도체 구성요소를 고정하는 단계는 상기 하부층 절연막 상에 접착 시트를 사전에 공급하고, 상기 하부층 절연막에 상기 반도체 구성요소를 가열/가압하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 14항에 있어서,
    상기 절연 기판에는 또 다른 하부층 배선(33), 상부층 배선, 및 상기 배선들을 서로 연결하는 수직전도부(36)가 사전에 형성되며, 상기 하부층 배선은 상기 하부층 절연막 아래의 다른 하부층 배선에 연결되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 19항에 있어서,
    상기 상부층 배선의 접속패드부에 대응하는 부분에 개구부(39)를 가지는 상부층 오버코트막(38)은 상기 상부층 배선과 상기 절연 기판 상에 사전에 형성되며, 보호막(47)이 상기 기저판을 제거하기 전에 상기 상부층 오버코트막 상에 부착되며, 상기 보호막은 상기 하부층 배선을 형성한 후에 벗겨지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 19항에 있어서,
    상기 기저판을 제거하기 전에 상기 하부층 배선 및 상기 절연 기판 상에 보호막이 부착되며, 상기 보호막은 상기 하부층 배선을 형성한 후에 벗겨지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 14항에 있어서,
    상기 기저판을 제거한 후에, 상기 하부층 절연막, 상기 절연층, 및 상기 절연 기판을 통해 관통홀(64)이 형성되며, 상기 하부층 배선을 형성하는 단계는 상기 절연 기판 상에 상부층 배선(61)을 형성하고, 상기 상부층 배선과 상기 하부층 배선에 수직전도부(65)를 연결하여 상기 관통홀에 상기 수직전도부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 14항에 있어서,
    금속 보호층(51)과 금속 기저층(23a)이 금속으로 이루어진 상기 기저판 상에 형성되며, 상기 금속 기저층에는 상기 하부층 절연막이 형성되며, 상기 기저판을 제거하는 단계는 상기 금속 보호층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 23항에 있어서,
    상기 금속 기저층의 상면은 사전에 조면(coarse surface) 형성 처리를 받고, 상기 하부층 절연막은 수지를 포함한 물질로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 24항에 있어서,
    상기 하부층 배선을 형성하는 단계는 상기 금속 기저층 아래에 또 다른 금속 기저층(23b)을 형성하고, 전해 도금에 의해 다른 금속 기저층 아래에 금속 하층(24)을 형성하는 단계를 포함하여,
    상기 하부층 배선은 상기 금속 기저층, 다른 금속 기저층, 및 상기 금속 하층의 3층 구조를 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제 25항에 있어서,
    상기 기저판, 금속 기저층, 다른 금속 기저층, 및 금속 하층은 구리를 포함한 금속으로 이루어지며, 상기 금속 보호층은 니켈을 포함한 금속으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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