JP6540912B2 - 電子部品及びその製造方法 - Google Patents

電子部品及びその製造方法 Download PDF

Info

Publication number
JP6540912B2
JP6540912B2 JP2018554844A JP2018554844A JP6540912B2 JP 6540912 B2 JP6540912 B2 JP 6540912B2 JP 2018554844 A JP2018554844 A JP 2018554844A JP 2018554844 A JP2018554844 A JP 2018554844A JP 6540912 B2 JP6540912 B2 JP 6540912B2
Authority
JP
Japan
Prior art keywords
electronic component
electrode
component element
resin structure
side surfaces
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018554844A
Other languages
English (en)
Other versions
JPWO2018105233A1 (ja
Inventor
博史 杣田
博史 杣田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Application granted granted Critical
Publication of JP6540912B2 publication Critical patent/JP6540912B2/ja
Publication of JPWO2018105233A1 publication Critical patent/JPWO2018105233A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0547—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、樹脂構造体内に電子部品素子が内蔵されている電子部品及びその製造方法に関する。
従来、樹脂構造体中に電子部品素子が埋め込まれている、部品内蔵型の電子部品が知られている。下記の特許文献１に記載の製造方法では、ベース材上に、半導体チップを搭載する。その後、半導体チップを埋め込むように樹脂材料を付与する。この樹脂材料を硬化させ、樹脂構造体を形成する。そして、ベース材を隔離する。それによって、樹脂構造体中に半導体チップが内蔵されている電子部品が得られる。この電子部品では、半導体チップのベース材と接触していた部分が、露出している。
特開２００５−３１０９５４号公報
特許文献１に記載のような部品内蔵型の電子部品を得るにあたっては、樹脂構造体の形成に際し、電子部品素子を支持板に配置し、該配置した支持板を金型内に配置する。そして、熱硬化性樹脂を金型内に充填し、プレスする。そして、加熱により熱硬化性樹脂を硬化させ、支持板を剥がした後に、電子部品素子と硬化した樹脂とを含む樹脂構造体を得る。ところが、熱硬化性樹脂を金型内において充填するときや、熱硬化性樹脂を金型内においてプレスするときの圧力、あるいは熱硬化性樹脂を加熱硬化するときの硬化収縮により、樹脂構造体に内蔵された電子部品素子の位置ずれが生じることがあった。
本発明の目的は、樹脂構造体に内蔵された電子部品素子の位置ずれが生じ難い、電子部品の製造方法及び電子部品素子の位置精度が高められた電子部品を提供することにある。
本発明に係る電子部品は、対向し合う第１の面と第２の面を有する樹脂構造体と、前記樹脂構造体に内蔵されており、一方主面と対向している他方主面と、前記一方主面と前記他方主面を結ぶ複数の側面とを有し、前記樹脂構造体における前記第１の面で露出している電子部品素子と、前記樹脂構造体における前記第１の面と前記第２の面とを結ぶように樹脂構造体を貫通している貫通電極と、を備え、前記貫通電極が、前記電子部品素子における前記複数の側面のうち少なくとも１つの前記側面に接触している。
本発明に係る電子部品のある特定の局面では、前記貫通電極が複数設けられており、複数の前記貫通電極が、前記電子部品素子における前記複数の側面のうちのいずれかの前記側面に接触している。この場合には、電子部品素子の位置精度をより一層高めることができる。
本発明に係る電子部品の他の特定の局面では、前記複数の貫通電極のうち、少なくとも１つの貫通電極と、残りの少なくとも１つの貫通電極とが、前記電子部品素子における異なる前記側面に接触している。この場合には、電子部品素子の位置精度をより一層高めることができる。
本発明に係る電子部品の別の特定の局面では、前記電子部品素子において、前記複数の側面が、対向し合う一対の前記側面を有しており、前記少なくとも１つの貫通電極が、前記一対の側面のうちの一方の前記側面に接触しており、前記残りの少なくとも１つの貫通電極が、前記一対の側面のうちの他方の前記側面に接触している。この場合には、電子部品素子の位置精度をさらに効果的に高めることができる。
本発明に係る電子部品の他の特定の局面では、前記樹脂構造体における前記第１の面または前記第２の面に設けられており、前記貫通電極に電気的に接続されている配線がさらに備えられている。
本発明に係る電子部品のさらに他の特定の局面では、前記電子部品素子の少なくとも前記複数の側面に設けられた拡散防止膜をさらに有し、前記貫通電極が前記拡散防止膜に接触している。この場合には、貫通電極の材料の電子部品素子への拡散を効果的に抑制することができる。
本発明に係る電子部品の別の特定の局面では、前記電子部品素子が、Ｓｉ半導体チップであり、前記Ｓｉ半導体チップにおける複数の側面のうちのいずれかの側面上の前記拡散防止膜に、前記貫通電極が接触している。この場合には、貫通電極の材料のＳｉ半導体チップへの拡散を効果的に抑制することができる。
本発明に係る電子部品のさらに他の特定の局面では、前記樹脂構造体の前記第１の面または前記第２の面に実装された他の電子部品素子がさらに備えられている。
本発明に係る電子部品のさらに別の特定の局面では、前記樹脂構造体の前記第１の面または第２の面に、他の電子部品が実装されている。このように、本発明においては、本発明の電子部品が複数積層されていてもよい。
本発明に係る電子部品の製造方法は、粘着剤を用いて、金属シート上に電子部品素子を仮固定する工程と、前記電子部品素子における複数の側面のうちのいずれかの前記側面に接している部分に開口を有し、該開口に前記金属シートが露出している、レジストパターンを形成する工程と、前記レジストパターンにおける前記開口内において、めっきにより金属膜を形成し、前記電子部品素子の前記側面に接触している貫通電極を形成する工程と、前記レジストパターンを剥離する工程と、前記電子部品素子及び前記貫通電極を封止するように、樹脂材料を前記金属シート上に付与する工程と、前記樹脂材料を硬化させて、樹脂構造体を形成する工程と、前記金属シートを除去する工程と、を備える。
本発明に係る電子部品の製造方法のある特定の局面では、前記樹脂材料を付与した後に、プレスする工程がさらに備えられている。
本発明に係る電子部品の製造方法の別の特定の局面では、前記金属シートを除去した後に、前記樹脂構造体を薄くし、前記貫通電極を前記樹脂構造体の対向し合う第１の面と第２の面に露出させる。
本発明に係る電子部品の製造方法のさらに他の特定の局面では、前記樹脂構造体の前記第１の面または前記第２の面に、前記貫通電極に電気的に接続されるように配線を設ける工程がさらに備えられている。
本発明に係る電子部品及び電子部品の製造方法によれば、樹脂構造体に内蔵された電子部品素子の位置ずれが生じ難いため、該電子部品素子の位置精度を効果的に高めることができる。
図１（ａ）及び図１（ｂ）は、本発明の第１の実施形態に係る電子部品の製造方法を説明するための正面断面図であり、図１（ｃ）は電子部品素子を拡大して示す正面断面図である。 図２（ａ）及び図２（ｂ）は、本発明の第１の実施形態に係る電子部品の製造方法を説明するための正面断面図である。 図３（ａ）及び図３（ｂ）は、本発明の第１の実施形態に係る電子部品の製造方法を説明するための正面断面図である。 図４（ａ）及び図４（ｂ）は、本発明の第１の実施形態に係る電子部品の製造方法を説明するための正面断面図である。 図５は、第１の実施形態に係る電子部品の製造方法を説明するための正面断面図である。 図６は、本発明の第１の実施形態で得られた電子部品を説明するための正面断面図である。 図７（ａ）及び図７（ｂ）は、本発明の第２の実施形態に係る電子部品の製造方法を説明するための正面断面図である。 図８（ａ）及び図８（ｂ）は、本発明の第２の実施形態に係る電子部品の製造方法を説明するための正面断面図である。 図９（ａ）及び図９（ｂ）は、本発明の第２の実施形態に係る電子部品の製造方法を説明するための正面断面図である。 図１０は、本発明の変形例に係る電子部品を説明するための部分切欠き拡大正面断面図である。 図１１は、本発明の他の変形例に係る電子部品を説明するための模式的平面断面図である。 図１２は、本発明の第３の実施形態に係る電子部品の正面断面図である。 図１３は、本発明の第４の実施形態に係る電子部品の正面断面図である。 図１４は、本発明の第５の実施形態に係る電子部品の正面断面図である。
以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
なお、本明細書に記載の各実施形態は、例示的なものであり、異なる実施形態間において、構成の部分的な置換または組み合わせが可能であることを指摘しておく。
（第１の実施形態の電子部品の製造方法及び電子部品）
図１（ａ）〜図１（ｃ）〜図６を参照して、第１の実施形態の電子部品の製造方法及び第１の実施形態に係る電子部品を説明する。
まず、図１（ａ）に示す積層体４を用意する。積層体４では、セラミックスや金属などからなる支持板１上に、接着材２が貼り合わされている。接着材２は、両面粘着型の接着剤である。この接着材２上に、金属シート３が貼り付けられている。
金属シート３は、金属箔や金属膜からなる。金属シート３は、有機材料に比べ硬い。金属シート３の材料としては、Ｃｕ、Ａｌなど適宜の金属もしくは合金を用いることができる。
次に、図１（ｂ）に示すように、仮固定用粘着剤５を用いて、電子部品素子６を金属シート３上に仮固定する。電子部品素子６は、本実施形態では、弾性表面波素子である。図１（ｃ）は、上記電子部品素子６を拡大して示す正面断面図である。電子部品素子６では、電子部品素子本体としての圧電体６ａの一方の面に、ＩＤＴ電極６ｄを含む機能電極部が設けられている。この機能電極部に、端子７ａ，７ｂが設けられている。電子部品素子６では、中空部Ａを有するように樹脂層６ｂが設けられている。樹脂層６ｂを端子７ａ，７ｂが貫通している。
なお、上記電子部品素子６の圧電体６ａのＩＤＴ電極６ｄが設けられている側と反対面が、電子部品素子６の一方主面６ｇであり、樹脂層６ｂの外側面が、電子部品素子６の他方主面６ｊである。電子部品素子６は矩形の平面形状を有する。一方主面６ｇと他方主面６ｊとを結ぶように、複数の側面６ｅ，６ｆ，６ｈ，６ｉが設けられている。なお、図１（ｃ）では、側面６ｅ，６ｆのみが図示されている。
もっとも、電子部品素子６として弾性表面波素子の構造は、図１（ｃ）に示したものに限定されるものではない。
また、電子部品素子６は、弾性波素子に限らず、コンデンサやインダクタなどであってもよく、後述の変形例のように、半導体素子であってもよい。
図２（ａ）に示すように、フォトレジストの塗布、露光及び現像によりレジストパターン８を設ける。レジストパターン８では、開口８ａ，８ｂが設けられている。この開口８ａ，８ｂは、電子部品素子６の側面６ｅ，６ｆに接するように設けられている。また、開口８ａ，８ｂは、電子部品素子６よりも上方において、内側に広がっている。すなわち、開口８ａ，８ｂに電子部品素子６の側面６ｅ，６ｆと一方主面６ｇとのなす角部及び一方主面６ｇの一部が露出している。
次に、電界めっきにより、金属シート３上に金属を堆積させる。それによって、図２（ｂ）に示す貫通電極９，１０が、金属シート３と一体に設けられている。貫通電極９，１０は上記開口８ａ，８ｂ内に金属を堆積することにより設けられる。従って、貫通電極９，１０は、電子部品素子６の側面６ｅ，６ｆに接している。また、一方主面６ｇの一部にも至るように、貫通電極９，１０が設けられている。
上記貫通電極９，１０は、ＣｕやＮｉなどの適宜の金属もしくは合金により形成することができる。次に、レジストパターン８を溶剤により除去する。このようにして、図３（ａ）に示すように、貫通電極９，１０と、金属シート３により電子部品素子６が挟まれた状態となる。しかる後、図３（ａ）に示す構造を金型内に配置し、樹脂構造体用の樹脂材料を付与する。樹脂材料としては、好ましくは、熱硬化性樹脂が用いられる。流動状態にある樹脂材料を金型内に充填し、プレスし、加熱により硬化する。このようにして、図３（ｂ）に示す樹脂構造体１１が設けられる。
上記金型内において、樹脂材料を充填する際、樹脂材料を充填した後プレスする際、及び樹脂材料の加熱硬化時に、電子部品素子６に応力が加わる。従って、前述したように、従来技術では、樹脂構造体内における電子部品素子の位置ずれが生じ易かった。
これに対して、本実施形態では、電子部品素子６の側面６ｅ，６ｆが貫通電極９，１０に接しているため、上記応力による電子部品素子６の位置ずれが抑制される。従って、電子部品素子６の樹脂構造体１１内における位置精度を効果的に高めることができる。
特に、本実施形態では、対向し合う側面６ｅ，６ｆの一方の側面６ｅに貫通電極９が、他方の側面６ｆに貫通電極１０が接している。従って、電子部品素子６が、貫通電極９と貫通電極１０に挟まれているため、電子部品素子６の位置ずれをより一層効果的に抑制することが可能とされている。
加えて、貫通電極９，１０が、電子部品素子６の一方主面６ｇの一部にも至っているため、それによっても、電子部品素子６の樹脂構造体１１内における位置ずれが効果的に抑制されている。
もっとも、本発明においては、貫通電極は、電子部品素子６の一方主面６ｇに至っていなくてもよい。また、複数の貫通電極を設けることが好ましいが、１つの貫通電極のみが電子部品素子６の側面に接触するように設けられていてもよい。
また、本実施形態では、対向し合う側面６ｅ，６ｆにそれぞれ接触するように、貫通電極９，１０が設けられていたが、対向し合う側面以外の異なる複数の側面に接触するように貫通電極が設けられていてもよい。例えば、図１１に模式的平面断面図で示すように、電子部品素子６の側面６ｅに接する貫通電極９と、側面６ｅ，６ｆを結んでいる側面６ｈ，６ｉに接触している貫通電極１０Ａ，１０Ｂとを設けてもよい。
なお、図１１では、貫通電極１０Ａ，１０Ｂの横断面は矩形の形状とされていたが、横断面が円形である貫通電極を用いてもよい。
次に、支持板１を剥離する。図４（ａ）に示すように、樹脂構造体１１の片面側に、金属シート３及び接着材２が残存した構造が得られる。
次に、金属シート３及び接着材２をエッチング等により除去する。
なお、図４（ａ）では、樹脂構造体１１の片面側に、金属シート３及び接着材２が残存した構造が得られているが、支持板１を剥離する際に、支持板１と接着材２とを同時に剥離してもよい。この場合、図４（ａ）の構造には、接着材２は含まれないことになる。
さらに、上記樹脂構造体１１の下面及び上面を研磨する。それによって、図４（ｂ）に示すように、樹脂構造体１１の第１の面１１ａに電子部品素子６が露出される。そして、端子７ａ，７ｂも、第１の面１１ａ側に露出されることとなる。他方、貫通電極９，１０は、樹脂構造体１１の第１の面１１ａと、第２の面１１ｂとを結ぶように、樹脂構造体１１を貫通した状態となる。
次に、図５に示すように、樹脂構造体１１を反転させる。この状態で、第１の面１１ａ上に、配線１２，１３を設ける。配線１２，１３は、樹脂構造体１１の第１の面１１ａ上から、電子部品素子６の樹脂層６ｂの外側面上に至っている。配線１２は、端子７ａに電気的に接続されている。また、配線１２は、貫通電極９に電気的に接続されている。配線１３は、端子７ｂに接続されている。また、配線１３は、貫通電極１０に電気的に接続されている。
次に、図６に示すように、配線１２，１３上に、他の電子部品素子１５を実装する。他の電子部品素子１５は、電子部品素子本体１５ａと、電子部品素子本体１５ａの下面に設けられた電極ランド１５ｂ，１５ｃと、金属バンプ１５ｄ，１５ｅとを有する。この金属バンプ１５ｄ，１５ｅが、配線１２，１３に接合されている。
電子部品素子１５の構造は特に限定されず、弾性表面波素子だけでなく、弾性境界波等の弾性波を利用する弾性波素子等にも用いられる。またコンデンサやインダクタなどであってもよい。さらに、電子部品素子１５は、半導体素子であってもよい。
上記のようにして、図６に示す第１の実施形態の電子部品１６を得ることができる。第１の実施形態の電子部品１６では、上述したように、電子部品素子６の樹脂構造体１１内における位置精度が効果的に高められている。
（第２の実施形態の電子部品の製造方法及び電子部品）
図７（ａ）及び図７（ｂ）〜図９（ａ）及び図９（ｂ）を参照して、第２の実施形態に係る電子部品の製造方法を説明する。
まず、第１の実施形態の図１（ｂ）に示す構造を得る。ここまでは、第２の実施形態は、第１の実施形態の製造方法と同様である。
次に、図１（ｂ）に示した構造において、金属シート３上に、図７（ａ）に示すレジストパターン２１を設ける。レジストパターン２１は、フォトレジストを塗布し、露光及び現像することにより得られる。このレジストパターン２１では、あとで貫通電極が設けられる部分に開口２１ａ，２１ｂが設けられている。また、このレジストパターン２１では、電子部品素子６の上面にはレジストは残存していない。
なお、平面視した場合、開口２１ａ，２１ｂは円形の開口部である。レジストパターン２１では、レジスト材は、開口２１ａ，２１ｂが設けられている部分を除いて電子部品素子６の４つの側面に接触している。
次に、電界めっきにより、開口２１ａ，２１ｂ内に、金属を堆積させる。すなわち、金属シート３を利用して、電界めっきにより、金属を開口２１ａ，２１ｂ内に堆積させる。
このようにして、図７（ｂ）に示すように、貫通電極２２，２３が設けられる。開口２１ａ，２１ｂの上端は、側面６ｅ，６ｆの上端に至っていない。そのため、貫通電極２２，２３は、側面６ｅ，６ｆの長さ方向全領域に接触してはいない。すなわち、貫通電極２２，２３は、側面６ｅ，６ｆの中間高さ位置から側面６ｅ，６ｆの下端にかけての領域において、電子部品素子６に接触している。このように、本発明において、貫通電極は、電子部品素子の側面の高さ方向の全領域に接触している必要はない。
本実施形態においても、電子部品素子６の側面６ｅ，６ｆにそれぞれ、貫通電極２２，２３が接触している。
また、電子部品素子６の下面には、金属シート３が仮固定用粘着剤５を介して接触している。
次に、溶剤を用いてレジストパターン２１を除去する。このようにして、図８（ａ）に示す構造が得られる。この構造を、第１の実施形態の場合と同様に、金型内に配置し、熱硬化性樹脂からなる樹脂材料を充填する。そして、プレスし、加熱により硬化させる。このようにして、図８（ｂ）に示す樹脂構造体２４が得られる。
上記樹脂材料の付与、プレス及び熱による硬化の際に、電子部品素子６に応力が加わるが、本実施形態においても、貫通電極２２，２３が電子部品素子６に接触しているため、電子部品素子６の位置ずれが生じ難い。
次に、樹脂構造体２４を研磨し、貫通電極２２，２３を露出させるとともに電子部品素子本体としての圧電体６ａの厚みを薄くする。このようにして、図９（ａ）に示すように、樹脂構造体２４の厚みが薄くなり、かつ圧電体６ａの厚みも薄くされている。
以下、第１の実施形態と同様にして、支持板１、接着材２、金属シート３、仮固定用粘着剤５を除去する。このようにして、図９（ｂ）に示す電子部品２５を得ることができる。第２の実施形態に係る電子部品２５では、樹脂構造体２４内における電子部品素子６の位置精度が効果的に高められている。
（変形例）
図１０は、本発明に係る電子部品の変形例を説明するための部分切欠き拡大正面断面図である。
この変形例に係る電子部品３１では、樹脂構造体１１内に、Ｓｉ半導体チップ３２ａを有する電子部品素子３２が埋設されている。Ｓｉ半導体チップ３２ａ上に、ＦＥＴを構成しているゲート電極３３などの機能電極が設けられている。ゲート電極３３が、配線３４により貫通電極３５に接続されている。貫通電極３５は、樹脂構造体１１の第１の面１１ａと第２の面１１ｂとを結ぶように樹脂構造体１１を貫通している。
本実施形態では、電子部品３１は、拡散防止膜３２ｂを有する。拡散防止膜３２ｂは、電子部品素子３２の側面から上面及び下面に至るように設けられている。この拡散防止膜３２ｂは、貫通電極３５と、Ｓｉ半導体チップ３２ａとの間に位置するように設けられている。拡散防止膜３２ｂは、貫通電極３５を構成している金属のＳｉ半導体チップ３２ａ側への拡散を防止するために設けられている。従って、拡散防止膜３２ｂは、Ｓｉに対する拡散係数が、貫通電極３５を構成している金属よりも小さい材料からなる。このような材料であれば、拡散防止膜３２ｂは、絶縁性材料であってもよく、導電性材料であってもよい。
本実施形態のように、電子部品素子３２は、側面に拡散防止膜３２ｂを有していてもよい。その場合には、貫通電極３５は、Ｓｉ半導体チップ３２ａの側面に直接ではなく、拡散防止膜３２ｂを介して接触することとなる。この場合であっても、貫通電極３５の存在により、樹脂構造体１１を設けるに際しての応力による電子部品素子３２の位置ずれは生じ難い。
なお、上記電子部品素子３２は、Ｓｉ半導体チップ３２ａを有していたが、ＧａＡｓ半導体チップのような他の半導体チップを用いてもよい。さらに、電子部品素子３２は、半導体チップではなく、圧電素子であってもよい。
（第３〜第５の実施形態）
図１２は、本発明の第３の実施形態に係る電子部品の正面断面図である。
電子部品４１では、樹脂構造体１１の第２の面１１ｂ上に、端子電極４２ａ〜４２ｃが設けられている。端子電極４２ａ〜４２ｃ上に、それぞれ、金属バンプ４３ａ〜４３ｃが設けられている。端子電極４２ａ，４２ｃは、貫通電極９，１０にそれぞれ接続されている。端子電極４２ｂは、図示されていない部分において、電子部品素子６または電子部品素子１５に電気的に接続されている。
その他の構造は、電子部品４１は、電子部品１６と同様である。従って、電子部品４１においても、樹脂構造体１１中における電子部品素子６の位置ずれが生じ難い。
電子部品４１では、金属バンプ４３ａ〜４３ｃを用いて、プリント回路基板などに容易に実装することができる。
図１３は、本発明の第４の実施形態に係る電子部品の正面断面図である。
電子部品５１では、樹脂構造体１１の第１の面１１ａに、配線１２，１３が設けられている。この配線１２，１３の他に、さらに配線５２が設けられている。配線５２は、図示しない部分において、電子部品素子６に電気的に接続されている。電子部品素子６の端子７ａ，７ｂも、図示しない部分において、配線５２や配線１２または配線１３に電気的に接続されている。
第１の面１１ａ上においては、複数の絶縁層５３ａ〜５３ｄが積層されている。
第２の面１１ｂ上においても、電子部品４１と同様に端子電極４２ａ〜４２ｃが設けられている。そして、第２の面１１ｂ上においても、絶縁層５４ａ〜５４ｄが積層されている。なお、端子電極４２ａ，４２ｃに、配線５５ａ，５５ｂが積層されている。この配線５５ａ，５５ｂ上に、それぞれ、金属バンプ４３ａ，４３ｃが接合されている。
電子部品５１は、その他の構造は、電子部品４１と同様である。
このように、第１の面１１ａ上、及び第２の面１１ｂ上に、配線１２，１３、端子電極４２ａ，４２ｂ，４２ｃまたは配線５５ａ，５５ｂなどと共に、複数の絶縁層５３ａ〜５３ｄや複数の絶縁層５４ａ〜５４ｄを設けてもよい。
図１４は、本発明の第５の実施形態に係る電子部品の正面断面図である。
電子部品６１では、電子部品５１における樹脂構造体１１の下方に、さらにもう１つの電子部品６２が積層されている。電子部品６２の構造は、電子部品５１において、電子部品素子１５の下方に位置している電子部品と同様である。従って、同一部分には、同一の参照番号を付することによりその説明を省略する。
このように、樹脂構造体１１を有する電子部品において、第１の面１１ａ及び第２の面１１ｂの少なくとも一方にさらに本発明に従って構成された電子部品が積層されていてもよい。
１…支持板
２…接着材
３…金属シート
４…積層体
５…仮固定用粘着剤
６…電子部品素子
６ａ…圧電体
６ｂ…樹脂層
６ｄ…ＩＤＴ電極
６ｅ，６ｆ…側面
６ｇ…一方主面
６ｈ，６ｉ…側面
６ｊ…他方主面
７ａ，７ｂ…端子
８…レジストパターン
８ａ，８ｂ…開口
９，１０，１０Ａ，１０Ｂ…貫通電極
１１…樹脂構造体
１１ａ…第１の面
１１ｂ…第２の面
１２，１３…配線
１５…電子部品素子
１５ａ…電子部品素子本体
１５ｂ，１５ｃ…電極ランド
１５ｄ，１５ｅ…金属バンプ
１６…電子部品
２１…レジストパターン
２１ａ，２１ｂ…開口
２２，２３…貫通電極
２４…樹脂構造体
２５…電子部品
３１…電子部品
３２…電子部品素子
３２ａ…Ｓｉ半導体チップ
３２ｂ…拡散防止膜
３３…ゲート電極
３４…配線
３５…貫通電極
４１，５１，６１，６２…電子部品
４２ａ〜４２ｃ…端子電極
４３ａ〜４３ｃ…金属バンプ
５２，５５ａ，５５ｂ…配線
５３ａ〜５３ｄ…絶縁層
５４ａ〜５４ｄ…絶縁層

Claims (13)

  1. 対向し合う第１の面と第２の面を有する樹脂構造体と、
    前記樹脂構造体に内蔵されており、一方主面と対向している他方主面と、前記一方主面と前記他方主面を結ぶ複数の側面とを有し、前記樹脂構造体における前記第１の面で露出している電子部品素子と、
    前記樹脂構造体における前記第１の面と前記第２の面とを結ぶように樹脂構造体を貫通している貫通電極と、
    を備え、
    前記貫通電極が、前記電子部品素子における前記複数の側面のうち少なくとも１つの前記側面に接触している、電子部品。
  2. 前記貫通電極が複数設けられており、
    複数の前記貫通電極が、前記電子部品素子における前記複数の側面のうちのいずれかの前記側面に接触している、請求項１に記載の電子部品。
  3. 前記複数の貫通電極のうち、少なくとも１つの貫通電極と、残りの少なくとも１つの貫通電極とが、前記電子部品素子における異なる前記側面に接触している、請求項２に記載の電子部品。
  4. 前記電子部品素子において、前記複数の側面が、対向し合う一対の前記側面を有しており、
    前記少なくとも１つの貫通電極が、前記一対の側面のうちの一方の前記側面に接触しており、
    前記残りの少なくとも１つの貫通電極が、前記一対の側面のうちの他方の前記側面に接触している、請求項３に記載の電子部品。
  5. 前記樹脂構造体における前記第１の面または前記第２の面に設けられており、前記貫通電極に電気的に接続されている配線をさらに備える、請求項１〜４のいずれか１項に記載の電子部品。
  6. 前記電子部品素子の少なくとも前記複数の側面に設けられた拡散防止膜をさらに有し、前記貫通電極が前記拡散防止膜に接触している、請求項１〜５のいずれか１項に記載の電子部品。
  7. 前記電子部品素子が、Ｓｉ半導体チップであり、
    前記Ｓｉ半導体チップにおける複数の側面のうちのいずれかの側面上の前記拡散防止膜に、前記貫通電極が接触している、請求項６に記載の電子部品。
  8. 前記樹脂構造体の前記第１の面または前記第２の面に実装された他の電子部品素子をさらに備える、請求項１〜６のいずれか１項に記載の電子部品。
  9. 前記樹脂構造体の前記第１の面または第２の面に、他の電子部品が実装されている、請求項１〜８のいずれか１項に記載の電子部品。
  10. 粘着剤を用いて、金属シート上に電子部品素子を仮固定する工程と、
    前記電子部品素子における複数の側面のうちのいずれかの前記側面に接している部分に開口を有し、該開口に前記金属シートが露出している、レジストパターンを形成する工程と、
    前記レジストパターンにおける前記開口内において、めっきにより金属膜を形成し、前記電子部品素子の前記側面に接触している貫通電極を形成する工程と、
    前記レジストパターンを剥離する工程と、
    前記電子部品素子及び前記貫通電極を封止するように、樹脂材料を前記金属シート上に付与する工程と、
    前記樹脂材料を硬化させて、樹脂構造体を形成する工程と、
    前記金属シートを除去する工程と、
    を備える、電子部品の製造方法。
  11. 前記樹脂材料を付与した後に、プレスする工程をさらに備える、請求項１０に記載の電子部品の製造方法。
  12. 前記金属シートを除去した後に、前記樹脂構造体を薄くし、前記貫通電極を前記樹脂構造体の対向し合う第１の面と第２の面に露出させる、請求項１０または１１に記載の電子部品の製造方法。
  13. 前記樹脂構造体の前記第１の面または前記第２の面に、前記貫通電極に電気的に接続されるように配線を設ける工程をさらに備える、請求項１２に記載の電子部品の製造方法。
JP2018554844A 2016-12-07 2017-10-12 電子部品及びその製造方法 Active JP6540912B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016237299 2016-12-07
JP2016237299 2016-12-07
PCT/JP2017/037020 WO2018105233A1 (ja) 2016-12-07 2017-10-12 電子部品及びその製造方法

Publications (2)

Publication Number Publication Date
JP6540912B2 true JP6540912B2 (ja) 2019-07-10
JPWO2018105233A1 JPWO2018105233A1 (ja) 2019-07-11

Family

ID=62491793

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018554844A Active JP6540912B2 (ja) 2016-12-07 2017-10-12 電子部品及びその製造方法

Country Status (4)

Country Link
US (1) US11004759B2 (ja)
JP (1) JP6540912B2 (ja)
CN (1) CN110050338B (ja)
WO (1) WO2018105233A1 (ja)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005310954A (ja) 2004-04-20 2005-11-04 Nec Corp 半導体パッケージとその製造方法
JP2006013170A (ja) * 2004-06-25 2006-01-12 Matsushita Electric Works Ltd 電子部品並びに電子部品の製造方法
FI20060256L (fi) * 2006-03-17 2006-03-20 Imbera Electronics Oy Piirilevyn valmistaminen ja komponentin sisältävä piirilevy
JP4752825B2 (ja) * 2007-08-24 2011-08-17 カシオ計算機株式会社 半導体装置の製造方法
US7834464B2 (en) * 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
JP5248084B2 (ja) * 2007-10-26 2013-07-31 新光電気工業株式会社 シリコンインターポーザとこれを用いた半導体装置用パッケージおよび半導体装置
US7968378B2 (en) * 2008-02-06 2011-06-28 Infineon Technologies Ag Electronic device
US7659145B2 (en) * 2008-07-14 2010-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming stepped-down RDL and recessed THV in peripheral region of the device
JP5471268B2 (ja) * 2008-12-26 2014-04-16 大日本印刷株式会社 貫通電極基板及びその製造方法
JP5535494B2 (ja) * 2009-02-23 2014-07-02 新光電気工業株式会社 半導体装置
US8169065B2 (en) * 2009-12-22 2012-05-01 Epic Technologies, Inc. Stackable circuit structures and methods of fabrication thereof
TWI434382B (zh) * 2011-07-06 2014-04-11 Unimicron Technology Corp 嵌埋有電子元件之封裝結構及其製法
US8922013B2 (en) * 2011-11-08 2014-12-30 Stmicroelectronics Pte Ltd. Through via package
JP5949193B2 (ja) * 2012-06-12 2016-07-06 富士通株式会社 電子装置の製造方法
CN105379116B (zh) * 2013-07-17 2017-09-05 株式会社村田制作所 电子部件及其制造方法
JP6468017B2 (ja) * 2015-03-18 2019-02-13 日立化成株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US11004759B2 (en) 2021-05-11
US20190267303A1 (en) 2019-08-29
CN110050338B (zh) 2023-02-28
CN110050338A (zh) 2019-07-23
JPWO2018105233A1 (ja) 2019-07-11
WO2018105233A1 (ja) 2018-06-14

Similar Documents

Publication Publication Date Title
JP5997260B2 (ja) 印刷回路基板及びその製造方法
JP5115573B2 (ja) 接続用パッドの製造方法
JPWO2011102561A1 (ja) 多層プリント配線基板およびその製造方法
KR101438915B1 (ko) 인쇄회로기판 및 그의 제조 방법
KR101905879B1 (ko) 인쇄회로기판 및 그의 제조 방법
KR101326999B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP5741975B2 (ja) 樹脂多層基板
JP6540912B2 (ja) 電子部品及びその製造方法
JP4863076B2 (ja) 配線基板及びその製造方法
KR101946989B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP6796920B2 (ja) 多層配線基板の製造方法
JP2007123578A (ja) 半導体装置及びその製造方法
JP5761404B2 (ja) 電子部品内蔵配線基板の製造方法
WO2018096830A1 (ja) 電子部品及びその製造方法
JP2010114221A (ja) 電子装置、及び電子装置の製造方法
WO2019198241A1 (ja) 部品内蔵基板の製造方法及び部品内蔵基板
JP4692720B2 (ja) 配線基板、半導体装置及びその製造方法
JP4692719B2 (ja) 配線基板、半導体装置及びその製造方法
JP4978709B2 (ja) 電子部品内蔵配線基板
JP5672675B2 (ja) 樹脂多層基板
JP2006210579A (ja) コモンモードチョークコイルアレイ部品
KR101262534B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP5949978B2 (ja) 電子部品内蔵配線基板
JP5761405B2 (ja) 電子部品内蔵配線基板
JP6316616B2 (ja) 部品内蔵型基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190402

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20190402

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20190425

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190527

R150 Certificate of patent or registration of utility model

Ref document number: 6540912

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150