JP4321758B2 - 半導体装置 - Google Patents

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    • H01L2924/3025—Electromagnetic shielding

Description

この発明は半導体装置に関する。
従来の半導体装置には、実装面積を小さくするため、ＳＩＰ(system integral package)と呼ばれるもので、ベース板の上面中央部に２つのベアチップを積層して搭載し、各ベアチップの上面周辺部に設けられた接続パッドとベース板の上面周辺部に設けられた接続パッドとをボンディングワイヤで接続したものがある（例えば、特許文献１参照）。
特開２００１−９４０４６号公報
ところで、上記従来の半導体装置では、下側のベアチップのワイヤボンディングを可能とするため、上側のベアチップのサイズが下側のベアチップのサイズよりも小さくなっており、この結果、上側のベアチップの上面周辺部に設けられた接続パッドの配置位置が下側のベアチップの上面周辺部に設けられた接続パッドの配置位置よりも内側となっている。また、下側のベアチップのワイヤボンディングを行なった後に上側のベアチップのワイヤボンディングを行なうため、ベース板の上面において下側のベアチップ搭載領域の外側に下側のベアチップ用の接続パッドが配置され、その外側に上側のベアチップ用の接続パッドが配置されている。
この結果、上側のベアチップの接続パッドとベース板上の上側のベアチップ用の接続パッドとの間の距離が比較的大きくなり、それに応じて、この両接続パッドを接続するためのボンディングワイヤの長さが長くなり、当該ボンディングワイヤの変形等による不良が発生しやすくなるという問題があった。また、ベース板の上面において、下側のベアチップ用の接続パッドが配置され、その外側に上側のベアチップ用の接続パッドが配置されるため、ベース板の面積、すなわち、半導体装置の面積が大きくなってしまい、高密度実装の制約となるものであった。このような問題は、ベース板上に積層して搭載されるベアチップの数が増大すればするほど、顕著となる。
そこで、この発明は、ボンディングワイヤの長さを短くし、且つ、ベース板の面積の増大を抑制し、以って、ボンディングワイヤの変形等による不良を発生しにくくし、また、一層の高密度化を図ることができる半導体装置を提供することを目的とする。
請求項１に記載の発明は、一面にグラウンド配線を有する平坦なベース板と、前記ベース板の一面上に設けられ、且つ、複数の外部接続用電極および該外部接続用電極間に設けられた上面が平坦な封止膜を有する半導体構成体と、前記半導体構成体の周囲における前記ベースの一面上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に前記半導体構成体の外部接続用電極に接続されて設けられた上層再配線と、前記上層再配線の接続パッド部を除く部分を覆う上層絶縁膜と、前記ベース板の他面下に設けられた下層再配線と、前記下層再配線の接続パッド部を除く部分を覆う下層絶縁膜と、前記上層絶縁膜と前記下層絶縁膜とのうちのいずれか一方の絶縁膜上に設けられ、且つ、複数の外部接続用電極を有する外部半導体構成体と、前記絶縁層、前記ベース板を貫通して前記上層再配線と前記下層再配線を接続する複数の上下導通部とを備え、前記外部半導体構成体の外部接続用電極は前記上層再配線と前記下層再配線とのうちのいずれか一方の再配線の接続パッド部にボンディングワイヤを介して接続され、前記上層再配線と前記下層再配線の他方の再配線の接続パッド部に半田ボールが設けられ、前記ベース板のグラウンド配線は前記いずれかの上下導通部に接続されていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記外部半導体構成体は前記一方の絶縁膜上に複数の半導体構成体が積層されて設けられ、前記複数の半導体構成体のうち、最下層の半導体構成体上に積層された半導体構成体の外部接続用電極は前記一方の再配線の接続パッド部にボンディングワイヤを介して接続されていることを特徴とするものである。
請求項３に記載の発明は、請求項２に記載の発明において前記最下層の半導体構成体の外部接続用電極は前記一方の再配線の接続パッド部にボンディングワイヤを介して接続されていることを特徴とするものである。
請求項４に記載の発明は、請求項２に記載の発明において、前記最下層の半導体構成体はフリップチップであることを特徴とするものである。
請求項５に記載の発明は、請求項２に記載の発明において、前記最下層の半導体構成体は、サイズが下から上に行くに従って漸次小さくなる複数のベアチップであることを特徴とするものである。
請求項６に記載の発明は、請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とするものである。
請求項７に記載の発明は、請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッド部を有する再配線を有するものであることを特徴とするものである。
請求項８に記載の発明は、請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッドを有するものであることを特徴とするものである。
請求項９に記載の発明は、請求項１に記載の発明において、前記ベース板および前記絶縁層に設けられた貫通孔内に上下導通部が前記上層再配線の少なくとも一部と前記下層再配線の少なくとも一部とを接続するように設けられていることを特徴とするものである。
請求項１０に記載の発明は、請求項１に記載の発明において、前記一方の再配線の接続パッド部の少なくとも一部は前記半導体構成体の外側に対応する領域上に配置されていることを特徴とするものである。
請求項１１に記載の発明は、請求項１に記載の発明において、前記半田ボールは前記半導体構成体の前記外部接続用電極よりも外側に対応する領域にのみ配置されていることを特徴とするものである。
請求項１２に記載の発明は、請求項１に記載の発明において、前記ボンディングワイヤを含む前記外部半導体構成体は封止材によって覆われていることを特徴とするものである。
請求項１３に記載の発明は、請求項１２に記載の発明において、前記封止材は前記一方の絶縁膜上の中央部に設けられていることを特徴とするものである。
請求項１４に記載の発明は、請求項１３に記載の発明において、前記一方の再配線の接続パッド部の一部は前記封止材の周囲に配置されていることを特徴とするものである。
請求項１５に記載の発明は、それぞれが、一面にグラウンド配線を有する平坦なベース板と、前記ベース板の一面上に設けられ、且つ、複数の外部接続用電極および該外部接続用電極間に設けられた上面が平坦な封止膜を有する半導体構成体と、前記半導体構成体の周囲における前記ベースの一面上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に前記半導体構成体の外部接続用電極に接続されて設けられた上層再配線と、前記上層再配線の接続パッド部を除く部分を覆う上層絶縁膜と、前記ベース板下に設けられた下層再配線と、前記下層再配線の接続パッド部を除く部分を覆う下層絶縁膜と、前記上層絶縁膜と前記下層絶縁膜とのうちのいずれか一方の絶縁膜上に設けられ、且つ、複数の外部接続用電極を有する外部半導体構成体と、前記絶縁層、前記ベース板を貫通して前記上層再配線と前記下層再配線を接続する複数の上下導通部とを備えた複数の半導体ブロックが積層されてなり、前記外部半導体構成体は、前記上層再配線と前記下層再配線とのうちのいずれか一方の再配線の接続パッド部にボンディングワイヤを介して接続され、前記複数の半導体ブロックのうち、最下層の半導体ブロックは、前記上層再配線と前記下層再配線のうちの他方の再配線の接続パッド部に半田ボールが設けられ、前記複数の半導体ブロックのうち、最下層の半導体ブロックを除く他の半導体ブロックは、それぞれ、前記上層再配線の接続パッド部と前記下層再配線の接続パッド部との間に介在された半田ボールにより接合され、前記各半導体ブロックの前記ベース板のグラウンド配線は前記いずれかの上下導通部に接続されていることを特徴とするものである。
請求項１６に記載の発明は、請求項１５に記載の発明において、前記各半導体ブロックにおいて、前記ボンディングワイヤを含む前記外部半導体構成体は前記一方の絶縁膜上の中央部に設けられ、前記ボンディングワイヤおよび前記外部半導体構成体を含む前記一方の絶縁膜上の中央部に封止材が設けられ、前記上層再配線と前記下層再配線とのうちのいずれか一方の再配線の接続パッド部の一部は前記封止材の周囲に配置されていることを特徴とするものである。
請求項１７に記載の発明は、請求項１６に記載の発明において、前前記複数の半導体ブロックのうち、最下層の半導体ブロックは、該半導体ブロックの前記上層再配線と前記下層再配線とのうちの他方の再配線の接続パッド部上に半田ボールが設けられていることを特徴とするものである。
この発明によれば、絶縁層中に内臓された半導体構成体上に外部半導体構成体が積層され、このうち絶縁層中に内臓された半導体構成体は上層または下層の絶縁膜上に再配線を形成した構成であり、少なくとも絶縁層中に内臓された半導体構成体の分だけワイヤボンディングが不要となるので、ボンディングワイヤの長さを短くし、且つ、ベース板の面積の増大を抑制することができるものであり、以って、ボンディングワイヤの変形等による不良を発生しにくくし、また、一層の高密度化を可能とする効果を奏する。
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置は、ガラス布基材エポキシ系樹脂等からなる平面矩形形状のベース板１を備えている。ベース板１の上面には銅箔からなる上層配線２が設けられ、下面には銅箔からなる下層配線３が設けられている。この場合、上層配線２はべたパターンからなるグラウンド配線であり、下層配線３はべたパターンからなる電源配線である。
上層配線２の上面には、ベース板１のサイズよりもある程度小さいサイズの平面矩形形状の半導体構成体４の下面がダイボンド材からなる接着層５を介して接着されている。この場合、半導体構成体４は、後述する再配線、柱状電極、封止膜を有しており、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、特に、後述の如く、シリコンウエハ上に再配線、柱状電極、封止膜を形成した後、ダイシングにより個々の半導体構成体４を得る方法を採用しているため、特に、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。以下に、半導体構成体４の構成について説明する。
半導体構成体４はシリコン基板（半導体基板）６を備えている。シリコン基板６は接着層５を介してベース板１に接着されている。シリコン基板６の上面には所定の機能（例えばＣＰＵとしての機能）の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド７が集積回路に接続されて設けられている。接続パッド７の中央部を除くシリコン基板６の上面には酸化シリコン等からなる絶縁膜８が設けられ、接続パッド７の中央部は絶縁膜８に設けられた開口部９を介して露出されている。
絶縁膜８の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）１０が設けられている。この場合、絶縁膜８の開口部９に対応する部分における保護膜１０には開口部１１が設けられている。保護膜１０の上面には銅等からなる下地金属層１２が設けられている。下地金属層１２の上面全体には銅からなる再配線１３が設けられている。下地金属層１２を含む再配線１３の一端部は、両開口部９、１１を介して接続パッド７に接続されている。
再配線１３の接続パッド部上面には銅からなる柱状電極（外部接続用電極）１４が設けられている。再配線１３を含む保護膜１０の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜（絶縁膜）１５がその上面が柱状電極１４の上面と面一となるように設けられている。このように、Ｗ−ＣＳＰと呼ばれる半導体構成体４は、シリコン基板６、接続パッド７、絶縁膜８を含み、さらに、保護膜１０、再配線１３、柱状電極１４、封止膜１５を含んで構成されている。
半導体構成体４の周囲における上層配線２を含むベース板１の上面には矩形枠状の絶縁層１６がその上面が半導体構成体４の上面とほぼ面一となるように設けられている。絶縁層１６は、通常、プリプレグ材と言われるもので、例えば、ガラス繊維等からなる基材にエポキシ系樹脂等の熱硬化性樹脂を含浸させたものからなっている。
半導体構成体４および絶縁層１６の上面には第１の上層絶縁膜１７がその上面を平坦とされて設けられている。第１の上層絶縁膜１７は、ビルドアップ基板に用いられる、通常、ビルドアップ材と言われるもので、例えば、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中に繊維やフィラー等の補強材を分散させたものからなっている。この場合、繊維は、ガラス繊維やアラミド繊維等である。フィラーは、シリカフィラーやセラミックス系フィラー等である。
柱状電極１４の上面中央部に対応する部分における第１の上層絶縁膜１７には開口部１８が設けられている。第１の上層絶縁膜１７の上面には銅等からなる第１の上層下地金属層１９が設けられている。第１の上層下地金属層１９の上面全体には銅からなる第１の上層再配線２０が設けられている。第１の上層下地金属層１９を含む第１の上層再配線２０の一端部は、第１の上層絶縁膜１７の開口部１８を介して柱状電極１４の上面に接続されている。
第１の上層再配線２０を含む第１の上層絶縁膜１７の上面には第１の上層絶縁膜１７と同一の材料からなる第２の上層絶縁膜２１が設けられている。第１の上層再配線２０の接続パッドの少なくとも一部に対応する部分における第２の上層絶縁膜２１には開口部２２が設けられている。第２の上層絶縁膜２１の上面には銅等からなる第２の上層下地金属層２３が設けられている。第２の上層下地金属層２３の上面全体には銅からなる第２の上層再配線２４が設けられている。第２の上層下地金属層２３を含む第２の上層再配線２４の少なくとも一部の一端部は、第２の上層絶縁膜２１の開口部２２を介して第１の上層再配線２０の接続パッド部に接続されている。
第２の上層再配線２４を含む第２の上層絶縁膜２１の上面にはソルダーレジスト等からなる最上層絶縁膜２５が設けられている。第２の上層再配線２４の接続パッド部に対応する部分における最上層絶縁膜２５には開口部２６が設けられている。開口部２６内およびその上方には半田ボール２７が第２の上層再配線２４の接続パッド部に接続されて設けられている。複数の半田ボール２７は、最上層絶縁膜２５上にマトリクス状に配置されている。
下層配線３を含むベース板１の下面には第１の上層絶縁膜１７と同一の材料からなる第１の下層絶縁膜３１がその下面を平坦とされて設けられている。第１の下層絶縁膜３１の下面には銅等からなる第１の下層下地金属層３２が設けられている。第１の下層下地金属層３２の下面全体には銅からなる第１の下層再配線３３が設けられている。
第１の下層再配線３３を含む第１の下層絶縁膜３１の下面には第１の上層絶縁膜１７と同一の材料からなる第２の下層絶縁膜３４が設けられている。第１の下層再配線３３の接続パッド部に対応する部分における第２の下層絶縁膜３４には開口部３５が設けられている。第２の下層絶縁膜３４の下面には銅等からなる第２の下層下地金属層３６が設けられている。第２の下層下地金属層３６の下面全体には銅からなる第２の下層再配線３７が設けられている。第２の下層下地金属層３６を含む第２の下層再配線３７の少なくとも一部の一端部は、第２の下層絶縁膜３４の開口部３５を介して第１の下層再配線３３の接続パッド部に接続されている。
第２の下層再配線３７を含む第２の下層絶縁膜３４の下面にはソルダーレジスト等からなる最下層絶縁膜３８が設けられている。第２の下層再配線３７の接続パッド部に対応する部分における最下層絶縁膜３８には開口部３９が設けられている。開口部３９内における第２の下層再配線３７の接続パッド部下面には金からなる第１、第２の表面処理層４０ａ、４０ｂが設けられている。この場合、第１の表面処理層４０ａは、後述する第１の外部半導体構成体４１搭載領域の周囲に配置され、その周囲に第２の表面処理層４０ｂが配置されている。
最下層絶縁膜３８の下面中央部には平面矩形形状の第１の外部半導体構成体４１の下面がダイボンド材からなる接着層４２を介して接着されている。第１の外部半導体構成体４１は、通常、ベアチップといわれるもので、シリコン基板（半導体基板）４３の主面（図１では下面）の中央領域には集積回路が設けられ、該集積回路の周辺部にはアルミニウム系金属等からなる複数の接続パッド４４が集積回路に接続されて設けられ、接続パッド４４の中央部を除く部分が酸化シリコン等からなる絶縁膜４５で覆われた構造となっている。そして、第１の外部半導体構成体４１の接続パッド４４は、金からなる第１のボンディングワイヤ４６を介して第１の表面処理層４０ａに接続されている。
第１の外部半導体構成体４１の下面中央部には平面矩形形状の第２の外部半導体構成体４７の下面がダイボンド材からなる接着層４８を介して接着されている。第２の外部半導体構成体４７は、第１の外部半導体構成体４１と同様に、通常、ベアチップといわれるもので、そのサイズが第１の外部半導体構成体４１のサイズよりもある程度小さいだけであり、その基本的な構成は第１の外部半導体構成体４１と同じであるので、その詳細な説明は省略する。そして、第２の外部半導体構成体４７の接続パッド４９は、金からなる第２のボンディングワイヤ５０を介して第２の表面処理層４０ｂに接続されている。第１、第２の外部半導体構成体４１、４７および第１、第２のボンディングワイヤ４６、５０を含む最下層絶縁膜３８の下面中央部にはエポキシ系樹脂やポリイミド系樹脂等からなる封止材５１が設けられている。
第２の上層下地金属層２３を含む第２の上層再配線２４の少なくとも一部と第２の下層下地金属層３６を含む第２の下層再配線３７の少なくとも一部とは、第２の上層絶縁膜２１、第１の上層下地金属層１９を含む第１の上層再配線２０、第１の上層絶縁膜１７、絶縁層１６、上層配線２および下層配線３を含むベース板１、第１の下層絶縁膜３１、第１の下層下地金属層３２を含む第１の下層再配線３３および第２の下層絶縁膜３４の所定の箇所に設けられた貫通孔５２の内壁面に設けられた銅等からなる下地金属層５３ａと銅層５３ｂとからなる上下導通部５３を介して接続されている。
この場合、上下導通部５３内には、上下配線の電気的な導通を良くするために、銅ペースト、銀ペースト、導電性樹脂等からなる導電材５４が充填されているが、絶縁性樹脂が充填されていてもよく、また、空洞であってもよい。
ここで、一例として、半導体構成体４のグラウンド用の柱状電極１４は、第１の上層再配線２０および上下導通部５３を介して、グラウンド配線を構成する上層配線２に接続されている。半導体構成体４の電源用の柱状電極１４は、第１の上層再配線２０および上下導通部５３を介して、電源配線を構成する下層配線３に接続されている。
第１、第２の外部半導体構成体４１、４７のグラウンド用の接続パッド４４、４９は、第２の下層再配線３７および上下導通部５３を介して、グラウンド配線を構成する上層配線２に接続されている。第１、第２の外部半導体構成体４１、４７の電源用の接続パッド４４、４９は、第２の下層再配線３７および上下導通部５３を介して、電源配線を構成する下層配線３に接続されている。
半導体構成体４の信号用の柱状電極１４と第１、外部半導体構成体４１、４７の信号用の接続パッド４４、４９とは、第１の上層再配線２０、上下導通部５３、第１の下層再配線３３および第２の下層再配線３７を介して接続されている。そして、グラウンド配線はグラウンド用の半田ボール２７に接続され、電源配線は電源用の半田ボール２７に接続され、信号配線は信号用の半田ボール２７に接続されている。
ところで、ベース板１のサイズを半導体構成体４のサイズよりもある程度大きくしているのは、シリコン基板６上の接続パッド７の数の増加に応じて、半田ボール２７の配置領域を半導体構成体４のサイズよりもある程度大きくし、これにより、第２の上層再配線２４の接続パッド部（最上層絶縁膜２５の開口部２６内の部分）のサイズおよびピッチを柱状電極１４のサイズおよびピッチよりも大きくするためである。
このため、マトリクス状に配置された第２の上層再配線２４の接続パッド部は、半導体構成体４に対応する領域のみでなく、半導体構成体４の周側面の外側に設けられた絶縁層１６に対応する領域上にも配置されている。つまり、マトリクス状に配置された半田ボール２７のうち、少なくとも最外周の半田ボール２７は半導体構成体４よりも外側に位置する周囲に配置されている。
また、この半導体装置では、ベース板１下に第１、第２の下層再配線３３、３７を設け、第１、第２の上層再配線２０、２４の少なくとも一部と第１、第２の下層再配線３３、３７の少なくとも一部とを上下導通部５３を介して接続しているので、最下層絶縁膜３８の下面に第１、第２の外部半導体構成体４１、４７を積層して搭載することができる。しかも、この場合、全体として３つの半導体構成体４、４１、４７を実質的に積層しているにも係らず、第１、第２の外部半導体構成体４１、４７のみをワイヤボンディングしているので、第２の外部半導体構成体４７をワイヤボンディングするための第２のボンディングワイヤ５０の長さを短くし、且つ、ベース板１の面積の増大を抑制することができるため、第２のボンディングワイヤ５０の変形等による不良を発生しにくくし、また、一層の高密度実装を可能としている。
ここで、図１に示す半導体装置の寸法の一例について説明する。シリコン基板６の厚さは０．２ｍｍ、半導体構成体４の厚さは０．３ｍｍ、最下層絶縁膜３８から最上層絶縁膜２５までの厚さは０．６〜０．７ｍｍ、封止材５１の厚さは０．５〜０．６ｍｍであると、半田ボール２７を除く全体の厚さは１．１〜１．３ｍｍとなる。したがって、半導体構成体４と第１、第２の外部半導体構成体４１、４７間にベース板１の他に、複数層の絶縁膜および再配線が形成されてはいるが、その厚さは十分に薄いので、ベース板１の面積の低減による高密度化の効果の方が遥かに大きいものである。
次に、この半導体装置の製造方法の一例について説明するに、まず、半導体構成体４の製造方法の一例について説明する。この場合、まず、図２に示すように、ウエハ状態のシリコン基板（半導体基板）６上にアルミニウム系金属等からなる接続パッド７、酸化シリコン等からなる絶縁膜８およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜１０が設けられ、接続パッド７の中央部が絶縁膜８および保護膜１０に形成された開口部９、１１を介して露出されたものを用意する。上記において、ウエハ状態のシリコン基板６には、各半導体構成体が形成される領域に所定の機能の集積回路が形成され、接続パッド７は、それぞれ、対応する領域に形成された集積回路に電気的に接続されている。
次に、図３に示すように、両開口部９、１１を介して露出された接続パッド７の上面を含む保護膜１０の上面全体に下地金属層１２を形成する。この場合、下地金属層１２は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
次に、下地金属層１２の上面にメッキレジスト膜６１をパターン形成する。この場合、再配線１３形成領域に対応する部分におけるメッキレジスト膜６１には開口部６２が形成されている。次に、下地金属層１２をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜６１の開口部６２内の下地金属層１２の上面に再配線１３を形成する。次に、メッキレジスト膜６１を剥離する。
次に、図４に示すように、再配線１３を含む下地金属層１２の上面にメッキレジスト膜６３をパターン形成する。この場合、柱状電極１４形成領域に対応する部分におけるメッキレジスト膜６３には開口部６４が形成されている。次に、下地金属層１２をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜６３の開口部６４内の再配線１３の接続パッド部上面に柱状電極１４を形成する。次に、メッキレジスト膜６３を剥離し、次いで、再配線１３をマスクとして下地金属層１２の不要な部分をエッチングして除去すると、図５に示すように、再配線１３下にのみ下地金属層１２が残存される。
次に、図６に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、柱状電極１４および再配線１３を含む保護膜１０の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１５をその厚さが柱状電極１４の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１４の上面は封止膜１５によって覆われている。
次に、封止膜１５および柱状電極１４の上面側を適宜に研磨し、図７に示すように、柱状電極１４の上面を露出させ、且つ、この露出された柱状電極１４の上面を含む封止膜１５の上面を平坦化する。ここで、柱状電極１４の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極１４の高さにばらつきがあるため、このばらつきを解消して、柱状電極１４の高さを均一にするためである。
次に、図８に示すように、シリコン基板６の下面全体に接着層５を接着する。接着層５は、エポキシ系樹脂、ポリイミド系樹脂等のダイボンド材からなるものであり、加熱加圧により、半硬化した状態でシリコン基板６に固着する。次に、シリコン基板６に固着された接着層５をダイシングテープ（図示せず）に貼り付け、図９に示すダイシング工程を経た後に、ダイシングテープから剥がすと、図１に示すように、シリコン基板６の下面に接着層５を有する半導体構成体４が複数個得られる。
このようにして得られた半導体構成体４では、シリコン基板６の下面に接着層５を有するため、ダイシング工程後に各半導体構成体４のシリコン基板６の下面にそれぞれ接着層を設けるといった極めて面倒な作業が不要となる。なお、ダイシング工程後にダイシングテープから剥がす作業は、ダイシング工程後に各半導体構成体４のシリコン基板６の下面にそれぞれ接着層を設ける作業に比べれば、極めて簡単である。
次に、このようにして得られた半導体構成体４を用いて、図１に示す半導体装置を製造する場合の一例について説明する。まず、図１０に示すように、図１に示すベース板１を複数枚採取することができる大きさで、限定する意味ではないが、平面形状が矩形形状のベース板１を用意する。この場合、ベース板１の上下面には当初銅箔がラミネートされているが、これらの銅箔をフォトリソグラフィ法によりパターニングすることにより、上層配線２および下層配線３が形成されている。
次に、上層配線２の上面の所定の複数箇所にそれぞれ半導体構成体４のシリコン基板６の下面に接着された接着層５を接着する。ここでの接着は、加熱加圧により、接着層５を本硬化させる。次に、半導体構成体４間および最外周に配置された半導体構成体４の外側における上層配線２を含むベース板１の上面に、格子状でシート状の２枚の絶縁層料１６ａ、１６ｂを位置決めしながら積層して配置する。なお、２枚の絶縁層料１６ａ、１６ｂを積層して配置した後に、半導体構成体４を配置するようにしてもよい。
格子状の絶縁層料１６ａ、１６ｂは、ガラス繊維等の基材にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたプリプレグ材に、型抜き加工やエッチング等により複数の矩形形状の開口部６５を形成することにより得られる。この場合、開口部６５のサイズは半導体構成体４のサイズよりもやや大きくなっている。このため、絶縁層料１６ａ、１６ｂと半導体構成体４との間には隙間６６が形成されている。
また、絶縁層料１６ａ、１６ｂの合計厚さは、半導体構成体４の厚さよりも厚く、後述の如く、加熱加圧されたときに、隙間６６を十分に埋めることができる程度の厚さとなっている。ここで、絶縁層料１６ａ、１６ｂとして、厚さが同じものを用いているが、厚さが異なるものを用いてもよい。また、この絶縁層料は、上記の如く、２層であってもよいが、１層または３層以上であってもよい。
次に、図１１に示すように、一対の加熱加圧板６７、６８を用いて上下から絶縁層料１６ａ、１６ｂを加熱加圧する。すると、絶縁層料１６ａ、１６ｂ中の溶融された熱硬化性樹脂が押し出されて、図１０に示す、絶縁層料１６ａ、１６ｂと半導体構成体４との間の隙間５６に充填され、その後の冷却により、半導体構成体４間および最外周に配置された半導体構成体４の外側における上層配線２を含むベース板１の上面に、絶縁層１６がその上面を半導体構成体４の上面とほぼ面一とされて形成される。
次に、図１２に示すように、半導体構成体４および絶縁層１６の上面に第１の上層絶縁膜１７を形成するとともに、下層配線３を含むベース板１の下面に第１の下層絶縁膜３１を形成する。この場合、第１の上層絶縁膜１７および第１の下層絶縁膜３１は、限定する意味ではないが、シート状のビルドアップ材が好ましく、このビルドアップ材としては、エポキシ系樹脂等の熱硬化性樹脂中にシリカフィラーを混入させ、熱硬化性樹脂を半硬化状態にしたものがある。
そして、半導体構成体４および絶縁層１６の上面にシート状のビルドアップ材を配置するとともに、下層配線３を含むベース板１の下面にシート状のビルドアップ材を配置し、次いで、図示しない一対の加熱加圧板を用いて上下から加熱加圧すると、半導体構成体４および絶縁層１６の上面に第１の上層絶縁膜１７が形成されるとともに、下層配線３を含むベース板１の下面に第１の下層絶縁膜３１が形成される。
この場合、第１の上層絶縁膜１７の上面は、上側の加熱加圧板の下面によって押さえ付けられるため、平坦面となる。また、第１の下層絶縁膜３１の下面は、下側の加熱加圧板の上面によって押さえ付けられるため、平坦面となる。したがって、第１の上層絶縁膜１７の上面および第１の下層絶縁膜３１の下面を平坦化するための研磨工程は不要である。このため、ベース板１のサイズが例えば５００×５００ｍｍ程度と比較的大きくても、その上に配置された複数の半導体構成体４に対して第１の上層絶縁膜１７の上面および第１の下層絶縁膜３１の下面の平坦化を一括して簡単に行なうことができる。
なお、第１の上層絶縁膜１７および第１の下層絶縁膜３１として、ガラス繊維等の基材にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたプリプレグ材、またはフィラーが混入されない、熱硬化性樹脂のみからなる材料を用いることもできる。
次に、図１３に示すように、レーザビームを照射するレーザ加工により、柱状電極１４の上面中央部に対応する部分における第１の上層絶縁膜１７に開口部１８を形成する。この場合、第１の下層絶縁膜３１には開口部は形成しない。次に、必要に応じて、第１の上層絶縁膜１７の開口部１８内等に発生したエポキシスミア等をデスミア処理により除去する。
次に、図１４に示すように、開口部１８を介して露出された柱状電極１４の上面を含む第１の上層絶縁膜１７の上面全体および第１の下層絶縁膜３１の下面全体に、銅の無電解メッキ等により、第１の上層下地金属層１９および第１の下層下地金属層３２を形成する。次に、第１の上層下地金属層１９の上面に上層メッキレジスト膜７１をパターン形成し、また、第１の下層下地金属層３２の下面に下層メッキレジスト膜７２をパターン形成する。この場合、第１の上層再配線２０形成領域に対応する部分における上層メッキレジスト膜７１には開口部７３が形成されている。また、第１の下層再配線３３形成領域に対応する部分における下層メッキレジスト膜７２には開口部７４が形成されている。
次に、下地金属層１９、３２をメッキ電流路として銅の電解メッキを行なうことにより、上層メッキレジスト膜７１の開口部７３内の第１の上層下地金属層１９の上面に第１の上層再配線２０を形成し、また、下層メッキレジスト膜７２の開口部７４内の第１の下層下地金属層３２の下面に第１の下層再配線３３を形成する。
次に、両メッキレジスト膜７１、７２を剥離し、次いで、第１の上層再配線２０および第１の下層再配線３３をマスクとして第１の上層下地金属層１９および第１の下層下地金属層３２の不要な部分をエッチングして除去すると、図１５に示すように、第１の上層再配線２０下にのみ第１の上層下地金属層１９が残存され、また、第１の下層再配線３３上にのみ第１の下層下地金属層３２が残存される。
次に、図１６に示すように、第１の上層再配線２０を含む第１の上層絶縁膜１７の上面にシート状のビルドアップ材等からなる第２の上層絶縁膜２１を形成し、また、第１の下層再配線３３を含む第１の下層絶縁膜３１の下面にシート状のビルドアップ材等からなる第２の下層絶縁膜３４を形成する。
次に、図１７に示すように、レーザビームを照射するレーザ加工により、第１の上層再配線２０の接続パッド部の少なくとも一部に対応する部分における第２の上層絶縁膜２１に開口部２２を形成し、また、第１の下層再配線３３の接続パッド部の少なくとも一部に対応する部分における第２の下層絶縁膜３４に開口部３５を形成する。
また、メカニカルドリルを用いて、第２の上層絶縁膜２１、第１の上層下地金属層１９を含む第１の上層再配線２０、第１の上層絶縁膜１７、絶縁層１６、上層配線２および下層配線３を含むベース板１、第１の下層絶縁膜３１、第１の下層下地金属層３２を含む第１の下層再配線３３および第２の下層絶縁膜３４の所定の箇所に貫通孔５２を形成する。次に、必要に応じて、開口部２２、３５内および貫通孔５２内等に発生したエポキシスミア等をデスミア処理により除去する。
ここで、一例として、シリコン基板６の厚さが０．２ｍｍ、半導体構成体４の厚さが０．３ｍｍ、最下層絶縁膜３８から最上層絶縁膜２５までの厚さが０．６〜０．７ｍｍと比較的薄い場合には、貫通孔５２をレーザビームを照射するレーザ加工により形成することが可能である。
次に、図１８に示すように、開口部２２を介して露出された第１の上層再配線２０の接続パッド部を含む第２の上層絶縁膜２１の上面全体、開口部３５を介して露出された第１の下層再配線３３の接続パッド部を含む第２の下層絶縁膜３４の下面全体および貫通孔５２の内壁面に、銅の無電解メッキ等により、第２の上層下地金属層２３、第２の下層下地金属層３６、下地金属層５３ａを形成する。
次に、第２の上層下地金属層２３の上面に上層メッキレジスト膜７５をパターン形成し、また、第２の下層下地金属層３６の下面に下層メッキレジスト膜７６をパターン形成する。この場合、貫通孔５２を含む第２の上層再配線２４形成領域に対応する部分における上層メッキレジスト膜７５には開口部７７が形成されている。また、貫通孔５２を含む第２の下層再配線３７形成領域に対応する部分における下層メッキレジスト膜７６には開口部７８が形成されている。
次に、下地金属層２３、３６、５３ａをメッキ電流路として銅の電解メッキを行なうことにより、上層メッキレジスト膜７５の開口部７７内の第２の上層下地金属層２３の上面に第２の上層再配線２４を形成し、また、下層メッキレジスト膜７６の開口部７８内の第２の下層下地金属層３６の下面に第２の下層再配線３７を形成し、さらに、貫通孔５２内の下地金属層５３ａの表面に銅層５３ｂを形成する。
次に、両メッキレジスト膜７５、７６を剥離し、次いで、第２の上層再配線２４および第２の下層再配線３７をマスクとして第２の上層下地金属層２３および第２の下層下地金属層３６の不要な部分をエッチングして除去すると、図１９に示すように、第２の上層再配線２４下にのみ第２の上層下地金属層２３が残存され、また、第２の下層再配線３７上にのみ第２の下層下地金属層３６が残存される。
この状態では、一例として、半導体構成体４のグラウンド用の柱状電極１４は、第１の上層再配線２０および上下導通部５３を介して、グラウンド配線を構成する上層配線２に接続されている。半導体構成体４の電源用の柱状電極１４は、第１の上層再配線２０および上下導通部５３を介して、電源配線を構成する下層配線３に接続されている。
次に、図２０に示すように、スクリーン印刷法等により、上下導通部５３内に銅ペースト、銀ペースト、導電性樹脂等からなる導電材５４を充填する。次に、必要に応じて、貫通孔５２から突出された余分の導電材５４をバフ研磨等により除去する。次に、スクリーン印刷法やスピンコーティング法等により、第２の上層再配線２４を含む第２の上層絶縁膜２１の上面にソルダーレジスト等からなる最上層絶縁膜２５を形成する。
また、スクリーン印刷法やスピンコーティング法等により、第２の下層再配線３７を含む第２の下層絶縁膜３４の下面にソルダーレジスト等からなる最下層絶縁膜３８を形成する。この場合、第２の下層再配線３７の接続パッド部に対応する部分における最下層絶縁膜３８には開口部３９が形成されている。なお、この時点では、第２の上層再配線２４の接続パッド部に対応する部分における最上層絶縁膜２５には開口部２６は形成しない。
ここで、図２１に示すように、第２の上層下地金属層２３を含む第２の上層再配線２４は、完全に分離されている。これに対し、第２の下層下地金属層３６を含む第２の下層再配線３７は、完全に分離されておらず、後述する切断ライン（ダイシングラインに相当する）領域に形成されたメッキ電流路（図示せず）に接続されている。そこで、次に、最下層絶縁膜３８をマスクとして金の電解メッキを行なうと、開口部３９内における第２の下層再配線３７の下面に第１、第２の表面処理層４０ａ、４０ｂが形成される。
次に、図２２に示すように、第２の上層再配線２４の接続パッド部に対応する部分における最上層絶縁膜２５に開口部２６を形成する。次に、図２３に示すように、最下層絶縁膜３８の下面中央部に第１の外部半導体構成体４１の接着層４２を接着し、次いで、第１の外部半導体構成体４１の下面中央部に第２の外部半導体構成体４７の接着層４８を接着する。次に、第１の外部半導体構成体４１の接続パッド４４と第１の表面処理層４０ａとを金からなる第１のボンディングワイヤ４６を介して接続する。次に、第２の外部半導体構成体４７の接続パッド４９と第２の表面処理層４０ｂとを金からなる第２のボンディングワイヤ５０を介して接続する。
なお、最下層絶縁膜３８の下面中央部に第１の外部半導体構成体４１の接着層４２を接着し、次いで、第１の外部半導体構成体４１の接続パッド４４と第１の表面処理層４０ａとを第１のボンディングワイヤ４６を介して接続し、次いで、第１の外部半導体構成体４１の下面中央部に第２の外部半導体構成体４７の接着層４８を接着し、次いで、第２の外部半導体構成体４７の接続パッド４９と第２の表面処理層４０ｂとを第２のボンディングワイヤ５０を介して接続するようにしてもよい。
次に、ポッティング法やスクリーン印刷法等により、第１、第２の外部半導体構成体４１、４７および第１、第２のボンディングワイヤ４６、５０を含む最下層絶縁膜３８の下面にエポキシ系樹脂やポリイミド系樹脂等からなる封止材５１を形成する。次に、開口部２６内およびその上方に半田ボール２７を第２の上層再配線２４の接続パッド部に接続させて形成する。次に、互いに隣接する半導体構成体４間において、最上層絶縁膜２５、第２の上層絶縁膜２１、第１の上層絶縁膜１７、絶縁層１６、ベース板１、第１の下層絶縁膜３１、第２の下層絶縁膜３４および最下層絶縁膜３８を切断すると、図１に示す半導体装置が複数個得られる。
この場合、上記のような切断ラインで切断すると、第２の下層下地金属層３６を含む第２の下層再配線３７が当該切断ライン領域に形成されたメッキ電流路と分離されるため、第２の下層下地金属層３６を含む第２の下層再配線３７は完全に分離される。ここで、表面処理層４０ａ、４０ｂを無電解メッキではなく電解メッキで形成するのは、表面処理層４０ａ、４０ｂの厚さが無電解メッキでは比較的薄く、電解メッキでは比較的厚くなり、表面処理層４０ａ、４０ｂの厚さが比較的薄いと、ワイヤボンディングによる接合不良が発生しやすく、これに対し、表面処理層４０ａ、４０ｂの厚さが比較的厚いと、ワイヤボンディングによる接合不良が発生しにくいようにすることができるためである。
（第２実施形態）
図２４はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と大きく異なる点は、最上層絶縁膜２５上に第１、第２の外部半導体構成体４１、４７を積層して設け、最下層絶縁膜３８下に半田ボール２７を配置した点である。また、この場合、第１、第２の外部半導体構成体４１、４７および第１、第２のボンディングワイヤ４６、５０を覆う封止材５１はトランスファモールド法等により形成され、切断して各半導体装置を得るときには、封止材５１も切断する。
（第３実施形態）
図２５はこの発明の第３実施形態としての半導体装置の要部（例えば、図２４に示す封止材５１および第１、第２のボンディングワイヤ４６、５０等を省略した状態の半導体装置に相当するもの）の平面図を示す。この半導体装置では、半導体構成体４と第１の外部半導体構成体４１との間に最上層絶縁膜２５等が存在するため、半導体構成体４上における最上層絶縁膜２５に、第１、第２の外部半導体構成体４１、４７の接続パッド（図示せず）と第１、第２のボンディングワイヤ（図示せず）を介して接続される第１、第２の表面処理層４０ａ、４０ｂが設けられている。
ところで、ベース板１上に設けられた半導体構成体４上に第１、第２の外部半導体構成体４１、４７を直接積層する場合には、ベース板１上において半導体構成体４搭載領域の外側に、３つの半導体構成体４、４１、４７とボンディングワイヤを介して接続される接続パッドを設けることになり、ベース板１のサイズがかなり大きくなってしまう。これに対し、図２５に示す半導体装置では、上述の如く、半導体構成体４上における最上層絶縁膜２５に、第１、第２の外部半導体構成体４１、４７の接続パッドと第１、第２のボンディングワイヤを介して接続される第１、第２の表面処理層４０ａ、４０ｂを設けているので、ベース板１のサイズをかなり小さくすることができる。
（第４実施形態）
図２６はこの発明の第４実施形態としての半導体装置の正面図を示す。この半導体装置では、図１に示す半導体装置に相当する半導体ブロックが複数例えば４つ積層されている。この場合、最下層の半導体ブロック８１は、図１に示す半導体装置と基本的に同じであるが、サイズが図１に示す半導体装置よりもやや大きく、その上面において封止材５１の周囲に上部接続パッド部８２が設けられている。他の半導体ブロック８３は、最下層の半導体ブロック８１と基本的に同じであるが、半田ボール２７を備えておらず、その代わりに、その下面において封止材５１の周囲に対応する領域に設けられた下部接続パッド部８４下に半田ボール８５が設けられ、また、その上面において封止材５１の周囲に上部接続パッド部８６が設けられている。
ここで、上部接続パッド部８２、８６は、図１に示す第２の下層再配線３７の接続パッド部の一部によって形成されている。この場合、上部接続パッド部８２、８６を形成するための第２の下層再配線３７の接続パッド部を露出させるための最下層絶縁膜３８の開口部３９内に表面処理層が形成されていてもよい。また、下部接続パッド部８４は、図１に示す第２の上層再配線２４の接続パッド部によって形成されている。この場合、下部接続パッド部８４を形成するための第２の上層再配線２４の接続パッド部は、封止材５１の周囲に対応する領域にのみ設けられている。
そして、２層目の半導体ブロック８３は、その半田ボール８５が最下層の半導体ブロック８１の上部接続パッド部８２に接合されていることにより、最下層の半導体ブロック８１上に搭載されている。３層目および４層目の半導体ブロック８３は、その半田ボール８５が２層目および３層目の半導体ブロック８３の上部接続パッド部８６に接合されていることにより、２層目および３層目の半導体ブロック８３上に搭載されている。なお、封止材５１の厚さが０．５〜０．６ｍｍである場合には、半田ボール８５としてその直径が０．８〜１．０ｍｍであるものを用いればよい。
（その他の実施形態）
上記実施形態では、第１、第２の外部半導体構成体４１、４７としてベアチップを用いた場合について説明したが、これに限定されるものではない。例えば、第１の外部半導体構成体として半導体構成体４のようなＷ−ＣＳＰを用いてもよい。ただし、この場合、柱状電極の配置位置は、封止膜の上面中央部が第２の外部半導体構成体搭載領域となるため、その周囲となる。また、第１の外部半導体構成体としてフリップチップを用い、フェースダウン方式で搭載するようにしてもよい。なお、本明細書において半導体構成体とは、ベアチップまたは上述のＷ−ＣＳＰの如く、リードフレームを有さず、半導体チップの集積回路形成面上に、接続パッドや柱状電極のような外部接続用電極が形成されている半導体チップを意味するものとする。
また、上記実施形態では、外部半導体構成体を２つ積層して搭載した場合について説明したが、これに限らず、１つ搭載し、または、３つ以上積層して搭載するようにしてもよい。また、上記実施形態では、上層再配線および下層再配線を共に２層とした場合について説明したが、これに限らず、１層または３層以上としてもよく、また、同数層ではなく異数層としてもよい。ただし、同数層とした場合には、半導体装置の反りを低減することができる。
また、上記実施形態では、互いに隣接する半導体構成体４間において切断したが、これに限らず、２個またはそれ以上の半導体構成体４を１組として切断するようにしてもよい。この場合、各半導体構成体４に対してそれぞれ複数の外部半導体構成体が積層されるようにしてもよい。また、複数で１組の半導体構成体４は同種、異種のいずれであってもよい。
また、上記実施形態では、半導体構成体４は、外部接続用電極としての柱状電極１４を有するものとしたが、これに限らず、柱状電極を有せず、外部接続用電極としての接続パッド部を有する再配線１３を有するものであってもよく、また、柱状電極および再配線を有せず、外部接続用電極としての接続パッド７を有するもの（すなわち、ベアチップ）であってもよい。
また、上記実施形態では、絶縁層１６を形成した後に、第１の上層絶縁膜１７および第１の下層絶縁膜３１を形成する場合について説明したが、これに限らず、図１０に示す状態において、絶縁層料１６ｂの上面にシート状のビルドアップ材を配置するとともに、下層配線３を含むベース板１の下面にシート状のビルドアップ材を配置し、次いで、一対の加熱加圧板を用いて上下から加熱加圧して、絶縁層１６、第１の上層絶縁膜１７および第１の下層絶縁膜３１を同時に形成するようにしてもよい。
さらに、上記実施形態では、上層配線２をべたパターンからなるグラウンド配線とし、下層配線３をべたパターンからなる電源配線とした場合について説明したが、これら限らず、その逆としてもよい。また、上層配線２または下層配線３により、べたパターンからなるシールド層を形成するようにしてもよく、また、通常の配線パターンを形成するようにしてもよい。また、ベース板１の上下面に上層配線２および下層配線３を設けないようにしてもよい。この場合、ベース板１は、絶縁基板であってもよく、また、アルミニウムや銅等の金属板であってもよい。
この発明の第１実施形態としての半導体装置の断面図。 図１に示す半導体装置の製造方法の一例において、当初用意したものの断面図。 図２に続く製造工程の断面図。 図３に続く製造工程の断面図。 図４に続く製造工程の断面図。 図５に続く製造工程の断面図。 図６に続く製造工程の断面図。 図７に続く製造工程の断面図。 図８に続く製造工程の断面図。 図９に続く製造工程の断面図。 図１０に続く製造工程の断面図。 図１１に続く製造工程の断面図。 図１２に続く製造工程の断面図。 図１３に続く製造工程の断面図。 図１４に続く製造工程の断面図。 図１５に続く製造工程の断面図。 図１６に続く製造工程の断面図。 図１７に続く製造工程の断面図。 図１８に続く製造工程の断面図。 図１９に続く製造工程の断面図。 図２０に続く製造工程の断面図。 図２１に続く製造工程の断面図。 図２２に続く製造工程の断面図。 この発明の第２実施形態としての半導体装置の断面図。 この発明の第３実施形態としての半導体装置の要部の平面図。 この発明の第４実施形態としての半導体装置の正面図。
符号の説明
１ ベース板
２ 上層配線
３ 下層配線
４ 半導体構成体
６ シリコン基板
７ 接続パッド
１３ 再配線
１４ 柱状電極
１５ 封止膜
１６ 絶縁層
１７ 第１の上層絶縁膜
２０ 第１の上層再配線
２１ 第２の上層絶縁膜
２４ 第２の上層再配線
２５ 最上層絶縁膜
２７ 半田ボール
３１ 第１の下層絶縁膜
３３ 第１の下層再配線
３４ 第２の下層絶縁膜
３７ 第２の下層再配線
３８ 最下層絶縁膜
４１ 第１の外部半導体構成体
４４ 接続パッド
４６ 第１のボンディングワイヤ
４７ 第２の外部半導体構成体
４９ 接続パッド
５０ 第２のボンディングワイヤ
５１ 封止材
５２ 貫通孔
５３ 上下導通部

Claims (17)

  1. 一面にグラウンド配線を有する平坦なベース板と、前記ベース板の一面上に設けられ、且つ、複数の外部接続用電極および該外部接続用電極間に設けられた上面が平坦な封止膜を有する半導体構成体と、前記半導体構成体の周囲における前記ベースの一面上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に前記半導体構成体の外部接続用電極に接続されて設けられた上層再配線と、前記上層再配線の接続パッド部を除く部分を覆う上層絶縁膜と、前記ベース板の他面下に設けられた下層再配線と、前記下層再配線の接続パッド部を除く部分を覆う下層絶縁膜と、前記上層絶縁膜と前記下層絶縁膜とのうちのいずれか一方の絶縁膜上に設けられ、且つ、複数の外部接続用電極を有する外部半導体構成体と、前記絶縁層、前記ベース板を貫通して前記上層再配線と前記下層再配線を接続する複数の上下導通部とを備え、前記外部半導体構成体の外部接続用電極は前記上層再配線と前記下層再配線とのうちのいずれか一方の再配線の接続パッド部にボンディングワイヤを介して接続され、前記上層再配線と前記下層再配線の他方の再配線の接続パッド部に半田ボールが設けられ、前記ベース板のグラウンド配線は前記いずれかの上下導通部に接続されていることを特徴とする半導体装置。
  2. 請求項１に記載の発明において、前記外部半導体構成体は前記一方の絶縁膜上に複数の半導体構成体が積層されて設けられ、前記複数の半導体構成体のうち、最下層の半導体構成体上に積層された半導体構成体の外部接続用電極は前記一方の再配線の接続パッド部にボンディングワイヤを介して接続されていることを特徴とする半導体装置。
  3. 請求項２に記載の発明において、前記最下層の半導体構成体の外部接続用電極は前記一方の再配線の接続パッド部にボンディングワイヤを介して接続されていることを特徴とする半導体装置。
  4. 請求項２に記載の発明において、前記最下層の半導体構成体はフリップチップであることを特徴とする半導体装置。
  5. 請求項２に記載の発明において、前記複数の半導体構成体は、サイズが下から上に行くに従って漸次小さくなる複数のベアチップであることを特徴とする半導体装置。
  6. 請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とする半導体装置。
  7. 請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッド部を有する再配線を有するものであることを特徴とする半導体装置。
  8. 請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッドを有するものであることを特徴とする半導体装置。
  9. 請求項１に記載の発明において、前記ベース板および前記絶縁層に設けられた貫通孔内に上下導通部が前記上層再配線の少なくとも一部と前記下層再配線の少なくとも一部とを接続するように設けられていることを特徴とする半導体装置。
  10. 請求項１に記載の発明において、前記一方の再配線の接続パッド部の少なくとも一部は前記半導体構成体の外側に対応する領域上に配置されていることを特徴とする半導体装置。
  11. 請求項１に記載の発明において、前記半田ボールは前記半導体構成体の前記外部接続用電極よりも外側に対応する領域にのみ配置されていることを特徴とする半導体装置。
  12. 請求項１に記載の発明において、前記ボンディングワイヤを含む前記外部半導体構成体は封止材によって覆われていることを特徴とする半導体装置。
  13. 請求項１２に記載の発明において、前記封止材は前記一方の絶縁膜上の中央部に設けられていることを特徴とする半導体装置。
  14. 請求項１３に記載の発明において、前記一方の再配線の接続パッド部の一部は前記封止材の周囲に配置されていることを特徴とする半導体装置。
  15. それぞれが、一面にグラウンド配線を有する平坦なベース板と、前記ベース板の一面上に設けられ、且つ、複数の外部接続用電極および該外部接続用電極間に設けられた上面が平坦な封止膜を有する半導体構成体と、前記半導体構成体の周囲における前記ベースの一面上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に前記半導体構成体の外部接続用電極に接続されて設けられた上層再配線と、前記上層再配線の接続パッド部を除く部分を覆う上層絶縁膜と、前記ベース板下に設けられた下層再配線と、前記下層再配線の接続パッド部を除く部分を覆う下層絶縁膜と、前記上層絶縁膜と前記下層絶縁膜とのうちのいずれか一方の絶縁膜上に設けられ、且つ、複数の外部接続用電極を有する外部半導体構成体と、前記絶縁層、前記ベース板を貫通して前記上層再配線と前記下層再配線を接続する複数の上下導通部とを備えた複数の半導体ブロックが積層されてなり、前記外部半導体構成体は、前記上層再配線と前記下層再配線とのうちのいずれか一方の再配線の接続パッド部にボンディングワイヤを介して接続され、前記複数の半導体ブロックのうち、最下層の半導体ブロックは、前記上層再配線と前記下層再配線のうちの他方の再配線の接続パッド部に半田ボールが設けられ、前記複数の半導体ブロックのうち、最下層の半導体ブロックを除く他の半導体ブロックは、それぞれ、前記上層再配線の接続パッド部と前記下層再配線の接続パッド部との間に介在された半田ボールにより接合され、前記各半導体ブロックの前記ベース板のグラウンド配線は前記いずれかの上下導通部に接続されていることを特徴とする半導体装置。
  16. 請求項１５に記載の発明において、前記各半導体ブロックにおいて、前記ボンディングワイヤを含む前記外部半導体構成体は前記一方の絶縁膜上の中央部に設けられ、前記ボンディングワイヤおよび前記外部半導体構成体を含む前記一方の絶縁膜上の中央部に封止材が設けられ、前記上層再配線と前記下層再配線とのうちのいずれか一方の再配線の接続パッド部の一部は前記封止材の周囲に配置されていることを特徴とする半導体装置。
  17. 請求項１６に記載の発明において、前記複数の半導体ブロックのうち、最下層の半導体ブロックは、該半導体ブロックの前記上層再配線と前記下層再配線とのうちの他方の再配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
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JP4994727B2 (ja) * 2005-09-08 2012-08-08 株式会社リコー 有機トランジスタアクティブ基板とその製造方法および該有機トランジスタアクティブ基板を用いた電気泳動ディスプレイ
JP5245209B2 (ja) * 2006-04-24 2013-07-24 ソニー株式会社 半導体装置及びその製造方法
JP5001043B2 (ja) * 2007-03-27 2012-08-15 株式会社テラミクロス 半導体装置およびその製造方法
JP5207896B2 (ja) * 2008-09-18 2013-06-12 新光電気工業株式会社 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11265975A (ja) * 1998-03-17 1999-09-28 Mitsubishi Electric Corp 多層化集積回路装置
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
JP3809053B2 (ja) * 2000-01-20 2006-08-16 新光電気工業株式会社 電子部品パッケージ
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
JP4854845B2 (ja) * 2000-02-25 2012-01-18 イビデン株式会社 多層プリント配線板
JP3651346B2 (ja) * 2000-03-06 2005-05-25 カシオ計算機株式会社 半導体装置およびその製造方法
JP2002270712A (ja) * 2001-03-14 2002-09-20 Sony Corp 半導体素子内蔵多層配線基板と半導体素子内蔵装置、およびそれらの製造方法
JP3870778B2 (ja) * 2001-12-20 2007-01-24 ソニー株式会社 素子内蔵基板の製造方法および素子内蔵基板
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法

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