JP2010219477A - 電子部品内蔵配線基板の製造方法 - Google Patents

電子部品内蔵配線基板の製造方法 Download PDF

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Abstract

【課題】半導体素子等を内蔵した配線基板を製造するにあたり、工程の簡素化を図り、配線の微細化を実現するとともに、より一層の高密度実装を比較的簡単に実現すること。
【解決手段】基板４０Ａの電極パッド４１上に突起部を有するバンプ４３を形成し、シート状の部材５１を絶縁層４４に圧着して突起部４３ｂの一部を絶縁層４４の上面に露出させたものを個片化して電子部品４０を得る。さらに、この電子部品４０を第２の絶縁層内に再配置して再配線を行う。さらに、絶縁層４４を覆う第３の絶縁層（半硬化状態）を形成後、上記再配線を介して突起部４３ｂに接続される導体が形成された第１の構造体と、これと同様の工程を経て作製された第２の構造体とを重ね合わせ、第３の絶縁層を熱硬化させて一体化したものに対し、さらに再配線を行う。
【選択図】図３

Description

本発明は、電子部品内蔵配線基板の製造方法に関し、特に、高密度化及び高機能化に対応すべく半導体素子等の電子部品を内蔵した配線基板（電子部品内蔵配線基板）の製造方法に関する。
かかる配線基板は、半導体素子等の電子部品を表面実装する役割も果たすことから、以下の記述では便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。
近年、半導体素子（チップ）等の電子部品を組み込んだ半導体装置を用いた電子機器の高性能化が進められており、かかる半導体装置において配線基板（パッケージ）に半導体チップを実装する場合の高密度化や、チップを搭載した基板の小型化、省スペース化などが要求されている。このため、半導体チップ等の電子部品が埋め込まれた配線基板が提案されており、半導体チップ等を内蔵させるための様々な構造や方法が提案されている。
例えば、チップ内蔵基板を形成する場合、チップに接続される配線を形成する必要があり、チップ上（電極面側）に形成される絶縁層に、当該チップの電極パッドに接続されるビア配線を形成する必要がある。この場合、当該チップ上に形成された絶縁層にビアホールを形成し、当該電極パッドに電気的に接続されるように、当該ビアホール内にビア配線を形成する方法がとられてきた。そして、ビアホールの形成にレーザが用いられることが一般的であった。
かかる従来技術に関連する技術の一例は、下記の特許文献１に記載されている。この文献に開示されている技術では、下層配線上に突起部を有するバンプを形成し、このバンプ上に絶縁層（樹脂層）を形成した後、この絶縁層にレーザ加工によりバンプに到達するビアホールを形成し、その際、バンプをレーザのストッパ層として利用し、さらに、ビアホールに充填されるビア配線とこのビア配線に接続される上層配線とを形成することで、下層配線と上層配線が接続されてなる多層配線を形成している。
また、これに関連する他の技術は特許文献２に記載されている。この文献に開示されている技術では、半導体チップの接続端子（パッド）に突起部を有するバンプを形成しておき、このバンプ付チップをプリント基板に形成された凹部内にフェイスアップの態様で実装し、バンプの部分も含めてチップを覆うように基板上に絶縁層（樹脂層）を形成後、その樹脂層にレーザで孔明け（ビアホールを形成）してバンプを露出させ、その露出したバンプ上に配線パターンを形成している。
特開２００５−３３２８８７号公報 特許第２８４２３７８号公報
上述したように従来のチップ内蔵基板の形成方法では、上記の特許文献１等にも記載されているように、基板に内蔵されたチップの端子（電極パッド／バンプ）から配線パターンをひき出すためには、チップを埋め込むよう形成された絶縁層（樹脂層）の所要の箇所にレーザで孔明け（ビアホールを形成）してバンプを露出させる必要があった。このため、孔明け工程の手間がかかり、その分、製造工程が複雑になるといった問題があった。
また、現状の技術では、レーザ加工により絶縁層（樹脂層）へのビア開口（ビアホールの形成）を行うと、その開口径に依存して配線のピッチが１５０μｍ程度に制限されるため、１５０μｍ程度のピッチまでしか微細化できないといった問題もあった。
また、より一層の高密度実装に対応するためには、パッケージ（配線基板）に複数のチップを内蔵させる（二次元的にチップを配置するとパッケージサイズが大きくなるため、三次元的にチップを積み重ねる）ことが考えられる。この場合、上述した従来の技術を適用してこの三次元実装を実現しようとすると、チップの埋め込み（チップ上への絶縁層の形成）→その絶縁層にレーザで孔明け（バンプの露出）→当該チップの端子からの配線パターンのひき出し、といった一連の処理を、積層するチップの数だけ繰り返し行わなければならない。これは、製造工程を複雑にするものであり、改善の余地が残されている。
本発明は、かかる従来技術における課題に鑑み創作されたもので、半導体素子等の電子部品を内蔵した配線基板を製造するにあたり、工程の簡素化を図り、配線の微細化を実現するとともに、より一層の高密度実装を比較的簡単に実現することができる電子部品内蔵配線基板の製造方法を提供することを目的とする。
上記の従来技術の課題を解決するため、本発明に係る電子部品内蔵配線基板の製造方法は、基板本体に形成された電極パッド上に突起部を有するバンプを形成後、前記基板本体上に前記バンプを覆うように第１の絶縁層を形成し、該絶縁層にシート状の部材を圧着して前記突起部の一部を前記絶縁層の上面に露出させた後、前記シート状の部材を除去して電子部品を得る工程と、前記電子部品の少なくとも側面周囲を覆い、その一方の面が前記第１の絶縁層の表面と同一面となるように第２の絶縁層を形成する工程と、前記第１、第２の絶縁層上に、前記突起部の露出した一部に直接接続される第１の配線層を所要のパターン形状に形成する工程と、前記第１の配線層を覆うように熱硬化性材料からなる第３の絶縁層を半硬化状態で形成後、該第３の絶縁層に前記第１の配線層に達するビアホールを形成し、該ビアホールに導電性材料を充填する工程と、以上の工程を経て作製された第１の構造体と、同様の工程を経て作製された第２の構造体とを、それぞれ前記導電性材料が充填されている側の面を対向させ、その充填されている箇所を位置合わせして重ね合わせた後、半硬化状態にある前記第３の絶縁層を熱硬化させて一体化する工程と、該一体化された構造体の両面に、前記電子部品の実装エリアの周囲の領域に対応する部分において前記第１、第２の各構造体における前記第１の配線層にそれぞれ達する複数のビアホールを形成した後、該ビアホールを充填して前記第１の配線層に接続される第２の配線層を所要のパターン形状に形成する工程と、前記第２の配線層の所定の箇所に画定されたパッドの部分を露出させて保護膜を形成する工程とを含むことを特徴とする。
本発明に係る電子部品内蔵配線基板の製造方法によれば、基板本体の電極パッド上に突起部を有するバンプを形成し、さらにシート状の部材を第１の絶縁層に圧着して突起部の一部を第１の絶縁層の上面に露出させたもの（電子部品）を、第２の絶縁層内に再配置して再配線（第１の配線層）を行っている。さらに、その再配線を行った構造体に対し、第１の絶縁層を覆う第３の絶縁層（半硬化状態）を形成後、第１の配線層を介してバンプの突起部に接続される導電性材料を充填してなる第１の構造体とし、これと同様の工程を経て作製された第２の構造体と重ね合わせ、第３の絶縁層を熱硬化させて一体化したものに対し、さらに再配線（第２の配線層）を行っている。
このように本発明に係る方法では、再配線に先立ち、従来技術で行われていたような、突起部を有するバンプの部分も含めてチップを絶縁樹脂で埋め込み、レーザで孔明けして当該バンプを露出させる、といった面倒な処理を行わなくても、シート状の部材を第１の絶縁層に圧着することでバンプの先端（突起部の一部）を第１の絶縁層から容易に露出させることができる。これにより、その露出したバンプの先端から直接配線パターン（第１の配線層）をひき出すことができる。つまり、内蔵される電子部品の端子との接続に際し、従来技術で行われていたようなレーザによる孔明け工程が省略できるので、工程の簡素化を図ることができる。
また、レーザ加工による絶縁層へのビア開口（ビアホールの形成）を行う必要がなく、第１の絶縁層から露出したバンプの先端（突起部の一部）に直接パターニングを行うことができる。これにより、従来のレーザによる孔明けに起因して制限されていた配線のピッチ（１５０μｍ程度までのピッチ）に左右されることなく、現状の技術で可能とされている１００μｍ以下のピッチの微細配線を行うことが可能となる。
また、本配線基板には２個の電子部品が積層された形で内蔵されているが、この積層構造は、第１、第２の構造体を重ね合わせて一体化することにより、形成されている。つまり、従来のようにチップの埋め込み（チップ上への絶縁層の形成）→その絶縁層にレーザで孔明け（バンプの露出）→当該チップの端子からの配線パターンのひき出し、といった一連の処理を、積層するチップの数だけ繰り返し行う必要がなく、あらかじめユニット化された第１、第２の構造体を組み合わせることで、より一層の高密度実装を比較的簡単に実現することができる。
本発明の一実施形態に係る電子部品内蔵配線基板（パッケージ）の構成を示す断面図である。 図１の電子部品内蔵配線基板の製造工程の一例（その１）を示す断面図である。 図２の製造工程に続く製造工程（その２）を示す断面図である。 図３の製造工程に続く製造工程（その３）を示す断面図である。 図４の製造工程に続く製造工程（その４）を示す断面図である。 図５の製造工程に続く製造工程（その５）を示す断面図である。 図６の製造工程に続く製造工程（その６）を示す断面図である。 図７の製造工程に続く製造工程（その７）を示す断面図である。 図８の製造工程に続く製造工程（その８）を示す断面図である。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
図１は本発明の一実施形態に係る電子部品内蔵配線基板（パッケージ）の構成を断面図の形態で示したものである。
本実施形態に係る電子部品内蔵配線基板（パッケージ）１０は、基本的には、それぞれ電子部品４０を内蔵する下半分体２０と上半分体３０とが上下に積層されて一体化された構造を有している。各半分体２０，３０に内蔵される電子部品４０は、後述するようにウエハレベルパッケージのプロセスを用いてシリコン（Ｓｉ）ウエハに作り込まれた複数のデバイスを各デバイス単位にダイシング（個片化）して得られたチップ（「ダイ」ともいう。）である。
内蔵された各チップ（電子部品）４０の回路が形成されている側の面（フェイス面）には、電極パッド４１の部分のみを露出させて保護膜（パッシベーション膜）４２が形成されている。電極パッド４１は、回路形成面上に所要のパターン形状で形成されたアルミニウム（Ａｌ）等の配線層の一部分に画定され、パッシベーション膜４２は、例えば、窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなる。チップ４０の電極パッド４１上には突起部を有するバンプ４３が形成されており、このバンプ４３は、電極パッド４１に接合されるバンプ本体４３ａと、このバンプ本体４３ａから突出する突起部４３ｂとから構成されている。例えば、ワイヤボンディング装置を用いて、金（Ａｕ）のボンディングワイヤにより形成することができる。
さらに、チップ４０のパッシベーション膜４２上には、バンプ４３の突起部４３ｂの端面のみを露出させて絶縁層４４が形成されている。この絶縁層４４は、例えば、エポキシ系の樹脂により形成されており、チップ４０の回路形成面及びバンプ４３を保護するとともに、バンプ４３の先端に接続される配線パターン（後述する再配線）を形成する際のベース材となるものである。
各半分体２０，３０において、それぞれ内蔵された各チップ４０（絶縁層４４の部分も含む）の側面周囲を覆うように絶縁層２１，３１が形成されている。図示の例では、各絶縁層２１，３１の両面は、それぞれチップ４０の裏面（フェイス面と反対側の面）及びチップ４０の絶縁層４４の面と同じ高さ（同一面）となるように形成されているが、チップ４０の裏面側については、必ずしも絶縁層２１，３１の面と同じ高さにする必要はない。つまり、各絶縁層２１，３１は、それぞれチップ４０の裏面を覆うように形成されていてもよいし、あるいは、チップ４０の裏面が僅かに突出するように形成されていてもよい。絶縁層２１，３１の材料としては、例えば、モールド樹脂として広く使用されている熱硬化性のエポキシ系樹脂が好適に用いられる。
また、各半分体２０，３０においてチップ４０の絶縁層４４が形成されている側の面には、それぞれ配線層（配線パターン）２２，３２が所要の形状で形成されている。各配線層２２，３２は、それぞれ対応するチップ４０の電極パッド４１上のバンプ４３（絶縁層４４から露出している突起部４３ｂの端面）に直接接続されている。つまり、各チップ４０の接続端子（電極パッド４１／バンプ４３）から直接配線パターン２２，３２がひき出されている。また、各配線パターン２２，３２は、図示のようにその一部が当該チップ４０の実装エリアの外側の絶縁層２１，３１上に延在している。
さらに、各配線層（配線パターン）２２，３２を覆うように絶縁層２３，３３が形成されており、各絶縁層２３，３３には、それぞれ所定の箇所において対応する配線層２２，３２に達するビアホールが形成され、各ビアホールに導体（ビア）２４，３４が充填されている。下半分体２０と上半分体３０は、各々の絶縁層２３，３３を介して一体化されており、各半分体２０，３０にそれぞれ内蔵されたチップ４０は、各絶縁層２３，３３の所定の箇所に設けられた導体ビア２４，３４を介して電気的に接続されている。
また、各半分体２０，３０において絶縁層２３，３３が形成されている側と反対側の面には、それぞれ当該チップ４０及び絶縁層２１，３１を覆うように絶縁層２５，３５が形成されている。下半分体２０の絶縁層２５には、所定の箇所においてそれぞれ配線層２２及び上半分体３０の配線層３２に達するビアホールが形成され、各ビアホールにそれぞれ導体（ビア）２６ａ及び２６ｂが充填されている。同様に、上半分体３０の絶縁層３５には、所定の箇所においてそれぞれ配線層３２及び下半分体２０の配線層２２に達するビアホールが形成され、各ビアホールにそれぞれ導体（ビア）３６ａ及び３６ｂが充填されている。また、各絶縁層２５，３５上には、それぞれ対応する導体ビア２６ａ，２６ｂ，３６ａ，３６ｂに接続される配線層（配線パターン）２７，３７が所要の形状で形成されている。本実施形態では、これら配線層２７，３７は、本パッケージ１０の最外層の配線層となっている。
配線層２２，２７，３２，３７及び導体ビア２４，３４，２６ａ，２６ｂ，３６ａ，３６ｂの材料としては、代表的に銅（Ｃｕ）が用いられ、絶縁層２３，２５，３３，３５の材料としては、ビルドアップ樹脂として広く使用されている熱硬化性のエポキシ系樹脂やポリイミド系樹脂等が用いられる。
各配線パターン２２，２７，３２，３７は、「再配線」とも呼ばれており、内蔵された各チップ４０の電極パッド４１（バンプ４３）の位置と、後述する外部接続端子等が接合される外部接続用のパッド２７Ｐ，３７Ｐの位置とを異ならせるために設けられている。本実施形態では、この再配線により、外部接続用のパッド２７Ｐ，３７Ｐが配置されるエリアがチップ実装エリアの周囲に拡張された形態（ファンアウト）を実現している。
また、本パッケージ１０において最外層の配線層２７，３７には、それぞれ所定の箇所にパッド２７Ｐ，３７Ｐが画定されている。さらに、各パッド２７Ｐ，３７Ｐの部分を露出させてそれぞれ表面を覆うように保護膜としてのソルダレジスト層２８，３８が形成されている。
各ソルダレジスト層２８，３８から露出するパッド２７Ｐ，３７Ｐには、本パッケージ１０をマザーボード等の実装用基板に実装する際に使用される外部接続端子（図示の例では、はんだボール２９）や、本パッケージ１０に表面実装される半導体素子（図示せず）の電極端子等が接合されるので、各パッド（Ｃｕ）２７Ｐ，３７Ｐにニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきをこの順に施しておくのが望ましい。これは、外部接続端子等を接合したときのコンタクト性を良くするためと、パッド（Ｃｕ）とＡｕ層との密着性を高め、ＣｕがＡｕ層中へ拡散するのを防ぐためである。つまり、パッド２７Ｐ，３７ＰはＣｕ／Ｎｉ／Ａｕの３層構造となっている。
また、半導体素子が表面実装される側のパッド３７Ｐには、顧客等の便宜を考慮して、半導体素子の実装時にその電極端子（Ａｕバンプやはんだバンプ等）と接続し易いように予めプリソルダ等によりはんだ３９が被着されている。このはんだ３９には、例えば、錫（Ｓｎ）−鉛（Ｐｂ）系の共晶はんだ（Ｓｎ：６２％、Ｐｂ：３８％）、環境に配慮した鉛フリーはんだ（例えば、Ｓｎ−銀（Ａｇ）系、Ｓｎ−亜鉛（Ｚｎ）系、Ｓｎ−Ｃｕ系）などが適宜用いられる。
なお、図１の例ではパッド２７Ｐ上に外部接続端子２９を設けているが、これは必ずしも設ける必要はない。要は、必要なときに外部接続端子（はんだボールやピン等）を接合できるように当該パッド２７Ｐが露出していれば十分である。
次に、本実施形態に係る電子部品内蔵配線基板（パッケージ）１０を製造する方法について、その製造工程の一例を示す図２〜図９を参照しながら説明する。各工程図のうち図２（ａ）〜図３（ｃ）は、本パッケージ１０に内蔵される電子部品（半導体チップ４０）を作製する工程を示している。
先ず最初の工程では（図２（ａ）参照）、公知のウエハレベルパッケージのプロセスを用いて、それぞれ所要の電子回路が形成された複数の領域ＤＲ（それぞれ１個の半導体チップ４０に相当する）を有する半導体基板（ウエハ）４０Ａを作製する。例えば、所定の大きさ（８インチ、１２インチ等）のシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイスをアレイ状（各領域ＤＲ）に作り込み、そのデバイスが形成されている側の面に、各デバイス上に所要のパターンで形成されたアルミニウム（Ａｌ）の配線の一部に画定される電極パッド４１の部分のみを露出させて、例えば、窒化シリコン（ＳｉＮ）からなる保護膜（パッシベーション膜）４２を形成する。
次の工程では（図２（ｂ）参照）、基板（ウエハ）４０Ａから露出する電極パッド４１上に、例えば、ワイヤボンディング装置を用いてバンプ４３を形成する。このバンプ４３は、金（Ａｕ）からなるボンディングワイヤ（太さが２０〜５０μｍ程度）により形成される。すなわち、ワイヤボンディング装置を用いて、Ａｕワイヤの電極パッド４１への接合と、その接合後のＡｕワイヤの切断を連続的に行うことで、電極パッド４１に接合されるバンプ本体４３ａと、このバンプ本体４３ａから突出する突起部４３ｂを形成することができる（突起部４３ｂを有するバンプ４３の形成）。この場合、突起部４３ｂの端面の大きさは、切断されたＡｕワイヤの太さ（２０〜５０μｍ程度）によって決まる。
次の工程では（図２（ｃ）参照）、基板４０Ａの保護膜４２上に、例えば、エポキシ系の樹脂材料からなる絶縁層４４を形成する。この絶縁層４４は、例えば、ＮＣＦと呼ばれる、フィラー等の硬度調整材料が殆ど添加されていない軟らかい樹脂材料を用いることが好ましい。この絶縁層４４が形成された状態で、電極パッド４１上のバンプ４３は絶縁層４４内に位置している。このとき、バンプ４３の先端（突起部４３ｂの端面）は、図示のように必ずしも絶縁層４４の上面から露出させる必要はない。
次の工程では（図３（ａ）参照）、絶縁層４４上に、この絶縁層４４と対向する側の面が粗面とされたシート状の部材（例えば、銅箔５１）を配設し、図中矢印で示すように銅箔５１を絶縁層４４に圧着する。これにより、絶縁層４４も押圧され、バンプ４３の突起部４３ｂの一部は絶縁層４４の上面に露出した状態となる。
その際、絶縁層４４を構成するＮＣＦ等は軟らかい樹脂材料であるため、絶縁層４４から突起部４３ｂを確実に露出させることができる。このため、絶縁層４４の厚さは、この圧着処理時に突起部４３ｂが確実に絶縁層４４の上面から露出される厚さに選定されている。この圧着処理により、各バンプ４３の突起部４３ｂは銅箔５１により押圧され、各々の先端部の高さが均一化（レベリング）される。また、この際に用いられる銅箔５１は、その絶縁層４４と対向する側の面が粗面とされているため、絶縁層４４の銅箔５１が圧接された面（突起部４３ｂの端面を含む）は、銅箔５１の粗面が転写された状態（つまり、粗化された状態）となる。
なお、絶縁層４４の材料は上記のＮＣＦに限定されるものではなく、他の絶縁材料（樹脂材料）を用いることも可能である。例えば、ビルドアップ樹脂（フィラー入りのエポキシ系樹脂）や、ＡＣＦと呼ばれる樹脂材料等を用いてもよい。また、絶縁層４４に圧着されるシート状の部材は、必ずしも銅箔５１である必要はない。例えば、ＰＥＴ等の樹脂材料からなるテンポラリーフィルムや、予め樹脂フィルムの片面に銅箔が設けられた片面銅箔付き樹脂フィルム等を用いることも可能である。
次の工程では（図３（ｂ）参照）、上記の圧着処理において使用した銅箔５１を、例えば、エッチング法を用いて除去する。上述したように、圧着処理時において各バンプ４３の突起部４３ｂは、絶縁層４４の上面に露出されると共にレベリングされている。このため、銅箔５１が除去された状態において、各バンプ４３の突起部４３ｂ（端面）は、図示のように絶縁層４４の上面に露出した状態となっている。
次の工程では（図３（ｃ）参照）、必要に応じて基板（ウエハ）４０Ａの裏面研削を行い、所要の厚さに薄くした後、各領域ＤＲの境界に沿って基板４０Ａのダイシングを行い個片化する。これにより、図示のように絶縁層４４が形成されている側の面にバンプ４３の突起部４３ｂ（端面）が露出したチップ（ダイ）４０を得ることができる。
特に図示はしないが、各チップ単位に個片化する際には、そのウエハ４０Ａを、ダイシング用フレームに支持されたダイシング用テープ上に、ダイ・アタッチ・フィルムを介在させて、ウエハ４０Ａの回路形成面側と反対側の面を接着させて搭載し、ダイサーのブレードにより、各領域ＤＲを画定する線に沿ってウエハ４０Ａを切断した後、個々に分割された各チップ４０をピックアップする。その際、個々のチップ４０の裏面にはダイ・アタッチ・フィルムが付いているが、図３（ｃ）の例ではその図示を省略している。
次の工程では（図４（ａ）参照）、上記の工程を経て作製された半導体チップ４０を、その電極パッド４１（バンプ４３）が形成されている側の面を下にしたフェイスダウンの態様で、支持基材５２上に所要個数、配置する。この支持基材５２は、例えば、片面に粘着剤が塗布されたポリイミド樹脂等のテープであり、このテープ５２の粘着剤が塗布されている側の面（図示の例では上側）に各チップ４０が貼り付けられる態様で搭載される。つまり、このテープ（支持基材）５２は、各チップ４０をそれぞれ規定の位置に保持するための一時的な基材としての役割を果たす。
チップ４０を支持基材５２上の規定の位置に搭載する際には、例えば、以下の方法を用いて搭載する。先ず、シリコン基板やガラス基板等の別の基材を用意し、この基材の一方の面に薄膜配線プロセスを用いて高い精度（１μｍ以下）のアライメントパターンを形成しておき、この基材を支持基材５２の下面側に配置した状態で、支持基材５２の上方から透かして見えるアライメントパターンを顕微鏡等で読み取り、その検出位置（パターン位置）に合わせて各チップ４０をそれぞれ規定の位置に搭載する。この方法によれば、支持基材５２上に搭載される各チップ４０を高精度で整列させることができる。
次の工程では（図４（ｂ）参照）、支持基材５２のチップ４０が搭載されている側の面に、各チップ４０（絶縁層４４の部分も含む）の少なくとも側面周囲を覆うように絶縁層２１を形成する。この絶縁層２１の材料としては、モールド樹脂として使用されている熱硬化性のエポキシ系樹脂やポリエステル系樹脂等、あるいはアンダーフィル樹脂として使用されている液状エポキシ樹脂等が用いられる。つまり、樹脂材料を用いて各チップ４０間を充填するように絶縁層２１を形成する。
また、使用する樹脂の形態としては、液状の樹脂に限らず、タブレット状の樹脂や粉末状の樹脂を用いてもよい。絶縁層２１の形成（樹脂の充填）は、トランスファモールド法やポッティング法などの方法を用いて実施することができる。あるいは、印刷法によりペースト状の樹脂を塗布する方法でも可能である。
なお、本工程において絶縁層（樹脂層）２１を形成した際に樹脂の一部がチップ４０の裏面（バンプ４３が形成されている側と反対側の面）上に残存する場合も考えられるが、この場合であっても、後述するように最終的にチップ４０の裏面は絶縁層２５，３５で被覆されるので、特に問題が生じることはない。
次の工程では（図４（ｃ）参照）、チップ４０を保持する一時的な基材として利用したテープ（支持基材）５２を剥離し、除去する。その際、図４（ａ）の工程においてアライメントパターンの付いた基材を使用した場合には、この基材も併せて除去する。
これによって、図示のようにチップ４０のバンプ４３の先端（突起部４３ｂの端面）が絶縁層４４の表面と同じ面上に露出し、かつ、チップ４０の側面周囲を覆う絶縁層２１の上面及び下面がそれぞれチップ４０の裏面及び絶縁層４４の表面と同一面とされた構造体５３が作製されたことになる。
次の工程では（図５（ａ）参照）、その構造体５３においてチップ４０の絶縁層４４が形成されている側の面に、この絶縁層４４から露出するバンプ４３の突起部４３ｂの端面に直接接続される配線層（配線パターン）２２を形成する。この配線パターン２２を形成する方法としては、セミアディティブ法やサブトラクティブ法等を用いることができる。以下に説明する具体例では、セミアディティブ法を用いている。
先ず、チップ４０の絶縁層４４が形成されている側の全面（絶縁層２１上も含む）に、スパッタリングや無電解めっき等によりシード層（図示せず）を形成する。例えば、全面にクロム（Ｃｒ）もしくはチタン（Ｔｉ）をスパッタリングにより堆積させ（密着金属層：Ｃｒ層もしくはＴｉ層）、その上に銅（Ｃｕ）をスパッタリングにより堆積させて、２層構造のシード層を形成する。その際、上述したように絶縁層４４の表面は粗化された状態（粗面）にあるので（図３（ａ）の工程）、この粗面上にＣｒ層（Ｔｉ層）が形成されると、このＣｒ層（Ｔｉ層）は粗面の凹凸に食い込んだ状態となり、絶縁層４４との間にアンカー効果が生じる。また、絶縁層４４の粗面はＣｒ層（Ｔｉ層）の表面にも履歴されるため、その上に形成されるＣｕ層との間にもアンカー効果が生じる。これにより、絶縁層４４とシード層（Ｃｒ（Ｔｉ）／Ｃｕ）の密着度が向上し、このシード層上に形成される配線パターンとバンプ４３の突起部４３ｂとの接続信頼性を高めることができる。
このようにしてシード層を形成した後、その表面（Ｃｕ層表面）の脱水ベークを行い、液状のフォトレジスト（ノボラック系樹脂、エポキシ系樹脂等の液状レジスト）を塗布して乾燥させた後、マスク（図示せず）を用いて露光及び現像（フォトレジストのパターニング）を行い、レジスト層を形成する。このフォトレジストのパターニングは、形成すべき配線パターン２２の形状に従って行う。液状のフォトレジストの代わりに、感光性のドライフィルム（レジスト材料をポリエステルのカバーシートとポリエチレンのセパレータシートの間に挟んだ構造のフィルム）をラミネートして、そのパターニングを行ってもよい。さらに、このパターニングされたレジスト層をマスクにして、シード層を給電層として利用した電解Ｃｕめっきにより、所要の形状にＣｕの配線パターン２２を形成する。
この後、アセトンやアルコール等を用いてフォトレジストを除去する。フォトレジストの代わりにドライフィルムを使用した場合には、水酸化ナトリウム（ＮａＯＨ）やモノエタノールアミン系等のアルカリ性の薬液を用いてドライフィルムを除去する。さらに、ウエットエッチングにより、露出しているシード層を除去する。この場合、先ずＣｕを溶かすエッチング液でシード層の上層部分のＣｕ層を除去し、次にＣｒ（Ｔｉ）を溶かすエッチング液で下層部分のＣｒ層（Ｔｉ層）を除去する。そして、所定の表面洗浄を行う。
これによって、図５（ａ）に示すように構造体５３の一方の面に、チップ４０のバンプ４３の先端（突起部４３ｂの端面）に接続された配線層２２が形成されたことになる。
なお、Ｃｕを溶かすエッチング液を用いたとき、配線層２２を構成するＣｕも除去されてそのパターンが断線するように見えるが、実際にはかかる不都合は生じない。その理由は、上述したようにシード層の上層部分はＣｕのスパッタリングにより形成されるためその膜厚はミクロンオーダー以下であるのに対し、配線層２２は電解Ｃｕめっきにより形成されるためその膜厚は少なくとも１０μｍ程度であるので、シード層のＣｕは完全に除去されても、配線層（Ｃｕ）２２についてはその表層部分のみが除去される程度であり、配線パターンが断線することはないからである。
次の工程では（図５（ｂ）参照）、その構造体５３の配線層２２が形成されている側の面に、この配線層２２を覆うようにして絶縁層２３を形成する。例えば、ビルドアップ樹脂として使用されている熱硬化性のエポキシ系樹脂やポリイミド系樹脂等からなる樹脂フィルムをラミネートして樹脂層（絶縁層２３）を形成する。ただし、この段階では、その樹脂層（絶縁層２３）を硬化させずに、半硬化状態にしておく。
次の工程では（図５（ｃ）参照）、その半硬化状態とされた樹脂層（絶縁層２３）の所定の箇所に、炭酸ガスレーザ、エキシマレーザ等による穴明け加工により、その下層の配線層２２に達するビアホールＶＨを形成する。
次の工程では（図６（ａ）参照）、その形成されたビアホールＶＨ（図５（ｃ）参照）に、スクリーン印刷法により導電性ペースト（例えば、銀（Ａｇ）ペーストや銅（Ｃｕ）ペースト等）２４Ａを充填する。この充填された導電性ペースト２４Ａは、後の工程で熱硬化されて導体ビア２４を構成する。
これによって、図示のように構造体５３の一方の面に形成された絶縁層２３の表面と同じ面上に導電性ペースト２４Ａの端面が露出し、かつ、この導電性ペースト２４Ａが配線パターン（再配線）２２を介してチップ４０のバンプ４３の先端（突起部４３ｂの端面）に接続された構造体５４が作製されたことになる。
次の工程では（図６（ｂ）参照）、その構造体５４に対し、上記の工程と同様の工程を経て作製された別の構造体５４ａを用意し、両者を重ね合わせる。すなわち、同様にしてチップ４０を内蔵し、このチップ４０の絶縁層４４が形成されている側の面（絶縁層３１上を含む）に形成された絶縁層３３の表面と同じ面上に導電性ペースト３４Ａの端面が露出し、この導電性ペースト３４Ａが配線パターン（再配線）３２を介して当該チップ４０のバンプ４３の先端（突起部４３ｂの端面）に接続された構造体５４ａを作製し、上記の構造体５４とこの構造体５４ａとを、それぞれ導電性ペースト２４Ａ，３４Ａが充填されている側の面を対向させ、その充填されている箇所を位置合わせして重ね合わせる。
次の工程では（図７（ａ）参照）、その重ね合わされた２つの構造体５４，５４ａを、その間に介在された半硬化状態にある樹脂層（絶縁層２３，３３）を熱硬化させて、接着する。これにより、各構造体５４，５４ａは、硬化された樹脂層（絶縁層２３，３３）を介して一体化されるとともに、各導体ビア２４，３４（導電性ペースト２４Ａ，３４Ａを熱硬化させたもの）を介して電気的に接続される。つまり、各構造体５４，５４ａに内蔵された各チップ４０のバンプ４３（突起部４３ｂ）は、それぞれ配線パターン（再配線）２２，３２及び導体ビア２４，３４を介して電気的に接続される。
また、上述したように絶縁層４４の表面は粗化された状態（粗面）にあるので、この粗面上に形成された樹脂層（絶縁層２３，３３）は、熱硬化された際に粗面の凹凸に食い込んだ状態となる。これにより、各絶縁層２３，３３と各チップ４０の絶縁層４４との間にアンカー効果が生じ、両絶縁層間の密着度が向上する。
次の工程では（図７（ｂ）参照）、前の工程で一体化された構造体５４，５４ａの両面に、それぞれエポキシ系樹脂やポリイミド系樹脂等からなる絶縁層２５及び３５を形成する。例えば、エポキシ系樹脂フィルムを両面にラミネートし、各樹脂フィルムをプレスしながら１３０〜１５０℃の温度で熱処理して硬化させることにより、それぞれ樹脂層（絶縁層２５，３５）を形成することができる。
次の工程では（図８（ａ）参照）、一体化された構造体５４，５４ａの両面に形成された各絶縁層２５，３５の所定の箇所に、炭酸ガスレーザ、エキシマレーザ等による穴明け加工により、ビアホールＶＨ１，ＶＨ２，ＶＨ３及びＶＨ４を形成する。図示の例では、ビアホールＶＨ１は、構造体５４側の絶縁層２５から絶縁層２１を貫通して配線層２２に達するように形成され、ビアホールＶＨ２は、構造体５４側の絶縁層２５から絶縁層２１及び絶縁層２３を貫通し、さらに構造体５４ａ側の絶縁層３３を貫通して配線層３２に達するように形成されている。また、ビアホールＶＨ３は、構造体５４ａ側の絶縁層３５から絶縁層３１を貫通して配線層３２に達するように形成され、ビアホールＶＨ４は、構造体５４ａ側の絶縁層３５から絶縁層３１及び絶縁層３３を貫通し、さらに構造体５４側の絶縁層２３を貫通して配線層２２に達するように形成されている。
次の工程では（図８（ｂ）参照）、一体化された構造体５４，５４ａの両面に形成された各絶縁層２５，３５上に、それぞれ所定の箇所に形成された各ビアホールＶＨ１，ＶＨ２，ＶＨ３，ＶＨ４を充填（導体ビア２６ａ，２６ｂ，３６ａ，３６ｂを形成）して各配線層２２，３２に接続される配線層（配線パターン）２７及び３７を形成する。この配線層２７，３７は、例えば、図５（ａ）の工程で行った処理と同様にしてセミアディティブ法により形成することができる。
ここで形成された配線層２７，３７は、本実施形態では最外層の配線層を構成する。しかし、必要に応じて、図７（ｂ）〜図８（ｂ）の工程で行った処理と同様の処理を繰り返して所要の層数となるまで、絶縁層と配線層を交互に積み重ねて積層してもよい。
次の工程では（図９（ａ）参照）、最外層の配線層２７，３７に対し、必要に応じてその表面に粗化処理を施した後、各配線層２７，３７の所定の箇所に画定されたパッド２７Ｐ，３７Ｐの部分を露出させてそれぞれ表面（絶縁層２５，３５及び配線層２７，３７）を覆うようにソルダレジスト層（絶縁層）２８，３８を形成する。例えば、感光性のソルダレジストフィルムをラミネートし、又は液状のフォトレジストを塗布し、当該レジストを所要の形状にパターニングすることで、ソルダレジスト層２８，３８を形成することができる。これによって、各ソルダレジスト層２８，３８の開口部からパッド２７Ｐ，３７Ｐが露出する。
さらに、その露出しているパッド（Ｃｕ）２７Ｐ，３７Ｐに、Ｎｉめっき及びＡｕめっきをこの順に施す。Ｎｉ／Ａｕめっきを施す理由は、上述した通りである。
最後の工程では（図９（ｂ）参照）、一方のソルダレジスト層２８から露出しているパッド２７Ｐに、表面処理剤としてのフラックスを塗布した後、外部接続端子として用いるはんだボール２９を搭載し、２４０〜２６０℃程度の温度でリフローして固定する。同様にして、他方のソルダレジスト層３８から露出しているパッド３７Ｐには、適量のはんだ３９を被着させる。その後、表面を洗浄してフラックスを除去する。
さらに、図中破線Ｄ−Ｄ’で示すように、個々のファンアウト構造のパッケージ（上下方向に配置された２個のチップ４０を内蔵し、各チップ４０に対応する外部接続用のパッド２７Ｐ，３７Ｐの配置エリアがチップ実装エリアの周囲に拡張された部分を含む基板）単位に切断分割して、本実施形態の電子部品内蔵配線基板１０（図１）を得ることができる。
なお、図９（ｂ）の例ではパッド２７Ｐ上に外部接続端子２９を設けているが、上述したように必ずしも設ける必要はなく、必要なときに外部接続端子を接合できるように当該パッド２７Ｐを露出させた状態のままにしておいてもよい。
以上説明したように、本実施形態に係る電子部品内蔵配線基板１０（図１）及びその製造方法（図２〜図９）によれば、ウエハレベルパッケージのプロセスを用いて基板（シリコンウエハ）４０Ａの電極パッド４１上に突起部４３ｂを有するバンプ４３を形成し、さらに銅箔５１（又は樹脂フィルム）を絶縁層４４に圧着して突起部４３ｂの一部を絶縁層４４の上面に露出させたものを個片化し、その個片化されたチップ４０を樹脂層（絶縁層２１，３１）内に再配置して再配線（配線パターン２２，３２）を行っている。さらに、その再配線を行った構造体を２つ（５４，５４ａ）用意し、これら構造体を重ね合わせて一体化したものに対し、再配線（配線パターン２７，３７）を行っている。
その再配線は、各チップ４０の電極パッド４１上のバンプ４３からそれぞれ直接配線パターン２２，３２をひき出し、そのひき出された配線パターン２２，３２が、最外層の配線層２７，３７の、チップ実装エリアの下方（上方）に対応する部分だけでなくその外側エリアに対応する部分にも画定された外部接続用のパッド２７Ｐ，３７Ｐに電気的に繋がるように行っている。
このように本実施形態では、再配線に先立ち、従来技術（前述した特許文献１等）で行われていたような、突起部を有するバンプの部分も含めてチップを絶縁樹脂で埋め込み、レーザで孔明けして当該バンプを露出させる、といった面倒な処理を行わなくても、図３に示したように銅箔５１を絶縁層４４に圧着することでバンプ４３の先端（突起部４３ｂの端面）を絶縁層４４から容易に露出させることができる。これにより、その露出したバンプ４３の先端から直接配線パターンをひき出し、所望の再配線を行ってファンアウト構造のパッケージ（電子部品内蔵配線基板１０）を得ることができる。つまり、内蔵される電子部品（チップ４０）の電極端子との接続に際し、レーザによる孔明け工程が省略できるので、工程の簡素化を図ることができる。
また、従来技術で行われていたようなレーザ加工による絶縁層へのビア開口（ビアホールの形成）を行う必要がなく、絶縁層４４から露出したバンプ４３の先端（突起部４３ｂの端面）に直接パターニングを行うことができる。これにより、従来のレーザによる孔明け（ビアホールの形成）に起因して制限されていた配線のピッチ（１５０μｍ程度までのピッチ）に左右されることなく、現状の技術で可能とされている１００μｍ以下のピッチの微細配線を行うことが可能となる。ちなみに、バンプ４３の突起部４３ｂは、上述したように金（Ａｕ）のボンディングワイヤ（太さが２０〜５０μｍ程度）を切断することによって形成されるので、絶縁層４４から露出している突起部４３ｂの端面の大きさは２０〜５０μｍ程度であり、上記の微細配線は十分に実現可能である。
また、本パッケージ１０には２個のチップ４０が積層された形で内蔵されているが、この積層構造は、図６（ａ）に示す構造体５４（個片化されたチップ４０を樹脂層２１内に再配置して再配線（配線パターン２２）を行い、さらに絶縁層２３で被覆し、その絶縁層２３の表面と同じ面上に、チップ４０のバンプ４３の先端（突起部４３ｂの端面）に電気的に接続された導電性ペースト２４Ａの端面が露出したもの）に対し、この構造体５４を作製した工程と同様の工程を経て作製された別の構造体５４ａを重ね合わせて一体化することにより、形成されている。
つまり、従来のようにチップの埋め込み（チップ上への絶縁層の形成）→その絶縁層にレーザで孔明け（バンプの露出）→当該チップの端子からの配線パターンのひき出し、といった一連の処理を、積層するチップの数だけ繰り返し行う必要がなく、あらかじめユニット化された構造体５４，５４ａを組み合わせることで、三次元実装（より一層の高密度実装）を比較的簡単に実現することができる。
上述した実施形態に係る電子部品内蔵配線基板１０（図１）の構成では、２個のチップ４０を内蔵させた場合を例にとって説明したが、本発明の要旨からも明らかなように、配線基板に内蔵されるチップの個数が２個に限定されないことはもちろんである。必要に応じて、積層方向のスペースが許容される範囲内で３個以上のチップを積層して内蔵させることも可能である。この場合、更なる高密度化及び高機能化に対応することができる。
１０…電子部品内蔵配線基板（パッケージ）、
２１，２３，２５，３１，３３，３５，４４…樹脂層（絶縁層）、
２２，２７，３２，３７…配線層（配線パターン／再配線）、
２４，２６ａ，２６ｂ，３４，３６ａ，３６ｂ…導体ビア、
２８，３８…ソルダレジスト層（保護膜／絶縁層）、
２７Ｐ，３７Ｐ…外部接続用のパッド、
４０…半導体チップ（電子部品）、
４０Ａ…半導体基板（基板本体）、
４１…電極パッド、
４３（４３ａ，４３ｂ）…突起部を有するバンプ、
５１…銅箔（シート状の部材）、
５２…テープ（支持基材）、
５４，５４ａ…（第１、第２の）構造体。

Claims (5)

  1. 基板本体に形成された電極パッド上に突起部を有するバンプを形成後、前記基板本体上に前記バンプを覆うように第１の絶縁層を形成し、該絶縁層にシート状の部材を圧着して前記突起部の一部を前記絶縁層の上面に露出させた後、前記シート状の部材を除去して電子部品を得る工程と、
    前記電子部品の少なくとも側面周囲を覆い、その一方の面が前記第１の絶縁層の表面と同一面となるように第２の絶縁層を形成する工程と、
    前記第１、第２の絶縁層上に、前記突起部の露出した一部に直接接続される第１の配線層を所要のパターン形状に形成する工程と、
    前記第１の配線層を覆うように熱硬化性材料からなる第３の絶縁層を半硬化状態で形成後、該第３の絶縁層に前記第１の配線層に達するビアホールを形成し、該ビアホールに導電性材料を充填する工程と、
    以上の工程を経て作製された第１の構造体と、同様の工程を経て作製された第２の構造体とを、それぞれ前記導電性材料が充填されている側の面を対向させ、その充填されている箇所を位置合わせして重ね合わせた後、半硬化状態にある前記第３の絶縁層を熱硬化させて一体化する工程と、
    該一体化された構造体の両面に、前記電子部品の実装エリアの周囲の領域に対応する部分において前記第１、第２の各構造体における前記第１の配線層にそれぞれ達する複数のビアホールを形成した後、該ビアホールを充填して前記第１の配線層に接続される第２の配線層を所要のパターン形状に形成する工程と、
    前記第２の配線層の所定の箇所に画定されたパッドの部分を露出させて保護膜を形成する工程とを含むことを特徴とする電子部品内蔵配線基板の製造方法。
  2. 前記電子部品を得る工程において、前記シート状の部材として、前記第１の絶縁層と対向する側の面が粗面とされた銅箔又は樹脂フィルムを用い、該銅箔又は樹脂フィルムの圧着により前記粗面を前記第１の絶縁層及び前記突起部の露出した一部に転写することを特徴とする請求項１に記載の電子部品内蔵配線基板の製造方法。
  3. 前記電子部品を得る工程において、前記電極パッド上に形成される前記突起部を有するバンプは、ボンディングワイヤの前記パッドへの接合と、該接合後の該ボンディングワイヤの切断を連続的に行うことで形成されることを特徴とする請求項２に記載の電子部品内蔵配線基板の製造方法。
  4. 前記第２の絶縁層を形成する工程は、支持基材上に前記電子部品をフェイスダウンの態様で配置する工程と、前記支持基材上に前記電子部品の側面周囲を覆うように前記第２の絶縁層を形成する工程と、前記支持基材を除去する工程とを含むことを特徴とする請求項２に記載の電子部品内蔵配線基板の製造方法。
  5. 前記電子部品は、ウエハレベルパッケージのプロセスを用いて半導体ウエハに作り込まれた複数のデバイスに対し、前記電子部品を得る工程で行った処理を施した後に、各デバイス単位に個片化して得られた半導体チップであることを特徴とする請求項２に記載の電子部品内蔵配線基板の製造方法。
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