JP5442236B2 - 電子部品内蔵配線基板の製造方法、電子部品内蔵配線基板及び半導体装置 - Google Patents

電子部品内蔵配線基板の製造方法、電子部品内蔵配線基板及び半導体装置 Download PDF

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Description

本発明は、半導体素子等の電子部品を搭載するのに供される配線基板を製造する技術に係り、より詳細には、高密度化及び高機能化に対応すべく半導体素子等の電子部品を内蔵した多層構造を有する配線基板（電子部品内蔵配線基板）の製造方法、電子部品内蔵配線基板及び半導体装置に関する。
かかる配線基板は、半導体素子等の電子部品を表面実装する役割も果たすことから、以下の記述では便宜上、「半導体パッケージ」もしくは単に「パッケージ」ともいう。
多層構造の配線基板を製造する技術として、従来よりビルドアップ工法が広く用いられている。このビルドアップ工法を用いた配線基板は、層間絶縁層の材料（代表的には、樹脂）とビアホール形成プロセスの組合せにより多種類のものが作製可能であり、その典型的な製造プロセスは、支持基材（コア基板）を中心としてその両面又は一方の面に、樹脂層（絶縁層）の形成、樹脂層におけるビアホールの形成、ビアホールの内部の充填（ビアの形成）を含めた配線層（配線パターン）の形成を順次繰り返して積み上げていくものである。
また、このような多層構造の配線基板に、高密度化及び高機能化に対応すべく半導体素子等の電子部品を内蔵させたものがある。その一例は、下記の特許文献１に記載されている。この特許文献１には、半導体素子を内蔵する多層プリント配線板の製造方法が開示されており、そのプロセスは、コア部にデバイス（ＩＣチップ）を配置→樹脂で封止→平坦化のための研磨（チップの電極面を露出）→その上に絶縁層を形成→この絶縁層にビアホールを形成→セミアディティブ法による配線層の形成→以降所要の層数となるまで絶縁層と配線層を交互に形成、といった一連の処理を含んでいる。
特開２００２−２４６７５７号公報
上述したように電子部品を内蔵したパッケージ（配線基板）の製造技術では、上記の特許文献１にも例示したように、デバイスを搭載（コア部に配置）してから所要数の配線層を形成するまで一連の処理を時系列的に行っている。つまり、これら一連の処理を通して１つの製品を製造しているので、その歩留りは、全工程を通しての歩留りによって決まることになる。
このため、その全工程中の１つの工程で不具合が生じた場合、あるいは２つ以上の工程で不具合が生じた場合のいずれの場合でも、最終的に得られる製品は出荷できない「不良品」となる。例えば、良品のデバイスを埋め込んだ後に各層を形成していく過程で配線等が不良となった場合、その製品は不良品となるため、内蔵されているデバイス（良品）が無駄になってしまう。つまり、その不具合が生じた製品が得られるまでに使用された材料や費やされた工数（製造期間）が全て無駄なものとなり、歩留りの低下をきたすといった課題があった。特に、全工程中の最終段階に近い工程で不具合が発生した場合にはコスト面で更に不利であった。
本発明は、かかる従来技術における課題に鑑み創作されたもので、半導体素子等の電子部品を内蔵した配線基板を製造する過程で不具合が生じた場合でも、その不具合により発生する材料等の無駄を大いに減らし、歩留りの向上に寄与することができる電子部品内蔵配線基板の製造方法、電子部品内蔵配線基板及び半導体装置を提供することを目的とする。
上述した従来技術の課題を解決するため、本発明の一形態によれば、一方の面に突起状端子が形成された電子部品を用意し、該電子部品をフェイスアップの態様で基材上に搭載してなる第１の構造体を作製する工程と、所要の層数で配線層を積層し、前記電子部品の突起状端子を挿通させるためのスルーホールを形成してなる第２の構造体を作製する工程と、前記第１の構造体と前記第２の構造体との間に樹脂材を介在させ、前記第１の構造体の突起状端子と前記第２の構造体のスルーホールとを位置合わせし、前記突起状端子を前記樹脂材に貫通させて前記第１、第２の構造体を一体化させる工程と、前記突起状端子の端面を前記第２の構造体から露出させる工程と、前記突起状端子の端面に接続される配線層を形成する工程とを含み、前記第１の構造体の前記基材と前記第２の構造体との間、前記第１の構造体の前記電子部品と前記第２の構造体との間、及び前記突起状端子と前記スルーホールの内壁との間に、前記樹脂材が一体的に充填される電子部品内蔵配線基板の製造方法が提供される。
本発明に係る電子部品内蔵配線基板の製造方法によれば、予め一方の面に突起状端子が形成された電子部品（例えば、回路形成面側の電極パッド上に導電性ポストが設けられた半導体素子）をフェイスアップの態様で基材上に搭載したもの（第１の構造体）と、所要の層数で配線層が積層され、その所要の箇所に上記突起状端子を挿通させるためのスルーホールが形成されたもの（第２の構造体）とを別々に作製しておき、これら各構造体のそれぞれ突起状端子とスルーホールとを位置合わせし、その間に接着部材を介在させ、突起状端子の端面が接着部材を貫通して第２の構造体の表面に露出するように各構造体を積層し、一体構造としている。
前述したように従来の技術（デバイスを基板内に組み込んだ後にこのデバイスに接続される配線層を順次積層していく一連の工程が時系列的につながっている方法）では、全工程中の１つの工程で不具合が生じた場合でも最終的に得られる製品は出荷できない「不良品」となるため、製品としての歩留りの低下をきたすといった問題があった。また、不具合が生じた製品が得られるまでに使用された材料等が全て無駄なものとなり、特に、全工程中の最終段階に近い工程で不具合が発生した場合、コストの点で更に不利であった。
これに対し本発明の方法では、第１の構造体を作製する工程及び第２の構造体を作製する工程のいずれかの工程で不具合が生じた場合でも、その不具合が生じている部材（この場合、第１の構造体もしくは第２の構造体）のみを廃棄して、それと同じ機能を有する良品を代用すればよい。つまり、一方の部材が不良品となった場合でも、他方の部材が良品であれば、この良品を利用することで、その分の無駄（材料や工数）を無くすことができる。これにより、従来技術と比べて、歩留りの大幅な向上を図ることが可能となる。
本発明の他の一形態によれば、一方の面に突起状端子が設けられた電子部品がフェイスアップの態様で基材上に搭載された第１の構造体と、配線層が積層されていると共に、スルーホールが設けられ、前記電子部品の突起状端子が前記スルーホールに挿通された第２の構造体と、前記第１の構造体の前記基材と前記第２の構造体との間、前記第１の構造体の前記電子部品と前記第２の構造体との間、及び前記突起状端子と前記スルーホールとの内壁との間に一体的に充填された樹脂材と、前記第２の構造体の上に形成され、前記突起状端子に接続された配線層とを備え、前記第２の構造体のスルーホールの開口端から前記突起状端子の端面と前記樹脂材の端面が露出している電子部品内蔵配線基板が提供される。また、本発明の更に他の形態によれば、上記の一形態に係る電子部品内蔵配線基板に半導体素子（及び受動素子）が表面実装された半導体装置が提供される。
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
図１は本発明の一実施形態に係る電子部品内蔵配線基板（半導体パッケージ）の構成を断面図の形態で示したものである。
本実施形態に係る半導体パッケージ（電子部品内蔵配線基板１０）は、基本的には、それぞれ単一部材として構成されたポスト付チップ搭載基板２８と積層配線シート３０とを備えて構成されており、これら各単一部材２８，３０は、後述するように接着部材（熱硬化性の樹脂シート４０）を介して一体化された構造を有している。
ポスト付チップ搭載基板２８は、電子部品としてのシリコン（Ｓｉ）チップ２０の回路形成面側（図示の例では上側）に突起状端子（図示の例では、３本のポスト２４）が設けられたポスト付チップ２５と、このポスト付チップ２５が搭載された絶縁性の基材２７とを備えている。ポスト付チップ２５は、その回路形成面側と反対側の面に接着されたダイ・アタッチ・フィルム２６を介在させて基材２７上に搭載されている。つまり、ポスト付チップ２５は、フェイスアップの態様で実装されている。また、チップ２０上に設けられたポスト２４は、外付けの半導体素子等の電子部品（外部チップ）が実装される側（図示の例では上側）の最外層の配線層４１のパッド部４１Ｐ（外部接続パッド）に導通する接続端子として機能する。
積層配線シート３０は、支持基材（コア材）を含まない配線基板（いわゆるコアレス基板）であり、所要数の配線層（図示の例では、配線層３１，３４）が絶縁層３２，３５を介在させて積層され、各絶縁層３２，３５に形成されたビアホールに充填された導体（ビア３３，３６）を介して層間接続された構造を有している。ただし、最外層の絶縁層３５については、その所要の箇所に埋め込み形成されたビア３６が露出されている。また、この積層配線シート３０の所要の箇所（図示の例では３箇所）には、チップ２０上のポスト２４を挿通させるためのスルーホールＴＨが形成されている。
後述するように、このスルーホールＴＨにチップ２０のポスト２４を挿通してその隙間を接着部材（溶融した樹脂シート４０の一部）で充填し硬化させることで、ポスト付チップ搭載基板２８と積層配線シート３０とを一体化させることができる。この一体化された構造体において、ポスト２４の端面及びビア３６の端面は、積層配線シート３０の上面と同一面（同じ高さ）で露出している。
また、この一体化された構造体の一方の面（外部チップ実装面側）には、最外層の配線層４１が所要の形状にパターニング形成されており、その所要の箇所にパッド部４１Ｐが画定されている。各パッド部４１Ｐは、図示のようにポスト２４の端面及びビア３６の端面に接続されるよう形成されている。さらに、積層配線シート３０上（パッド部４１Ｐの領域を除く）には、保護膜としての絶縁層（ソルダレジスト層）４２が形成されている。なお、図示の例では説明の簡単化のため、「最外層の」配線層４１としているが、本パッケージ１０に要求される機能等に応じて外部チップ実装面側に適宜形成され得るビルドアップ層のうちの１つの配線層であってもよい。つまり、必要に応じて所要数のビルドアップ層を形成した後、最外層の配線層４１を形成してもよい。
同様に、外部チップ実装面側と反対側の面にも、最外層の配線層４４が所要の形状にパターニング形成されており、その所要の箇所にパッド部４４Ｐが画定されている。各パッド部４４Ｐは、図示のようにポスト付チップ搭載基板２８の基材２７及び樹脂シート４０を貫通して形成されたビアホールＶＨに充填された導体（ビア４３）の端面に接続されるよう形成されている。さらに、基材２７上（パッド部４４Ｐの領域を除く）には、保護膜としての絶縁層（ソルダレジスト層）４５が形成されている。同様に、この場合も説明の簡単化のため、「最外層の」配線層４４としているが、必要に応じて所要数のビルドアップ層を形成した後、最外層の配線層４４を形成してもよい。
また、各ソルダレジスト層４２，４５から露出するパッド部４１Ｐ，４４Ｐには、それぞれ外部チップの電極端子や、本パッケージ１０をマザーボード等の実装用基板に実装する際に使用される外部接続端子が接合されるので、当該パッド部にニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきをこの順に施しておくのが望ましい。これは、端子を接合したときのコンタクト性を良くするためと、パッド部を構成する金属（代表的には銅（Ｃｕ））との密着性を高め、ＣｕがＡｕ層中へ拡散するのを防止するためである。
さらに、本実施形態では、外部チップ実装面側のパッド部４１Ｐにプリソルダを施している（はんだ４６の被着）。これは、出荷先の便宜を考慮して、外部チップを実装する際にその電極端子と接続し易いようにするためである。また、外部接続端子接合面側のパッド部４４Ｐについては、出荷先で必要に応じて外部接続端子を接合できるように露出させた状態のままにしている（ＬＧＡ（ランド・グリッド・アレイ））。もちろん、出荷先の要望に応じて前もって当該パッド部にはんだボール（図６、図７参照）やピン等を接合しておいてもよい（ＢＧＡ（ボール・グリッド・アレイ）、ＰＧＡ（ピン・グリッド・アレイ））。
本実施形態に係る電子部品内蔵配線基板１０（図１）を構成する各部材の具体的な材料や大きさ等については、以下に記述するプロセスに関連させて説明する。
以下、本実施形態に係る電子部品内蔵配線基板１０を製造する方法について、その製造工程の一例を示す図２〜図４を参照しながら説明する。
先ず最初の工程では（図２（ａ）参照）、本実施形態の電子部品内蔵配線基板１０を構成する基本となる単一部材（ポスト付チップ搭載基板２８、積層配線シート３０）を用意する。
（１）ポスト付チップ搭載基板の作製
先ず、ポスト２４の付いたチップ２０を作製し、このポスト付チップ２５を基材２７上に搭載する。
ポスト付チップ２５は、例えば、以下のようにして作製することができる。先ず、所要の大きさ（直径が８インチもしくは１２インチ）のシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイスをアレイ状に作り込み、そのデバイスが形成されている側の面に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなるパッシベーション膜２２（図２（ａ）において破線表示で囲んだ部分の拡大図参照）を形成し、各デバイス上に所要のパターンで形成されたアルミニウム（Ａｌ）の配線層の一部分に画定される電極パッド２１に対応する部分のパッシベーション膜２２をレーザ等により除去する（つまり、当該部分を開口して電極パッド２１を露出させる）。
さらにパッシベーション膜２２上に、フォトリソグラフィによりポリイミド樹脂等の絶縁膜（図示せず）を形成した後、この絶縁膜が形成されている側の全面に、スパッタリングにより金属薄膜２３を形成する。この金属薄膜２３は、電極パッド（Ａｌ）２１との密着性を高めるためのチタン（Ｔｉ）層もしくはクロム（Ｃｒ）層と、この上に積層される銅（Ｃｕ）層との２層構造を有している。
さらに金属薄膜２３上に、形成すべきポスト２４の高さと同じ厚さを有し、かつ、その形状に応じた開口部を有するようにパターニングされためっきレジスト（図示せず）を形成する。レジスト材としては、液状のフォトレジストもしくは感光性のドライフィルムが用いられる。次に、このめっきレジスト層の開口部から露出している電極パッド２１（金属薄膜２３）上に、金属薄膜２３をシード層として利用した電解Ｃｕめっきにより、Ｃｕポスト２４を形成する。本実施形態では、このＣｕポスト２４の高さは、６０μｍ程度に選定している。
次いで、適当な研削装置を用いてウエハ裏面（デバイスが形成されている側と反対側の面）を研削し、所定の厚さ（最終的に得られるチップ２０の厚さと同じ５０μｍ程度）に薄くした後、めっきレジスト層を除去する。液状のフォトレジストを使用した場合には、有機溶剤を含む剥離液を用いて除去し、感光性のドライフィルムを使用した場合には、水酸化ナトリウム（ＮａＯＨ）やモノエタノールアミン系等のアルカリ性の薬液を用いて剥離除去する。
さらに、露出している金属薄膜２３をウェットエッチングにより除去する。この場合、先ずＣｕを溶かすエッチング液で上層部分のＣｕ層を除去し、次にＴｉもしくはＣｒを溶かすエッチング液で下層部分のＴｉ層もしくはＣｒ層を除去する。これによって、図示のようにパッシベーション膜２２が露出する。この後、所定の表面洗浄等を行う。
そして、ダイサー等により各デバイス（チップ）単位に切断分割することで、一方の面にＣｕポスト２４が形成された個々のチップ２０（ポスト付チップ２５）を得ることができる。各デバイス単位に個片化する際には、そのウエハを、ダイシング用フレームに支持されたダイシング用テープ上に、ダイ・アタッチ・フィルム（厚さ１５μｍ程度）を介在させて、ウエハ裏面を接着させて搭載し、ダイサーのブレードにより、各デバイスの領域を画定する線に沿ってウエハを切断分割した後、その分割された各ポスト付チップ２５をピックアップする。その際、個々のチップ２５には、図２（ａ）に示すようにダイ・アタッチ・フィルム２６が付いている。
次に、このようにして作製されたポスト付チップ２５を、その電極パッド２１（Ｃｕポスト２４）が形成されている側の面を上にしたフェイスアップの態様で、エポキシ系樹脂やポリイミド系樹脂等からなるシート状の基材２７上に搭載する（ダイ・アタッチ）。その際、チップ２５の裏面にはダイ・アタッチ・フィルム２６が付いているので、その粘着性を利用してチップ２５を基材２７上の規定の位置に固定することができる。
以上の工程により、一方の単一部材（ポスト付チップ搭載基板２８）が作製されたことになる。
なお、図２（ａ）の例では、図示の簡単化のために１個のポスト付チップ２５のみが基材２７上に配置された状態を示しているが、実際には、最終的に個々の製品（電子部品内蔵配線基板）単位に分割されるべき数に応じて複数個のポスト付チップ２５が基材２７上にアレイ状に配列されている。
（２）積層配線シートの作製
積層配線シート３０は、例えば、本願の出願人が以前に提案したコアレス基板の製造技術（特開２００７−１５８１７４号公報）を利用して作製することができる。その方法の一例は以下の通りである。
先ず、銅（Ｃｕ）からなる仮基板を用意し、この仮基板上に、形成すべき所要の配線パターンの形状に応じた開口部を備えためっきレジストを形成し、次に、このめっきレジスト層の開口部から露出している仮基板（Ｃｕ）上に、例えば、Ａｕめっき層とＮｉめっき層の２層構造からなる配線層３１（パッド部３１Ｐ）を形成する。次いで、めっきレジスト層を除去した後、仮基板及び配線層３１（パッド部３１Ｐ）上にエポキシ系樹脂等の絶縁層３２を形成し、この絶縁層３２の所要の箇所（パッド部３１Ｐに対応する部分）にビアホールを形成する。
次いで、このビアホールを、スクリーン印刷法により銅（Ｃｕ）や銀（Ａｇ）等の導電性ペーストで充填し、又はＣｕめっきにより充填した後（ビア３３の形成）、セミアディティブ法等により、このビア３３に接続させて絶縁層３２上に所要の形状に配線層３４を形成する。以降、所要の層数となるまで絶縁層と配線層を交互に積み重ねて積層し、最外層の絶縁層３５については、その所要の箇所に埋め込んだビア３６を露出させておく。
次に、このようにして積層された構造体の所要の箇所（図示の例では３箇所）に、チップ２０上のポスト２４を挿通させるためのスルーホールＴＨを形成する。このスルーホールＴＨは、例えば、ＣＯ２ ガスレーザ、エキシマレーザ、ＹＡＧレーザ等による穴明け加工、機械ドリルによる穴明け加工等により形成することができる。
そして、仮基板（Ｃｕ）を、配線層３１及び絶縁層３２に対して選択的にエッチングすることで、もう一方の単一部材である積層配線シート３０を得ることができる。本実施形態では、この積層配線シート３０の厚さは、５０μｍ程度に選定している。
次の工程では（図２（ｂ）参照）、前の工程で作製された積層配線シート３０とポスト付チップ搭載基板２８とを、ポスト付チップ搭載基板２８のポスト２４の上方に積層配線シート３０のスルーホールＴＨが位置するように両者を位置合わせし、両者間に熱硬化性の樹脂シート４０を介在させて重ね合わせる。この樹脂シート４０の材料としては、好適には、ビルドアップ樹脂として広く用いられているエポキシ系樹脂が使用される。
次の工程では（図３（ａ）参照）、前の工程で位置合わせされ重ね合わされたポスト付チップ搭載基板２８、熱硬化性の樹脂シート４０及び積層配線シート３０を、下側のプレス熱盤５１と上側のプレス熱盤５２（その内表面にポリエステル樹脂等からなる保護フィルム５３が貼り付けられている）との間に配置し、真空プレス等により上下両面から加熱・加圧（ホットプレス）して積層し、一体構造とする。そのホットプレス処理の過程で、チップ２０上のポスト２４は樹脂材（樹脂シート４０）を貫通して積層配線シート３０のスルーホールＴＨに挿通され、溶融した樹脂の一部はポスト２４とスルーホールＴＨの隙間に充填される。
上側のプレス熱盤５２上に貼り付けられた保護フィルム５３は、溶融した樹脂の一部がプレス熱盤５２上に密着するのを防止するとともに、積層配線シート３０の外部チップ実装面側に漏れ出すのを防止するためのものである。樹脂が積層配線シート３０上に漏れ出すと、場合によってはポスト２４上、ビア３６上にも樹脂が付着し、その上に形成される配線層４１（図３（ｂ）参照）との導通が損なわれるからである。この保護フィルム５３は、必ずしもプレス熱盤５２上に貼り付けておく必要はなく、プレス熱盤５２と積層配線シート３０との間に配置するだけでもよい。つまり、前の工程でポスト付チップ搭載基板２８、熱硬化性の樹脂シート４０及び積層配線シート３０を位置合わせして重ね合わせた際に、さらに積層配線シート３０上に保護フィルム５３も重ね合わせ、この重ね合わされた構造体（２８，４０，３０，５３）をプレス熱盤５１，５２間に配置してもよい。
このようにして所要のホットプレス処理が終わると、その一体化された構造体をプレス熱盤５１，５２間から取り出す。これによって、ポスト２４の端面及びビア３６の端面が積層配線シート３０の上面と同一面で（つまり、同じ高さで）露出した構造体が作製されたことになる。
このとき、熱硬化された樹脂層（樹脂シート４０）の厚さは、７５μｍ（＝チップ２０の厚さ（５０μｍ）＋ダイ・アタッチ・フィルム２６の厚さ（１５μｍ）＋ポスト２４の高さ（６０μｍ）−積層配線シート３０の厚さ（５０μｍ）程度となっている。熱硬化の際に溶融した樹脂の一部は、チップ２０上のポスト２４と積層配線シート３０のスルーホールＴＨとの隙間にも充填されるため、この充填量を考慮して、図２（ｂ）の工程で用意すべき樹脂シート４０は７５μｍ以上の適当な厚さに選定する必要がある。
なお、本工程においてホットプレスの際の保護フィルム５３の状態等によっては、ポスト２４及びビア３６の各端面が確実に露出しない場合も想定される。その場合には、各端面上に薄い樹脂皮が被着しているので、ホットプレス後に、積層配線シート３０の上面を適宜研削してポスト２４及びビア３６の各端面を露出させるようにする。
次の工程では（図３（ｂ）参照）、積層配線シート３０の最外層の絶縁層３５上に、セミアディティブ法等により、ポスト２４及びビア３６にそれぞれ接続されるように所要の形状に最外層の配線層４１（パッド部４１Ｐ）を形成する。この配線層４１は、説明の簡単化のために「最外層」のものとしているが、上述したように外部チップ実装面側に必要に応じて適宜形成され得るビルドアップ層のうちの１つの配線層であってもよい。
次の工程では（図３（ｃ）参照）、積層配線シート３０上に形成された配線層４１のパッド部４１Ｐが露出するようにその表面を覆うソルダレジスト層４２（最外層の絶縁層）を形成する。このソルダレジスト層４２は、例えば、感光性のソルダレジストフィルムをラミネートし、もしくは液状のフォトレジストを塗布し、当該レジストを所要の形状にパターニングすることで、形成することができる。さらに、このソルダレジスト層４２から露出しているパッド部４１ＰにＮｉ／Ａｕめっきを施す。
本工程で形成する絶縁層４２についても、説明の簡単化のために「最外層」のものとしているが、上述したように外部チップ実装面側に必要に応じて適宜形成され得るビルドアップ層のうちの１つの絶縁層であってもよい。この場合、所要数のビルドアップ層を形成した後、ソルダレジスト層４２が形成されることになる。
次の工程では（図４（ａ）参照）、外部チップ実装面側と反対側の面（図示の例では下側）において基材２７の所要の箇所（図示の例では４箇所）に、この基材２７及び樹脂シート４０を順に貫通して積層配線シート３０の最下層の配線層３１（パッド部３１Ｐ）に達するビアホールＶＨを形成する。このビアホールＶＨは、ＣＯ２ ガスレーザ、エキシマレーザ等により形成することができる。
あるいは、他の方法を用いてビアホールＶＨを形成することも可能である。例えば、基材２７及び樹脂シート４０がともに感光性の材料から構成されている場合には、フォトリソグラフィにより当該ビアホールＶＨを形成することができる。さらに他の方法として、サンドブラストを用いることも可能である。この方法では、サンドの噴射によって対象面を削りとっていくため、そのサンドが吹き付けられる面（この場合、基材２７）を保護するため、基材２７上のビアホール形成箇所に対応する部分を除いてマスキング処理（保護テープの貼り付け等）を施す必要がある。
次の工程では（図４（ｂ）参照）、そのビアホールＶＨを、銅（Ｃｕ）や銀（Ａｇ）等の導電性ペーストを用いたスクリーン印刷法により充填し、又はＣｕめっきにより充填する（ビア４３の形成）。さらに、図３（ｂ）の工程で行った処理と同様にしてセミアディティブ法等により、このビア４３に接続させて基材２７上に所要の形状に最外層の配線層４４（パッド部４４Ｐ）を形成する。
同様に、この配線層４４についても説明の簡単化のために「最外層」のものとしているが、上述したように外部接続端子接合面側に必要に応じて適宜形成され得るビルドアップ層のうちの１つの配線層であってもよい。
次の工程では（図４（ｃ）参照）、図３（ｃ）の工程で行った処理と同様にして、基材２７上に形成された配線層４４のパッド部４４Ｐが露出するようにその表面を覆うソルダレジスト層４５（最外層の絶縁層）を形成する。さらに、このソルダレジスト層４５から露出しているパッド部４４ＰにＮｉ／Ａｕめっきを施す。
同様に、この絶縁層４５についても説明の簡単化のために「最外層」のものとしているが、上述したように外部接続端子接合面側に必要に応じて適宜形成され得るビルドアップ層のうちの１つの絶縁層であってもよい。この場合、所要数のビルドアップ層を形成した後、ソルダレジスト層４５が形成されることになる。
最後の工程では（図４（ｄ）参照）、外部チップ実装面側のパッド部４１Ｐにプリソルダ（はんだ４６の被着）を施した後、ダイサー等により、所要とする個々のパッケージ単位（１個のポスト付チップ２５とその周囲の必要とされる積層配線領域（ビア、外部接続パッド等）を含む部分）に切断分割する。
図示の例では、外部接続端子接合面側のパッド部４４Ｐは露出させた状態のままにしているが、必要に応じて当該パッド部４４Ｐに外部接続端子（はんだボールやピン等）を接合させておいてもよい。この場合、ダイシングを行う前に、当該パッド部４４Ｐに、表面処理剤としてのフラックスを塗布した後、外部接続端子としてのはんだボールを搭載し、２４０〜２６０℃程度の温度でリフローしてバンプ化する。その後、表面を洗浄してフラックスを除去する。
以上の工程により、本実施形態の電子部品内蔵配線基板１０（図１）が製造されたことになる。
以上説明したように、本実施形態に係る電子部品内蔵配線基板１０の製造方法（図２〜図４）によれば、あらかじめ所要の層数で配線層が積層された積層配線シート３０と、この積層配線シート３０に設けたスルーホールＴＨに挿通されるポスト２４を備えたチップ２０（ポスト付チップ２５）を所定の基材２７上に搭載したもの（ポスト付チップ搭載基板２８）とを別々に作製しておき、これら各単一部材２８，３０を熱硬化性の樹脂シート４０を介在させて重ね合わせ、真空プレス等により一体構造としている。さらに、その積層された構造体の一方の面（外部チップ実装面側）に、必要に応じて所要数のビルドアップ層を形成した後、最外層の配線層４１及びソルダレジスト層４２を形成し、さらに他方の面（外部接続端子接合面側）に、積層配線シート３０の最下層の配線層３１に達するビアホールＶＨを形成し、必要に応じて所要数のビルドアップ層を形成した後、最外層の配線層４４及びソルダレジスト層４５を形成して、半導体パッケージ（電子部品内蔵配線基板１０）を得ている。
前述した特許文献１に例示したような従来のプロセス（デバイスを基板内に組み込んだ後にこのデバイスに接続される配線層を順次積層していく一連の工程が時系列的につながっている方法）では、全工程中の１つの工程で不具合が生じた場合でも最終的に得られる製品（半導体パッケージ）は出荷できない「不良品」となるため、製品としての歩留りの低下をきたすといった問題があった。また、不具合が生じた製品が得られるまでに使用された材料や費やされた工数（製造期間）が全て無駄なものとなり、特に、全工程中の最終段階に近い工程で不具合が発生した場合にはコストの点で更に不利であった。
これに対し本実施形態に係る製造方法では、いずれかの工程（特に、基本となる単一部材であるポスト付チップ搭載基板２８及び積層配線シート３０の作製工程のいずれかの工程）で不具合が生じた場合でも、その不具合が生じている部材（この場合、ポスト付チップ搭載基板２８又は積層配線シート３０）のみを廃棄して、それと同じ機能を有する良品を代用すればよい。つまり、一方の部材（例えば、積層配線シート３０）が不良品となった場合でも、他方の部材（ポスト付チップ搭載基板２８）が良品であれば、この良品を利用することで、その分の無駄を無くすことができる。これにより、従来技術と比べて、歩留りの大幅な向上を図ることができ、製造期間の短縮化にも寄与することができる。
上述した実施形態では、ポスト付チップ２５を搭載する基材２７がエポキシ系樹脂等の絶縁性材料から構成されている場合を例にとって説明したが、当該基材を構成する材料が絶縁性のものに限定されないことはもちろんである。図２（ａ）に示したようにポスト付チップ２５と基材２７との間にはダイ・アタッチ・フィルム２６（絶縁性部材）が介在しているので、当該基材を構成する材料としては、チップ２５との関係では導電性のものを使用することも可能である。
図５はその一例を示しており、本発明の他の実施形態に係る半導体パッケージの製造方法の工程（一部）を断面図の形態で示したものである。図中、（ａ）、（ｂ）、（ｃ）の各工程で行う処理は、それぞれ図２（ｂ）、図３（ａ）、図４（ａ）の各工程で行った処理に対応している。また、図５（ｂ）の工程から図５（ｃ）の工程に至るまでに行うべき処理、及び図５（ｃ）の工程後に行う処理については、それぞれ図３（ｂ）、（ｃ）、及び図４（ｂ）〜（ｄ）の各工程で行った処理と同じであるので、その説明は省略する。
本実施形態では、図５（ａ）に示すように、ポスト付チップ搭載基板２８ａを構成するポスト付チップ２５を搭載する基材として、導電性材料からなるシート部材２７ａ（例えば、銅（Ｃｕ）板）の一方の面（ダイ・アタッチ・フィルム２６が接着される側と反対側の面）に、エポキシ系樹脂等からなる絶縁層２７ｂが形成された２層構造のものを使用している。さらに、この２層構造の基材２７ａ，２７ｂには、その所要の箇所（図示の例では４箇所）に所定の大きさを有した開口部ＯＰが形成されている。開口部ＯＰは、後の工程（図５（ｃ）参照）で形成されるビアホールＶＨ１の位置に対応する箇所に形成されており、その大きさは、当該ビアホールＶＨ１の径よりも大きく選定されている。
このように２層構造の基材２７ａ，２７ｂを使用し、この基材に所定の大きさで開口部ＯＰを形成しているのは、以下の理由による。すなわち、もし導電性材料のみからなる基材を使用した場合には、後の工程でビアホールを形成し、このビアホールを導体で充填してビア４３（図４（ｂ）参照）を形成し、このビア４３に接続させてパッド部４４Ｐを形成したときに、隣り合うパッド部４４Ｐがその導電性の基材を介して電気的にショートしてしまうからである。また、所定の大きさで開口部ＯＰが形成されていなければ、ビアホールを形成したときに、その内壁に導電性部材２７ａが露出してしまい、この導電性部材２７ａがビア４３を介して隣り合うパッド部４４Ｐに接続されてしまうからである。
また、本実施形態では、ポスト付チップ搭載基板２８ａと樹脂シート４０と積層配線シート３０とを重ね合わせ、プレス熱盤５１，５２間に配置してホットプレス処理を行う際に（図５（ｂ）参照）、下側のプレス熱盤５１の内表面にも同様の保護フィルム５４を貼り付けている。この保護フィルム５４は、ホットプレスの際に溶融した樹脂（樹脂シート４０の一部）が、基材２７ａ，２７ｂに設けた開口部ＯＰを通して下側のプレス熱盤５１上に漏れ出すのを防止するためのものである。
さらに、図３（ｂ）、（ｃ）の工程で行った処理と同様の処理を経た後、外部チップ実装面側と反対側の面（図５（ｃ）の例では下側）の所定の箇所（樹脂シート４０の、基材２７ａ，２７ｂに設けた開口部ＯＰの内側に対応する部分）に、樹脂シート４０を貫通して積層配線シート３０の最下層の配線層３１（パッド部３１Ｐ）に達するビアホールＶＨ１を形成する。形成方法については、図４（ａ）の工程で行った処理と同様である。
このようにビアホールＶＨ１を所定の箇所に形成しているので、この後の工程でビアホールＶＨ１を導体で充填してビア４３（図４（ｂ）参照）を形成し、さらにパッド部４４Ｐを形成したときに、ビア４３及びパッド部４４Ｐは、樹脂シート４０及び絶縁層２７ｂを介して導電性部材２７ａから絶縁される。つまり、隣り合うパッド部４４Ｐが電気的にショートするといった不都合を回避することができる。
この後、図４（ｃ）、（ｄ）の工程で行った処理と同様の処理を経て、本実施形態の半導体パッケージ（図示せず）が得られる。本実施形態の半導体パッケージは、基本的には図１に示した半導体パッケージ（電子部品内蔵配線基板１０）の構成と同じであり、ポスト付チップ２５を搭載する基材（２７ａ，２７ｂ）の部分が相違するのみである。
本実施形態によれば、上述した実施形態に係る製造方法（図２〜図４）で得られた効果に加え、さらに、ポスト付チップ２５を搭載する基材の一部に比較的剛性の高いＣｕ板等の導電性部材２７ａを含んでいるので、本パッケージの補強材として機能させることができる。
図６は、図１に示した半導体パッケージ（電子部品内蔵配線基板１０）に電子部品（外部チップ）としての半導体素子を表面実装した場合の構成例（半導体装置６０）を断面図の形態で示したものである。
図示の半導体装置６０において、外部チップ（半導体素子６１）は、半導体パッケージ１０の上側の保護膜（ソルダレジスト層４２）から露出しているパッド部４１Ｐに、半導体素子６１の電極パッド上に接合された金バンプ等の電極端子６２がはんだ４６を介して接続されるようにフリップチップ実装されている。また、その実装された半導体素子６１と保護膜４２との間にアンダーフィル樹脂（例えば、エポキシ樹脂）６３が充填され、その熱硬化により半導体素子６１がパッケージ１０に固定化されている。
一方、外部チップ実装面側と反対側の面には、パッケージ１０の下側の保護膜（ソルダレジスト層４５）から露出しているパッド部４４Ｐに、外部接続端子としてのはんだボール６５がリフローにより接合されている。そして、このはんだボール６５を介して本装置６０がマザーボード等の実装用基板に実装されるようになっている。
なお、図示の例ではＢＧＡの形態としているが、はんだボールの代わりにピンを接合することでＰＧＡの形態としてもよいし、当該パッド部４４Ｐに外部接続端子を接続しない状態のＬＧＡの形態としてもよい。
上述した各実施形態では、半導体パッケージ（電子部品内蔵配線基板１０）に１個のポスト付チップ２５を内蔵させた場合を例にとって説明したが、本発明の要旨からも明らかなように、内蔵させるポスト付チップの数が１個に限定されないことはもちろんである。当該パッケージを利用して得られる半導体装置に要求される機能に応じて、２個以上のポスト付チップを適宜内蔵させることも可能である。
また、図６に示した半導体装置６０の構成例では、半導体パッケージ１０に１個の外部チップ（半導体素子６１）のみを表面実装しているが、半導体装置に要求される機能に応じて、チップキャパシタ等の受動素子も併せて表面実装するようにしてもよい。図７はその一構成例を示したものである。
図７に示す半導体装置６０ａの構成では、図６に示した半導体装置６０と比べて、配線基板としての半導体パッケージ１０ａに元のポスト付チップ２５と共に別のポスト付チップ２５ａ（チップ２０ａ、ポスト２４ａ）を内蔵させた点、半導体パッケージ１０ａに外部チップ（半導体素子６１）と共に所要の個数（図示の例では、２個）のチップキャパシタ６６を表面実装した点で相違している。各チップキャパシタ６６は、それぞれ１対の電極端子６７を介して、上側の保護膜４２から露出するパッド部４１Ｐに接続されている。他の構成については、図６に示した半導体装置６０の構成と基本的に同じであるので、その説明は省略する。
図示の半導体装置６０ａにおいて、チップキャパシタ６６は、パッケージ１０ａ内の配線のインダクタンスを下げて所要の「デカップリング」を奏するために設けられている。例えば、本パッケージ１０ａに搭載するチップ６１がマイクロプロセッサ（ＣＰＵ）である場合、かかるＣＰＵにおいては高速動作が要求されるため、信号線の配線長によるインダクタンスの増大を低減させる必要がある。この場合、図示のようにそれを実現する一手段として所要の個数のチップキャパシタ６６を設けることで、「デカップリング」を有効に奏することができる。
上述した各実施形態では、パッケージ１０，１０ａに内蔵されるチップ２０，２０ａ上にＣｕポスト２４，２４ａ（突起状端子）を設けた場合を例にとって説明したが、当該チップ上に設ける突起状端子の形態としては、その機能（積層配線シート３０のスルーホールＴＨを通して外部接続パッド４１Ｐに接続し得ること）からもわかるように、必ずしも「ポスト」に限定されないことはもちろんである。他の形態としては、金（Ａｕ）バンプやはんだバンプ等の導電性バンプ、はんだボールや銅コアボール（銅をコアとし、その周囲を異種の金属（例えば、はんだ又はニッケル／金）で覆った複合構造のボール）、樹脂コアボール（樹脂をコアとし、その周囲を金属（主として、はんだ又はニッケル／金）で覆った複合構造のボール）等の導電性ボールなどを使用することも可能である。
例えば、突起状のＡｕバンプを設ける場合、フォトプロセスを用いた電解めっき法や、バンプ形成用の仮基板にいったんＡｕバンプを形成し、それを各チップ２０の電極パッド上に熱圧着接合する転写バンプ方式、あるいは、エポキシ系、ポリエステル系、ポリイミド系等の樹脂中にＡｕ、Ａｇ、はんだ等の導電性粒子を適量含有させた導電性ペーストをスクリーン印刷によって各チップ２０の電極パッド上に供給し、加熱により硬化させてバンプ化する方法などを用いることができる。
また、上述した各実施形態では、パッケージ１０，１０ａにおいてチップ２０，２０ａのポスト２４，２４ａが形成されている側の面を「外部チップ実装面」とし、これと反対側の面を「外部接続端子接合面」とした場合について説明したが、かかる使用形態に限定されないことはもちろんである。当該パッケージが使用される環境や、当該パッケージを利用して得られる半導体装置に要求される機能等に応じて、外部チップ実装面と外部接続端子接合面を、適宜、上下反対側にして利用することも可能である。
本発明の一実施形態に係る電子部品内蔵配線基板（半導体パッケージ）の構成を示す断面図である。 図１の電子部品内蔵配線基板（半導体パッケージ）の製造方法の工程（その１）を示す断面図である。 図２の製造工程に続く工程（その２）を示す断面図である。 図３の製造工程に続く工程（その３）を示す断面図である。 本発明の他の実施形態に係る製造方法の工程を示す断面図である。 図１の電子部品内蔵配線基板（半導体パッケージ）に電子部品を表面実装した場合の構成例（半導体装置）を示す断面図である。 図６の半導体装置の一変形例に係る構成を示す断面図である。
符号の説明
１０，１０ａ…電子部品内蔵配線基板（半導体パッケージ）、
２０，２０ａ…チップ（内蔵される電子部品）、
２１…電極パッド、
２４，２４ａ…ポスト（突起状端子）、
２５，２５ａ…ポスト付チップ、
２７，２７ａ，２７ｂ…（ポスト付チップを搭載する）基材、
２８，２８ａ…ポスト付チップ搭載基板（第１の構造体）、
３０…積層配線シート（第２の構造体）、
３１，３４，４１，４４…配線層、
３２，３５…樹脂層（絶縁層）、
３３，３６，４３…ビア、
４０…樹脂シート（接着部材）、
４２，４５…ソルダレジスト層（保護膜／絶縁層）、
４１Ｐ，４４Ｐ…外部接続パッド、
６０，６０ａ…半導体装置、
６１，６６…外部チップ（表面実装される電子部品）、
ＴＨ…スルーホール、
ＶＨ，ＶＨ１…ビアホール。

Claims (8)

  1. 一方の面に突起状端子が形成された電子部品を用意し、該電子部品をフェイスアップの態様で基材上に搭載してなる第１の構造体を作製する工程と、
    所要の層数で配線層を積層し、前記電子部品の突起状端子を挿通させるためのスルーホールを形成してなる第２の構造体を作製する工程と、
    前記第１の構造体と前記第２の構造体との間に樹脂材を介在させ、前記第１の構造体の突起状端子と前記第２の構造体のスルーホールとを位置合わせし、前記突起状端子を前記樹脂材に貫通させて前記第１、第２の構造体を一体化させる工程と、
    前記突起状端子の端面を前記第２の構造体から露出させる工程と、
    前記突起状端子の端面に接続される配線層を形成する工程とを
    を含み、
    前記第１の構造体の前記基材と前記第２の構造体との間、前記第１の構造体の前記電子部品と前記第２の構造体との間、及び前記突起状端子と前記スルーホールの内壁との間に、前記樹脂材が一体的に充填されることを特徴とする電子部品内蔵配線基板の製造方法。
  2. 前記配線層を形成する工程の後に、
    前記配線層及び前記第２の構造体上に、当該配線層のパッド部が露出するように絶縁層を形成する工程と、
    前記基材上に、該基材及び前記樹脂材を順に貫通して前記第２の構造体の配線層に達するビアホールを形成する工程と、
    前記ビアホールを導体で充填し、該導体に接続される配線層を形成する工程と、
    該配線層及び前記基材上に、当該配線層のパッド部が露出するように絶縁層を形成する工程とを含むことを特徴とする請求項１に記載の電子部品内蔵配線基板の製造方法。
  3. 前記第１、第２の構造体を一体化させる工程において、位置合わせされ重ね合わされた前記第１の構造体、前記樹脂材及び前記第２の構造体を、１対のプレス熱盤間に配置して加熱・加圧処理により積層し、前記突起状端子の端面を前記第２の構造体の表面と同じ高さに露出させることを特徴とする請求項１に記載の電子部品内蔵配線基板の製造方法。
  4. 前記第２の構造体と一方のプレス熱盤との間に保護フィルムを介在させて加熱・加圧処理を行うことを特徴とする請求項３に記載の電子部品内蔵配線基板の製造方法。
  5. 前記第１の構造体を作製する工程において、前記電子部品を搭載する基材として、導電性材料からなるシート部材の一方の面に絶縁層が形成され、かつ、所要の箇所に所定の大きさで開口部が形成された２層構造の基材を使用し、
    前記第１、第２の構造体を一体化させる工程において、前記２層構造の基材と他方のプレス熱盤との間にも保護フィルムを介在させて加熱・加圧処理を行うことを特徴とする請求項４に記載の電子部品内蔵配線基板の製造方法。
  6. 一方の面に突起状端子が設けられた電子部品がフェイスアップの態様で基材上に搭載された第１の構造体と、
    配線層が積層されていると共に、スルーホールが設けられ、前記電子部品の突起状端子が前記スルーホールに挿通された第２の構造体と、
    前記第１の構造体の前記基材と前記第２の構造体との間、前記第１の構造体の前記電子部品と前記第２の構造体との間、及び前記突起状端子と前記スルーホールとの内壁との間に一体的に充填された樹脂材と、
    前記第２の構造体の上に形成され、前記突起状端子に接続された配線層と
    を備え、
    前記第２の構造体のスルーホールの開口端から前記突起状端子の端面と前記樹脂材の端面が露出していることを特徴とする電子部品内蔵配線基板。
  7. 一方の面に突起状端子が設けられた電子部品がフェイスアップの態様で基材上に搭載された第１の構造体と、
    配線層が積層されていると共に、スルーホールが設けられ、前記電子部品の突起状端子が前記スルーホールに挿通された第２の構造体と、
    前記第１の構造体の前記基材と前記第２の構造体との間、前記第１の構造体の前記電子部品と前記第２の構造体との間、及び前記突起状端子と前記スルーホールとの内壁との間に一体的に充填された樹脂材と、
    前記第２の構造体の上に形成され、前記突起状端子に接続された配線層と
    を備え、
    前記第２の構造体のスルーホールの開口端から前記突起状端子の端面と前記樹脂材の端面が露出していることを含む電子部品内蔵配線基板と、
    前記電子部品内蔵配線基板に表面実装された半導体素子と
    を備えたことを特徴とする半導体装置。
  8. 一方の面に突起状端子が設けられた電子部品がフェイスアップの態様で基材上に搭載された第１の構造体と、
    配線層が積層されていると共に、スルーホールが設けられ、前記電子部品の突起状端子が前記スルーホールに挿通された第２の構造体と、
    前記第１の構造体の前記基材と前記第２の構造体との間、前記第１の構造体の前記電子部品と前記第２の構造体との間、及び前記突起状端子と前記スルーホールとの内壁との間に一体的に充填された樹脂材と、
    前記第２の構造体の上に形成され、前記突起状端子に接続された配線層と
    を備え、
    前記第２の構造体のスルーホールの開口端から前記突起状端子の端面と前記樹脂材の端面が露出していることを含む電子部品内蔵配線基板と、
    前記電子部品内蔵配線基板に表面実装された半導体素子と、
    前記電子部品内蔵配線基板に表面実装された受動素子と
    を備えたことを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101204233B1 (ko) 2010-12-22 2012-11-26 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
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JP2014067819A (ja) * 2012-09-25 2014-04-17 Fujikura Ltd 部品内蔵基板実装体及びその製造方法並びに部品内蔵基板
KR102281468B1 (ko) * 2014-07-16 2021-07-27 삼성전기주식회사 칩 내장형 기판 및 이의 제조 방법
US9355963B2 (en) * 2014-09-26 2016-05-31 Qualcomm Incorporated Semiconductor package interconnections and method of making the same
JP2017130571A (ja) * 2016-01-21 2017-07-27 富士通株式会社 インターポーザ基板、半導体装置、インターポーザ基板の製造方法および半導体装置の製造方法
JP2021044363A (ja) * 2019-09-10 2021-03-18 有限会社アイピーシステムズ 半導体装置実装部品
CN113228257A (zh) * 2018-11-15 2021-08-06 山荣化学株式会社 通孔布线形成用基板及其制造方法和半导体装置安装部件
JP7226973B2 (ja) * 2018-11-15 2023-02-21 山栄化学株式会社 ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体チップの実装方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077534A (ja) * 1999-09-08 2001-03-23 Sony Corp 積層配線基板ならびにその製造方法および製造装置
JP4212887B2 (ja) * 2002-12-25 2009-01-21 株式会社デンソー 多層回路基板の製造方法
JP3960230B2 (ja) * 2003-01-24 2007-08-15 富士電機ホールディングス株式会社 半導体モジュールおよびその製造方法並びにスイッチング電源装置
JP2007035689A (ja) * 2005-07-22 2007-02-08 Matsushita Electric Ind Co Ltd 電子部品内蔵基板の製造方法

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