TWI700970B - 具有預先定義貫孔圖案之電子封裝以及其製造和使用方法 - Google Patents

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艾朗 維盧派克夏 格達
保羅 艾倫 麥克考奈利
里斯多 伊爾卡 托米能
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美商奇異電器公司
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Abstract

本發明提供一種電子封裝。該電子封裝包含一基板及藉由對應複數個預先定義貫孔圖案定義的複數個貫孔。該電子封裝進一步包含一金屬增建層，該金屬增建層安置在該基板之部分上以提供該複數個貫孔之複數個預先定義貫孔位置及該複數個預先定義貫孔圖案。再者，該電子封裝包含安置在該金屬增建層之至少一部分上之一第一導電層。此外，該電子封裝包含安置在該第一導電層上之一第二導電層，其中該複數個貫孔至少部分安置在該金屬增建層、該第一導電層與該第二導電層中。

Description

具有預先定義貫孔圖案之電子封裝以及其製造和使用方法
本發明之實施例係關於電子封裝，且更特定言之係關於具有預先定義貫孔圖案之電子封裝。
近年來，電子裝置領域中之技術進步已經歷巨大增長。例如，雖然蜂巢式電話正變得更小且更輕，但其等之特徵與能力正同時擴展。此已引起增加此等裝置中發現之電組件之複雜性與操作及減少可用於此等組件之空間數量。數個挑戰由電組件之複雜性之此一增加及可用空間數量之減少引起。例如，基於空間限制，電路板在尺寸上減小，使得針對板之佈線密度可被抑制且限制在一所要數量之下。隨著積體電路(IC)日益變小且產生更好的操作效能，用於積體電路(IC)封裝之封裝技術已對應地從引線封裝演變為基於積層之球閘陣列(BGA)封裝且最終演變為晶片尺度封裝(CSP)。藉由對於達成更好效能、更大微型化及更高可靠性之不斷增加需求來驅動IC晶片封裝技術中之進步。出於大規模製造之目的，新封裝技術必須進一步提供批量生產之可能性，藉此允許規模經濟。
此外，歸因於IC封裝之小尺寸與複雜性，用於製造IC封裝之程序通常係昂貴且耗時的。再者，使用額外重佈層以建立所要雙側輸入/輸出(I/O)系統增加處理步驟之數目，此進一步增加製程之成本及複雜性。此外，增加每一裝置之I/O增加每一裝置要求之佈線密度及貫 孔之數目。
根據本發明之態樣，提出一種電子封裝。該電子封裝包含一基板及藉由對應複數個預先定義貫孔圖案定義的複數個貫孔。電子封裝進一步包含一金屬增建層，該金屬增建層安置在基板之部分上以提供複數個貫孔之複數個預先定義貫孔位置及複數個預先定義貫孔圖案。此外，電子封裝包含安置在金屬增建層之至少一部分上之一第一導電層。此外，電子封裝包含安置在第一導電層上之一第二導電層，其中複數個貫孔至少部分安置在金屬增建層、第一導電層與第二導電層中。
根據本發明之另一態樣，提出一種電子總成。該電子總成包含一電子封裝，該電子封裝具有一基板及藉由對應複數個預先定義貫孔圖案定義的複數個貫孔。此外，電子封裝包含一金屬增建層，該金屬增建層安置在基板之部分上以提供複數個貫孔之複數個預先定義貫孔位置及複數個預先定義貫孔圖案。此外，電子封裝包含安置在金屬增建層之至少一部分上之一第一導電層及安置在該第一導電層上之一第二導電層，其中複數個貫孔至少部分安置在金屬增建層、第一導電層與第二導電層中。電子總成亦包含耦合至複數個貫孔之對應貫孔之一電子裝置。
根據本發明之又一態樣，提出一種製造一電子封裝之方法。該方法包含提供具有一第一側與一第二側之一基板，及將一金屬增建層安置在基板之第一側上以提供預先定義貫孔位置與預先定義貫孔圖案。方法進一步包含將一電子裝置耦合至基板之第二側，使得該電子裝置上之接觸墊與一或多個預先定義貫孔位置對準。此外，方法包含在一或多個預先定義貫孔位置處選擇性地移除基板之部分。方法亦包含提供安置在金屬增建層之至少一部分上之一第一導電層及提供安置 在該第一導電層之至少一部分上之一第二導電層。此外，預先定義貫孔圖案對應於至少部分安置在金屬增建層、第一導電層與第二導電層中之複數個貫孔。
100‧‧‧示意圖
102‧‧‧基板
104‧‧‧第一側
106‧‧‧第二側
108‧‧‧晶種金屬層
110‧‧‧貫孔位置
112‧‧‧貫孔圖案
114‧‧‧跡線圖案
116‧‧‧圖案化光阻層
118‧‧‧圖案
119‧‧‧圖案
120‧‧‧金屬增建層
122‧‧‧俯視圖
124‧‧‧俯視圖
125‧‧‧部分
126‧‧‧貫孔
127‧‧‧部分
128‧‧‧貫孔圖案
130‧‧‧部分/貫孔位置
131‧‧‧貫孔與跡線圖案
136‧‧‧黏著層
138‧‧‧電子裝置
140‧‧‧接觸墊
142‧‧‧俯視圖
144‧‧‧跡線圖案
146‧‧‧部分/圖案
152‧‧‧第一導電層
156‧‧‧貫孔位置
158‧‧‧貫孔與跡線圖案
160‧‧‧第二導電層
162‧‧‧俯視圖
200‧‧‧示意圖
300‧‧‧示意圖
400‧‧‧示意圖
500‧‧‧示意圖
600‧‧‧示意圖
700‧‧‧示意圖
800‧‧‧示意圖
900‧‧‧示意圖
1000‧‧‧示意圖
1100‧‧‧示意圖
1200‧‧‧示意圖/電子總成
1300‧‧‧電子總成
1302‧‧‧基板
1304‧‧‧晶種金屬層
1306‧‧‧金屬增建層
1307‧‧‧第一導電層
1308‧‧‧第二導電層
1309‧‧‧貫孔
1310‧‧‧跡線圖案
1311‧‧‧貫孔圖案
1312‧‧‧半導體晶粒
1314‧‧‧接觸墊
1316‧‧‧黏著層
1320‧‧‧電子封裝
1400‧‧‧示意圖/中間結構
1402‧‧‧介電材料
1404‧‧‧貫孔位置
1406‧‧‧貫孔圖案
1407‧‧‧跡線圖案
1408‧‧‧基板
1410‧‧‧晶種金屬層
1412‧‧‧金屬增建層
1414‧‧‧電子裝置
1416‧‧‧黏著層
1418‧‧‧接觸墊
1500‧‧‧示意圖
1502‧‧‧貫孔位置
1600‧‧‧示意圖
1602‧‧‧第一導電層
1700‧‧‧示意圖
1702‧‧‧第二導電層
1800‧‧‧示意圖
1802‧‧‧貫孔
1900‧‧‧示意圖/電子總成
2000‧‧‧示意圖/總成
2002‧‧‧介電材料
2004‧‧‧貫孔位置
2006‧‧‧貫孔圖案
2007‧‧‧跡線圖案
2100‧‧‧示意圖
2200‧‧‧示意圖
2202‧‧‧貫孔位置
2300‧‧‧示意圖
2302‧‧‧第一導電層
2402‧‧‧第二導電層
2500‧‧‧電子總成
2502‧‧‧貫孔
2600‧‧‧示意圖
2602‧‧‧基板
2604‧‧‧第一側
2606‧‧‧第二側
2700‧‧‧示意圖
2702‧‧‧晶種金屬層
2800‧‧‧示意圖
2802‧‧‧圖案化光阻層
2804‧‧‧圖案
2900‧‧‧示意圖
2902‧‧‧金屬增建層
2904‧‧‧貫孔圖案
2906‧‧‧跡線圖案
3000‧‧‧示意圖
3002‧‧‧黏著層
3004‧‧‧電子裝置
3006‧‧‧接觸墊
3100‧‧‧示意圖
3102‧‧‧位置
3200‧‧‧示意圖
3202‧‧‧部分
3300‧‧‧示意圖
3302‧‧‧部分
3400‧‧‧示意圖
3402‧‧‧第一導電層
3500‧‧‧示意圖
3502‧‧‧第二導電層
3600‧‧‧示意圖
3602‧‧‧貫孔
3700‧‧‧示意圖
3800‧‧‧示意圖/電子總成
當參考其中貫穿圖式類似符號表示類似部件的隨附圖式讀取下列詳細描述時，本發明之此等及其他特徵、態樣與優點將變得較好理解，其中：圖1至圖12係根據本發明之態樣之製造具有預先定義貫孔圖案之一電子總成之一例示性方法中涉及之步驟的示意圖；圖13係根據本發明之態樣之使用圖1至圖12中表示之方法製造之一電子封裝的一剖面側視圖；圖14至圖19及圖20至圖25係根據本發明之態樣之針對圖9至圖11中圖解說明之步驟之例示性替代步驟的示意圖；且圖26至圖38係根據本發明之態樣之製造具有預先定義貫孔位置、預先定義貫孔圖案與預先定義跡線圖案之一電子總成之另一例示性方法的示意圖。
本發明之實施例係關於具有預先定義貫孔位置與預先定義貫孔圖案之電子封裝。此外，電子封裝亦可包含預先定義跡線圖案。在一項實施例中，一電子裝置可在電子封裝之預先定義貫孔位置處耦合至預先定義貫孔圖案以形成一電子總成。應注意，每一貫孔圖案經組態以定義一對應貫孔。特定言之，每一貫孔圖案圍繞對應貫孔位置。此外，在將電子裝置可操作地耦合至電子封裝之前，可檢測預先定義貫孔位置、預先定義貫孔圖案與預先定義跡線圖案，以識別圖案化缺陷、電鍍異常及其他影響良率之問題，且以判定是否可獲得裝置與貫孔圖案之間之一成功的貫孔連接。術語「預先定義」可用來指代電子 封裝之一元件之一狀態，其中在將電子裝置耦合至電子封裝之前形成元件。相應地，術語「預先定義貫孔圖案」與「預先定義跡線圖案」指代在將電子裝置耦合至電子封裝之前形成之貫孔與跡線圖案。
有利地，本發明之方法允許提供在將電子裝置耦合至電子封裝之前預先形成貫孔位置，藉此促進對貫孔位置與貫孔圖案之情形之識別並判定貫孔圖案是否適於耦合至電子裝置。特定言之，在特定實施例中，本發明之電子封裝提供在將電子封裝耦合至電子裝置之前定義貫孔位置並形成貫孔圖案之優點。應注意，預先定義貫孔與跡線圖案允許有缺陷之貫孔圖案及/或跡線圖案被識別且被排除不耦合至一或多個電子裝置(諸如半導體晶粒)。例如，在將電子裝置耦合至電子封裝之前定義貫孔位置與貫孔圖案提供將可產生功能貫孔之貫孔位置與可產生故障貫孔之貫孔位置分離的機會。如應瞭解，隨著電子裝置(例如，半導體晶粒)(諸如專用積體電路(ASIC)晶片)之成本與複雜性之增加，存在設計、限定(qualifying)及製造用於此等裝置之封裝之成本的一對應增加。在一項實例中，若一特定貫孔位置、一貫孔圖案及/或一跡線圖案經識別為有缺陷的，或其可能產生一有缺陷貫孔，則電子裝置不會耦合至該特定貫孔位置。此外，電子裝置不會耦合至可能包含可能導致有缺陷貫孔之特定貫孔位置之貫孔位置之一群集。此外，如熟習此項技術者所熟知，可使用視覺檢測或使用自動測試設備及探測器之自動化方法來測試貫孔及/或貫孔圖案。在一些實施例中，一旦識別有缺陷或故障貫孔位置、貫孔圖案及/或跡線圖案，經識別貫孔即不會耦合至電子裝置，藉此使昂貴電子裝置免於由於其等連接至一故障貫孔而變得不可操作。相應地，防止將電子裝置耦合至故障貫孔，且藉由增強電子裝置耦合至由於電子裝置耦合至功能貫孔而非故障貫孔而具有功能性之電子封裝的機會而增加電子封裝之良率。
圖1至圖12係製造具有預先定義貫孔位置與預先定義貫孔圖案之一電子封裝之一方法之步驟的示意圖。另外，本發明之方法亦提供預備件(provision)以形成預先定義跡線圖案。如在圖1之示意圖100中圖解說明，製程可藉由提供一基板102(諸如一聚醯亞胺層)開始。基板102可包含一第一側104及一第二側106。
此外，在一些實施例中，基板102可由玻璃、陶瓷或一聚合材料製成。在一項實例中，聚合材料可為一可撓性材料。在一項實施例中，基板102可由一介電材料(諸如但不限於聚醯亞胺或基於聚醯亞胺之材料)製成。在一特定實例中，基板102可由Kapton®製成。在特定實施例中，例如，基板102可具有從約12微米至約50微米之一厚度。在一項實施例中，基板102可被安置在一處理框(未展示)上。此外，處理框可由一硬質材料(諸如鋁、銅、陶瓷-金屬複合物、鎳、銀、不鏽鋼、印刷電路板(PCB)核心、纖維玻璃強化環氧樹脂或另一適當材料或其等之組合)製成。在一項實例中，處理框可由不鏽鋼製成。再者，處理框可形成或不會形成所得電路或電子封裝之部分。
此外，如在圖2之示意圖200中圖解說明，一晶種金屬之一層108可被沈積在基板102之第一側104之至少一部分上。在特定實施例中，晶種金屬層108可藉由採用諸如但不限於塗覆、濺鍍、噴塗、蒸鍍、氣相沈積、浸塗、層壓(lamination)或其等之組合之技術而沈積在基板102上。在一些實施例中，基板102使晶種金屬層108預先沈積在基板102之第一側104上可被提供作為用於製造一電子封裝(諸如一電子總成1200(見圖12(a))之一電子封裝)之一第一步驟。應注意，電子封裝主要指代具有除一電子裝置(諸如一電子裝置138)外之組件之電子總成1200的結構。在一項實例中，晶種金屬層之晶種金屬可包含鈦、鉭、鈦鎢、銅、鎳、鉻或其等之組合。在一項實施例中，晶種金屬層108之一厚度可在從約10奈米至約25微米之一範圍中。
接著，如在圖3(a)之示意圖300中圖解說明且如在圖3(b)中作為示意圖300之一俯視圖122圖解說明，一圖案化遮罩(諸如一圖案化光阻層116)可被施敷在晶種金屬層108上以定義複數個貫孔位置110、複數個預先定義貫孔圖案112與複數個預先定義跡線圖案114。
應注意，在替代實施例中，可使用一毯覆式光阻層來形成圖案化光阻層116。在此等實施例中，毯覆式光阻層可被安置在晶種金屬層108上。此外，此毯覆式光阻層可經圖案化以定義複數個貫孔位置110、複數個預先定義貫孔圖案112與複數個預先定義跡線圖案114。在一項實施例中，可藉由採用層壓、浸塗或其他已知沈積方法而沈積毯覆式光阻層且圖案化該毯覆式光阻層以形成期望圖案。在一些實施例中，一光阻材料可以膜或液體形式獲得，可使用已知圖案化方法(諸如但不限於雷射直寫成像、步進機或類似者)在沈積後圖案化該膜或液體。
在特定實施例中，圖案化光阻層116可包含圖案118及圖案119，該等圖案將最終定義所得電子總成1200(見圖12(a))中之貫孔位置110、貫孔尺寸、貫孔圖案112與跡線圖案114。在一項實施例中，圖案化光阻層116可經組態以在光微影期間充當一光阻遮罩，以將圖案化光阻層116之圖案118平移至晶種金屬層108。
此外，如在圖4之示意圖400中圖解說明，一金屬增建層120可至少沈積在對應於貫孔圖案112(見圖3(b))及跡線圖案114(見圖3(b))之晶種金屬層108之部分中。在一非限制實例中，金屬增建層120可由銅製成。
在一非限制實例中，複數個貫孔之一平均直徑可在從約1微米至約500微米之一範圍中。然而，亦在本發明之範疇內設想大於500微米之貫孔。在相同或不同實例中，兩個鄰近安置貫孔之間之一平均間距可在從約2微米至約1000微米之一範圍中。此外，複數個預先定義跡 線圖案114之一平均寬度可在從約1微米至約500微米之一範圍中。
再者，如在圖5之示意圖500中所表示，在金屬增建層120之沈積之後，圖案化光阻層116可經移除以曝露晶種金屬層108之在圖案118下方之部分且以形成貫孔位置110、貫孔圖案112與跡線圖案114(見圖3(b))之部分125及127。在一項實例中，可使用乾式蝕刻、濕式蝕刻、剝離、雷射剝蝕(laser ablation)或其等之組合來移除圖案化光阻層116。
接著，如在圖6(a)之示意圖600中圖解說明且如在圖6(b)中之一俯視圖124中圖解說明，其中俯視圖124係示意圖600之俯視圖，可至少部分從基板102之第一側104之部分移除晶種金屬層108，以定義貫孔位置110(見圖3(b))之至少一部分130及預先定義貫孔與跡線圖案131。特定言之，可從基板102之第一側104之對應於貫孔位置110之部分移除晶種金屬層108。
此外，如在圖7之示意圖700中圖解說明，一黏著劑之一層136可被施敷在基板102之第二側106上。黏著劑可為一非導電黏著劑，諸如一基於環氧樹脂之黏著劑。在特定實施例中，黏著層136可經組態為B階以促進電子總成1200(見圖12(a))之有效製造。
接著，如在圖8(a)之示意圖800及圖8(b)之一俯視圖142中圖解說明，一期望電子裝置138(諸如一半導體晶粒)可經由黏著層136耦合至基板102。參考數字142表示示意圖800之一俯視圖，其圖解說明電子裝置138相對於預先定義貫孔位置130及預先定義貫孔與跡線圖案131之相對定位。特定言之，可相對於預先定義貫孔位置130及預先定義貫孔與跡線圖案131對準電子裝置138，使得接觸墊140或電子裝置138上之任何其他期望電連接可操作地耦合至預先定義貫孔位置130及/或預先定義貫孔與跡線圖案131。應注意，預先定義貫孔與跡線圖案131可經檢測以識別故障貫孔位置或圖案。倘若識別一或多個故障貫孔位 置或圖案，則電子裝置138不會耦合至此等故障貫孔位置或圖案。
在一些實施例中，電子裝置138可為一半導體晶粒。然而，設想除半導體晶粒外之其他電子組件(諸如主動或被動電子裝置)亦可附接至基板102。此外，雖然相對於一單一電子裝置說明圖1至圖12，然而，本發明之方法亦可用來耦合複數個電子裝置(包含一晶粒陣列)，其中晶粒陣列之一或多個晶粒可耦合至一電子封裝中之各自貫孔。相應地，雖然未圖解說明，但預期複數個此等電子裝置可附接至基板102，使得可形成一多組件模組或層。此外，在其中採用複數個電子裝置之實施例中，電子裝置之接觸墊可對準於貫孔126(見圖12(a)及圖12(b))。
如在圖9之示意圖900中圖解說明，可移除基板102與黏著層136之部分146以延伸預先定義貫孔位置130直至電子裝置138為止。藉由參考數字156表示經延伸預先定義貫孔位置且藉由參考數字158表示經延伸預先定義貫孔與跡線圖案。在一項實施例中，移除基板102之部分146可包含乾式蝕刻、濕式蝕刻、剝蝕、溶解、鑽孔、雷射剝蝕或其等之組合。在一項實例中，可使用CO2雷射、電漿蝕刻、紫外線雷射或其等之組合之一或多者選擇性地移除基板102之部分146。此外，就基板102與黏著層136之雷射剝蝕而言，雷射束(未展示在圖9中)可用來移除基板102之經判定部分以形成預先定義貫孔位置156及預先定義貫孔與跡線圖案158。應注意，可藉由圖案146定義貫孔之尺寸。在一項實施例中，雷射束可包含UV雷射束。在一例示性實施例中，雷射束之一尺寸可大於或等於將形成於基板102中之貫孔之一尺寸。在其中雷射束之尺寸大於貫孔之尺寸之實施例中，金屬增建層120之存在允許僅雷射束之對應於貫孔期望尺寸之一部分入射在基板102上。在一項實施例中，金屬增建層120之一厚度可使得該金屬增建層120經組態以經受雷射束之能量，而不經歷非所要之崩解。在一項實施例 中，複數個貫孔可包含盲孔、通孔或其等之一組合。在其中貫孔係盲孔之一項實例中，盲孔經組態以在電子裝置138與一電子組件(諸如一晶片)之間提供電連接，其中使用電子總成1200(見圖12(a))耦合電子裝置138與晶片。在特定實施例中，通孔(thorough hole via或through via)可經形成以將形成於基板102之第一側104上之貫孔與跡線圖案連接至形成於基板102之第二側106上之金屬圖案。此外，可經由形成金屬增建層所採用之類似技術且在將電子裝置138耦合至基板102之前形成基板102之第二側106上之金屬圖案。在將電子裝置138耦合至期望位置之前，除基板102之第一側104上之圖案外，亦可檢測此等金屬圖案。應注意，基板102之第二側106上可能不存在任何貫孔位置。舉實例而言，基板102之第二側106可具有一或多個銅墊，該一或多個銅墊可經組態以充當電子裝置138之接觸墊140。此外，貫孔可以與其等可形成至電子裝置138之接觸墊140相同之方式形成至此金屬圖案。
此外，如在圖10之示意圖1000中圖解說明，一第一導電層152可被安置在預先定義貫孔位置156及預先定義貫孔與跡線158之至少部分上，以提供金屬化至貫孔位置156及貫孔與跡線圖案158。在一項實施例中，可使用濺鍍來執行金屬化。在此實施例中，金屬化可包含使用濺鍍沈積第一導電層152。特定言之，濺鍍可導致對應於貫孔110(見圖3(a))之區域至少部分地填充有第一導電層152之材料以定義一貫孔之一位置。此外，可使用蒸鍍、無電解電鍍或電解電鍍來執行金屬化程序。在一項實例中，第一導電層152可包含鈦、銅或兩者且可充當用於一後續層之一晶種層。用於第一導電層152之材料之其他非限制實例可包含銅、鈦、鈦鎢、鉻、金、銀、鎳或其等之組合。在一項實例中，第一導電層152可經組態以充當一晶種層以促進後續一或多個導電層之沈積。
接著，如在圖11之示意圖1100中圖解說明，一第二導電層160可 被沈積在第一導電層152上。在一項實例中，可使用充當用於電鍍第二導電層160之晶種層之第一導電層152來電鍍第二導電層160。在一項實施例中，可使用半加成法電鍍(semi-additive plating)或優先沈積來將第二導電層160沈積在貫孔位置156(見圖10)中，以確保在執行一蝕刻以較佳地從安置在貫孔126(見圖12(a))外部之區域移除第一導電層152與第二導電層160的部分之後，第二導電層160之材料留在貫孔位置中。在一項實施例中，第二導電層160可包含一單一層或層之一組合。用於第二導電層160之材料之非限制實例可包含銅、鈦、鈦鎢、鉻、金、銀、鎳、鋁或其等之組合。此外，亦設想複合材料可用來形成第二導電層160。在一些實施例中，一金屬浸漬環氧樹脂或金屬填充塗料可被用作第二導電層160。在一些其他實施例中，可使用半加成法電鍍、濺鍍、電鍍、無電解電鍍或其等之組合來沈積第二導電層160。應注意，晶種金屬層108、金屬增建層120、第一導電層152及第二導電層160之材料可具有相同或不同組合物。
現在轉向圖12(a)及圖12(b)，在圖12(a)及圖12(b)中各自圖解說明電子總成1200之一示意圖1200及一俯視圖162。可藉由選擇性地移除第一導電層152與第二導電層160之部分來形成貫孔126、貫孔圖案128及跡線圖案144。特定言之，可移除第一導電層152與第二導電層160之安置在貫孔126外部之部分。
此外，可在需要移除電子總成1200之一或多個層之至少一部分的任何步驟之後引入一或多個清潔步驟。舉實例而言，可在由圖4表示之步驟之後執行一清潔步驟，其中移除圖案化光阻層116。類似地，可至少在執行圖6(a)、圖9及圖12(a)中表示之步驟之後執行一清潔步驟或蝕刻步驟。可執行此等清潔步驟以從經組態以形成電子總成1200之層堆疊移除任何多餘材料。應注意，亦可執行額外清潔步驟。舉實例而言，可執行一清潔步驟以在沈積第一導電層152之前清潔貫 孔圖案156之內部之一表面的至少一部分。在一些實施例中，可在安置第二導電層160之前採用清潔晶種金屬層108之一選用步驟。在一項實例中，清潔步驟可用來從電子總成之一或多個層之表面移除任何非所要之材料(諸如氧化物、金屬、介電質、污染物、微粒、黏著劑)且用來促進鄰近安置層之間之增強黏著性。
在特定實施例中，可藉由封裝電子裝置138(例如)以提供環境保護來進一步進行用於製造電子總成1200之方法。該方法亦可包含添加表面修整層、焊料遮罩及/或焊球。此外，可使用焊接、黏著劑附接、球閘陣列、覆晶總成、線接合或任何其他已知耦合技術或其等之組合，以將電子總成1200安裝在一電子板(例如，一印刷電路板(PCB))上。
在另一實例中，針對半導體晶粒或電子總成1200中之低成本、相對高的I/O密度，可使用覆晶技術以將電子總成1200電耦合至電子板。此外，在一些實施例中，金屬凸塊、螺柱或金屬球(本文中統稱為「凸塊型」互連件)可被直接施敷(例如，依一二維陣列圖案)於電子總成900之一作用表面，其中該作用表面可包含貫孔126、貫孔圖案128及/或跡線圖案144。或者，在一項實施例中，可使用一導電黏著劑以將電子總成1200耦合至一電子電路。
此外，應注意，電子總成可包含兩個或更多個電子裝置，諸如但不限於半導體晶粒、二極體、積體電路(IC)、電容器、電阻器或其他電子裝置。此外，電子封裝可為一表面安裝封裝，其中將電子裝置封裝在一子模組內，該子模組形成至外部裝置之一直接金屬連接。在一項實施例中，可依一陣列組態配置電子封裝之複數個電子裝置。此外，可使用一取置機器人裝置與一或多個基準參考點而相對於貫孔之位置對準複數個電子裝置。另外，在一些實施例中，該方法亦可用於製造每一處理框之複數個電子封裝。在此等實施例中，每一電子封裝 可具有一或多個電子裝置。
圖13表示一例示性電子總成1300，其具有一基板1302連同一晶種金屬層1304、一金屬增建層1306、一第一導電層1307及一第二導電層1308。電子總成1300進一步包含藉由對應複數個預先定義貫孔圖案1311與複數個預先定義跡線圖案1310定義之複數個貫孔1309。複數個貫孔1309之一或多個貫孔1309可與複數個電子裝置(例如，半導體晶粒1312)電連通。使用接觸墊1314及一黏著層1316以將複數個半導體晶粒1312耦合至基板1302。此外，複數個半導體晶粒1312被配置在基板1302上，使得半導體晶粒1312之各者上之電連接(諸如接觸墊1314)與複數個貫孔1308之一對應貫孔位置對準。此外，可在將半導體晶粒1312附接至基板1302之前檢測複數個貫孔位置、複數個貫孔圖案1311及跡線圖案1310。此外，半導體晶粒1312不會耦合至可能被識別為故障貫孔之貫孔位置。在一些實施例中，第一導電層1307與第二導電層1308一起形成用於電子總成1300之一佈線互連件，其中該佈線互連件經組態以在具有複數個電子封裝1320之電子總成1300之間提供電連通。有利地，除提供預先定義貫孔與跡線圖案外，本發明之電子封裝經組態以在至少一或多個電組件之間提供佈線，同時適應空間限制、減小之間距及增大之佈線密度。舉實例而言，具有具從約1微米至約500微米之一範圍中之一平均直徑及從約2微米至約1000微米之一範圍中之間距的貫孔實現更高佈線密度及至電子裝置之連接性，該等電子裝置具有具較小尺寸之接觸墊。
返回參考圖1至圖12，可使用替代步驟來獲得類似於電子總成1200之結構之一結構。例如，可藉由在圖14至圖18中圖解說明之步驟替換由圖9至圖11表示之步驟以製造一電子總成1900(見圖19)，其在實體結構及功能上類似於電子總成1200。或者，可藉由在圖20至圖24中圖解說明之步驟替換由圖9至圖11表示之步驟以獲得在結構上類似 於電子總成1200之一電子總成2500(見圖25)。
現在轉向圖14至圖19，圖14之示意圖1400圖解說明一基板1408，該基板1408具有一晶種層1410及安置在其上之一金屬增建層1412。此外，使用一黏著層1416與接觸墊1418以將一電子裝置1414耦合至基板1408。此外，一介電材料1402被安置在中間結構1400之至少一部分上。特定言之，介電材料1402被安置在金屬增建層1412之曝露表面上。在一項實施例中，介電材料1402亦可被安置在預先定義貫孔位置1404中。此外，介電材料1402可存在於兩個或更多個鄰近安置預先定義貫孔圖案1406之間、或鄰近安置預先定義跡線圖案1407之間、或鄰近安置預先定義貫孔圖案1406與跡線圖案1407之間。有利地，介電材料1402存在於預先定義貫孔圖案1406及/或跡線圖案1407之間可用於在貫孔之金屬化期間防止預先定義貫孔圖案1406及/或跡線圖案1407之意外電短路中。此等介電材料之非限制實例可包含聚合光阻劑、聚合塗層、有機氧化物、無機氧化物或兩者。接著，如在圖15之示意圖1500中圖解說明，從對應於對應預先定義貫孔圖案1406之貫孔位置1404(見圖14)的貫孔位置1502移除介電材料1402。在一非限制實例中，可使用雷射圖案化、蝕刻、剝蝕、鑽孔或其等之組合以從貫孔位置1502移除介電材料1402。
此外，如在圖16之示意圖1600中圖解說明，類似於第一導電層152(見圖10)之一層1602可被安置在介電材料1402上且至少安置在位置1502之部分中，以提供金屬化至貫孔位置1404(見圖14)之至少一部分。在一項實施例中，可使用濺鍍或蒸鍍來執行金屬化。此外，可使用無電解電鍍或電解電鍍來執行金屬化程序。在一項實例中，第一導電層1602可包含鈦、銅或兩者且可充當一後續層之一晶種層。
此外，如在圖17之示意圖1700中表示，一第二導電層1702可被沈積在第一導電層1602上。在一項實例中，第一導電層1602可經組態 以充當一晶種層以促進一或多個後續導電層(諸如第二導電層1702)之沈積。在一項實例中，第二導電層1702可用來填充具有第一導電層1602之位置1502。此外，可使用充當用於電鍍第二導電層1702之晶種層之第一導電層1602來電鍍第二導電層1702。在一些實施例中，可使用半加成法電鍍或優先沈積以將第二導電層1702沈積在位置1502中。在一些其他實施例中，可使用電鍍、無電解電鍍或其等之組合以沈積第二導電層1702。
此外，如在圖18之示意圖1800中圖解說明，可(例如)藉由蝕刻移除第一導電層1602與第二導電層1702之安置在貫孔位置1502外部之部分。應注意，可執行蝕刻以優先地移除第一導電層1602與第二導電層1702之安置在貫孔位置1502外部之材料，以定義貫孔1802及貫孔圖案1406與跡線圖案1407。此外，可移除介電材料1402之剩餘部分。圖19之示意圖1900圖解說明藉由使用圖1至圖8及圖14至圖18中圖解說明之步驟形成之本發明之所得電子總成。
圖20至圖25表示例示性方法步驟，該等步驟可被用作藉由圖14至圖19表示之步驟之替代方法步驟。如在圖20之示意圖2000中圖解說明，在將電子裝置1414耦合至基板1408之至少一部分之後，一介電材料2002可被安置在總成2000之至少一部分上。特定言之，介電材料2002可被安置在金屬增建層1412之曝露表面上、貫孔位置2004中，及在鄰近安置之預先定義貫孔圖案2006與跡線圖案2007上或其等之間。在一項實施例中，介電材料2002可為一光阻劑層。此外，如在圖21之示意圖2100中圖解說明，可選擇性地移除介電材料2002以便曝露下方金屬增建層1412。特定言之，介電材料2002可被保留在貫孔圖案2006與跡線圖案2007之間。接著，如在圖22之示意圖2200中圖解說明，可使用諸如但不限於雷射圖案化、蝕刻、剝蝕、鑽孔或其等之組合之技術，以從貫孔圖案2006中之貫孔位置2004移除介電材料2002。另外， 可從貫孔位置2004移除介電材料2002以形成貫孔位置2202。此外，可移除金屬增建層1412、晶種金屬層1410與基板1408之部分以形成貫孔位置2202。
此外，如在圖23之示意圖2300中圖解說明，一第一導電層2302可被安置在貫孔位置2202中及/或在貫孔圖案2006與跡線圖案2007之部分上。接著，如在圖24中圖解說明，一第二導電層2402可被安置在第一導電層2302上。第二導電層2402用來填充位置2202以形成貫孔2502。圖25圖解說明具有貫孔2502及貫孔圖案2006與跡線圖案2007之所得電子總成2500。
圖26至圖38表示製造本發明之一電子總成(諸如一電子總成3800(見圖38))之一替代方法。如在圖26之示意圖2600中表示，提供一基板2602。該基板2602具有一第一側2604與一第二側2606。此外，如在圖27之示意圖2700中圖解說明，一晶種層2702被安置在基板2602之第一側2604上。接著，如在圖28之示意圖2800中圖解說明，一圖案化光阻層2802被安置在晶種層2702之部分上。該圖案化光阻層2802可至少包含可用來定義貫孔位置之圖案2804。
此外，如在圖29之示意圖2900中圖解說明，一金屬增建層2902被沈積在晶種層2702上，使得該金屬增建層2902被安置在圖案化光阻層2802之圖案(諸如圖案2804)之間。金屬增建層2902之圖案2904表示預先定義貫孔圖案之至少一部分，而該金屬增建層2902之圖案2906表示預先定義跡線圖案之至少一部分。
如在圖30之示意圖3000中圖解說明，在使用圖案化光阻層2802之圖案2804定義貫孔位置之後且在形成預先定義貫孔圖案2904與跡線圖案2906之後，一電子裝置(諸如一電子裝置3004)可耦合至基板2602之第二側2606。特定言之，可使用一黏著層3002以將電子裝置3004耦合至基板2602之第二側2606，使得相對於圖案化光阻層2802之圖案 2804對準電子裝置3004之接觸墊3006。如應瞭解，此等圖案2804對應於電子總成3800(見圖38)中之貫孔位置。
接著，如在圖31之示意圖3100中圖解說明，可移除圖案化光阻層2802之安置在位置3102中之部分2804。隨後，如各自在圖32之示意圖3200及圖33之示意圖3300中表示，移除晶種金屬層2702之部分3202與基板2602之部分3302以及黏著層3002之對應部分。在一項實施例中，可使用雷射剝蝕、濕式蝕刻、乾式蝕刻或其等之組合來移除部分3102、3202與3302。
此外，如在圖34之示意圖3400中圖解說明，一第一導電層3402被沈積在圖案化光阻層2802、金屬增建層2902之曝露部分上及沈積在部分形成於金屬增建層2902、晶種金屬層2702與基板2602中的貫孔位置中。接著，如在圖35之示意圖3500中圖解說明，一第二導電層3502被沈積在第一導電層3402上。第一導電層3402可充當用於沈積第二導電層3502之一晶種層。第二導電層3502用來以該第二導電層3502之材料填充貫孔位置。相應地，在一些實施例中，可使用優先沈積來沈積第二導電層3502以確保沈積在貫孔位置中之該第二導電層3502之一厚度大於沈積在別處之該第二導電層3502之一厚度。
此外，如在圖36之示意圖3600中圖解說明，可至少優先地蝕刻第一導電層3402與第二導電層3502以在貫孔位置處定義貫孔3602。此外，如在圖37之示意圖3700中圖解說明，可選擇性地移除圖案化光阻層2802之剩餘部分。如在圖38之示意圖3800中圖解說明，在選擇性地移除晶種金屬層2702之後，形成各自具有貫孔3602及貫孔圖案2904與跡線圖案2906之一電子總成3800。
應注意，在第一導電層3402與第二導電層3502之沈積期間圖案化光阻層2802之部分之存在防止貫孔、貫孔圖案與跡線圖案之鄰近安置之一或多者之間的電短路。此外，在沈積第一導電層3402與第二導 電層3502以形成貫孔3602之後，可移除圖案化光阻層2802之剩餘部分，而不損及電子總成3800之完整性。特定言之，歸因於圖案化光阻層2802之存在，在貫孔填充期間金屬之任何溢出不會產生形成於貫孔3602與鄰近貫孔圖案2904及跡線圖案2906之間之非所要的連接。
應注意，在圖1至圖12、圖14至圖19、圖20至圖25及圖26至圖38中表示之方法經組態以產生電功能模組，然而，可期望數個其他特徵或附加件以生成適於可操作地耦合至其他電子裝置及/或組件之電功能模組，諸如電子總成1200。舉實例而言，可期望在將電子總成1200組裝至一印刷電路板(PCB)上之前封裝該電子總成1200以提供機械剛性。再者，雖然圖1至圖12、圖14至圖19、圖20至圖25及圖26至圖38中表示之方法僅表示一第一佈線層且可足夠用於一些應用，但本發明之方法可用來形成一堆疊結構，該堆疊結構包含複數個額外佈線層或此等電子封裝1200、1300、1900、2500及3800。此外，其他特徵(諸如焊料遮罩、表面修整層)可被加至本發明之電子封裝。
有利地，本發明之方法允許在將一電子裝置耦合至基板之前檢測及/或測試可能產生故障貫孔之貫孔位置。此外，一旦識別有缺陷或故障貫孔位置，經識別貫孔位置即不會耦合至電子裝置，藉此使昂貴電子裝置免於由於其等連接至一所得故障貫孔而變得不可操作。雖然本文中已僅圖解說明且描述本發明之特定特徵，但熟習此項技術者將想到許多修改及改變。因此，應瞭解，隨附申請專利範圍旨在涵蓋如落在本發明之真實精神內之所有此等修改及改變。
1300‧‧‧電子總成
1302‧‧‧基板
1304‧‧‧晶種金屬層
1306‧‧‧金屬增建層
1307‧‧‧第一導電層
1308‧‧‧第二導電層
1309‧‧‧貫孔
1310‧‧‧跡線圖案
1311‧‧‧貫孔圖案
1312‧‧‧半導體晶粒
1314‧‧‧接觸墊
1316‧‧‧黏著層
1320‧‧‧電子封裝

Claims (17)

  1. 一種電子封裝，其包括：一基板，其具有一第一側及一第二側；一晶種金屬(seed metal)層，其被安置在該基板之該第一側之至少一部分上；一圖案化光阻層，其被安置在該晶種金屬層之至少一部份上，其中該圖案化光阻層及該晶種金屬層至少部分經移除以在該電子封裝之形成期間曝露該基板之該第一側以定義複數個預先定義貫孔位置、複數個預先定義貫孔圖案及複數個預先定義跡線圖案；一金屬增建(built-up)層，其被安置於對應於該複數個預先定義貫孔位置及複數個預先定義跡線圖案之該晶種金屬層之至少一部分上，該金屬增建層被安置於該晶種金屬層之至少一部分上使得該晶種金屬層被安置於該基板及該金屬增建層之間；一黏著層，其被安置於該基板之該第二側之至少一部分上；一接觸墊，其被安置於該黏著層之至少一部分上且與該複數個預先定義貫孔位置之至少一者對準；一電子裝置，其耦合至該接觸墊並與該複數個預先定義貫孔位置、該複數個預先定義貫孔圖案及該複數個預先定義跡線圖案之一者對準，其中該基板及該黏著層至少部分經移除以將該複數個預先定義貫孔位置延伸至該電子裝置；一第一導電層，其經安置於該複數個預先定義貫孔位置、該複數個預先定義貫孔圖案及該複數個預先定義跡線圖案之至少一部分上；及一第二導電層，其經安置於該第一導電層上使得該第二導電 層經安置於該複數個預先定義貫孔位置內，其中經由選擇性地移除該第一導電層及該第二導電層經安置於該複數個預先定義貫孔位置、該複數個預先定義貫孔圖案及該複數個預先定義跡線圖案外部之一部分以形成複數個貫孔、複數個貫孔圖案及複數個跡線圖案。
  2. 如請求項1之電子封裝，其中該晶種金屬層具有在從約10奈米至約25微米之一範圍中之一厚度。
  3. 如請求項1之電子封裝，其中該複數個貫孔之一平均直徑係在從約1微米至約500微米之一範圍中。
  4. 如請求項1之電子封裝，其中該複數個貫孔之兩個鄰近安置貫孔之間之一平均間距係在從約2微米至約1000微米之一範圍中。
  5. 如請求項1之電子封裝，其中該複數個貫孔包括盲孔、通孔或其等之一組合。
  6. 如請求項1之電子封裝，其中該金屬增建層、該第一導電層與該第二導電層之一或多者包括鈦、鉭、銅、鎳、金、銀、鉻、鋁、鈦鎢或其等之組合。
  7. 一種電子總成，其包括：一電子封裝，其中該電子封裝包括：一基板，其具有一第一側及一第二側；一晶種金屬層，其被安置在該基板之該第一側之至少一部分上；一圖案化光阻層，其被安置在該晶種金屬層之至少一部份上，其中該圖案化光阻層及該晶種金屬層至少部分經移除以在該電子封裝之形成期間曝露該基板之該第一側以定義複數個預先定義貫孔位置、複數個預先定義貫孔圖案及複數個預先定義跡線圖案； 一金屬增建層，其被安置於對應於該複數個預先定義貫孔位置及複數個預先定義跡線圖案之該晶種金屬層之至少一部分上，該金屬增建層被安置於該晶種金屬層之至少一部分上使得該晶種金屬層被安置於該基板及該金屬增建層之間；一黏著層，其被安置於該基板之該第二側之至少一部分上；一接觸墊，其被安置於該黏著層之至少一部分上且與該複數個預先定義貫孔位置之至少一者對準，其中該基板及該黏著層至少部分經移除，使得該接觸墊可操作地耦合至該複數個預定義貫孔位置之至少一者；一電子裝置，其耦合至該接觸墊並與該複數個預先定義貫孔位置、該複數個預先定義貫孔圖案及該複數個預先定義跡線圖案之一者對準，其中該基板及該黏著層至少部分經移除以將該複數個預先定義貫孔位置延伸至該電子裝置；一第一導電層，其經安置於該金屬增建層之至少一部分上使得該第一導電層經安置於該複數個預先定義貫孔位置、該複數個預先定義貫孔圖案及該複數個預先定義跡線圖案之至少一部分上；及一第二導電層，其經安置於該第一導電層上使得該第二導電層經安置於該複數個預先定義貫孔位置內，其中經由選擇性地移除該第一導電層及該第二導電層經安置於該複數個預先定義貫孔位置、該複數個預先定義貫孔圖案及該複數個預先定義跡線圖案外部之一部分以形成複數個貫孔、複數個貫孔圖案及複數個跡線圖案，及其中該等預先定義跡線圖案之一平均寬度係在從約1微米至約1000微米之一範圍中。
  8. 如請求項7之電子總成，其中該電子裝置耦合至該等預先定義貫 孔圖案。
  9. 如請求項7之電子總成，其中該複數個貫孔係盲孔。
  10. 如請求項7之電子總成，其中該電子封裝進一步包括一半導體晶粒。
  11. 如請求項7之電子總成，其中該複數個貫孔之該等貫孔之一平均直徑係在從約1微米至約500微米之一範圍中。
  12. 如請求項7之電子總成，其中該複數個貫孔之兩個鄰近安置貫孔之間之一平均間距係在從約2微米至約1000微米之一範圍中。
  13. 一種製造一電子封裝之方法，其包括：提供包括一第一側與一第二側之一基板；將一金屬增建層安置在該基板之該第一側上以提供複數個預先定義貫孔位置及複數個預先定義貫孔圖案；將一電子裝置耦合至該基板之該第二側，使得該電子裝置上之接觸墊與一或多個預先定義貫孔圖案對準；在該複數個預先定義貫孔位置之該一或多個預先定義貫孔位置處選擇性地移除該基板之部分；將一第一導電層安置在該金屬增建層之至少一部分上；及將一第二導電層安置在該第一導電層之至少一部分上，其中該複數個預先定義貫孔圖案對應於至少部分安置在該金屬增建層、該第一導電層與該第二導電層中之複數個貫孔。
  14. 如請求項13之方法，其中安置該金屬增建層之該步驟包括：在該基板之該第一側之至少一部分上提供一圖案化光阻層；及使用該圖案化光阻層以將金屬選擇性地沈積在該基板之部分上。
  15. 如請求項14之方法，其進一步包括：從該複數個預先定義貫孔位置之貫孔位置選擇性地移除該圖案化光阻層之部分。
  16. 如請求項15之方法，其中選擇性地移除該基板之該等部分之該步驟包括：雷射鑽孔該基板之該等部分。
  17. 如請求項13至16之任一項之方法，其進一步包括：將一介電材料安置在該金屬增建層之至少一部分上、該複數個預先定義貫孔位置之一或多個預先定義貫孔位置上、在該複數個預先定義貫孔圖案之兩個或更多個鄰近安置預先定義貫孔圖案之間或其等之組合。
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