TWI569368B - 封裝基板、包含該封裝基板的封裝結構及其製作方法 - Google Patents

封裝基板、包含該封裝基板的封裝結構及其製作方法 Download PDF

Info

Publication number
TWI569368B
TWI569368B TW104107240A TW104107240A TWI569368B TW I569368 B TWI569368 B TW I569368B TW 104107240 A TW104107240 A TW 104107240A TW 104107240 A TW104107240 A TW 104107240A TW I569368 B TWI569368 B TW I569368B
Authority
TW
Taiwan
Prior art keywords
layer
metal
material layer
pillar
mold compound
Prior art date
Application number
TW104107240A
Other languages
English (en)
Other versions
TW201633455A (zh
Inventor
余俊賢
許詩濱
Original Assignee
恆勁科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 恆勁科技股份有限公司 filed Critical 恆勁科技股份有限公司
Priority to TW104107240A priority Critical patent/TWI569368B/zh
Priority to US15/054,861 priority patent/US9711445B2/en
Publication of TW201633455A publication Critical patent/TW201633455A/zh
Application granted granted Critical
Publication of TWI569368B publication Critical patent/TWI569368B/zh
Priority to US15/624,855 priority patent/US9824964B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)

Description

封裝基板、包含該封裝基板的封裝結構及其製作方法
本發明係關於一種封裝基板、包含該封裝基板的封裝結構、以及上述封裝基板及封裝結構的製作方法。
新一代的電子產品不僅追求輕薄短小，更朝多功能與高性能的方向發展，因此，積體電路(Integrated Circuit，簡稱IC)技術不斷地高密度化與微型化，以期在有限的晶片空間容納更多的電子元件，而其後端的封裝基板及其構裝技術亦隨之進展，以符合此新一代的電子產品趨勢。
請參考第1圖，其為目前常應用於鑄模互連基板(Molded Interconnection Substrate)技術的封裝結構10。該封裝結構10係製作於一基板11上，並包含下層電路導線12、上層電路導線14、連接下層電路導線12與上層電路導線14的導電銅柱18、以及覆蓋下層電路導線12且包圍導電銅柱18的鑄模化合物層16。由於鑄模化合物層16在成形後為硬脆的剛性材質，其在封裝結構10的後續製程中容易發生碎裂的狀況。此外，鑄模化合物層16的材質與金屬(例如，銅)的結合性不佳，因而常導致上層電路導線14的可靠度不佳；而即使在鑄模化合物層16上再加一層感光型底層塗料(primer)以利上層電路導線14的製作，但此封裝結構10仍然容易碎裂，且影響其製成品良率與可靠度。因此，有必要發展新的封裝基板技術，以對治及改善上述的問題。
為達成此目的，本發明提供一種封裝基板，其包括：一第一 導線層，包含一第一金屬走線及圍繞該第一金屬走線的一第一介電材料層；一導電柱層，形成於該第一導線層上，並包含連接該第一金屬走線的一第一金屬柱狀物及圍繞該第一金屬柱狀物的一鑄模化合物層；一柔性材料層，形成於該導電柱層上，並包含形成於該第一金屬柱狀物上以露出該第一金屬柱狀物的一第一開口；以及一第二導線層，形成於該導電柱層上，並包含透過該第一開口而連接該第一金屬柱狀物的一第二金屬走線、形成於該第二金屬走線上的一第二金屬柱狀物、及圍繞該第二金屬走線與該第二金屬柱狀物的一保護層。
根據本發明另一實施例提供一種封裝基板，其包括：一第一導線層，包含一第一金屬走線及圍繞該第一金屬走線的一第一介電材料層；一導電柱層，形成於該第一導線層上，並包含連接該第一金屬走線的一第一金屬柱狀物及圍繞該第一金屬柱狀物的一鑄模化合物層；一柔性材料層，形成於該鑄模化合物層上，包含形成於該第一金屬柱狀物上以露出該第一金屬柱狀物的一第一開口；以及一第二導線層，形成於該導電柱層上，並包含透過該第一開口而連接該第一金屬柱狀物的一第二金屬走線、形成於該第二金屬走線上以露出該第二金屬走線的一第二開口、及圍繞該第二金屬走線與該第二開口的一保護層；其中，該柔性材料層的面積大於該鑄模化合物層的面積。
根據本發明另一實施例提供一種封裝結構，其包含：一第一導線層，包含一第一金屬走線及圍繞該第一金屬走線的一第一介電材料層；一導電柱層，形成於該第一導線層上，並包含連接該第一金屬走線的一第一金屬柱狀物、圍繞該第一金屬柱狀物的一鑄模化合物層、及連接該第一金屬走線的一多層電路元件，且該鑄模化合物層圍繞該多層電路元件；一柔性材料層，形成於該導電柱層上，並包含形成於該第一金屬柱狀物上以露出該第一金屬柱狀物的一第一開口；以及一第二導線層，形成於該導電柱層上，並包含透過該第一開口而連接該第一金屬柱狀物的一第二金屬走線、形成於該第二金屬走線上的一第二金屬柱狀物、及圍繞該第 二金屬走線與該第二金屬柱狀物的一保護層。
根據本發明另一實施例提供一種封裝結構，其包含：一第一導線層，包含一第一金屬走線及圍繞該第一金屬走線的一第一介電材料層；一導電柱層，形成於該第一導線層上，並包含連接該第一金屬走線的一第一金屬柱狀物、圍繞該第一金屬柱狀物的一鑄模化合物層、及連接該第一金屬走線的一多層電路元件，且該鑄模化合物層圍繞該多層電路元件；一柔性材料層，形成於該鑄模化合物層上，包含形成於該第一金屬柱狀物上以露出該第一金屬柱狀物的一第一開口；以及一第二導線層，形成於該導電柱層上，並包含透過該第一開口而連接該第一金屬柱狀物的一第二金屬走線、形成於該第二金屬走線上以露出該第二金屬走線的一第二開口、及圍繞該第二金屬走線與該第二開口的一保護層；其中，該柔性材料層的面積大於該鑄模化合物層的面積。
在一實施例中，該柔性材料層包含聚亞醯胺(polyimide)、PEN(polyethylene naphthalate)、或液晶塑膠(liquid crystal plastic)。
在一實施例中，該柔性材料層包含一黏著層、形成於該黏著層上的一第二介電材料層、及形成於該第二介電材料層上的一導電材料層。
在一實施例中，該封裝基板更包括一電子元件，其設置於該保護層上，並電性連接該第二金屬柱狀物。
根據本發明另一實施例提供一種封裝基板的製作方法，其步驟包含：提供一載板；形成一金屬導線層於該載板上，並圖案化該金屬導線層以形成一第一金屬走線；形成一第一介電材料層於該載板上並露出該第一金屬走線；形成一金屬柱狀物於該第一介電材料層上，並使該金屬柱狀物電性連接該第一金屬走線；形成一鑄模化合物層於該第一介電材料層上並露出該金屬柱狀物的上端面；形成一柔性材料層於該鑄模化合物層上並露出該金屬柱狀物之該上端面；形成一第二金屬走線於該柔性材料層與該等金屬柱狀物露出之該上端面上，並使該第二金屬走線連接該金屬柱狀物；以及形成一保護層包覆該柔性材料層及該第二金屬走線，並 形成一開口以露出該第二金屬走線。
根據本發明另一實施例提供一種封裝結構的製作方法，其步驟包含：提供一載板；形成一金屬導線層於該載板上，並圖案化該金屬導線層以形成一第一金屬走線；形成一第一介電材料層於該載板上並露出該第一金屬走線；形成一金屬柱狀物於該第一介電材料層上，並使該金屬柱狀物電性連接該第一金屬走線；形成一鑄模化合物層於該第一介電材料層上並露出該金屬柱狀物的上端面；形成一柔性材料層於該鑄模化合物層上並露出該金屬柱狀物之該上端面；形成一第二金屬走線於該柔性材料層與該等金屬柱狀物露出之該上端面上，並使該第二金屬走線連接該金屬柱狀物；形成一保護層包覆該柔性材料層及該第二金屬走線，並形成一開口以露出該第二金屬走線；以及提供一電路晶片，電性連接該第一金屬走線。
在一實施例中，本方法更包含：提供一電子元件設置於該保護層上，並透過該保護層的該開口而電性連接該第二金屬走線。
在一實施例中，該柔性材料層包含聚亞醯胺、PEN、或液晶塑膠。
10、100、101、200、201‧‧‧封裝基板
12、14‧‧‧導線
18‧‧‧導電銅柱
11‧‧‧基板
110‧‧‧載板
120‧‧‧第一導線層
121~124‧‧‧第一金屬走線
126‧‧‧第一介電材料層
130‧‧‧導電柱層
131、132、133‧‧‧第一金屬柱狀物
135‧‧‧多層電路元件
16、136‧‧‧鑄模化合物層
140‧‧‧柔性材料層
141‧‧‧第一開口
150‧‧‧第二導線層
151~155‧‧‧第二金屬走線
156‧‧‧第二開口
157、158、159‧‧‧第二金屬柱狀物
160‧‧‧保護層
300、301‧‧‧封裝結構
380‧‧‧錫球
390‧‧‧電子元件
第1圖為習知的封裝結構之剖面圖。
第2圖為根據本發明第一實施例的封裝基板之剖面示意圖。
第3圖為根據本發明另一實施例的封裝基板之剖面示意圖。
第4圖為根據本發明第二實施例的封裝基板之剖面示意圖。
第5圖為根據本發明另一實施例的封裝基板之剖面示意圖。
第6圖為本實施例封裝基板之其中一製程步驟的剖面圖。
第7圖為本實施例封裝基板之其中一製程步驟的剖面圖。
第8圖為本實施例封裝基板之其中一製程步驟的剖面圖。
第9A、9B圖為本實施例封裝基板之其中一製程步驟的剖面圖。
第10A、10B圖為本實施例封裝基板之其中一製程步驟的剖面圖。
第11A、11B圖為本實施例封裝基板之其中一製程步驟的剖面圖。
第12圖為根據本發明第三實施例的封裝結構之剖面示意圖。
第13圖為根據本發明第四實施例的封裝結構之剖面示意圖。
為使對本發明之特徵、目的及功能有更進一步的認知與瞭解，茲配合圖式詳細說明本發明的實施例如後。在所有的說明書及圖示中，將採用相同的元件編號以指定相同或類似的元件。
在各個實施例的說明中，當一元素被描述是在另一元素之「上方/上」或「下方/下」，係指直接地或間接地在該另一元素之上或之下的情況，其可能包含設置於其間的其他元素；所謂的「直接地」係指其間並未設置其他中介元素。「上方/上」或「下方/下」等的描述係以圖式為基準進行說明，但亦包含其他可能的方向轉變。所謂的「第一」、「第二」、及「第三」係用以描述不同的元素，這些元素並不因為此類謂辭而受到限制。為了說明上的便利和明確，圖式中各元素的厚度或尺寸，係以誇張或省略或概略的方式表示，且各元素的尺寸並未完全為其實際的尺寸。
第2圖為根據本發明第一實施例的封裝基板100之剖面示意圖。該封裝基板100包含：一第一導線層120、一導電柱層130、一柔性材料層140、以及一第二導線層150。如第2圖所示，該第一導線層120包含一第一介電材料層126及至少一第一金屬走線121~124，其被圖案化成該封裝基板100的下層電路布局；此外，該第一介電材料層126圍繞該等第一金屬走線121~124；亦即，該第一介電材料層126充填於該第一導線層120內該等第一金屬走線121~124以外的其餘部分。
該導電柱層130形成於該第一導線層120上，並且包含至少一第一金屬柱狀物131~133及一鑄模化合物層136；其中，該導電柱層130被圖案化以形成該等第一金屬柱狀物131~133，用以連接該第一導線層120與該第二導線層140。如圖所示，該鑄模化 合物層136形成於該第一導線層120上，該等第一金屬柱狀物131、132、133分別連接該等第一金屬走線121、122、124，且該鑄模化合物層136圍繞各個第一金屬柱狀物131~133。亦即，該鑄模化合物層136充填於該導柱層130內該等第一金屬柱狀物131~133以外的其餘部分。該鑄模化合物層136可由適合鑄模(molding)技術的絕緣材料所組成，例如，環氧基樹脂(epoxy-based resin)之環氧樹脂鑄模化合物(epoxy molding compound，簡稱EMC)或是聚亞醯胺(polyimide，簡稱PI)。
該柔性材料層140形成於該導電柱層130上，並包含形成於該等第一金屬柱狀物131~133上的第一開口141，藉以露出該等第一金屬柱狀物131~133。該第一開口141係可藉由圖案化技術，對該柔性材料層140預先進行開孔，再壓合於該導電柱層130上，或者是在該柔性材料層140壓合於該導電柱層130上之後，再對該柔性材料層140進行開孔而形成。該柔性材料層140的組成材料則為聚亞醯胺(PI)、PEN(polyethylene naphthalate)或液晶塑膠(liquid crystal plastic，簡稱LCP)等柔性材料。由於該柔性材料層140具有彈性或可撓性(flexibility)，因此在它覆蓋鑄模化合物層136的情況下，將可改善鑄模化合物層136容易碎裂的問題。
該第二導線層150形成於該柔性材料層140上，並包含至少一第二金屬走線151~154、至少一第二金屬柱狀物157~159、及一保護層160。該等第二金屬走線151~154可被圖案化成該封裝基板100的上層電路布局；如圖所示，在該第二導線層150形成時，金屬材料會同時充填該等第一開口141，使得該等第二金屬走線151、152、154透過該第一開口141而分別連接該等第一金屬柱狀物131、132、133。在本實施例中，該等第一金屬柱狀物131~133可為導電銅柱，藉以電性連接上層電路的該第二導線層150與下層電路的該第一導線層120。該等第二金屬柱狀物157~159亦可藉由圖案化技術而形成於該等第二金屬走線151、152、154上，以作為該封裝基板100連接外部電路之用。該保護層150為絕緣材料層，其形成於該封裝基板100的最外層或最底層，並圍 繞該等第二金屬走線151~154與該等第二金屬柱狀物157~159，用以保護該封裝基板100免於受到來自外部環境或後續製程(例如，焊接)的可能傷害。在本實施例中，該封裝基板100可作為應用於鑄模互連基板技術的覆晶式晶片尺寸封裝(flip-chip chip size package，簡稱FCCSP)之基板。
在一實施例中，該第一導線層120除了該等金屬走線121~124的其餘部分亦可直接以鑄模化合物層136來充填，也就是第2A圖的第一介電材料層126可選用與鑄模化合物層136相同組成材質的材料。
此外，第3圖為根據本發明另一實施例的封裝基板101之剖面示意圖。相較於第2圖，該封裝基板101進一步包含一多層電路元件135，例如，積層陶瓷電容器(Multi-layer Ceramic Capacitor，簡稱MLCC)，其連接該第一金屬走線122、123並設置於該導電柱層130之中。
第4圖為根據本發明第二實施例的封裝基板200之剖面示意圖。該封裝基板200包含：一第一導線層120、一導電柱層130、一柔性材料層140、以及一第二導線層150。如第4圖所示，該第一導線層120包含一第一介電材料層126及至少一第一金屬走線121~124，其被圖案化成該封裝基板100的下層電路布局；此外，該第一介電材料層126圍繞該等第一金屬走線121~124；亦即，該第一介電材料層126充填於該第一導線層120內該等第一金屬走線121~124以外的其餘部分。
該導電柱層130形成於該第一導線層120上，並且包含至少一第一金屬柱狀物131~133及一鑄模化合物層136；其中，該導電柱層130被圖案化以形成該等第一金屬柱狀物131~133，用以連接該第一導線層120與該第二導線層140。如圖所示，該鑄模化合物層136形成於該第一導線層120上，該等第一金屬柱狀物131、132、133分別連接該等金屬走線121、122、124，且該鑄模化合物層136圍繞各個第一金屬柱狀物131~133。亦即，該鑄模化合物層136充填於該導柱層130內該等第一金屬柱狀物131~ 133以外的其餘部分。該鑄模化合物層136可由適合鑄模(molding)技術的絕緣材料所組成，例如，環氧基樹脂(epoxy-based resin)之環氧樹脂鑄模化合物(EMC)或是聚亞醯胺(PI)。
該柔性材料層140可以是包含黏著層143、介電材料層(第二介電材料層145)及導電材料層147的多層結構，例如，以柔性銅箔基材(FCCL)作為該柔性材料層140，該第二介電材料層145形成於該黏著層143上，該導電材料層147形成於該第二介電材料層145上。在一實施例中，該柔性材料層140為含有聚亞醯胺(PI)或液晶塑膠(LCP)的柔性銅箔基材，也就是說，該第二介電材料層145的組成材質為聚亞醯胺(PI)，且該導電材料層147的組成材質為銅箔，則該第二介電材料層145可作為製作電路走線(例如，該等第二金屬走線151~155)之基板。藉此，本實施例的封裝基板200可用以實現軟硬結合板(Rigid-flex board)或是軟硬複合印刷電路板(Rigid-flex printed-circuit board)的封裝結構結構。請參考第4圖，該柔性材料層140的長度及面積將會大於該鑄模化合物層136的長度及面積，而自該鑄模化合物層136的邊緣延伸出去，且該第二導線層150包含複數個金屬走線151~155。在另一實施例中，倘若該第二介電材料層145的組成材質為低介电常數(Dk)的材料(例如，聚亞醯胺(PI)、液晶塑膠(LCP))，則該封裝基板200將可應用於高頻的電子產品。
該柔性材料層140形成於該導電柱層130上，並包含形成於該等第一金屬柱狀物131~133上的第一開口141，藉以露出該等第一金屬柱狀物131~133。該第一開口141係可藉由圖案化技術，對該柔性材料層140預先進行開孔，再壓合於該導電柱層130上，或者是在該柔性材料層140壓合於該導電柱層130上之後，再對該柔性材料層140進行開孔而形成。該第二介電材料層145的組成材料則為聚亞醯胺(PI)、PEN(polyethylene naphthalate)或液晶塑膠(LCP)等柔性材料。由於該柔性材料層140具有彈性或可撓性，因此在它覆蓋鑄模化合物層136的情況下，將可改善鑄模化合物層136容易碎裂的問題。
該第二導線層150形成於該柔性材料層140上，並包含至少一第二金屬走線151~155及一保護層160。該等第二金屬走線151~155可被圖案化成該封裝基板200的上層電路布局；如圖所示，在該第二導線層150形成時，金屬材料會同時充填該等第一開口141，使得該等第二金屬走線151、152、154透過該第一開口141而分別連接該等第一金屬柱狀物131、132、133。在本實施例中，該等第一金屬柱狀物131~133可為導電銅柱，藉以電性連接上層電路的該第二導線層150與下層電路的該第一導線層120。至少一第二開口156亦可藉由圖案化技術而形成於該等第二金屬走線151、152、154上，以作為該封裝基板200連接外部電路的開口之用。該保護層150為絕緣材料層，其形成於該封裝基板200的最外層或最底層，並圍繞該等第二金屬走線151~154與該等第二開口156，用以保護該封裝基板200免於受到來自外部環境或後續製程(例如，焊接)的可能傷害。在本實施例中，該封裝基板200可作為應用於鑄模互連基板技術的覆晶式晶片尺寸封裝(FCCSP)之基板。
在一實施例中，該第一導線層120除了該等金屬走線121~124的其餘部分亦可直接以鑄模化合物層136來充填，也就是第4圖的第一介電材料層126可選用與鑄模化合物層136相同組成材質的材料。
此外，第5圖為根據本發明另一實施例的封裝基板201之剖面示意圖。相較於第4圖，該封裝基板201進一步包含一多層電路元件135，例如，積層陶瓷電容器(MLCC)，其連接該第一金屬走線122、123並設置於該導電柱層130之中。
以下說明本發明之封裝基板的製程。請參照第6圖、第7圖、第8圖、第9A圖、第10A圖、第11A圖、及第2圖(以第一實施例的封裝基板100為例)或第4圖(以第二實施例的封裝基板200為例)，其分別對應上述第一實施例封裝基板100的此製程各個製程步驟之的封裝基板之剖面圖。
首先，如第6圖所示，提供一載板110，其可以是金屬基板或玻璃纖維基板，用以承載或支持其上的導電線路及電子元件；例如，如第2圖所示之第一導線層120、導電柱層130、柔性材料層140、第二導線層150以及保護層160。上述的金屬基板包含鐵(Fe)、鐵/鎳(Fe/Ni)、銅(Cu)、鋁(Al)及其組合或合金，但本發明不以此為限。接著，形成一金屬導線層於該載板110上，並圖案化成該封裝基板100的下層電路布局，例如，金屬走線121~124。該金屬導線層可藉由金屬的電鍍(electrolytic plating)或蒸鍍(evaporation)技術來製作，例如，銅、鋁、或鎳，而其導電走線的圖案化可藉由光微影蝕刻(photolithography)技術來製作。例如，藉由積體電路載板之增層技術或旋轉塗佈技術，藉以達成該金屬導線層的圖案化而形成該等金屬走線121~124。此外，該等金屬走線121~124的製作亦可以利用雷射加工方式來達成。接著以一第一介電材料126充填於該等金屬走線121~124以外的其餘部分以形成該第一導線層120。
接著，如第7圖所示，形成複數個金屬柱狀物131~133於該第一導線層120上，該等金屬柱狀物131~133可以例如是銅柱或鋁柱，其用以連接該封裝基板100的第一導線層120與後續製程將要製作的第二導線層140。其中該等金屬柱狀物131~133可藉由金屬的電鍍或蒸鍍並藉由光微影蝕刻技術圖案化而形成。例如，以壓合乾膜光阻製程形成一第二光阻層(圖中未示)於該載板110及該第一導線層120上，並以曝光顯影的方式圖案化該第二光阻層；形成一第二金屬層(圖中未示)於該圖案化後的第二光阻層上；藉由舉離法，在移除該圖案化後的第二光阻層的同時，一併將位於該圖案化後的第二光阻層上的該第二金屬層移除，而非位於該圖案化後的第二光阻層上的該第二金屬層則被保留下來，藉以達成該第二金屬層的圖案化而形成該等金屬柱狀物131~133。
接著，如第8圖所示，形成一鑄模化合物層136於該載板110上，該鑄模化合物層136完全覆蓋該載板110的全部表面，使得該鑄模化合物層136包覆該載板110上所有的該等金屬走線121 ~124與該等金屬柱狀物131~133，並作為該第一導線層120與該第二導線層150之間的絕緣層。該鑄模化合物層136可由適合鑄模技術(例如，壓縮鑄模、轉換鑄模、或注射鑄模等)的絕緣膠體材料所組成，例如，環氧樹脂鑄模化合物(EMC)。首先，提供一鑄模容器(圖中未示)，並放置一鑄模化合物(圖中未示)於該鑄模容器中；再適當地對應該鑄模容器與該載板110，使得該等金屬走線121~124及該等金屬柱狀物131~133位於該鑄模容器與該載板110之間；接著，上下壓合該鑄模容器與該載板110，並同時進行該鑄模化合物的固化，藉以形成該鑄模化合物層136，其完全包覆該載板110上所有的該等金屬走線121~124及該等金屬柱狀物131~133；最後再將該鑄模容器移除。其中，該鑄模化合物可以是酚醛基樹脂(novolac-based resin)、環氧基樹脂(epoxy-based resin)、或矽基樹脂(silicone-based resin)等絕緣材料所組成，但不以此為限。在本實施例中，該鑄模化合物層136選用環氧基樹脂之環氧樹脂鑄模化合物(EMC)。
接著，將超出該等金屬柱狀物131~133上端面的該鑄模化合物層136移除，以露出該等金屬柱狀物131~133的部份表面。本實施例藉由研磨(polishing)、磨削(grinding)、噴砂、電漿或化學蝕刻方式，自上而下去除該鑄模化合物層136的上半部，直到該等金屬柱狀物131~133的上端面露出，即可形成如第8圖之剖面圖；其中，該等金屬柱狀物131~133及該鑄模化合物層136組合成一導電柱層130。
接著，如第9A圖所示，形成一柔性材料層140於該導電柱層130上，並移除部分的該柔性材料層140，使得該等金屬柱狀物131~133的上端面露出；例如，藉由積體電路載板之增層技術或旋轉塗佈技術來沉積該柔性材料層148，使得該柔性材料層140包覆該導電柱層130，再藉由光微影蝕刻(photolithography)的圖案化技術來移除部分的該柔性材料層140。該柔性材料層140的組成材料可為聚亞醯胺(PI)、PEN或液晶塑膠(LCP)等柔性材料。由於柔性材料層140具有彈性或可撓性，因此在它覆蓋鑄模化合物層136的情況下， 將可改善鑄模化合物層136容易碎裂的問題。
接著，藉由金屬的電鍍或蒸鍍技術形成一第二金屬導線層，例如，銅、鋁、或鎳，(圖中未示)於該柔性材料層140與該等金屬柱狀物131~133的露出端面上，並藉由曝光微影蝕刻技術來圖案化第二金屬導線層以形成封裝基板100的上層電路布局，例如，金屬走線151~154，如第10A圖所示。藉此，該等金屬走線151、152、154可分別連接該等金屬柱狀物131、132、133。
接著，如第11A圖所示，形成複數個金屬柱狀物157、158、159，分別於該等金屬走線151、152、154上，該等金屬柱狀物157、158、159可以例如是銅柱或鋁柱，其用以將該封裝基板100連接至外部的電路或電子元件。其中該等金屬柱狀物157、158、159亦可藉由金屬的電鍍或蒸鍍以及後續的光微影蝕刻技術圖案化而形成。
接著，如第2圖所示，形成一保護層160於該等金屬柱狀物157、158、159、該等金屬走線151、152、154及該柔性材料層140上，其具有絕緣該第二導線層150的各走線之間電性的功效，並可用以保護該第二導線層150不受外部物或後續製程的傷害。最後，移除載板110，完成本實施例的封裝基板100；或者移除部分載板110以形成另一實施例的封裝結構。其中，第一介電材料層126亦可選用與該鑄模化合物層136相同的材料。
我們可以第一實施例的封裝基板100為基礎，將它進一步製作成封裝結構元件。第12圖為根據本發明第三實施例的封裝結構300之剖面示意圖。該封裝結構300除了包含第2圖實施例的該封裝基板100之外，更進一步包含一電子元件390，例如主動元件或被動元件或其結合元件，其透過該等金屬柱狀物157、158、159以及設置於該等金屬柱狀物157、158、159上的電性連接物(例如，錫球380)，而連接該等金屬走線151、152、154。
以下說明本發明第二實施例之封裝基板200的製程。請參照第6圖、第7圖、第8圖、第9B圖、第10B圖、第11B圖、及第4圖，其分別對應上述第二實施例封裝基板200的各個製程步 驟之封裝基板剖面圖。其中，關於第6~8圖所對應的步驟已如上所述，在此不再贅述。
在本實施例中，該柔性材料層140為包含黏著層143、第二介電材料層145及導電材料層147的多層結構，例如，柔性銅箔基材(FCCL)，其第二介電材料層145的組成材質為聚亞醯胺(PI)或液晶塑膠(LCP)，且導電材料層147的組成材質為銅箔。由於該第二介電材料層145可作為製作電路走線(例如，該等第二金屬走線151~155)之基板，本實施例的封裝基板200可用以實現軟硬結合板的封裝結構結構。
如第9B圖所示，該柔性材料層140形成於該導電柱層130上，並包含形成於該等第一金屬柱狀物131~133上的第一開口141，藉以露出該等第一金屬柱狀物131~133。該第一開口141係可藉由圖案化技術，對該柔性材料層140預先進行開孔，再以壓合方式直接黏貼於該導電柱層130上，或者是在該柔性材料層140壓合於該導電柱層130上之後，再對該柔性材料層140進行開孔而形成。由於該第二介電材料層145具有彈性或可撓性，因此在它覆蓋鑄模化合物層136的情況下，將可改善鑄模化合物層136容易碎裂的問題。
接著，藉由金屬的電鍍或蒸鍍技術形成一第二金屬導線層，例如，銅、鋁、或鎳，(圖中未示)於該柔性材料層140與該等金屬柱狀物131~133的露出端面上，並藉由曝光微影蝕刻技術來圖案化第二金屬導線層以形成封裝基板200的上層電路布局，例如，金屬走線151~155，如第10B圖所示。藉此，該等金屬走線151、152、154可分別連接該等金屬柱狀物131、132、133。
接著，如第11B圖所示，形成一保護層160於該等金屬走線151~155及該柔性材料層140上，其具有絕緣該第二導線層150的各走線之間電性的功效，並可用以保護該第二導線層150不受外部物或後續製程的傷害。
接著，藉由圖案化技術而形成複數個第二開口156於該等第二金屬走線151、152、154上，以作為該封裝基板200連接外部 電路的開口之用，如第4圖所示。最後，移除載板110，完成本實施例的封裝基板200。其中，第一介電材料層126亦可選用與該鑄模化合物層136相同的材料。
我們可以第二實施例的封裝基板200為基礎，將它進一步製作成封裝結構元件。第13圖為根據本發明第四實施例的封裝結構301之剖面示意圖。該封裝結構301除了包含第4圖實施例的該封裝基板200之外，更進一步包含一電子元件390，例如主動元件或被動元件或其結合元件，其透過該等第二開口156以及設置於該等第二開口156上的電性連接物(例如，錫球380)，而連接該等金屬走線151、152、154。
唯以上所述者，僅為本發明之較佳實施例，當不能以之限制本發明的範圍。即大凡依本發明申請專利範圍所做之均等變化及修飾，仍將不失本發明之要義所在，亦不脫離本發明之精神和範圍，故都應視為本發明的進一步實施狀況。
100‧‧‧封裝結構
120‧‧‧第一導線層
121~124‧‧‧第一金屬走線
126‧‧‧第一介電材料層
130‧‧‧導電柱層
131、132、133‧‧‧第一金屬柱狀物
136‧‧‧鑄模化合物層
140‧‧‧柔性材料層
141‧‧‧第一開口
150‧‧‧第二導線層
151~154‧‧‧第二金屬走線
157、158、159‧‧‧第二金屬柱狀物
160‧‧‧保護層

Claims (6)

  1. 一種封裝結構，其包含：一第一導線層，包含一第一金屬走線及圍繞該第一金屬走線的一第一介電材料層；一導電柱層，形成於該第一導線層上，並包含連接該第一金屬走線的一第一金屬柱狀物及圍繞該第一金屬柱狀物的一鑄模化合物層；一柔性材料層，形成於該鑄模化合物層上，並包含形成於該第一金屬柱狀物上以露出該第一金屬柱狀物的一第一開口；一第二導線層，形成於該導電柱層上，並包含透過該第一開口而連接該第一金屬柱狀物的一第二金屬走線、形成於該第二金屬走線上以露出該第二金屬走線的一第二開口、及圍繞該第二金屬走線與該第二開口的一保護層；以及一電子元件，設置於該保護層上，並透過該第二開口而電性連接該第二金屬走線；其中，該柔性材料層的面積大於該鑄模化合物層的面積，使得該柔性材料層自該鑄模化合物層的邊緣向外延伸，且該柔性材料層的向外延伸部分未覆蓋該第一導線層。
  2. 如申請專利範圍第1項所述之封裝結構，其中，該柔性材料層包含一黏著層、形成於該黏著層上的一第二介電材料層、及形成於該第二介電材料層上的一導電材料層。
  3. 如申請專利範圍第1項所述之封裝結構，其中，該第二介電材料層包含聚亞醯胺(polyimide)、PEN(polyethylene naphthalate)、或液晶塑膠(liquid crystal plastic)。
  4. 一種封裝結構，其包含：一第一導線層，包含一第一金屬走線及圍繞該第一金屬走線的一第一介電材料層；一導電柱層，形成於該第一導線層上，並包含連接該第一金屬走線的一第一金屬柱狀物、圍繞該第一金屬柱狀物的一鑄模化合物層、及連接該第一金屬走線的一多層電路元件，且該鑄 模化合物層圍繞該多層電路元件；一柔性材料層，形成於該鑄模化合物層上，包含形成於該第一金屬柱狀物上以露出該第一金屬柱狀物的一第一開口；一第二導線層，形成於該導電柱層上，並包含透過該第一開口而連接該第一金屬柱狀物的一第二金屬走線、形成於該第二金屬走線上以露出該第二金屬走線的一第二開口、及圍繞該第二金屬走線與該第二開口的一保護層；以及一電子元件，設置於該保護層上，並透過該第二開口而電性連接該第二金屬走線；其中，該柔性材料層的面積大於該鑄模化合物層的面積，使得該柔性材料層自該鑄模化合物層的邊緣向外延伸，且該柔性材料層的向外延伸部分未覆蓋該第一導線層。
  5. 如申請專利範圍第4項所述之封裝結構，其中，該柔性材料層包含一黏著層、形成於該黏著層上的一第二介電材料層、及形成於該第二介電材料層上的一導電材料層。
  6. 如申請專利範圍第4項所述之封裝結構，其中，該第二介電材料層包含聚亞醯胺(polyimide)、PEN(polyethylene naphthalate)、或液晶塑膠(liquid crystal plastic)。
TW104107240A 2015-03-06 2015-03-06 封裝基板、包含該封裝基板的封裝結構及其製作方法 TWI569368B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW104107240A TWI569368B (zh) 2015-03-06 2015-03-06 封裝基板、包含該封裝基板的封裝結構及其製作方法
US15/054,861 US9711445B2 (en) 2015-03-06 2016-02-26 Package substrate, package structure including the same, and their fabrication methods
US15/624,855 US9824964B2 (en) 2015-03-06 2017-06-16 Package substrate, package structure including the same, and their fabrication methods

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104107240A TWI569368B (zh) 2015-03-06 2015-03-06 封裝基板、包含該封裝基板的封裝結構及其製作方法

Publications (2)

Publication Number Publication Date
TW201633455A TW201633455A (zh) 2016-09-16
TWI569368B true TWI569368B (zh) 2017-02-01

Family

ID=56850007

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104107240A TWI569368B (zh) 2015-03-06 2015-03-06 封裝基板、包含該封裝基板的封裝結構及其製作方法

Country Status (2)

Country Link
US (2) US9711445B2 (zh)
TW (1) TWI569368B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113126792B (zh) * 2019-12-31 2024-08-06 瀚宇彩晶股份有限公司 柔性面板的制造方法
TWI736207B (zh) 2020-04-06 2021-08-11 欣興電子股份有限公司 電路板的製造方法與電路板
CN218827106U (zh) * 2022-11-30 2023-04-07 深圳飞骧科技股份有限公司 异构封装基板和异构封装模组

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102098876A (zh) * 2006-04-27 2011-06-15 日本电气株式会社 用于电路基板的制造工艺
US8508045B2 (en) * 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5350947A (en) * 1991-11-12 1994-09-27 Nec Corporation Film carrier semiconductor device
JP2581017B2 (ja) * 1994-09-30 1997-02-12 日本電気株式会社 半導体装置及びその製造方法
JP2763020B2 (ja) * 1995-04-27 1998-06-11 日本電気株式会社 半導体パッケージ及び半導体装置
JP3015712B2 (ja) * 1995-06-30 2000-03-06 日東電工株式会社 フィルムキャリアおよびそれを用いてなる半導体装置
US5859475A (en) * 1996-04-24 1999-01-12 Amkor Technology, Inc. Carrier strip and molded flex circuit ball grid array
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
AU2001280965A1 (en) * 2000-08-08 2002-02-18 International Truck Intellectual Property Company, Llc Apparatus for enabling truck power take off functionality during auto neutral
JP4413452B2 (ja) * 2001-05-30 2010-02-10 パナソニック株式会社 半導体装置およびその製造方法
JP2007173371A (ja) * 2005-12-20 2007-07-05 Shinko Electric Ind Co Ltd フレキシブル配線基板の製造方法及び電子部品実装構造体の製造方法
US20080185705A1 (en) * 2005-12-23 2008-08-07 Tessera, Inc. Microelectronic packages and methods therefor
US7830004B2 (en) * 2006-10-27 2010-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with base layers comprising alloy 42
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
JP2008251608A (ja) * 2007-03-29 2008-10-16 Casio Comput Co Ltd 半導体装置およびその製造方法
US20080246126A1 (en) * 2007-04-04 2008-10-09 Freescale Semiconductor, Inc. Stacked and shielded die packages with interconnects
CN102299082B (zh) * 2010-08-31 2014-04-16 先进封装技术私人有限公司 半导体承载元件的制造方法及应用其的封装件的制造方法
US9570418B2 (en) * 2014-06-06 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for package warpage control using dummy interconnects
KR20160004158A (ko) * 2014-07-02 2016-01-12 삼성전기주식회사 패키지 기판
US10141251B2 (en) * 2014-12-23 2018-11-27 General Electric Company Electronic packages with pre-defined via patterns and methods of making and using the same
US10515884B2 (en) * 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102098876A (zh) * 2006-04-27 2011-06-15 日本电气株式会社 用于电路基板的制造工艺
US8508045B2 (en) * 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same

Also Published As

Publication number Publication date
US9711445B2 (en) 2017-07-18
US20170287815A1 (en) 2017-10-05
US20160260655A1 (en) 2016-09-08
TW201633455A (zh) 2016-09-16
US9824964B2 (en) 2017-11-21

Similar Documents

Publication Publication Date Title
US8785256B2 (en) Method of manufacturing semiconductor package
US9536864B2 (en) Package structure and its fabrication method
US9179549B2 (en) Packaging substrate having embedded passive component and fabrication method thereof
US9247654B2 (en) Carrier substrate and manufacturing method thereof
KR102194722B1 (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
KR101255954B1 (ko) 인쇄회로기판 및 인쇄회로기판 제조 방법
US11246223B2 (en) Package apparatus
JPWO2017199461A1 (ja) 電子部品
KR20160066311A (ko) 반도체 패키지 및 반도체 패키지의 제조방법
JP2003318327A (ja) プリント配線板および積層パッケージ
JP2016004992A (ja) パッケージ方法
TWI569368B (zh) 封裝基板、包含該封裝基板的封裝結構及其製作方法
US10062649B2 (en) Package substrate
US20080290507A1 (en) Chip embedded printed circuit board and fabricating method thereof
TWI591739B (zh) 封裝堆疊結構之製法
US9491871B2 (en) Carrier substrate
JP5599860B2 (ja) 半導体パッケージ基板の製造方法
TWI534968B (zh) 封裝基板、覆晶封裝電路及其製作方法
JP2006041122A (ja) 電子部品内蔵要素、電子装置及びそれらの製造方法
CN105990307B (zh) 封装基板及包含该封装基板的封装结构及其制作方法
US10269692B1 (en) Package structure and method of forming the same
TW201719824A (zh) 封裝基板
JP2024505488A (ja) 周辺相互接続を備える基板をもつパッケージ
KR20240002751A (ko) 반도체 패키지의 제조 방법