JP6221221B2 - 電子部品内蔵基板及びその製造方法 - Google Patents

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Description

本発明は、電子部品内蔵基板及びその製造方法に関し、特にフェイスアップで基板上に載置された半導体チップを含む電子部品内蔵基板及びその製造方法に関する。
ＩＣチップ（半導体装置）、コンデンサ（キャパシタ）、インダクタ（コイル）、サーミスタ、抵抗などを含む電子機器には、従来から小型化、薄型化、高密度実装化が要求されているが、近年になり、その要求がますます著しくなっている。これに伴い、電子機器に用いられる回路基板モジュールに対しても、更なる小型化や薄型化が熱望されている。このような小型化及び薄型化の要求に応えるべく、最近では、内部に電子部品が埋設された構造（高密度実装構造）を有する、いわゆる電子部品内蔵基板が提案されている。
電子部品内蔵基板では、内部に埋設された電子部品と、電子部品内蔵基板の表面に形成された配線とが、基板に設けたビア導体によって接続される。電子部品内蔵基板の形成方法の一例について簡単に説明すると、まず初めに、樹脂基板上に電子部品をフェイスアップ（電子部品の端子が基板と反対側に位置する状態）で載置し、樹脂又は樹脂組成物からなる絶縁層で覆う。次に、レーザー加工又はブラスト加工によってこの絶縁層にビアホールを設ける。この際、ビアホールの底面に電子部品の端子が露出するようにする。そして、このビアホールの内部を金属メッキなどの導体で埋める。これにより、下端で電子部品の端子と接続するビア導体が形成される。最後に、絶縁層の表面に、ビア導体の上端と接触する配線パターンを形成することにより、電子部品内蔵基板が完成する。
ところで、上記のような電子部品内蔵基板においては、電子部品の全体が樹脂で覆われているため、電子部品で発生する熱が内部に蓄積しがちである。そこで、この熱を逃がすための技術が種々考案されており、特許文献１，２にはその一例が開示されている。特許文献１には、埋設された電子部品としての半導体チップの裏面から伝熱層を通じて基板に放熱させる技術、及び、該半導体チップの主面から伝熱ビアを通じてＡｌ放熱板に放熱させる技術が開示されている。また、特許文献２には、樹脂に熱伝導率の高い無機フィラーを含有させることで、樹脂自体の熱伝導率を高める技術が開示されている。
特開２００４−３２７６２４号公報 特開２００１−２４４６３８号公報
しかしながら、上記特許文献１に記載の技術のうち、伝熱層を通じて基板に放熱させる技術には、基板をヒートシンクとしているため、放熱効率が悪いと言う問題がある。また、伝熱ビアを通じてＡｌ放熱板に放熱させる技術には、専用のＡｌ放熱板を設けなければならないという問題がある。また、上記特許文献２に記載の技術には、無機フィラーを含有する特殊な樹脂を使うため、製造コストが高くなるという問題がある。
したがって、本発明の目的の一つは、専用の放熱板や特殊な樹脂を用いることなく、半導体チップで生じた熱を効率よく放熱できる電子部品内蔵基板を提供することにある。
上記目的を達成するための本発明による電子部品内蔵基板は、複数の絶縁層とそれぞれ配線パターンを含む複数の配線層とが交互に積層された積層体と、裏面が前記積層体と接するように前記積層体の表面に載置された半導体チップと、前記積層体を貫通して前記半導体チップの前記裏面と接触し、かつ前記複数の配線層それぞれに含まれる配線パターンと接触する第１のビア導体とを備えることを特徴とする。
本発明によれば、半導体チップの裏面と接触する第１のビア導体が複数の配線層の両方にそれぞれ含まれる配線パターンと接触しているので、これらを通じて、半導体チップで生じた熱を効率よく放熱することが可能になる。なお、半導体チップの裏面が第１のビア導体と接触しても、半導体チップ内部の回路と第１のビア導体との間で電気的な接続が生ずることはない。
上記電子部品内蔵基板において、前記積層体は、第１の絶縁層を構成する樹脂基板と、それぞれ前記樹脂基板の裏面及び主面に形成された第１及び第２の配線パターンと、前記第２の配線パターンを覆う第２の絶縁層とを有し、前記第１のビア導体は、前記第１及び第２の配線パターンと接触することとしてもよい。これによれば、樹脂基板上にフェイスアップで載置した半導体チップで生じた熱を、効率よく放熱できる。
また、この電子部品内蔵基板において、前記第１及び第２の配線パターンは、第１の電源電位が供給される電源配線であることとしてもよく、さらに、前記第１の電源電位は接地電位であることとしてもよい。電源配線は信号配線に比して大面積であることが多いので、これによれば、第１のビア導体を広い面積に設けることが可能になる。
また、上記電子部品内蔵基板において、前記積層体は、それぞれ前記樹脂基板の裏面及び主面に形成された第３及び第４の配線パターンをさらに有し、前記第２の絶縁層は前記第４の配線パターンも覆い、前記電子部品内蔵基板は、前記積層体を貫通して前記半導体チップの前記裏面と接触し、かつ前記第３及び第４の配線パターンと接触する第２のビア導体をさらに備えることとしてもよい。また、この場合において、前記第１及び第２の配線パターンは、第１の電源電位が供給される電源配線であり、前記第３及び第４の配線パターンは、前記第１の電源電位とは異なる第２の電源電位が供給される電源配線であることとしてもよい。さらに、複数の前記第１のビア導体と、複数の前記第２のビア導体とを備えることとしてもよい。これによれば、より広い面積に放熱用のビア導体を形成することが可能になる。
また、上記電子部品内蔵基板において、前記半導体チップの前記裏面では、半導体が剥き出しになっていることとしてもよい。これによれば、２種類以上の異なる電位が供給される複数の配線パターンに、ビア導体を設けることが可能になる。
また、上記電子部品内蔵基板において、前記半導体チップの前記裏面が粗化されていることとしてもよい。これによれば、ビア導体と半導体チップの裏面との密着度を上げることができる。
また、上記電子部品内蔵基板において、前記半導体チップの裏面の少なくとも一部は導電性の材料によって構成され、前記第１のビア導体は、前記半導体チップの前記裏面のうち前記導電性の材料によって構成される部分と接触することとしてもよい。これによれば、半導体チップの裏面が導電性の材料で構成されている場合であっても、複数の配線層の両方にそれぞれ含まれる配線パターンと導通するビア導体を通じて、半導体チップで生じた熱を効率よく放熱することが可能になる。
また、上記電子部品内蔵基板において、前記半導体チップの裏面は、それぞれ導電性の材料によって構成される第１及び第２の部分を有し、前記第１の部分を構成する前記導電性の材料と、前記第２の部分を構成する前記導電性の材料とは互いに導通しないよう構成され、前記第１のビア導体は、前記第１の部分で前記半導体チップの前記裏面と接触し、前記第２のビア導体は、前記第２の部分で前記半導体チップの前記裏面と接触することとしてもよい。このようにしても、半導体チップの裏面が導電性の材料で構成されている場合であっても、複数の配線層の両方にそれぞれ含まれる配線パターンと導通するビア導体を通じて、半導体チップで生じた熱を効率よく放熱することが可能になる。
本発明による電子部品内蔵基板の製造方法は、主面に第２の配線パターンが形成され、裏面に導体膜が形成された樹脂基板の前記主面を覆う絶縁層を形成する絶縁層形成ステップと、半導体チップの裏面を前記絶縁層側に向けた状態で、該半導体チップを前記絶縁層の表面に載置する載置ステップと、前記導体膜、前記樹脂基板、前記第２の配線パターン、及び前記絶縁層を貫通し、底面に前記半導体チップの前記裏面を露出させるビアホールを形成するビアホール形成ステップと、前記ビアホール内に、該ビアホールの内部で前記導体膜及び前記第２の配線パターンと導通するビア導体を形成するビア導体形成ステップと、前記導体膜をパターニングすることにより第１の配線パターンを形成する配線パターン形成ステップとを備えることを特徴とする。
本発明によれば、内蔵する半導体チップで生じた熱を効率よく放熱できる電子部品内蔵基板を製造することが可能になる。
電子部品内蔵基板の上記製造方法において、前記第２の配線パターンに第２の開口部を形成する第２の開口部形成ステップと、前記導体膜に第１の開口部を形成する第１の開口部形成ステップとをさらに備え、前記ビアホール形成ステップでは、前記第１の開口部を介して前記絶縁層及び前記樹脂基板に穿孔し、前記第２の開口部は、平面的に見て前記第１の開口部と重複する領域の内側に形成されることとしてもよい。これによれば、第１及び第２の開口部を用いて自己整合的にビアホールを形成することが可能になる。また、第１の配線パターンとビア導体との導通を実現することが可能になる。
本発明によれば、半導体チップの裏面と接触する第１のビア導体が複数の配線層それぞれに含まれる配線パターンと導通しているので、これらを通じて、半導体チップで生じた熱を効率よく放熱することが可能になる。
また、内蔵する半導体チップで生じた熱を効率よく放熱できる電子部品内蔵基板を製造することが可能になる。
（ａ）は、本発明の好ましい第１の実施の形態による電子部品内蔵基板の断面図である。（ｂ）は、（ａ）に示す電子部品内蔵基板に内蔵される半導体チップを裏面側から見た平面図である。 （ａ）〜（ｅ）はそれぞれ、本発明の好ましい第１の実施の形態による電子部品内蔵基板の製造工程を示す図である。 （ａ）〜（ｄ）はそれぞれ、本発明の好ましい第１の実施の形態による電子部品内蔵基板の製造工程を示す図である。 （ａ）（ｂ）はそれぞれ、本発明の好ましい第１の実施の形態による電子部品内蔵基板の製造工程を示す図である。 （ａ）は、図２（ｅ）に示す製造途中の電子部品内蔵基板のうち、次工程でビアホール（放熱用のビア導体を埋め込むビアホール）が形成される部分のみを抜き出した図である。（ｂ）は、（ａ）に示す電子部品内蔵基板にこのビアホールを形成した状態を示す図である。（ｃ）及び（ｄ）は、比較例による電子部品内蔵基板を示す図である。 （ａ）は、本発明の好ましい第２の実施の形態による電子部品内蔵基板の断面図である。（ｂ）は、（ａ）に示す電子部品内蔵基板に内蔵される半導体チップを裏面側から見た平面図である。 （ａ）は、本発明の好ましい第３の実施の形態による電子部品内蔵基板の断面図である。（ｂ）は、（ａ）に示す電子部品内蔵基板に内蔵される半導体チップを裏面側から見た平面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１（ａ）は、本発明の第１の実施の形態による電子部品内蔵基板１の断面図である。同図には、電子部品内蔵基板１が載置されるマザーボード２と、電子部品内蔵基板１の上面に載置される実装部品３も示している。また、図１（ｂ）は、本実施の形態による電子部品内蔵基板１に内蔵される半導体チップ１０を裏面１０ｂ側から見た平面図である。同図には、後述する配線層Ｌ２に属する配線パターンも示している。なお、図１（ａ）（ｂ）はともに模式図であり、配線パターンの形状等は互いに一致していない。
図１（ａ）に示すように、電子部品内蔵基板１は、複数の絶縁層とそれぞれ配線パターンを含む複数の配線層Ｌ１〜Ｌ４とが交互に積層された構造を有している。複数の絶縁層には、樹脂基板２０、樹脂層２１，２２からなる絶縁層、及び樹脂層２３が含まれる。
配線層Ｌ１，Ｌ２は、それぞれ樹脂基板２０の裏面２０ｂ及び主面２０ａに形成された導体膜をパターニングしたものである。樹脂層２１と樹脂層２２の間には半導体チップ１０が配置されており、樹脂層２１，２２は半導体チップ１０の全体を覆っている。樹脂層２１と樹脂層２２の間に配線層は形成されていない。配線層Ｌ３，Ｌ４はそれぞれ、樹脂層２２と樹脂層２３の間、及び樹脂層２３の表面に形成された導体膜をパターニングしたものである。
配線層Ｌ１，Ｌ２、樹脂基板２０、及び樹脂層２１は、複数の絶縁層とそれぞれ配線パターンを含む複数の配線層とが交互に積層された積層体Ｇを構成している。半導体チップ１０は、裏面１０ｂがこの積層体Ｇと接するように、積層体Ｇの表面に載置される。つまり、半導体チップ１０は、いわゆるフェイスアップで積層体Ｇに搭載される。なお、電子部品内蔵基板１は、図１（ａ）に示すように、樹脂基板２０を上側にしてマザーボード２の上面に載置される。したがって、半導体チップ１０は、マザーボード２から見ればフェイスダウンで搭載されている。
半導体チップ１０は、内部に各種の電子回路が形成された半導体基板であり、その主面１０ａには複数の端子１１が形成されている。これら複数の端子１１は、半導体チップ１０の内部で、電子回路に含まれる各種トランジスタの電極等と電気的に接続されている。一方、半導体チップ１０の裏面１０ｂでは、半導体（シリコン）が剥き出しとなっている。
配線層Ｌ４内の配線パターンは、バンプ２６により、マザーボード２の表面に形成された図示しない配線パターンと電気的に接続される。また、電子部品内蔵基板１の上面には、図１（ａ）に例示した実装部品３のような各種の電子部品が載置される。配線層Ｌ１内の配線パターンは、この電子部品が有している端子と電気的に接続される。
配線層Ｌ１，Ｌ４においては、配線パターンの間に、図１（ａ）に示すように保護絶縁膜２５が形成される。保護絶縁膜２５は、配線パターン間の絶縁を確実に取るためのものであるとともに、樹脂基板２０及び樹脂層２３を保護する機能も有している。
各配線層Ｌ１〜Ｌ４内の配線パターンは、それぞれ樹脂基板２０及び樹脂層２１〜２３の少なくとも一部を貫通する複数のビア導体によって互いに接続される。図１（ａ）に即して具体的に説明すると、配線層Ｌ１に属する配線パターンと、配線層Ｌ２に属する配線パターンとは、樹脂基板２０を貫通するビア導体Ｖ１２によって接続される。また、配線層Ｌ２に属する配線パターンと、配線層Ｌ３に属する配線パターンとは、樹脂層２１，２２を貫通するビア導体Ｖ２３によって接続される。また、配線層Ｌ３に属する配線パターンと、配線層Ｌ４に属する配線パターンとは、樹脂層２３を貫通するビア導体Ｖ３４によって接続される。また、半導体チップ１０の端子１１は、ビア導体Ｖ３Ｃによって、配線層Ｌ３に属する配線パターンと接続される。
電子部品内蔵基板１には、複数個のビア導体ＴＶ（第１及び第２のビア導体）も設けられる。これらのビア導体ＴＶは半導体チップ１０で発生する熱を放熱するために設けられているもので、それぞれ積層体Ｇを貫通して半導体チップ１０の裏面１０ｂと接触している。なお、半導体チップ１０の裏面１０ｂは粗化されており、これによりビア導体ＴＶと裏面１０ｂとの密着度が向上している。図１（ａ）では裏面１０ｂを波線で描いているが、これは裏面１０ｂが粗化されていることを示している。裏面１０ｂの具体的な表面粗さは、０．１μｍ以上２．０μｍ以下とすることが好ましい。
各ビア導体ＴＶは、配線層Ｌ１，Ｌ２それぞれに含まれる配線パターンと接触している。別の言い方をすれば、各ビア導体ＴＶは、これらの配線パターンと側面（ビアホールの内部）で導通している。これは配線パターンを通じた放熱を実現するためであるが、各ビア導体ＴＶが配線層Ｌ１，Ｌ２の両方と導通することになるので、各ビア導体ＴＶの形成される場所では、配線層Ｌ１の配線パターンと配線層Ｌ２の配線パターンとが互いに同電位である必要がある。また、効率的に放熱させるためには、各ビア導体ＴＶと導通させる配線パターンとして、できるだけ大面積の配線パターンを選択することが好ましい。このような条件を満たす配線パターンとしては、電源配線として使用される配線パターンが挙げられる。図１の例では、接地電位（第１の電源電位）が供給される電源配線である配線パターンＧＬ（第１及び第２の配線パターン）と、接地電位より高い電源電位（第２の電源電位）が供給される電源配線である配線パターンＰＬ（第３及び第４の配線パターン）とを、各ビア導体ＴＶと導通させる配線パターンとして選択している。各ビア導体ＴＶはそれぞれ、配線パターンＰＬ，ＧＬのうちのいずれか一方のみと、配線層Ｌ１，Ｌ２の両方で導通している。
図１（ｂ）には、配線層Ｌ２に属する配線パターンの一例として、信号送受信用の配線パターンＳ１〜Ｓ５と、上述した配線パターンＰＬ，ＧＬとを示している。同図に示す例のように、電源配線である配線パターンＰＬ，ＧＬは一般に、電源電位を安定的に供給するため、信号配線である配線パターンＳ１〜Ｓ５に比べて幅の広いパターンによって構成されることが多い。また、図１（ｂ）には現れていないが、電子部品内蔵基板１では、少なくとも平面的に見て裏面１０ｂと重なる領域に関して、配線パターンＰＬ，ＧＬを配線層Ｌ１と配線層Ｌ２とで同じ位置に形成している。このため、配線パターンＰＬ，ＧＬがある場所にビア導体ＴＶを設けるようにすることで、図１（ｂ）に示す例のように、多数のビア導体ＴＶを設けることができるようになる。しかも、配線パターンＰＬ，ＧＬの幅が広いことから、信号配線がある場所にビア導体ＴＶを設ける場合に比べ、高い放熱効率を得ることができる。
また、半導体チップ１０は一般に、裏面１０ｂの全面で均一に発熱するわけではなく、裏面１０ｂの一部で集中的に発熱している。図１（ｂ）に示す領域Ｈは、このような発熱領域を示している。同図に示すように、配線パターンＰＬ，ＧＬがある場所にビア導体ＴＶを設けるようにすることで、ビア導体ＴＶをこのような発熱領域と直接接触させることが容易になる。
以上説明したように、本実施の形態による電子部品内蔵基板１によれば、半導体チップ１０の裏面１０ｂと接触するビア導体ＴＶが配線層Ｌ１，Ｌ２の両方にそれぞれ含まれる配線パターンと導通しているので、これらを通じて、半導体チップ１０で生じた熱を効率よく放熱することが可能になる。
また、半導体チップ１０の裏面１０ｂにおいて半導体が剥き出しとなっている（裏面１０ｂが導体膜で覆われていない）ことから、配線パターンＰＬ，ＧＬのように２種類以上の異なる電位が供給される複数の配線パターンに、ビア導体ＴＶを設けることが可能になる。
また、樹脂基板２０側からビア導体ＴＶを設けているので、樹脂基板２０上にフェイスアップで載置した半導体チップ１０で生じた熱を、効率よく放熱できる。
さらに、信号配線に比して大面積であることが多い電源配線を放熱用に用いるので、ビア導体ＴＶを広い面積に多数個設けることが可能になる。また、ビア導体ＴＶを、裏面１０ｂの中でも特に発熱する発熱領域と直接接触させることが容易になる。
また、半導体チップ１０の裏面１０ｂを粗化していることから、ビア導体ＴＶと半導体チップ１０の裏面１０ｂとの密着度を上げることができる。
次に、電子部品内蔵基板１の製造方法について説明する。
図２（ａ）〜（ｅ）、図３（ａ）〜（ｄ）、図４（ａ）（ｂ）は、電子部品内蔵基板１の製造工程を示す図である。なお、これらの図は、図１と比べると上下が逆になっている。
本製造方法では、まず初めに、両面に導体膜が形成されたいわゆる両面ＣＣＬ(Copper Clad Laminate)構造の樹脂基板２０を用意する。そして、主面２０ａに形成された導体膜をパターニングすることにより、図２（ａ）に示すように、主面２０ａの表面に配線層Ｌ２を形成する。裏面２０ｂの導体膜３０については、この段階では加工しない。
なお、本実施の形態で用いる導体膜の具体的な材料としては、Ｃｕ、Ａｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｓｎ、Ｃｒ、Ａｌ、Ｗ、Ｆｅ、Ｔｉ、ＳＵＳ材等の金属導電材料が好適である。また、樹脂基板２０を含む各絶縁層を構成する樹脂材料としては、シート状又はフィルム状に成形可能なものであれば、どのようなものでも利用可能である。具体的な例を列挙すると、ガラスエポキシ、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂、又はベンゾオキサジン樹脂の単体、若しくは、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウムなどを添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム、及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料、またさらには、これらの樹脂に、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料、或いは、これらの樹脂をガラスクロス、アラミド繊維、不織布等に含浸させた材料などを、樹脂基板２０として利用可能である。実際に樹脂基板２０を構成する際には、以上の各種材料の中から、電気特性、機械特性、吸水性、リフロー耐性などの特性を考慮して、最適なものを選択することが好適である。
次に、図２（ｂ）に示すように、樹脂基板２０の主面２０ａを覆う樹脂層２１を形成することにより、いわゆるＲＣＣ(Resin Coated Copper)構造の基板を得る（絶縁層形成ステップ）。そして、図２（ｃ）に示すように、半導体チップ１０を、その裏面１０ｂを樹脂層２１側に向けた状態で、樹脂層２１の表面に載置する（載置ステップ）。なお、半導体チップ１０の裏面１０ｂは事前に粗化しておく。粗化の具体的手段としては、ブラスト加工（ウエット，ドライ）、エッチング、プラズマ処理、レーザー処理、グラインダーによる研磨、バフによる研磨、薬品処理などを用いることができる。
次に、図２（ｄ）に示すように、樹脂層２１の表面を覆う樹脂層２２を形成する。樹脂層２２の膜厚は、半導体チップ１０が露出しない程度以上とする。次いで樹脂層２２の表面には導体膜３１を形成した後、この段階で一度熱プレスを行う。
次に、図２（ｅ）に示すように、導体膜３１及び樹脂層２２，２１に穿孔することによりビアホール３２を形成するとともに、導体膜３１及び樹脂層２２に穿孔することによりビアホール３３を形成する。穿孔のための具体的手段としては、ブラスト加工（ウエット，ドライ）やレーザー加工を用いることが好ましい。この点は、後述する他のビアホール形成についても同様である。ビアホール３２は、平面的に見て半導体チップ１０と重複せず、底面に配線層Ｌ２の配線パターンが露出する位置に形成する。一方、ビアホール３３は、底面に半導体チップ１０の端子１１が露出する位置に形成する。
次に、図３（ａ）に示すように、導体膜３１の表面に導体膜３４を成膜する。導体膜３４の成膜量としては、ビアホール３３が完全に埋まる一方、ビアホール３２は完全には埋まらない程度とすることが好適である。そして、図３（ｂ）に示すように、導体膜３４をパターニングすることにより、配線層Ｌ３を形成する。このとき同時に、ビア導体Ｖ２３，Ｖ３Ｃが完成する。ビア導体Ｖ２３は、図示するように、中空のビア導体となる。その後、図３（ｃ）に示すように、樹脂層２２の表面を覆う樹脂層２３と、樹脂層２３の表面を覆う導体膜３５とを順次形成し、再度熱プレスを行う。
次に、図３（ｄ）に示すように、導体膜３５及び樹脂層２３に穿孔することによりビアホール３６を形成し、導体膜３０及び樹脂基板２０に穿孔することによりビアホール３７を形成し、導体膜３０、樹脂基板２０、配線層Ｌ２、及び樹脂層２１に穿孔することによりビアホール３８を形成する（ビアホール形成ステップ）。ビアホール３６は、底面に配線層Ｌ３の配線パターンが露出する位置に形成する。ビアホール３７は、底面に配線層Ｌ２の配線パターンが露出する位置に形成する。ビアホール３８は、底面に半導体チップ１０の裏面１０ｂが露出し、かつ配線層Ｌ２，Ｌ３に互いに同電位の配線パターンが配置されている領域に形成する。ビアホール３８の内側側面には、配線層Ｌ２の配線パターンを露出させる。
ビアホール３６を形成したら、図４（ａ）に示すようにビアホール３６が完全に埋まる程度の膜厚で、導体膜３１の表面に導体膜３４を成膜する。同様に、ビアホール３７，３８を形成したら、図４（ａ）に示すようにビアホール３７，３８が完全に埋まる程度の膜厚で、導体膜３０の表面に導体膜４０を成膜する（ビア導体形成ステップ）。そして、図４（ｂ）に示すように、導体膜３９，４０をそれぞれパターニングすることにより、配線層Ｌ４，Ｌ１を形成する（配線パターン形成ステップ）。この時点で、ビア導体Ｖ３４，Ｖ１２，ＴＶが完成する。最後に、図１に示した保護絶縁膜２５及びバンプ２６を形成して、電子部品内蔵基板１が完成する。
以上説明したように、本実施の形態による電子部品内蔵基板１の製造方法によれば、電子部品内蔵基板１に、半導体チップ１０の裏面１０ｂと接触し、かつ配線層Ｌ１，Ｌ２の両方にそれぞれ含まれる配線パターンと側面で導通するビア導体ＴＶを形成することができる。したがって、内蔵する半導体チップ１０で生じた熱を効率よく放熱できる電子部品内蔵基板１を製造することが可能になる。
なお、上の説明では、ビアホール３８を形成するための穿孔の際、樹脂基板２０及び樹脂層２１に加えて導体膜３０と配線層Ｌ２にも穿孔も行った。これは、樹脂と導体膜のエッチングレートが同等である穿孔手段を用いることを前提としたものである。一方、ビアホール３８形成のために、必ずしもこのような穿孔手段を用いる必要はなく、例えば導体膜のエッチングレートが樹脂のそれに比べて著しく小さい穿孔手段（例えば、レーザー加工など）を用いてもよい。ただし、このような穿孔手段を用いる場合、工程を若干変更することが好ましいので、以下この点について詳しく説明する。
図５（ａ）は、図２（ｅ）に示す製造途中の電子部品内蔵基板１のうち、次工程でビアホール３８が形成される部分のみを抜き出した図である。また、図５（ｂ）は、図５（ａ）に示す電子部品内蔵基板１にビアホール３８を形成した状態を示す図である。これらの図に示す配線パターン５０は配線層Ｌ２に属する配線パターンであり、例えば上述した配線パターンＰＬ又は配線パターンＧＬとして使用されるものである。
導体膜のエッチングレートが樹脂のそれに比べて著しく小さい穿孔手段を用いる場合、図５（ａ）に示すように、ここまでの工程で導体膜３０及び配線パターン５０にそれぞれ開口部３０ａ（第１の開口部）及び開口部５０ａ（第２の開口部）を設けておくことが好ましい（第１及び第２の開口部形成ステップ）。そして、開口部３０ａを介して樹脂基板２０及び樹脂層２１に穿孔することが好ましい。この場合のビアホール３８は、図５（ｂ）に示すように、開口部３０ａ，５０ａにより自己整合的に形成される。
開口部５０ａは、平面的に見て開口部３０ａと重複する領域の内側に形成する必要がある。図５（ｃ）及び図５（ｄ）には、開口部５０ａをそのように形成しなかった比較例を示している。この例では、図５（ｃ）に示すように、開口部５０ａが、平面的に見て開口部３０ａと重複する領域の外にも広がって形成されている。このような開口部５０ａを形成した場合、開口部３０ａを介した穿孔の後、開口部５０ａの側面とビアホール３８との間（図示した領域Ａ）に樹脂層２１が残ることになる。これでは、この後ビアホール３８内に形成されるビア導体ＴＶと配線パターン５０とが導通せず、配線パターン５０を通じた放熱が実現しない。したがって、図５（ａ）に示したように、開口部５０ａは、平面的に見て開口部３０ａと重複する領域の内側に形成する必要がある。
図６（ａ）は、本発明の第２の実施の形態による電子部品内蔵基板１の断面図である。同図には、電子部品内蔵基板１が載置されるマザーボード２と、電子部品内蔵基板１の上面に載置される実装部品３も示している。また、図６（ｂ）は、本実施の形態による電子部品内蔵基板１に内蔵される半導体チップ１０を裏面１０ｂ側から見た平面図である。同図には、配線層Ｌ２に属する配線パターンも示している。なお、図６（ａ）（ｂ）はともに模式図であり、配線パターンの形状等は互いに一致していない。
本実施の形態による電子部品内蔵基板１は、半導体チップ１０の裏面１０ｂが、導電性の金属膜（導電性の材料）によって構成される部分を有している点で、第１の実施の形態の電子部品内蔵基板１と異なっている。その他の点では第１の実施の形態の電子部品内蔵基板１と同一であるので、同一の構成には同一の符号を付し、以下では相違点に着目して説明する。
図６に示すように、本実施の形態では、半導体チップ１０の裏面１０ｂが、それぞれ導電性の金属膜（導電性の材料）によって構成される２つの部分１０ｍ１，１０ｍ２（第１及び第２の部分）を有している。これらの部分１０ｍ１，１０ｍ２は、放熱用に裏面１０ｂの全体を覆っていた金属膜を、切断線Ｃに沿って切断したことによって得られるものである。切断線Ｃの幅は、部分１０ｍ１を構成する金属膜と、部分１０ｍ２を構成する金属膜とが互いに導通することがないように設定される。また、部分１０ｍ１，１０ｍ２の表面は、第１の実施の形態同様、粗化されていることが好ましい。
各ビア導体ＴＶは、部分１０ｍ１，１０ｍ２のいずれかで半導体チップ１０の裏面１０ｂと接触する。ここで、各ビア導体ＴＶは上述したように配線層Ｌ１，Ｌ２に含まれる配線パターンと接触しており、この配線パターンには、図６（ｂ）に示すように、接地電位（第１の電源電位）が供給される電源配線である配線パターンＧＬと、接地電位より高い電源電位（第２の電源電位）が供給される電源配線である配線パターンＰＬとが含まれる。したがって、切断線Ｃは、各ビア導体ＴＶ及び裏面１０ｂの金属膜を介して配線パターンＧＬと配線パターンＰＬとが導通してしまうことのないように設定する必要がある。具体的には、配線パターンＧＬと導通するビア導体ＴＶについては、部分１０ｍ１と接触する一方、部分１０ｍ２と接触しないように構成し、配線パターンＰＬと導通するビア導体ＴＶについては、部分１０ｍ２と接触する一方、部分１０ｍ１と接触しないように構成する。こうすることにより、配線パターンＧＬと配線パターンＰＬとが導通してしまうことを防止できる。
以上説明したように、本実施の形態による電子部品内蔵基板１によれば、半導体チップ１０の裏面１０ｂが導電性の材料で構成されている場合であっても、配線層Ｌ１，Ｌ２の両方にそれぞれ含まれる配線パターンと導通するビア導体ＴＶを通じて、半導体チップ１０で生じた熱を効率よく放熱することが可能になる。
図７（ａ）は、本発明の第３の実施の形態による電子部品内蔵基板１の断面図である。同図には、電子部品内蔵基板１が載置されるマザーボード２と、電子部品内蔵基板１の上面に載置される実装部品３も示している。また、図７（ｂ）は、本実施の形態による電子部品内蔵基板１に内蔵される半導体チップ１０を裏面１０ｂ側から見た平面図である。同図には、配線層Ｌ２に属する配線パターンも示している。なお、図７（ａ）（ｂ）はともに模式図であり、配線パターンの形状等は互いに一致していない。
本実施の形態による電子部品内蔵基板１は、半導体チップ１０の裏面１０ｂの全面が導電性の金属膜１０ｍによって構成されている点、及び、配線パターンＰＬと導通するビア導体ＴＶが設けられていない点で、第２の実施の形態の電子部品内蔵基板１と異なっている。その他の点では第２の実施の形態の電子部品内蔵基板１と同一であるので、同一の構成には同一の符号を付し、以下では相違点に着目して説明する。
第２の実施の形態で示した裏面１０ｂの金属膜は放熱用に設けられているものであったが、本実施の形態にかかる金属膜１０ｍは、放熱用だけでなく、高周波的なグラウンドとしても用いられる。つまり、半導体チップ１０の裏面１０ｂに接地電位を与える役割を担っている。したがって、金属膜１０ｍには接地電位より高い電源電位を供給することができないので、本実施の形態では、配線パターンＧＬと導通するビア導体ＴＶのみが設けられ、配線パターンＰＬと導通するビア導体ＴＶを設けていない。
以上説明したように、本実施の形態による電子部品内蔵基板１によれば、半導体チップ１０の裏面１０ｂが、該裏面１０ｂに接地電位を与える役割を担う導電性の材料によって構成されている場合であっても、配線層Ｌ１，Ｌ２の両方にそれぞれ含まれる配線パターンと導通するビア導体ＴＶを通じて、半導体チップ１０で生じた熱を効率よく放熱することが可能になる。
なお、本実施の形態では、裏面１０ｂの全面が、裏面１０ｂに接地電位を与える役割を担う金属膜１０ｍによって構成されている例を示したが、裏面１０ｂの一部のみがこのような金属膜１０ｍによって構成され、他の部分は導電性でない材料又は接地電位を与える役割を担っていない導電性の材料によって構成される場合も考えられる。そのような場合、裏面１０ｂのうち金属膜１０ｍによって構成される部分以外の部分には、配線パターンＰＬと導通するビア導体ＴＶを接触させても構わない。
以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。
例えば、上記実施の形態では、ビア導体ＴＶを内部に導体が充填されたいわゆるフィルドビアとしたが、図１に示したビア導体Ｖ２３のような中空のビア導体によりビア導体ＴＶを構成してもよい。この場合、発熱効率が若干低下することになるが、図４（ａ）に示した工程における導体膜４０の成膜時間を短縮できるという効果を得ることが可能になる。
また、上記実施の形態では、ビア導体ＴＶと導通する配線パターンを含む配線層を配線層Ｌ１，Ｌ２の２つとしたが、半導体チップの裏面と電子部品内蔵基板の表面との間により多くの配線層が含まれる場合には、ビア導体ＴＶが、これらの配線層にそれぞれ含まれる配線パターンと側面で導通するようにしてもよい。こうすることで、より高い放熱効率を得ることが可能になる。
１ 電子部品内蔵基板
２ マザーボード
３ 実装部品
１０ 半導体チップ
１０ａ 半導体チップ１０の主面
１０ｂ 半導体チップ１０の裏面
１０ｍ，１０ｍ１，１０ｍ２ 金属膜
１１ 端子
２０ 樹脂基板
２０ａ 樹脂基板２０の主面
２０ｂ 樹脂基板２０の裏面
２１〜２３ 樹脂層
２５ 保護絶縁膜
２６ バンプ
３０，３１，３４，３５，３９，４０ 導体膜
３０ａ，５０ａ 開口部
３２，３３，３６，３７，３８ ビアホール
５０ 配線パターン
Ｇ 積層体
ＧＬ，ＰＬ 電源配線である配線パターン
Ｈ 発熱領域
Ｌ１〜Ｌ４ 配線層
Ｓ１〜Ｓ５ 信号配線である配線パターン
ＴＶ，Ｖ１２，Ｖ２３，Ｖ３Ｃ，Ｖ３４ ビア導体

Claims (8)

  1. 第１の絶縁層と、前記第１の絶縁層の一方の表面に形成された第１及び第３の配線パターンと、前記第１の絶縁層の他方の表面に形成された第２及び第４の配線パターンと、前記第２及び第４の配線パターンを介して前記第１の絶縁層の前記他方の表面を覆う第２の絶縁層とを有する積層体と、
    裏面が前記積層体と接するように前記積層体の表面に載置された半導体チップと、
    前記積層体を貫通して前記半導体チップの前記裏面と接触し、かつ前記第１及び第２の配線パターンと接触する第１のビア導体と、
    前記積層体を貫通して前記半導体チップの前記裏面と接触し、かつ前記第３及び第４の配線パターンと接触する第２のビア導体と、を備え、
    前記第１及び第２の配線パターンは、第１の電源電位が供給される第１の電源配線であり、前記第３及び第４の配線パターンは、前記第１の電源電位とは異なる第２の電源電位が供給される第２の電源配線であることを特徴とする電子部品内蔵基板。
  2. 前記第１の電源電位は接地電位である
    ことを特徴とする請求項１に記載の電子部品内蔵基板。
  3. 複数の前記第１のビア導体と、
    複数の前記第２のビア導体と
    を備えることを特徴とする請求項１又は２に記載の電子部品内蔵基板。
  4. 前記半導体チップの前記裏面では、半導体が剥き出しになっている
    ことを特徴とする請求項１乃至３のいずれか一項に記載の電子部品内蔵基板。
  5. 前記半導体チップの前記裏面が粗化されている
    ことを特徴とする請求項１乃至４のいずれか一項に記載の電子部品内蔵基板。
  6. 前記半導体チップの裏面は、それぞれ導電性の材料によって構成される第１及び第２の部分を有し、
    前記第１の部分を構成する前記導電性の材料と、前記第２の部分を構成する前記導電性の材料とは互いに導通しないよう構成され、
    前記第１のビア導体は、前記第１の部分で前記半導体チップの前記裏面と接触し、
    前記第２のビア導体は、前記第２の部分で前記半導体チップの前記裏面と接触する
    ことを特徴とする請求項１乃至５のいずれか一項に記載の電子部品内蔵基板。
  7. 主面に第２及び第４の配線パターンが形成され、裏面に導体膜が形成された樹脂基板の前記主面を覆う絶縁層を形成する絶縁層形成ステップと、
    半導体チップの裏面を前記絶縁層側に向けた状態で、該半導体チップを前記絶縁層の表面に載置する載置ステップと、
    前記導体膜、前記樹脂基板、前記第２の配線パターン、及び前記絶縁層を貫通し、底面に前記半導体チップの前記裏面を露出させる第１のビアホールと、前記導体膜、前記樹脂基板、前記第４の配線パターン、及び前記絶縁層を貫通し、底面に前記半導体チップの前記裏面を露出させる第２のビアホールを形成するビアホール形成ステップと、
    前記第１のビアホール内に、該第１のビアホールの内部で前記導体膜及び前記第２の配線パターンと導通する第１のビア導体を形成するとともに、前記第２のビアホール内に、該第２のビアホールの内部で前記導体膜及び前記第４の配線パターンと導通する第２のビア導体を形成するビア導体形成ステップと、
    前記導体膜をパターニングすることにより、前記第２の配線パターンに接続され且つ第１の電源電位が供給される第１の配線パターンと、前記第４の配線パターンに接続され且つ前記第１の電源電位とは異なる第２の電源電位が供給される第３の配線パターンを形成する配線パターン形成ステップと
    を備えることを特徴とする電子部品内蔵基板の製造方法。
  8. 前記第２及び第４の配線パターンに第２の開口部を形成する第２の開口部形成ステップと、
    前記導体膜に第１の開口部を形成する第１の開口部形成ステップとをさらに備え、
    前記ビアホール形成ステップでは、前記第１の開口部を介して前記絶縁層及び前記樹脂基板に穿孔し、
    前記第２の開口部は、平面的に見て前記第１の開口部と重複する領域の内側に形成される
    ことを特徴とする請求項７に記載の電子部品内蔵基板の製造方法。
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