JP6221221B2 - 電子部品内蔵基板及びその製造方法 - Google Patents

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Description

本発明は、電子部品内蔵基板及びその製造方法に関し、特にフェイスアップで基板上に載置された半導体チップを含む電子部品内蔵基板及びその製造方法に関する。
ICチップ(半導体装置)、コンデンサ(キャパシタ)、インダクタ(コイル)、サーミスタ、抵抗などを含む電子機器には、従来から小型化、薄型化、高密度実装化が要求されているが、近年になり、その要求がますます著しくなっている。これに伴い、電子機器に用いられる回路基板モジュールに対しても、更なる小型化や薄型化が熱望されている。このような小型化及び薄型化の要求に応えるべく、最近では、内部に電子部品が埋設された構造(高密度実装構造)を有する、いわゆる電子部品内蔵基板が提案されている。
電子部品内蔵基板では、内部に埋設された電子部品と、電子部品内蔵基板の表面に形成された配線とが、基板に設けたビア導体によって接続される。電子部品内蔵基板の形成方法の一例について簡単に説明すると、まず初めに、樹脂基板上に電子部品をフェイスアップ(電子部品の端子が基板と反対側に位置する状態)で載置し、樹脂又は樹脂組成物からなる絶縁層で覆う。次に、レーザー加工又はブラスト加工によってこの絶縁層にビアホールを設ける。この際、ビアホールの底面に電子部品の端子が露出するようにする。そして、このビアホールの内部を金属メッキなどの導体で埋める。これにより、下端で電子部品の端子と接続するビア導体が形成される。最後に、絶縁層の表面に、ビア導体の上端と接触する配線パターンを形成することにより、電子部品内蔵基板が完成する。
ところで、上記のような電子部品内蔵基板においては、電子部品の全体が樹脂で覆われているため、電子部品で発生する熱が内部に蓄積しがちである。そこで、この熱を逃がすための技術が種々考案されており、特許文献1,2にはその一例が開示されている。特許文献1には、埋設された電子部品としての半導体チップの裏面から伝熱層を通じて基板に放熱させる技術、及び、該半導体チップの主面から伝熱ビアを通じてAl放熱板に放熱させる技術が開示されている。また、特許文献2には、樹脂に熱伝導率の高い無機フィラーを含有させることで、樹脂自体の熱伝導率を高める技術が開示されている。
特開2004−327624号公報 特開2001−244638号公報
しかしながら、上記特許文献1に記載の技術のうち、伝熱層を通じて基板に放熱させる技術には、基板をヒートシンクとしているため、放熱効率が悪いと言う問題がある。また、伝熱ビアを通じてAl放熱板に放熱させる技術には、専用のAl放熱板を設けなければならないという問題がある。また、上記特許文献2に記載の技術には、無機フィラーを含有する特殊な樹脂を使うため、製造コストが高くなるという問題がある。
したがって、本発明の目的の一つは、専用の放熱板や特殊な樹脂を用いることなく、半導体チップで生じた熱を効率よく放熱できる電子部品内蔵基板を提供することにある。
上記目的を達成するための本発明による電子部品内蔵基板は、複数の絶縁層とそれぞれ配線パターンを含む複数の配線層とが交互に積層された積層体と、裏面が前記積層体と接するように前記積層体の表面に載置された半導体チップと、前記積層体を貫通して前記半導体チップの前記裏面と接触し、かつ前記複数の配線層それぞれに含まれる配線パターンと接触する第1のビア導体とを備えることを特徴とする。
本発明によれば、半導体チップの裏面と接触する第1のビア導体が複数の配線層の両方にそれぞれ含まれる配線パターンと接触しているので、これらを通じて、半導体チップで生じた熱を効率よく放熱することが可能になる。なお、半導体チップの裏面が第1のビア導体と接触しても、半導体チップ内部の回路と第1のビア導体との間で電気的な接続が生ずることはない。
上記電子部品内蔵基板において、前記積層体は、第1の絶縁層を構成する樹脂基板と、それぞれ前記樹脂基板の裏面及び主面に形成された第1及び第2の配線パターンと、前記第2の配線パターンを覆う第2の絶縁層とを有し、前記第1のビア導体は、前記第1及び第2の配線パターンと接触することとしてもよい。これによれば、樹脂基板上にフェイスアップで載置した半導体チップで生じた熱を、効率よく放熱できる。
また、この電子部品内蔵基板において、前記第1及び第2の配線パターンは、第1の電源電位が供給される電源配線であることとしてもよく、さらに、前記第1の電源電位は接地電位であることとしてもよい。電源配線は信号配線に比して大面積であることが多いので、これによれば、第1のビア導体を広い面積に設けることが可能になる。
また、上記電子部品内蔵基板において、前記積層体は、それぞれ前記樹脂基板の裏面及び主面に形成された第3及び第4の配線パターンをさらに有し、前記第2の絶縁層は前記第4の配線パターンも覆い、前記電子部品内蔵基板は、前記積層体を貫通して前記半導体チップの前記裏面と接触し、かつ前記第3及び第4の配線パターンと接触する第2のビア導体をさらに備えることとしてもよい。また、この場合において、前記第1及び第2の配線パターンは、第1の電源電位が供給される電源配線であり、前記第3及び第4の配線パターンは、前記第1の電源電位とは異なる第2の電源電位が供給される電源配線であることとしてもよい。さらに、複数の前記第1のビア導体と、複数の前記第2のビア導体とを備えることとしてもよい。これによれば、より広い面積に放熱用のビア導体を形成することが可能になる。
また、上記電子部品内蔵基板において、前記半導体チップの前記裏面では、半導体が剥き出しになっていることとしてもよい。これによれば、2種類以上の異なる電位が供給される複数の配線パターンに、ビア導体を設けることが可能になる。
また、上記電子部品内蔵基板において、前記半導体チップの前記裏面が粗化されていることとしてもよい。これによれば、ビア導体と半導体チップの裏面との密着度を上げることができる。
また、上記電子部品内蔵基板において、前記半導体チップの裏面の少なくとも一部は導電性の材料によって構成され、前記第1のビア導体は、前記半導体チップの前記裏面のうち前記導電性の材料によって構成される部分と接触することとしてもよい。これによれば、半導体チップの裏面が導電性の材料で構成されている場合であっても、複数の配線層の両方にそれぞれ含まれる配線パターンと導通するビア導体を通じて、半導体チップで生じた熱を効率よく放熱することが可能になる。
また、上記電子部品内蔵基板において、前記半導体チップの裏面は、それぞれ導電性の材料によって構成される第1及び第2の部分を有し、前記第1の部分を構成する前記導電性の材料と、前記第2の部分を構成する前記導電性の材料とは互いに導通しないよう構成され、前記第1のビア導体は、前記第1の部分で前記半導体チップの前記裏面と接触し、前記第2のビア導体は、前記第2の部分で前記半導体チップの前記裏面と接触することとしてもよい。このようにしても、半導体チップの裏面が導電性の材料で構成されている場合であっても、複数の配線層の両方にそれぞれ含まれる配線パターンと導通するビア導体を通じて、半導体チップで生じた熱を効率よく放熱することが可能になる。
本発明による電子部品内蔵基板の製造方法は、主面に第2の配線パターンが形成され、裏面に導体膜が形成された樹脂基板の前記主面を覆う絶縁層を形成する絶縁層形成ステップと、半導体チップの裏面を前記絶縁層側に向けた状態で、該半導体チップを前記絶縁層の表面に載置する載置ステップと、前記導体膜、前記樹脂基板、前記第2の配線パターン、及び前記絶縁層を貫通し、底面に前記半導体チップの前記裏面を露出させるビアホールを形成するビアホール形成ステップと、前記ビアホール内に、該ビアホールの内部で前記導体膜及び前記第2の配線パターンと導通するビア導体を形成するビア導体形成ステップと、前記導体膜をパターニングすることにより第1の配線パターンを形成する配線パターン形成ステップとを備えることを特徴とする。
本発明によれば、内蔵する半導体チップで生じた熱を効率よく放熱できる電子部品内蔵基板を製造することが可能になる。
電子部品内蔵基板の上記製造方法において、前記第2の配線パターンに第2の開口部を形成する第2の開口部形成ステップと、前記導体膜に第1の開口部を形成する第1の開口部形成ステップとをさらに備え、前記ビアホール形成ステップでは、前記第1の開口部を介して前記絶縁層及び前記樹脂基板に穿孔し、前記第2の開口部は、平面的に見て前記第1の開口部と重複する領域の内側に形成されることとしてもよい。これによれば、第1及び第2の開口部を用いて自己整合的にビアホールを形成することが可能になる。また、第1の配線パターンとビア導体との導通を実現することが可能になる。
本発明によれば、半導体チップの裏面と接触する第1のビア導体が複数の配線層それぞれに含まれる配線パターンと導通しているので、これらを通じて、半導体チップで生じた熱を効率よく放熱することが可能になる。
また、内蔵する半導体チップで生じた熱を効率よく放熱できる電子部品内蔵基板を製造することが可能になる。
(a)は、本発明の好ましい第1の実施の形態による電子部品内蔵基板の断面図である。(b)は、(a)に示す電子部品内蔵基板に内蔵される半導体チップを裏面側から見た平面図である。 (a)〜(e)はそれぞれ、本発明の好ましい第1の実施の形態による電子部品内蔵基板の製造工程を示す図である。 (a)〜(d)はそれぞれ、本発明の好ましい第1の実施の形態による電子部品内蔵基板の製造工程を示す図である。 (a)(b)はそれぞれ、本発明の好ましい第1の実施の形態による電子部品内蔵基板の製造工程を示す図である。 (a)は、図2(e)に示す製造途中の電子部品内蔵基板のうち、次工程でビアホール(放熱用のビア導体を埋め込むビアホール)が形成される部分のみを抜き出した図である。(b)は、(a)に示す電子部品内蔵基板にこのビアホールを形成した状態を示す図である。(c)及び(d)は、比較例による電子部品内蔵基板を示す図である。 (a)は、本発明の好ましい第2の実施の形態による電子部品内蔵基板の断面図である。(b)は、(a)に示す電子部品内蔵基板に内蔵される半導体チップを裏面側から見た平面図である。 (a)は、本発明の好ましい第3の実施の形態による電子部品内蔵基板の断面図である。(b)は、(a)に示す電子部品内蔵基板に内蔵される半導体チップを裏面側から見た平面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図1(a)は、本発明の第1の実施の形態による電子部品内蔵基板1の断面図である。同図には、電子部品内蔵基板1が載置されるマザーボード2と、電子部品内蔵基板1の上面に載置される実装部品3も示している。また、図1(b)は、本実施の形態による電子部品内蔵基板1に内蔵される半導体チップ10を裏面10b側から見た平面図である。同図には、後述する配線層L2に属する配線パターンも示している。なお、図1(a)(b)はともに模式図であり、配線パターンの形状等は互いに一致していない。
図1(a)に示すように、電子部品内蔵基板1は、複数の絶縁層とそれぞれ配線パターンを含む複数の配線層L1〜L4とが交互に積層された構造を有している。複数の絶縁層には、樹脂基板20、樹脂層21,22からなる絶縁層、及び樹脂層23が含まれる。
配線層L1,L2は、それぞれ樹脂基板20の裏面20b及び主面20aに形成された導体膜をパターニングしたものである。樹脂層21と樹脂層22の間には半導体チップ10が配置されており、樹脂層21,22は半導体チップ10の全体を覆っている。樹脂層21と樹脂層22の間に配線層は形成されていない。配線層L3,L4はそれぞれ、樹脂層22と樹脂層23の間、及び樹脂層23の表面に形成された導体膜をパターニングしたものである。
配線層L1,L2、樹脂基板20、及び樹脂層21は、複数の絶縁層とそれぞれ配線パターンを含む複数の配線層とが交互に積層された積層体Gを構成している。半導体チップ10は、裏面10bがこの積層体Gと接するように、積層体Gの表面に載置される。つまり、半導体チップ10は、いわゆるフェイスアップで積層体Gに搭載される。なお、電子部品内蔵基板1は、図1(a)に示すように、樹脂基板20を上側にしてマザーボード2の上面に載置される。したがって、半導体チップ10は、マザーボード2から見ればフェイスダウンで搭載されている。
半導体チップ10は、内部に各種の電子回路が形成された半導体基板であり、その主面10aには複数の端子11が形成されている。これら複数の端子11は、半導体チップ10の内部で、電子回路に含まれる各種トランジスタの電極等と電気的に接続されている。一方、半導体チップ10の裏面10bでは、半導体(シリコン)が剥き出しとなっている。
配線層L4内の配線パターンは、バンプ26により、マザーボード2の表面に形成された図示しない配線パターンと電気的に接続される。また、電子部品内蔵基板1の上面には、図1(a)に例示した実装部品3のような各種の電子部品が載置される。配線層L1内の配線パターンは、この電子部品が有している端子と電気的に接続される。
配線層L1,L4においては、配線パターンの間に、図1(a)に示すように保護絶縁膜25が形成される。保護絶縁膜25は、配線パターン間の絶縁を確実に取るためのものであるとともに、樹脂基板20及び樹脂層23を保護する機能も有している。
各配線層L1〜L4内の配線パターンは、それぞれ樹脂基板20及び樹脂層21〜23の少なくとも一部を貫通する複数のビア導体によって互いに接続される。図1(a)に即して具体的に説明すると、配線層L1に属する配線パターンと、配線層L2に属する配線パターンとは、樹脂基板20を貫通するビア導体V12によって接続される。また、配線層L2に属する配線パターンと、配線層L3に属する配線パターンとは、樹脂層21,22を貫通するビア導体V23によって接続される。また、配線層L3に属する配線パターンと、配線層L4に属する配線パターンとは、樹脂層23を貫通するビア導体V34によって接続される。また、半導体チップ10の端子11は、ビア導体V3Cによって、配線層L3に属する配線パターンと接続される。
電子部品内蔵基板1には、複数個のビア導体TV(第1及び第2のビア導体)も設けられる。これらのビア導体TVは半導体チップ10で発生する熱を放熱するために設けられているもので、それぞれ積層体Gを貫通して半導体チップ10の裏面10bと接触している。なお、半導体チップ10の裏面10bは粗化されており、これによりビア導体TVと裏面10bとの密着度が向上している。図1(a)では裏面10bを波線で描いているが、これは裏面10bが粗化されていることを示している。裏面10bの具体的な表面粗さは、0.1μm以上2.0μm以下とすることが好ましい。
各ビア導体TVは、配線層L1,L2それぞれに含まれる配線パターンと接触している。別の言い方をすれば、各ビア導体TVは、これらの配線パターンと側面(ビアホールの内部)で導通している。これは配線パターンを通じた放熱を実現するためであるが、各ビア導体TVが配線層L1,L2の両方と導通することになるので、各ビア導体TVの形成される場所では、配線層L1の配線パターンと配線層L2の配線パターンとが互いに同電位である必要がある。また、効率的に放熱させるためには、各ビア導体TVと導通させる配線パターンとして、できるだけ大面積の配線パターンを選択することが好ましい。このような条件を満たす配線パターンとしては、電源配線として使用される配線パターンが挙げられる。図1の例では、接地電位(第1の電源電位)が供給される電源配線である配線パターンGL(第1及び第2の配線パターン)と、接地電位より高い電源電位(第2の電源電位)が供給される電源配線である配線パターンPL(第3及び第4の配線パターン)とを、各ビア導体TVと導通させる配線パターンとして選択している。各ビア導体TVはそれぞれ、配線パターンPL,GLのうちのいずれか一方のみと、配線層L1,L2の両方で導通している。
図1(b)には、配線層L2に属する配線パターンの一例として、信号送受信用の配線パターンS1〜S5と、上述した配線パターンPL,GLとを示している。同図に示す例のように、電源配線である配線パターンPL,GLは一般に、電源電位を安定的に供給するため、信号配線である配線パターンS1〜S5に比べて幅の広いパターンによって構成されることが多い。また、図1(b)には現れていないが、電子部品内蔵基板1では、少なくとも平面的に見て裏面10bと重なる領域に関して、配線パターンPL,GLを配線層L1と配線層L2とで同じ位置に形成している。このため、配線パターンPL,GLがある場所にビア導体TVを設けるようにすることで、図1(b)に示す例のように、多数のビア導体TVを設けることができるようになる。しかも、配線パターンPL,GLの幅が広いことから、信号配線がある場所にビア導体TVを設ける場合に比べ、高い放熱効率を得ることができる。
また、半導体チップ10は一般に、裏面10bの全面で均一に発熱するわけではなく、裏面10bの一部で集中的に発熱している。図1(b)に示す領域Hは、このような発熱領域を示している。同図に示すように、配線パターンPL,GLがある場所にビア導体TVを設けるようにすることで、ビア導体TVをこのような発熱領域と直接接触させることが容易になる。
以上説明したように、本実施の形態による電子部品内蔵基板1によれば、半導体チップ10の裏面10bと接触するビア導体TVが配線層L1,L2の両方にそれぞれ含まれる配線パターンと導通しているので、これらを通じて、半導体チップ10で生じた熱を効率よく放熱することが可能になる。
また、半導体チップ10の裏面10bにおいて半導体が剥き出しとなっている(裏面10bが導体膜で覆われていない)ことから、配線パターンPL,GLのように2種類以上の異なる電位が供給される複数の配線パターンに、ビア導体TVを設けることが可能になる。
また、樹脂基板20側からビア導体TVを設けているので、樹脂基板20上にフェイスアップで載置した半導体チップ10で生じた熱を、効率よく放熱できる。
さらに、信号配線に比して大面積であることが多い電源配線を放熱用に用いるので、ビア導体TVを広い面積に多数個設けることが可能になる。また、ビア導体TVを、裏面10bの中でも特に発熱する発熱領域と直接接触させることが容易になる。
また、半導体チップ10の裏面10bを粗化していることから、ビア導体TVと半導体チップ10の裏面10bとの密着度を上げることができる。
次に、電子部品内蔵基板1の製造方法について説明する。
図2(a)〜(e)、図3(a)〜(d)、図4(a)(b)は、電子部品内蔵基板1の製造工程を示す図である。なお、これらの図は、図1と比べると上下が逆になっている。
本製造方法では、まず初めに、両面に導体膜が形成されたいわゆる両面CCL(Copper Clad Laminate)構造の樹脂基板20を用意する。そして、主面20aに形成された導体膜をパターニングすることにより、図2(a)に示すように、主面20aの表面に配線層L2を形成する。裏面20bの導体膜30については、この段階では加工しない。
なお、本実施の形態で用いる導体膜の具体的な材料としては、Cu、Au、Ag、Ni、Pd、Sn、Cr、Al、W、Fe、Ti、SUS材等の金属導電材料が好適である。また、樹脂基板20を含む各絶縁層を構成する樹脂材料としては、シート状又はフィルム状に成形可能なものであれば、どのようなものでも利用可能である。具体的な例を列挙すると、ガラスエポキシ、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂(BTレジン)、ポリフェニレエーテル(ポリフェニレンエーテルオキサイド)樹脂(PPE,PPO)、シアネートエステル樹脂、エポキシ+活性エステル硬化樹脂、ポリフェニレンエーテル樹脂(ポリフェニレンオキサオド樹脂)、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂、又はベンゾオキサジン樹脂の単体、若しくは、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウムなどを添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム、及びタンタルのうち少なくとも1種の金属を含む金属酸化物粉末を添加した材料、またさらには、これらの樹脂に、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料、或いは、これらの樹脂をガラスクロス、アラミド繊維、不織布等に含浸させた材料などを、樹脂基板20として利用可能である。実際に樹脂基板20を構成する際には、以上の各種材料の中から、電気特性、機械特性、吸水性、リフロー耐性などの特性を考慮して、最適なものを選択することが好適である。
次に、図2(b)に示すように、樹脂基板20の主面20aを覆う樹脂層21を形成することにより、いわゆるRCC(Resin Coated Copper)構造の基板を得る(絶縁層形成ステップ)。そして、図2(c)に示すように、半導体チップ10を、その裏面10bを樹脂層21側に向けた状態で、樹脂層21の表面に載置する(載置ステップ)。なお、半導体チップ10の裏面10bは事前に粗化しておく。粗化の具体的手段としては、ブラスト加工(ウエット,ドライ)、エッチング、プラズマ処理、レーザー処理、グラインダーによる研磨、バフによる研磨、薬品処理などを用いることができる。
次に、図2(d)に示すように、樹脂層21の表面を覆う樹脂層22を形成する。樹脂層22の膜厚は、半導体チップ10が露出しない程度以上とする。次いで樹脂層22の表面には導体膜31を形成した後、この段階で一度熱プレスを行う。
次に、図2(e)に示すように、導体膜31及び樹脂層22,21に穿孔することによりビアホール32を形成するとともに、導体膜31及び樹脂層22に穿孔することによりビアホール33を形成する。穿孔のための具体的手段としては、ブラスト加工(ウエット,ドライ)やレーザー加工を用いることが好ましい。この点は、後述する他のビアホール形成についても同様である。ビアホール32は、平面的に見て半導体チップ10と重複せず、底面に配線層L2の配線パターンが露出する位置に形成する。一方、ビアホール33は、底面に半導体チップ10の端子11が露出する位置に形成する。
次に、図3(a)に示すように、導体膜31の表面に導体膜34を成膜する。導体膜34の成膜量としては、ビアホール33が完全に埋まる一方、ビアホール32は完全には埋まらない程度とすることが好適である。そして、図3(b)に示すように、導体膜34をパターニングすることにより、配線層L3を形成する。このとき同時に、ビア導体V23,V3Cが完成する。ビア導体V23は、図示するように、中空のビア導体となる。その後、図3(c)に示すように、樹脂層22の表面を覆う樹脂層23と、樹脂層23の表面を覆う導体膜35とを順次形成し、再度熱プレスを行う。
次に、図3(d)に示すように、導体膜35及び樹脂層23に穿孔することによりビアホール36を形成し、導体膜30及び樹脂基板20に穿孔することによりビアホール37を形成し、導体膜30、樹脂基板20、配線層L2、及び樹脂層21に穿孔することによりビアホール38を形成する(ビアホール形成ステップ)。ビアホール36は、底面に配線層L3の配線パターンが露出する位置に形成する。ビアホール37は、底面に配線層L2の配線パターンが露出する位置に形成する。ビアホール38は、底面に半導体チップ10の裏面10bが露出し、かつ配線層L2,L3に互いに同電位の配線パターンが配置されている領域に形成する。ビアホール38の内側側面には、配線層L2の配線パターンを露出させる。
ビアホール36を形成したら、図4(a)に示すようにビアホール36が完全に埋まる程度の膜厚で、導体膜31の表面に導体膜34を成膜する。同様に、ビアホール37,38を形成したら、図4(a)に示すようにビアホール37,38が完全に埋まる程度の膜厚で、導体膜30の表面に導体膜40を成膜する(ビア導体形成ステップ)。そして、図4(b)に示すように、導体膜39,40をそれぞれパターニングすることにより、配線層L4,L1を形成する(配線パターン形成ステップ)。この時点で、ビア導体V34,V12,TVが完成する。最後に、図1に示した保護絶縁膜25及びバンプ26を形成して、電子部品内蔵基板1が完成する。
以上説明したように、本実施の形態による電子部品内蔵基板1の製造方法によれば、電子部品内蔵基板1に、半導体チップ10の裏面10bと接触し、かつ配線層L1,L2の両方にそれぞれ含まれる配線パターンと側面で導通するビア導体TVを形成することができる。したがって、内蔵する半導体チップ10で生じた熱を効率よく放熱できる電子部品内蔵基板1を製造することが可能になる。
なお、上の説明では、ビアホール38を形成するための穿孔の際、樹脂基板20及び樹脂層21に加えて導体膜30と配線層L2にも穿孔も行った。これは、樹脂と導体膜のエッチングレートが同等である穿孔手段を用いることを前提としたものである。一方、ビアホール38形成のために、必ずしもこのような穿孔手段を用いる必要はなく、例えば導体膜のエッチングレートが樹脂のそれに比べて著しく小さい穿孔手段(例えば、レーザー加工など)を用いてもよい。ただし、このような穿孔手段を用いる場合、工程を若干変更することが好ましいので、以下この点について詳しく説明する。
図5(a)は、図2(e)に示す製造途中の電子部品内蔵基板1のうち、次工程でビアホール38が形成される部分のみを抜き出した図である。また、図5(b)は、図5(a)に示す電子部品内蔵基板1にビアホール38を形成した状態を示す図である。これらの図に示す配線パターン50は配線層L2に属する配線パターンであり、例えば上述した配線パターンPL又は配線パターンGLとして使用されるものである。
導体膜のエッチングレートが樹脂のそれに比べて著しく小さい穿孔手段を用いる場合、図5(a)に示すように、ここまでの工程で導体膜30及び配線パターン50にそれぞれ開口部30a(第1の開口部)及び開口部50a(第2の開口部)を設けておくことが好ましい(第1及び第2の開口部形成ステップ)。そして、開口部30aを介して樹脂基板20及び樹脂層21に穿孔することが好ましい。この場合のビアホール38は、図5(b)に示すように、開口部30a,50aにより自己整合的に形成される。
開口部50aは、平面的に見て開口部30aと重複する領域の内側に形成する必要がある。図5(c)及び図5(d)には、開口部50aをそのように形成しなかった比較例を示している。この例では、図5(c)に示すように、開口部50aが、平面的に見て開口部30aと重複する領域の外にも広がって形成されている。このような開口部50aを形成した場合、開口部30aを介した穿孔の後、開口部50aの側面とビアホール38との間(図示した領域A)に樹脂層21が残ることになる。これでは、この後ビアホール38内に形成されるビア導体TVと配線パターン50とが導通せず、配線パターン50を通じた放熱が実現しない。したがって、図5(a)に示したように、開口部50aは、平面的に見て開口部30aと重複する領域の内側に形成する必要がある。
図6(a)は、本発明の第2の実施の形態による電子部品内蔵基板1の断面図である。同図には、電子部品内蔵基板1が載置されるマザーボード2と、電子部品内蔵基板1の上面に載置される実装部品3も示している。また、図6(b)は、本実施の形態による電子部品内蔵基板1に内蔵される半導体チップ10を裏面10b側から見た平面図である。同図には、配線層L2に属する配線パターンも示している。なお、図6(a)(b)はともに模式図であり、配線パターンの形状等は互いに一致していない。
本実施の形態による電子部品内蔵基板1は、半導体チップ10の裏面10bが、導電性の金属膜(導電性の材料)によって構成される部分を有している点で、第1の実施の形態の電子部品内蔵基板1と異なっている。その他の点では第1の実施の形態の電子部品内蔵基板1と同一であるので、同一の構成には同一の符号を付し、以下では相違点に着目して説明する。
図6に示すように、本実施の形態では、半導体チップ10の裏面10bが、それぞれ導電性の金属膜(導電性の材料)によって構成される2つの部分10m,10m(第1及び第2の部分)を有している。これらの部分10m,10mは、放熱用に裏面10bの全体を覆っていた金属膜を、切断線Cに沿って切断したことによって得られるものである。切断線Cの幅は、部分10mを構成する金属膜と、部分10mを構成する金属膜とが互いに導通することがないように設定される。また、部分10m,10mの表面は、第1の実施の形態同様、粗化されていることが好ましい。
各ビア導体TVは、部分10m,10mのいずれかで半導体チップ10の裏面10bと接触する。ここで、各ビア導体TVは上述したように配線層L1,L2に含まれる配線パターンと接触しており、この配線パターンには、図6(b)に示すように、接地電位(第1の電源電位)が供給される電源配線である配線パターンGLと、接地電位より高い電源電位(第2の電源電位)が供給される電源配線である配線パターンPLとが含まれる。したがって、切断線Cは、各ビア導体TV及び裏面10bの金属膜を介して配線パターンGLと配線パターンPLとが導通してしまうことのないように設定する必要がある。具体的には、配線パターンGLと導通するビア導体TVについては、部分10mと接触する一方、部分10mと接触しないように構成し、配線パターンPLと導通するビア導体TVについては、部分10mと接触する一方、部分10mと接触しないように構成する。こうすることにより、配線パターンGLと配線パターンPLとが導通してしまうことを防止できる。
以上説明したように、本実施の形態による電子部品内蔵基板1によれば、半導体チップ10の裏面10bが導電性の材料で構成されている場合であっても、配線層L1,L2の両方にそれぞれ含まれる配線パターンと導通するビア導体TVを通じて、半導体チップ10で生じた熱を効率よく放熱することが可能になる。
図7(a)は、本発明の第3の実施の形態による電子部品内蔵基板1の断面図である。同図には、電子部品内蔵基板1が載置されるマザーボード2と、電子部品内蔵基板1の上面に載置される実装部品3も示している。また、図7(b)は、本実施の形態による電子部品内蔵基板1に内蔵される半導体チップ10を裏面10b側から見た平面図である。同図には、配線層L2に属する配線パターンも示している。なお、図7(a)(b)はともに模式図であり、配線パターンの形状等は互いに一致していない。
本実施の形態による電子部品内蔵基板1は、半導体チップ10の裏面10bの全面が導電性の金属膜10mによって構成されている点、及び、配線パターンPLと導通するビア導体TVが設けられていない点で、第2の実施の形態の電子部品内蔵基板1と異なっている。その他の点では第2の実施の形態の電子部品内蔵基板1と同一であるので、同一の構成には同一の符号を付し、以下では相違点に着目して説明する。
第2の実施の形態で示した裏面10bの金属膜は放熱用に設けられているものであったが、本実施の形態にかかる金属膜10mは、放熱用だけでなく、高周波的なグラウンドとしても用いられる。つまり、半導体チップ10の裏面10bに接地電位を与える役割を担っている。したがって、金属膜10mには接地電位より高い電源電位を供給することができないので、本実施の形態では、配線パターンGLと導通するビア導体TVのみが設けられ、配線パターンPLと導通するビア導体TVを設けていない。
以上説明したように、本実施の形態による電子部品内蔵基板1によれば、半導体チップ10の裏面10bが、該裏面10bに接地電位を与える役割を担う導電性の材料によって構成されている場合であっても、配線層L1,L2の両方にそれぞれ含まれる配線パターンと導通するビア導体TVを通じて、半導体チップ10で生じた熱を効率よく放熱することが可能になる。
なお、本実施の形態では、裏面10bの全面が、裏面10bに接地電位を与える役割を担う金属膜10mによって構成されている例を示したが、裏面10bの一部のみがこのような金属膜10mによって構成され、他の部分は導電性でない材料又は接地電位を与える役割を担っていない導電性の材料によって構成される場合も考えられる。そのような場合、裏面10bのうち金属膜10mによって構成される部分以外の部分には、配線パターンPLと導通するビア導体TVを接触させても構わない。
以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。
例えば、上記実施の形態では、ビア導体TVを内部に導体が充填されたいわゆるフィルドビアとしたが、図1に示したビア導体V23のような中空のビア導体によりビア導体TVを構成してもよい。この場合、発熱効率が若干低下することになるが、図4(a)に示した工程における導体膜40の成膜時間を短縮できるという効果を得ることが可能になる。
また、上記実施の形態では、ビア導体TVと導通する配線パターンを含む配線層を配線層L1,L2の2つとしたが、半導体チップの裏面と電子部品内蔵基板の表面との間により多くの配線層が含まれる場合には、ビア導体TVが、これらの配線層にそれぞれ含まれる配線パターンと側面で導通するようにしてもよい。こうすることで、より高い放熱効率を得ることが可能になる。
1 電子部品内蔵基板
2 マザーボード
3 実装部品
10 半導体チップ
10a 半導体チップ10の主面
10b 半導体チップ10の裏面
10m,10m,10m 金属膜
11 端子
20 樹脂基板
20a 樹脂基板20の主面
20b 樹脂基板20の裏面
21〜23 樹脂層
25 保護絶縁膜
26 バンプ
30,31,34,35,39,40 導体膜
30a,50a 開口部
32,33,36,37,38 ビアホール
50 配線パターン
G 積層体
GL,PL 電源配線である配線パターン
H 発熱領域
L1〜L4 配線層
S1〜S5 信号配線である配線パターン
TV,V12,V23,V3C,V34 ビア導体

Claims (8)

  1. 第1の絶縁層と、前記第1の絶縁層の一方の表面に形成された第1及び第3の配線パターンと、前記第1の絶縁層の他方の表面に形成された第2及び第4の配線パターンと、前記第2及び第4の配線パターンを介して前記第1の絶縁層の前記他方の表面を覆う第2の絶縁層とを有する積層体と、
    裏面が前記積層体と接するように前記積層体の表面に載置された半導体チップと、
    前記積層体を貫通して前記半導体チップの前記裏面と接触し、かつ前記第1及び第2の配線パターンと接触する第1のビア導体と、
    前記積層体を貫通して前記半導体チップの前記裏面と接触し、かつ前記第3及び第4の配線パターンと接触する第2のビア導体と、を備え、
    前記第1及び第2の配線パターンは、第1の電源電位が供給される第1の電源配線であり、前記第3及び第4の配線パターンは、前記第1電源電位とは異なる第2の電源電位が供給される第2の電源配線であることを特徴とする電子部品内蔵基板。
  2. 前記第1の電源電位は接地電位である
    ことを特徴とする請求項1に記載の電子部品内蔵基板。
  3. 複数の前記第1のビア導体と、
    複数の前記第2のビア導体と
    を備えることを特徴とする請求項1又は2に記載の電子部品内蔵基板。
  4. 前記半導体チップの前記裏面では、半導体が剥き出しになっている
    ことを特徴とする請求項1乃至3のいずれか一項に記載の電子部品内蔵基板。
  5. 前記半導体チップの前記裏面が粗化されている
    ことを特徴とする請求項1乃至4のいずれか一項に記載の電子部品内蔵基板。
  6. 前記半導体チップの裏面は、それぞれ導電性の材料によって構成される第1及び第2の部分を有し、
    前記第1の部分を構成する前記導電性の材料と、前記第2の部分を構成する前記導電性の材料とは互いに導通しないよう構成され、
    前記第1のビア導体は、前記第1の部分で前記半導体チップの前記裏面と接触し、
    前記第2のビア導体は、前記第2の部分で前記半導体チップの前記裏面と接触する
    ことを特徴とする請求項1乃至5のいずれか一項に記載の電子部品内蔵基板。
  7. 主面に第2及び第4の配線パターンが形成され、裏面に導体膜が形成された樹脂基板の前記主面を覆う絶縁層を形成する絶縁層形成ステップと、
    半導体チップの裏面を前記絶縁層側に向けた状態で、該半導体チップを前記絶縁層の表面に載置する載置ステップと、
    前記導体膜、前記樹脂基板、前記第2の配線パターン、及び前記絶縁層を貫通し、底面に前記半導体チップの前記裏面を露出させる第1のビアホールと、前記導体膜、前記樹脂基板、前記第4の配線パターン、及び前記絶縁層を貫通し、底面に前記半導体チップの前記裏面を露出させる第2のビアホールを形成するビアホール形成ステップと、
    前記第1のビアホール内に、該第1のビアホールの内部で前記導体膜及び前記第2の配線パターンと導通する第1のビア導体を形成するとともに、前記第2のビアホール内に、該第2のビアホールの内部で前記導体膜及び前記第4の配線パターンと導通する第2のビア導体を形成するビア導体形成ステップと、
    前記導体膜をパターニングすることにより、前記第2の配線パターンに接続され且つ第1の電源電位が供給される第1の配線パターンと、前記第4の配線パターンに接続され且つ前記第1電源電位とは異なる第2の電源電位が供給される第3の配線パターンを形成する配線パターン形成ステップと
    を備えることを特徴とする電子部品内蔵基板の製造方法。
  8. 前記第2及び第4の配線パターンに第2の開口部を形成する第2の開口部形成ステップと、
    前記導体膜に第1の開口部を形成する第1の開口部形成ステップとをさらに備え、
    前記ビアホール形成ステップでは、前記第1の開口部を介して前記絶縁層及び前記樹脂基板に穿孔し、
    前記第2の開口部は、平面的に見て前記第1の開口部と重複する領域の内側に形成される
    ことを特徴とする請求項7に記載の電子部品内蔵基板の製造方法。
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