JP7225754B2 - 半導体ｉｃ内蔵回路基板及びその製造方法 - Google Patents

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Description

本発明は半導体ＩＣ内蔵回路基板及びその製造方法に関し、特に、半導体ＩＣからの放熱性が改善された半導体ＩＣ内蔵回路基板及びその製造方法に関する。
半導体ＩＣが内部に埋め込まれた半導体ＩＣ内蔵回路基板としては、特許文献１に記載された半導体ＩＣ内蔵回路基板が知られている。特許文献１に記載された半導体ＩＣ内蔵回路基板は、半導体ＩＣの裏面に接する複数のサーマルビアを有しており、これにより半導体ＩＣからの放熱性が高められている。半導体ＩＣの主面に形成されたパッド電極は、半導体ＩＣの主面側に設けられた別のビア導体を介して、対応する配線パターンに接続されている。
特開２０１３－２２９５４８号公報
しかしながら、特許文献１に記載された半導体ＩＣ内蔵回路基板は、半導体ＩＣの主面と接するビア導体と裏面と接するビア導体の両方を形成する必要があることから、構造が複雑であり、製造工程数も多くなるという問題があった。
したがって、本発明は、よりシンプルな構造で高い放熱性を得ることが可能な半導体ＩＣ内蔵回路基板及びその製造方法を提供することを目的とする。
本発明による半導体ＩＣ内蔵回路基板は、複数の絶縁層と、複数の導体層と、複数の絶縁層の少なくとも一つに埋め込まれた半導体ＩＣとを備え、半導体ＩＣは、主面に設けられた複数のパッド電極と複数のパッド電極に接続された再配線層とを有し、再配線層は、複数のパッド電極のうち複数の電源パッドに共通に接続された再配線パターンを含み、複数の絶縁層は、半導体ＩＣの主面を覆う第１の絶縁層を含み、第１の絶縁層は、複数の電源パッドと重なる位置において再配線パターンを露出させる第１の開口部を有し、複数の導体層は、第１の絶縁層上に設けられた第１の導体層を含み、第１の導体層は、第１の開口部を介して再配線パターンに接続される第１の配線パターンを含み、複数の絶縁層は、第１の導体層を覆う第２の絶縁層をさらに含み、第２の絶縁層は、第１の開口部と重なる位置に設けられた複数の第２の開口部を有し、複数の導体層は、第２の絶縁層上に設けられた第２の導体層をさらに含み、第２の導体層は、複数の第２の開口部を介して第１の配線パターンに接続される第２の配線パターンを含むことを特徴とする。
本発明によれば、半導体ＩＣが発する熱は、複数の電源パッド、再配線パターン、第１の配線パターンおよび第２の配線パターンを介して、半導体ＩＣの主面側から効率よく放熱されることから、よりシンプルな構造で高い放熱性を得ることが可能となる。また、再配線パターンと第１の配線パターンを接続する第１の開口部は、複数の電源パッド及び複数の第２の開口部と重なる大口径を有していることから、半導体ＩＣから複数の電源パッドを介して放出される熱を速やかに第２の配線パターンに伝導させることが可能となる。
本発明において、複数の電源パッドのいずれかと複数の第２の開口部のいずれかが平面視で互いに重なっていても構わない。これによれば、電源パッドと第２の配線パターンの熱伝導距離が短くなることから、より放熱性を高めることが可能となる。
本発明において、複数の電源パッドの配列ピッチと複数の第２の開口部の配列ピッチが互いに異なっていても構わない。これによれば、製造プロセスにおいて多少のアライメントずれが生じたとしても、複数の電源パッドのいずれかと複数の第２の開口部のいずれかが平面視で互いに重なる状態を得ることが可能となる。
本発明において、複数の第２の開口部の配列ピッチが複数の電源パッドの配列ピッチよりも狭くても構わないし、広くても構わない。前者によれば、放熱特性を平面的により均一化することが可能となる。また、後者によれば、第２の開口部の径をより大きくすることが可能となる。
本発明において、第２の配線パターンの表面は、複数の第２の開口部と重なる位置が窪んでいても構わない。これによれば、第２の配線パターンの表面積が増大することから、放熱性をより高めることが可能となる。
本発明において、複数の導体層は、半導体ＩＣの裏面側に位置する第３の導体層をさらに含み、第２の導体層は、平面視で半導体ＩＣと重ならない位置において、複数の絶縁層の少なくとも一つを貫通するビアの内部に形成されたビア導体を介して第３の導体層と接続され、ビアは、深さ方向に径が縮小する形状を有しており、ビアは、第２及び第３の導体層の一方側に位置する第１の区間と、第２及び第３の導体層の他方側に位置する第２の区間を含み、第１の区間における単位深さ当たりの径の縮小量は、第２の区間における単位深さ当たりの径の縮小量よりも大きくても構わない。これによれば、ビアの第１の区間の端部に位置するエッジの角度が緩和されることから、ビア導体の接続信頼性を高めることが可能となる。
本発明による半導体ＩＣ内蔵回路基板の製造方法は、主面に設けられた複数のパッド電極と、複数のパッド電極に接続された再配線層とを有する半導体ＩＣであって、再配線層は、複数のパッド電極のうち複数の電源パッドに共通に接続された再配線パターンを含む、半導体ＩＣの主面を第１の絶縁層で覆う工程と、複数の電源パッドと重なる位置において再配線パターンを露出させる第１の開口部を第１の絶縁層に形成する工程と、第１の絶縁層上に第１の導体層を形成することにより、第１の導体層に含まれる第１の配線パターンを第１の開口部を介して再配線パターンに接続する工程と、第１の導体層を覆う第２の絶縁層を形成する工程と、第１の開口部と重なる位置において第１の配線パターンを露出させる複数の第２の開口部を第２の絶縁層に形成する工程と、第２の絶縁層上に第２の導体層を形成することにより、第２の導体層に含まれる第２の配線パターンを複数の第２の開口部を介して第１の配線パターンに接続する工程とを備えることを特徴とする。
本発明によれば、半導体ＩＣの裏面を露出させるサーマルビアを形成することなく、放熱性の高い半導体ＩＣ内蔵回路基板を作製することが可能となる。
このように、本発明によれば、よりシンプルな構造で高い放熱性を得ることが可能な半導体ＩＣ内蔵回路基板及びその製造方法を提供することが可能となる。
図１は、本発明の好ましい実施形態による半導体ＩＣ内蔵回路基板１００の構造を説明するための模式的な断面図である。 図２は、半導体ＩＣ内蔵回路基板１００をマザーボード１０に実装した状態を示す模式的な断面図である。 図３は、半導体ＩＣ３００の構造を説明するための模式的な断面図である。 図４は、半導体ＩＣ３００に含まれるチップ部３１０の形状の一例を示す略平面図である。 図５は、半導体ＩＣ３００に含まれる再配線層３２１の形状の一例を示す略平面図である。 図６は、半導体ＩＣ３００と重なる位置における導体層Ｌ２の形状の一例を示す略平面図である。 図７は、半導体ＩＣ３００と重なる位置における導体層Ｌ１の形状の一例を示す略平面図である。 図８は、パッド電極３１４とビア導体２５１（開口部１１４ａ）の位置関係の第１の例を示す模式的な断面図である。 図９は、図８に示す第１の例においてアライメントずれが発生した状態を示す模式的な断面図である。 図１０は、パッド電極３１４とビア導体２５１（開口部１１４ａ）の位置関係の第２の例を示す模式的な断面図である。 図１１は、パッド電極３１４とビア導体２５１（開口部１１４ａ）の位置関係の第３の例を示す模式的な断面図である。 図１２は、配線パターン２１１の表面２１１ａが凹凸形状を有している例を示す模式的な断面図である。 図１３は、ビア２５３ａの形状を説明するための模式的な断面図である。 図１４は、変形例によるビア２５３ａの形状を説明するための模式的な断面図である。 図１５は、ビア２５３ａと半導体ＩＣ３００の位置関係を説明するための模式的な断面図である。 図１６は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１７は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１８は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図１９は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図２０は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図２１は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図２２は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図２３は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図２４は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図２５は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図２６は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。 図２７は、半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体ＩＣ内蔵回路基板１００の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体ＩＣ内蔵回路基板１００は、４層の絶縁層１１１～１１４と、絶縁層１１１～１１４の各表面に位置する導体層Ｌ１～Ｌ４を有している。特に限定されるものではないが、最上層に位置する絶縁層１１１及び最下層に位置する絶縁層１１４は、ガラス繊維などの芯材にガラスエポキシなどの樹脂材料を含浸させたコア層であっても構わない。これに対し、絶縁層１１２，１１３は、ガラスクロスなどの芯材を含まない樹脂材料からなるものであっても構わない。特に、絶縁層１１１，１１４の熱膨張係数は、絶縁層１１２，１１３の熱膨張係数よりも小さいことが好ましい。
最下層に位置する絶縁層１１４及びその表面に形成された導体層Ｌ１の一部は、ソルダーレジスト１２１によって覆われている。同様に、最上層に位置する絶縁層１１１及びその表面に形成された導体層Ｌ４の一部は、ソルダーレジスト１２２によって覆われている。特に限定されるものではないが、ソルダーレジスト１２１は半導体ＩＣ内蔵回路基板１００の下面１０１を構成し、ソルダーレジスト１２２は半導体ＩＣ内蔵回路基板１００の上面１０２を構成する。本実施形態においては、半導体ＩＣ内蔵回路基板１００の上面１０２に電子部品４００が搭載されている。電子部品４００は、キャパシタやインダクタなどの受動部品であっても構わない。電子部品４００は、半導体ＩＣ内蔵回路基板１００の上面１０２を覆うモールド樹脂１３０によって封止されている。図１には電子部品４００を１個だけ図示しているが、実際にはより多数の電子部品４００を搭載しても構わない。
図１に示すように、本実施形態による半導体ＩＣ内蔵回路基板１００は、絶縁層１１３に埋め込まれた半導体ＩＣ３００を有している。半導体ＩＣ３００は、パッド電極が設けられた主面が下面１０１側を向き、裏面が上面１０２側を向くように埋め込まれている。詳細については後述するが、半導体ＩＣ３００の主面には、パッド電極に接続された再配線層３２１が設けられている。再配線層３２１は、再配線パターン３２１ａ，３２１ｂを含んでいる。図１には半導体ＩＣ３００を１個だけ図示しているが、２個以上の半導体ＩＣ３００を埋め込んでも構わない。
導体層Ｌ１は、配線パターン２１１，２１２を含んでいる。配線パターン２１１，２１２のうち、ソルダーレジスト１２１で覆われていない部分は、半導体ＩＣ内蔵回路基板１００の外部端子Ｅ１，Ｅ２を構成する。このうち、外部端子Ｅ１は、半導体ＩＣ３００に電源電位（典型的にはグランド電位）を与えるとともに、半導体ＩＣ３００が発する熱を外部に放出するための放熱用の端子として用いられる。半導体ＩＣ内蔵回路基板１００には外部端子Ｅ２が複数個設けられており、これらは信号端子、電源端子又はダミー端子として用いられる。
導体層Ｌ２は、配線パターン２２１，２２２を含んでいる。このうち、配線パターン２２１は、絶縁層１１４を貫通して設けられた複数のビア導体２５１を介して、導体層Ｌ１の配線パターン２１１に接続されている。図１にはビア導体２５１を２個だけ図示しているが、実際にはより多数のビア導体２５１を設けることができる。図１に示すように、配線パターン２２１は、半導体ＩＣ３００の再配線パターン３２１ａと大面積で接触している。また、配線パターン２２２は、半導体ＩＣ３００の再配線パターン３２１ｂに接続されるとともに、絶縁層１１４を貫通して設けられたビア導体２５２を介して、導体層Ｌ１の配線パターン２１２に接続されている。
導体層Ｌ３は、配線パターン２３１を含んでいる。配線パターン２３１の一部は、絶縁層１１２，１１３を貫通して設けられた複数のビア導体２５３を介して、導体層Ｌ２の配線パターン２２２に接続されている。ビア導体２５３は、平面視で半導体ＩＣ３００と重ならない位置に配置されている。
導体層Ｌ４は、配線パターン２４１を含んでいる。配線パターン２４１の一部は、絶縁層１１１を貫通して設けられた複数のビア導体２５４を介して、導体層Ｌ３の配線パターン２３１に接続されている。また、配線パターン２４１のうち、ソルダーレジスト１２２で覆われていない部分は、ランドパターンＬを構成する。ランドパターンＬは、ハンダ４０２を介して電子部品４００の端子電極４０１に接続される。
図２は、本実施形態による半導体ＩＣ内蔵回路基板１００をマザーボード１０に実装した状態を示す模式的な断面図である。図２に示すように、半導体ＩＣ内蔵回路基板１００は、下面１０１がマザーボード１０と向かい合うよう搭載され、マザーボード１０に設けられたランドパターン１１，１２と半導体ＩＣ内蔵回路基板１００の外部端子Ｅ１，Ｅ２がハンダ２０を介してそれぞれ接続される。ランドパターン１１は、ランドパターン１２よりも大面積を有しており、これにより半導体ＩＣ３００が発する熱は、外部端子Ｅ１及びランドパターン１１を介して効率よく外部に放出される。
図３は、半導体ＩＣ３００の構造を説明するための模式的な断面図である。
図３に示すように、半導体ＩＣ３００は、チップ部３１０とその表面に形成された再配線構造体３２０を有している。チップ部３１０は、シリコンなどからなる半導体基板３１１と、半導体基板３１１の主面３１１ａに形成された多層配線構造体３１２と、多層配線構造体３１２を覆うパッシベーション膜３１３とを有している。トランジスタなどの回路素子は、半導体基板３１１の主面３１１ａに形成されている。半導体基板３１１の裏面３１１ｂは露出している。半導体基板３１１は、裏面３１１ｂが研磨等されることによって薄型化されていても構わない。チップ部３１０の表面には、パッシベーション膜３１３から露出する複数のパッド電極３１４，３１５が設けられている。
再配線構造体３２０は、パッシベーション膜３１３を覆う再配線層３２１と、再配線層３２１を覆う保護膜３２２とを有している。再配線層３２１のうち、保護膜３２２で覆われていない部分は半導体ＩＣ３００の外部端子を構成する。再配線層３２１は、再配線パターン３２１ａ，３２１ｂを含んでいる。このうち、再配線パターン３２１ａは、複数のパッド電極３１４に共通に接続されている。また、再配線パターン３２１ｂは、対応するパッド電極３１５に接続されている。パッド電極３１４は、半導体ＩＣ３００に電源電位（典型的にはグランド電位）を与えるための電源パッドである。保護膜３２２は、例えばポリイミドからなる。
以下、本実施形態による半導体ＩＣ内蔵回路基板１００のうち、平面視で半導体ＩＣ３００と重なる部分の構造について、平面図である図４～図７を用いてより詳細に説明する。
図４は、半導体ＩＣ３００に含まれるチップ部３１０の形状の一例を示す略平面図である。図４に示す例では、半導体ＩＣ３００の中央部に複数（本例では９個）のパッド電極３１４がマトリクス状に配置され、その周囲に複数のパッド電極３１５が配置されている。一部の隣接するパッド電極３１５については、短絡されていても構わない。図４に示す符号３１６，３１７は、パッド電極３１４，３１５とその上層に形成される再配線層３２１を接続するビア導体の形成位置を示している。
図５は、半導体ＩＣ３００に含まれる再配線層３２１の形状の一例を示す略平面図である。図５に示す例では、複数のビア導体３１６を介してそれぞれのパッド電極３１４が１つの再配線パターン３２１ａに共通に接続され、複数のビア導体３１７を介してそれぞれのパッド電極３１５が対応する再配線パターン３２１ｂに接続される。図５に示すように、再配線パターン３２１ａは、複数のパッド電極３１４を覆う大面積のパターンである。また、図５に示す符号１１３ａ，１１３ｂは、絶縁層１１３に形成される開口部の形成位置を示している。開口部１１３ａ，１１３ｂは、平面視でそれぞれ再配線パターン３２１ａ，３２１ｂと重なる位置に設けられる。特に、開口部１１３ａは、平面視で複数のパッド電極３１４と重なる位置に設けられた大口径の開口部である。
図６は、半導体ＩＣ３００と重なる位置における導体層Ｌ２の形状の一例を示す略平面図である。図６に示す例では、大口径の開口部１１３ａを介して配線パターン２２１が再配線パターン３２１ａに接続されるとともに、複数の開口部１１３ｂを介して配線パターン２２２がそれぞれ対応する再配線パターン３２１ｂに接続される。図６に示すように、配線パターン２２１は、再配線パターン３２１ａを覆う大面積のパターンであり、両者は大口径の開口部１１３ａを介して接触している。上述の通り、開口部１１３ａは平面視で複数のパッド電極３１４と重なる位置に設けられていることから、配線パターン２２１のうち開口部１１３ａに形成された部分は、平面視で複数のパッド電極３１４と重なることになる。また、図６に示す符号１１４ａ，１１４ｂは、絶縁層１１４に形成される開口部の形成位置を示している。開口部１１４ａ，１１４ｂは、平面視でそれぞれ配線パターン２２１，２２２と重なる位置に設けられる。特に、開口部１１４ａは、大面積の配線パターン２２１に対して複数（本例では２５個）設けられている。図６に示すように、いくつかの開口部１１４ａは、平面視で開口部１１３ａと重なる位置に設けられている。
図７は、半導体ＩＣ３００と重なる位置における導体層Ｌ１の形状の一例を示す略平面図である。図７に示す例では、複数のビア導体２５１を介して配線パターン２１１が配線パターン２２１に接続されるとともに、複数のビア導体２５２を介して配線パターン２１２が配線パターン２２２に接続される。ビア導体２５１，２５２は、それぞれ開口部１１４ａ，１１４ｂに埋め込まれた導体層Ｌ１の一部である。図７に示すように、配線パターン２１１は、配線パターン２２１を覆う大面積のパターンであり、両者は複数のビア導体２５１を介して接触している。上述の通り、いくつかの開口部１１４ａは、平面視で開口部１１３ａと重なる位置に設けられていることから、配線パターン２１１の一部分は、平面視で複数のパッド電極３１４と重なることになる。この部分は、図１に示す外部端子Ｅ１として用いられる。一方、配線パターン２１２の一部は、図１に示す外部端子Ｅ２として用いられる。
このような構成により、半導体ＩＣ３００の中央部に設けられた複数のパッド電極３１４は、大面積の再配線パターン３２１ａ、大面積の配線パターン２２１、複数のビア導体２５１を介して、外部端子Ｅ１を構成する大面積の配線パターン２１１に接続される。これにより、半導体ＩＣ３００が発する熱は、上記の放熱パスを介して速やかに外部に放出される。
このように、本実施形態においては、半導体ＩＣ３００の主面側に放熱パスを形成していることから、信号用または電源用のパッド電極３１５をそれぞれ対応する外部端子Ｅ２に接続するための導電パスと上記の放熱パスを同時に形成することができる。このため、半導体ＩＣ３００の裏面と接するサーマルビアを形成する必要がなく、シンプルな構造で高い放熱性を確保することが可能となる。
図８は、パッド電極３１４とビア導体２５１（開口部１１４ａ）の位置関係の第１の例を示す模式的な断面図である。図８に示す第１の例では、ビア導体２５１の配列ピッチＰ１とパッド電極３１４の配列ピッチＰ２が同じであり、且つ、平面視で各パッド電極３１４と各ビア導体２５１が重なっている。このようなレイアウトによれば、パッド電極３１４から放出される熱がビア導体２５１を介して直線的に最短距離で配線パターン２１１に伝導することから、高い放熱性を得ることが可能となる。但し、本例のように配列ピッチＰ１とＰ２を一致させると、ビア導体２５１を形成する際にアライメントずれが生じると、図９に示すように、パッド電極３１４とビア導体２５１の重なりが失われてしまうため、正確なアライメントが要求される。
図１０は、パッド電極３１４とビア導体２５１（開口部１１４ａ）の位置関係の第２の例を示す模式的な断面図である。図１０に示す第２の例では、ビア導体２５１の配列ピッチＰ１がパッド電極３１４の配列ピッチＰ２よりも狭くなるよう設計されている。これによれば、配線パターン２１１と配線パターン２２１がより多くのビア導体２５１によって接続されることから、両者間の熱抵抗が低減するとともに、放熱特性を平面的により均一化することが可能となる。しかも、配列ピッチＰ１とＰ２が異なっていることから、ビア導体２５１を形成する際にアライメントずれが生じたとしても、ある確率で、ビア導体２５１とパッド電極３１４が平面視で重なるため、アライメントずれに起因する放熱性の低下を防止することができる。図１０に示す例では、いくつかのパッド電極３１４とビア導体２５１がラインＡ上に位置しており、このラインＡに沿って最短距離で放熱させることが可能となる。
図１１は、パッド電極３１４とビア導体２５１（開口部１１４ａ）の位置関係の第３の例を示す模式的な断面図である。図１１に示す第３の例では、ビア導体２５１の配列ピッチＰ１がパッド電極３１４の配列ピッチＰ２よりも広くなるよう設計されている。これによれば、ビア導体２５１の径を拡大することによって配線パターン２１１と配線パターン２２１の間の熱抵抗を低減することが可能となる。しかも、配列ピッチＰ１とＰ２が異なっていることから、図１０に示す第２の例と同様、ビア導体２５１を形成する際にアライメントずれが生じたとしても、ある確率で、ビア導体２５１とパッド電極３１４が平面視で重なるため、アライメントずれに起因する放熱性の低下を防止することができる。図１１に示す例では、いくつかのパッド電極３１４とビア導体２５１がラインＢ上に位置しており、このラインＢに沿って最短距離で放熱させることが可能となる。
また、図１２に示すように、配線パターン２１１の表面２１１ａは、ビア導体２５１と重なる位置において窪みを有する凹凸形状を有していても構わない。配線パターン２１１の表面２１１ａがこのような形状を有していれば、表面積の増大によって放熱性をより高めることが可能となる。
さらに、図１３に示すように、導体層Ｌ２と導体層Ｌ３を接続するビア導体２５３が埋め込まれるビア２５３ａは、深さ方向に径が縮小する形状を有するとともに、導体層Ｌ２側に位置する区間Ｓ１の形状と、導体層Ｌ３側に位置する区間Ｓ２の形状が互いに異なっていても構わない。図１３に示す例では、区間Ｓ１よりも区間Ｓ２の方がビア２５３ａの内壁の角度が垂直に近い。言い換えれば、区間Ｓ１における単位深さ当たりの径の縮小量は、区間Ｓ２における単位深さ当たりの径の縮小量よりも大きい。ビア２５３ａをこのような形状とすれば、区間Ｓ１の内壁と絶縁層１１３の表面が成す角度θ１が大きくなることから、ビア２５３ａのエッジ部分における導体層Ｌ２のカバレッジ性が高められ、結果としてビア導体２５３の接続信頼性が高められる。
これに対し、破線Ｃで示すように、ビア２５３ａの全体が区間Ｓ２と同じ形状を有している場合、ビア２５３ａのエッジ部分における角度θ２が小さくなり、この部分における導体層Ｌ２の膜厚が薄くなるか、或いは、この部分において断線が生じる可能性がある。このような問題は、ビア２５３ａを上記の形状とすることにより、解決することが可能となる。尚、図１３に示す形状は、ビア２５３ａを導体層Ｌ２側から形成した場合に得られる形状であり、ビア２５３ａを導体層Ｌ３側から形成した場合には、区間Ｓ１と区間Ｓ２の上下位置が図１３とは逆になる。
区間Ｓ１の形状は、図１４に示すように湾曲していても構わない。つまり、深さ位置が深くなるに従って、区間Ｓ１における単位深さ当たりの径の縮小量が増加する形状であっても構わない。これによれば、ビア２５３ａのボリュームを増大することが可能となる。
また、ビア２５３ａを図１３又は図１４に示す形状とすれば、図１５に示すように、半導体ＩＣ３００とビア２５３ａの距離を短縮することができ、これにより半導体ＩＣ内蔵回路基板１００の平面サイズを小型化することが可能となる。つまり、破線Ｄで示すように、ビア２５３ａの上端における径を固定しつつ内壁を直線的とした場合、半導体ＩＣ３００を図１５に示す位置に配置することはできず、ビア２５３ａからより離れた位置に配置する必要があるのに対し、ビア２５３ａを図１３又は図１４に示す形状とすれば、半導体ＩＣ３００をビア２５３ａにより近づけて配置することが可能となる。このような効果を得るためには、半導体ＩＣ３００の厚みを区間Ｓ２の深さ未満に薄型化するとともに、半導体ＩＣ３００の深さ位置を区間Ｓ２の範囲内に設定すればよい。
次に、本実施形態による半導体ＩＣ内蔵回路基板１００の製造方法について説明する。
図１６～図２７は、本実施形態による半導体ＩＣ内蔵回路基板１００の製造方法を説明するための工程図である。
まず、図１６に示すように、ガラス繊維などの芯材を含む絶縁層１１１の両面にＣｕ箔等からなる導体層Ｌ３，Ｌ４が貼合されてなる基材（ワークボード）、すなわち両面ＣＣＬ（Copper Clad Laminate）を準備する。絶縁層１１１に含まれる芯材の厚みは、ハンドリングを容易にするための適度な剛性を確保するため、４０μｍ以下であることが望ましい。なお、導体層Ｌ３，Ｌ４の材質については特に制限されず、上述したＣｕの他、例えば、Ａｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｓｎ、Ｃｒ、Ａｌ、Ｗ、Ｆｅ、Ｔｉ、ＳＵＳ材等の金属導電材料が挙げられ、これらの中でも、導電率やコストの観点からＣｕを用いることが好ましい。後述する他の導体層Ｌ１，Ｌ２についても同様である。
また、絶縁層１１１に用いる樹脂材料は、シート状又はフィルム状に成形可能なものであれば特に制限されず使用可能であり、ガラスエポキシの他、例えば、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂、若しくはベンゾオキサジン樹脂の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料を用いることができ、電気特性、機械特性、吸水性、リフロー耐性等の観点から、適宜選択して用いることができる。さらに、絶縁層１１１に含まれる芯材としては、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料を挙げることができる。後述する他の絶縁層１１２～１１４についても同様である。
次に、図１７に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ３をパターニングすることにより、配線パターン２３１を形成する。さらに、配線パターン２３１を埋め込むよう、絶縁層１１１の表面に例えば未硬化（Ｂステージ状態）の樹脂シート等を真空圧着等によって積層することにより、絶縁層１１２を形成する。
次に、図１８に示すように、絶縁層１１２上に半導体ＩＣ３００を載置する。半導体ＩＣ３００は、再配線パターン３２１ａ，３２１ｂが露出する主面が上側を向くよう、フェースアップ方式で搭載される。上述の通り、半導体ＩＣ３００は薄型化されていても構わない。具体的には、半導体ＩＣ３００の厚さは、例えば２００μｍ以下、より好ましくは５０～１００μｍ程度とされる。この場合、コスト的にはウエハーの状態で多数の半導体ＩＣ３００に対して一括して加工する事が望ましく、加工順序は裏面を研削し、その後ダイシングにより個別の半導体ＩＣ３００に分離することができる。その他の方法として、研磨処理によって薄くする前にダイシングによって個別の半導体ＩＣ３００に裁断分離又はハーフカット等する場合には、熱硬化性樹脂等によって半導体ＩＣ３００の主面を覆った状態で裏面を研磨することもできる。従って、絶縁膜研削、電子部品裏面研削、ダイシングの順序は多岐に亘る。さらに、半導体ＩＣ３００の裏面の研削方法としては、エッチング、プラズマ処理、レーザー処理、ブラスト加工、グラインダーによる研磨、バフ研磨、薬品処理等による粗面化方法が挙げられる。これらの方法によれば、半導体ＩＣ３００を薄型化することができるだけでなく、絶縁層１１２に対する密着性を向上させることも可能となる。
次に、図１９に示すように、半導体ＩＣ３００を覆うように絶縁層１１３及び導体層Ｌ２を形成する。絶縁層１１３の形成は、例えば、未硬化又は半硬化状態の熱硬化性樹脂を塗布した後、未硬化樹脂の場合それを加熱して半硬化させ、さらに、プレス手段を用いて導体層Ｌ２とともに硬化成形することが好ましい。絶縁層１１３は、半導体ＩＣ３００の埋め込みを妨げる繊維が含まれない樹脂シートが望ましい。これにより、絶縁層１１３と、導体層Ｌ２、絶縁層１１２及び半導体ＩＣ３００との密着性が向上する。
次に、図２０に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ２の一部をエッチングにより除去することにより、絶縁層１１３を露出させる開口部２６１～２６３を形成する。このうち、開口部２６１は再配線パターン３２１ａと重なる位置に形成され、開口部２６２は再配線パターン３２１ｂと重なる位置に形成され、開口部２６３は半導体ＩＣ３００と重ならず、且つ、導体層Ｌ３の配線パターン２３１と重なる位置に形成される。ここで、開口部２６１の径は再配線パターン３２１ａの平面サイズよりも小さく、これにより、平面視で開口部２６１の全体が再配線パターン３２１ａと重なっている。同様に、開口部２６２の径は再配線パターン３２１ｂの平面サイズよりも小さく、これにより、平面視で開口部２６２の全体が再配線パターン３２１ｂと重なっている。
次に、図２１に示すように、開口部２６３の中心部分に対してレーザー加工を行うことにより、絶縁層１１２，１１３にビアＣを形成する。ビアＣは、図１３に示した破線Ｃに対応している。つまり、ビアＣの全体が区間Ｓ２と同じ形状を有している。ここで、レーザー光は開口部２６３の全体に照射するのではなく、開口部２６３の中心部分にのみ照射することにより、リング状の未加工領域を残しておく。
次に、図２２に示すように、導体層Ｌ２をマスクとして全体的にブラスト加工を行うことにより、導体層Ｌ２で覆われていない部分における絶縁層１１３を除去する。これにより、導体層Ｌ２の開口部２６１に対応する位置には、絶縁層１１３に開口部１１３ａが形成され、再配線パターン３２１ａが露出する。同様に、導体層Ｌ２の開口部２６２に対応する位置には、絶縁層１１３に開口部１１３ｂが形成され、再配線パターン３２１ｂが露出する。さらに、導体層Ｌ２の開口部２６３に対応する位置においては、ビアＣの上部における径がブラスト加工によって拡大し、図１３に示した区間Ｓ１，Ｓ２を有するビア２５３ａが形成される。このように、ビア２５３ａは、レーザー加工を行った後、さらにブラスト加工を行うことによって、図１３に示した区間Ｓ１，Ｓ２を有する形状とすることができる。したがって、区間Ｓ１の形状は主にブラスト加工に起因し、区間Ｓ２の形状は主にレーザー加工に起因する。
次に、図２３に示すように、無電解メッキ及び電解メッキを施すことにより、ビア導体２５３を形成するとともに、再配線パターン３２１ａ，３２１ｂと接する配線パターン２２１，２２２を形成する。
次に、図２４に示すように、配線パターン２２１，２２２を公知の手法によってパターニングすることにより、両者を分離する。その後、導体層Ｌ２を埋め込むよう、絶縁層１１４と導体層Ｌ１が積層されたシートを真空熱プレスする。絶縁層１１４に用いる材料及び厚みは、絶縁層１１１と同じであっても構わない。
次に、図２５に示すように、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ１，Ｌ４の一部をエッチングにより除去することにより、絶縁層１１４を露出させる開口部２７１，２７２と、絶縁層１１１を露出させる開口部２７３を形成する。このうち、開口部２７１は配線パターン２２１と重なる位置に複数個形成され、開口部２７２は配線パターン２２２と重なる位置に形成され、開口部２７３は配線パターン２３１と重なる位置に形成される。配線パターン２２１は、半導体ＩＣ３００と重なる位置に設けられていることから、開口部２７１についても半導体ＩＣ３００と重なる位置に設けられる。図２５に示す例では、開口部２７２が半導体ＩＣ３００と重ならない位置に設けられているが、一部の開口部２７２については、半導体ＩＣ３００と重なる位置に設けても構わない。
次に、図２６に示すように、開口部２７１～２７３に対して公知のブラスト加工やレーザー加工を行うことにより、導体層Ｌ１で覆われていない部分における絶縁層１１４を除去するとともに、導体層Ｌ４で覆われていない部分における絶縁層１１１を除去する。これにより、導体層Ｌ１の開口部２７１に対応する位置には、絶縁層１１４に開口部１１４ａが形成され、配線パターン２２１が露出する。同様に、導体層Ｌ１の開口部２７２に対応する位置には、絶縁層１１４に開口部１１４ｂが形成され、配線パターン２２２が露出する。さらに、導体層Ｌ４の開口部１１１ａに対応する位置には、配線パターン２３１が露出する。
次に、図２７に示すように、無電解メッキ及び電解メッキを施すことにより、開口部１１１ａ，１１４ａ，１１４ｂの内部にそれぞれビア導体２５４，２５１，２５２を形成する。その後、例えばフォトリソグラフィー法など公知の手法を用いて導体層Ｌ１，Ｌ４をパターニングすることによって、図１に示したように、導体層Ｌ１に配線パターン２１１，２１２を形成し、導体層Ｌ４に配線パターン２４１，２４２を形成する。そして、所定の平面位置にソルダーレジスト１２１，１２２を形成した後、電子部品４００の搭載およびモールド樹脂１３０の形成を行えば、本実施形態による半導体ＩＣ内蔵回路基板１００が完成する。
このように、本実施形態においては、放熱に寄与する構造、つまりパッド電極３１４と配線パターン２１１を接続する放熱構造を別プロセスによって形成するのではなく、信号用または電源用のパッド電極３１５と配線パターン２１２を接続する構造を得るためのプロセスと同時に形成することができるため、より少ない工程数にて半導体ＩＣ内蔵回路基板１００を作製することが可能となる。しかも、導体層Ｌ２と導体層Ｌ３を繋ぐビア２５３ａの形成においては、レーザー加工とブラスト加工の２段階加工を行っていることから、ビア２５３ａを図１３に示す形状とすることができ、これによりビア２５３ａの内部に形成されるビア導体２５３の接続信頼性を高めることが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０ マザーボード
１１，１２ ランドパターン
２０ ハンダ
１００ 半導体ＩＣ内蔵回路基板
１０１ 半導体ＩＣ内蔵回路基板の下面
１０２ 半導体ＩＣ内蔵回路基板の上面
１１１～１１４ 絶縁層
１１１ａ，１１３ａ，１１３ｂ，１１４ａ，１１４ｂ，２６１～２６３，２７１～２７３ 開口部
１２１，１２２ ソルダーレジスト
１３０ モールド樹脂
２１１，２１２，２１１，２２２，２３１，２４１，２４２ 配線パターン
２１１ａ 配線パターンの表面
２５１～２５４ ビア導体
２５３ａ ビア
３００ 半導体ＩＣ
３１０ チップ部
３１１ 半導体基板
３１１ａ 半導体基板の主面
３１１ｂ 半導体基板の裏面
３１２ 多層配線構造体
３１３ パッシベーション膜
３１４，３１５ パッド電極
３１６，３１７ ビア導体
３２０ 再配線構造体
３２１ 再配線層
３２１ａ，３２１ｂ 再配線パターン
３２２ 保護膜
４００ 電子部品
４０１ 端子電極
４０２ ハンダ
Ｃ ビア
Ｅ１，Ｅ２ 外部端子
Ｌ ランドパターン
Ｌ１～Ｌ４ 導体層
Ｐ１，Ｐ２ 配列ピッチ
Ｓ１，Ｓ２ 区間

Claims (8)

  1. 複数の絶縁層と、複数の導体層と、前記複数の絶縁層の少なくとも一つに埋め込まれた半導体ＩＣとを備え、
    前記半導体ＩＣは、主面に設けられた複数のパッド電極と、前記複数のパッド電極に接続された再配線層とを有し、
    前記再配線層は、前記複数のパッド電極のうち複数の電源パッドを覆うとともに、前記複数の電源パッドに共通に接続された再配線パターンを含み、
    前記複数の絶縁層は、前記半導体ＩＣの前記主面を覆う第１の絶縁層を含み、
    前記第１の絶縁層は、前記複数の電源パッドと重なる位置において前記再配線パターンを露出させる第１の開口部を有し、
    前記複数の導体層は、前記第１の絶縁層上に設けられた第１の導体層を含み、
    前記第１の導体層は、前記第１の開口部を介して前記再配線パターンに接続される第１の配線パターンを含み、
    前記複数の絶縁層は、前記第１の導体層を覆う第２の絶縁層をさらに含み、
    前記第２の絶縁層は、前記第１の開口部と重なる位置に設けられた複数の第２の開口部を有し、
    前記複数の導体層は、前記第２の絶縁層上に設けられた第２の導体層をさらに含み、
    前記第２の導体層は、前記複数の第２の開口部を介して前記第１の配線パターンに共通に接続される第２の配線パターンを含む、半導体ＩＣ内蔵回路基板。
  2. 前記複数の電源パッドのいずれかと前記複数の第２の開口部のいずれかが平面視で互いに重なることを特徴とする請求項１に記載の半導体ＩＣ内蔵回路基板。
  3. 前記複数の電源パッドの配列ピッチと前記複数の第２の開口部の配列ピッチが互いに異なることを特徴とする請求項２に記載の半導体ＩＣ内蔵回路基板。
  4. 前記複数の第２の開口部の配列ピッチが前記複数の電源パッドの配列ピッチよりも狭いことを特徴とする請求項３に記載の半導体ＩＣ内蔵回路基板。
  5. 前記複数の第２の開口部の配列ピッチが前記複数の電源パッドの配列ピッチよりも広いことを特徴とする請求項３に記載の半導体ＩＣ内蔵回路基板。
  6. 前記第２の配線パターンの表面は、前記複数の第２の開口部と重なる位置が窪んでいることを特徴とする請求項１乃至５のいずれか一項に記載の半導体ＩＣ内蔵回路基板。
  7. 前記複数の導体層は、前記半導体ＩＣの裏面側に位置する第３の導体層をさらに含み、
    前記第２の導体層は、平面視で前記半導体ＩＣと重ならない位置において、前記複数の絶縁層の少なくとも一つを貫通するビアの内部に形成されたビア導体を介して前記第３の導体層と接続され、
    前記ビアは、深さ方向に径が縮小する形状を有しており、
    前記ビアは、前記第２及び第３の導体層の一方側に位置する第１の区間と、前記第２及び第３の導体層の他方側に位置する第２の区間を含み、
    前記第１の区間における単位深さ当たりの径の縮小量は、前記第２の区間における単位深さ当たりの径の縮小量よりも大きい、請求項１乃至６のいずれか一項に記載の半導体ＩＣ内蔵回路基板。
  8. 主面に設けられた複数のパッド電極と、前記複数のパッド電極に接続された再配線層とを有する半導体ＩＣであって、前記再配線層は、前記複数のパッド電極のうち複数の電源パッドを覆うとともに、前記複数の電源パッドに共通に接続された再配線パターンを含む、前記半導体ＩＣの前記主面を第１の絶縁層で覆う工程と、
    前記複数の電源パッドと重なる位置において前記再配線パターンを露出させる第１の開口部を前記第１の絶縁層に形成する工程と、
    前記第１の絶縁層上に第１の導体層を形成することにより、前記第１の導体層に含まれる第１の配線パターンを前記第１の開口部を介して前記再配線パターンに接続する工程と、
    前記第１の導体層を覆う第２の絶縁層を形成する工程と、
    前記第１の開口部と重なる位置において前記第１の配線パターンを露出させる複数の第２の開口部を前記第２の絶縁層に形成する工程と、
    前記第２の絶縁層上に第２の導体層を形成することにより、前記第２の導体層に含まれる第２の配線パターンを前記複数の第２の開口部を介して前記第１の配線パターンに共通に接続する工程と、を備える半導体ＩＣ内蔵回路基板の製造方法。
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