KR102384863B1 - 반도체 칩 패키지 및 이의 제조 방법 - Google Patents

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Abstract

반도체 칩 패키지는 활성면인 제1 면 및 상기 제1 면에 반대되는 제2 면을 구비하며, 상기 제1 면이 상부를 향하도록 배치되는 반도체 칩, 상기 반도체 칩의 측면을 둘러싸는 몰딩 부재, 및 상기 반도체 칩의 주위에 배치되며 상기 몰딩 부재를 관통하며, 상기 반도체 칩의 상기 제1 면에 더 가깝게 배치되는 일단부와 상기 일단부에 반대되는 타단부를 구비하는 접속 비아를 포함하고, 상기 접속 비아의 상기 일단부는 상기 접속 비아의 상기 일단부를 둘러싸는 상기 몰딩 부재의 바닥면보다 더 낮은 레벨 상에 위치한다.

Description

반도체 칩 패키지 및 이의 제조 방법{Semiconductor chip package and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 칩 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 미세 피치의 접속 단자를 가지는 반도체 칩을 포함하는 반도체 칩 패키지 및 이의 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 다기능화되고 있다. 이에 따라, 전자기기에 사용되는 반도체 소자의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 이에 따라, 미세 피치의 접속 단자를 가지는 반도체 칩이 요구되며, 상기 반도체 칩을 포함하는 반도체 패키지 내의 배선 패턴, 접속 비아 등의 접속 성분들도 미세 피치를 가질 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 미세 피치의 접속 비아를 포함하는 반도체 칩 패키지 및 이의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 칩 패키지는, 활성면인 제1 면 및 상기 제1 면에 반대되는 제2 면을 구비하며, 상기 제1 면이 상부를 향하도록 배치되는 반도체 칩; 상기 반도체 칩의 측면을 둘러싸는 몰딩 부재; 및 상기 반도체 칩의 주위에 배치되며 상기 몰딩 부재를 관통하며, 상기 반도체 칩의 상기 제1 면에 더 가깝게 배치되는 일단부와 상기 일단부에 반대되는 타단부를 구비하는 접속 비아;를 포함하고, 상기 접속 비아의 상기 일단부는 상기 접속 비아의 상기 일단부를 둘러싸는 상기 몰딩 부재의 바닥면보다 더 낮은 레벨 상에 위치한다.
예시적인 실시예들에 있어서, 상기 반도체 칩의 상기 제1 면은 상기 반도체 칩의 측면을 둘러싸는 상기 몰딩 부재의 바닥면보다 더 낮은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 접속 비아의 상기 일단부의 폭이 상기 접속 비아의 상기 타단부의 폭보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 접속 비아는 상기 반도체 칩의 상기 제1 면에 대하여 소정의 경사각으로 기울어진 측벽을 구비할 수 있다. 상기 경사각은 상기 접속 비아 내에서의 수직 위치에 따라 일정하거나, 상기 접속 비아 내에서의 수직 위치에 따라 달라질 수 있다.
예시적인 실시예들에 있어서, 상기 몰딩 부재는 서로 다른 레벨 상에 위치하는 제1 상면 및 제2 상면을 구비하며, 상기 몰딩 부재의 상기 제1 상면은 상기 반도체 칩과 수직 오버랩되는 위치에 위치하고, 상기 몰딩 부재의 상기 제2 상면은 상기 접속 비아의 상기 타단부 주위에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 몰딩 부재의 상기 제1 상면이 상기 몰딩 부재의 상기 제2 상면보다 높은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 몰딩 부재의 상기 제2 상면이 상기 접속 비아의 상기 타단부의 상면보다 낮은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 접속 비아의 상기 타단부는 상기 몰딩 부재의 상기 제2 상면으로부터 위쪽으로 돌출할 수 있다.
예시적인 실시예들에 있어서, 상기 몰딩 부재는 단일 물질층으로 구성될 수 있다.
예시적인 실시예들에 있어서, 상기 접속 비아의 상기 타단부의 측벽을 둘러싸는 지지 절연층을 더 포함하고, 상기 지지 절연층의 상면은 상기 접속 비아의 상기 타단부의 상면과 동일한 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 접속 비아 상에 배치되며, 상기 접속 비아와 일체로 형성되는 배선 패턴을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 칩 패키지는, 활성면인 제1 면 및 상기 제1 면에 반대되는 제2 면을 구비하며, 상기 제1 면이 상부를 향하도록 배치되는 반도체 칩; 상기 반도체 칩의 측면을 둘러싸는 몰딩 부재; 및 상기 반도체 칩의 주위에 배치되며 상기 몰딩 부재를 관통하며, 상기 반도체 칩의 상기 제1 면에 더 가깝게 배치되는 일단부와 상기 일단부에 반대되는 타단부를 구비하는 접속 비아;를 포함하고, 상기 접속 비아의 상기 일단부의 폭은 상기 접속 비아의 상기 타단부의 폭보다 작다.
예시적인 실시예들에 있어서, 상기 접속 비아는 상기 반도체 칩의 상기 제1 면에 대하여 경사각을 가지며 기울어지는 측벽을 구비할 수 있다.
예시적인 실시예들에 있어서, 상기 접속 비아는 상기 일단부로부터 상기 타단부까지의 위치에 따라 달라지는 경사각을 가지며 기울어지는 측벽을 구비할 수 있다.
예시적인 실시예들에 있어서, 상기 접속 비아의 상기 타단부의 상면이 상기 타단부를 둘러싸는 상기 몰딩 부재 부분의 상면보다 높은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 몰딩 부재는 서로 다른 레벨 상에 위치하는 제1 상면 및 제2 상면을 구비하며, 상기 몰딩 부재의 상기 제1 상면은 상기 반도체 칩과 수직 오버랩되는 위치에 위치하고, 상기 몰딩 부재의 상기 제2 상면은 상기 접속 비아의 상기 타단부 주위에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 몰딩 부재의 상기 제1 상면이 상기 몰딩 부재의 상기 제2 상면보다 높은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 접속 비아의 상기 일단부의 상면이 상기 일단부를 둘러싸는 상기 몰딩 부재 부분의 상면보다 낮은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 접속 비아의 측벽을 둘러싸는 지지 절연층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 지지 절연층의 상면은 상기 접속 비아의 상기 타단부의 상면과 동일한 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 접속 비아 상에 배치되며, 상기 접속 비아와 일체로 형성되는 배선 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배선 패턴은 상기 접속 비아와 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩의 상기 제1 면 상에 배치되는 재배선층; 및 상기 반도체 칩의 상기 제2 면 상에 배치되는 절연 프레임을 더 포함하고, 상기 절연 프레임은 상기 접속 비아의 상기 타단부의 상면을 노출하는 개구부를 구비할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 칩 패키지의 제조 방법에서, 캐리어 기판 상에 반도체 칩을 부착하고, 접속 비아부와 상기 접속 비아부에 일체로 연결된 지지부를 포함하는 예비 접속 비아 구조체를 형성하며, 상기 접속 비아부가 상기 반도체 칩의 주위에 배치되도록 상기 캐리어 기판 상에 상기 예비 접속 비아 구조체를 부착하고, 상기 반도체 칩과 상기 예비 접속 비아 구조체를 둘러싸는 몰딩 부재를 형성하며, 상기 몰딩 부재의 상측 및 상기 예비 접속 비아 구조체의 상측을 제거하여 상기 몰딩 부재를 관통하는 접속 비아를 형성한다.
예시적인 실시예들에 있어서, 상기 예비 접속 비아 구조체를 형성하는 단계는, 마스크 패턴을 식각 마스크로 사용한 식각 공정에 의해 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 접속 비아는 상기 반도체 칩의 상면에 대하여 경사각을 가지며 기울어지는 측벽을 구비할 수 있다.
예시적인 실시예들에 있어서, 상기 몰딩 부재의 상면이 상기 접속 비아의 상면보다 낮은 레벨에 위치하도록 상기 접속 비아의 상측 측벽을 둘러싸는 상기 몰딩 부재의 상측 일부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 몰딩 부재의 상측 일부분을 제거하는 단계는 레이저 조사 공정에 의해 수행될 수 있다.
본 발명의 기술적 사상에 의한 반도체 칩 패키지의 제조 방법에 따르면, 접속 비아부와 지지부를 포함하는 예비 접속 비아 구조체를 우선 형성하고, 반도체 칩과 상기 예비 접속 비아 구조체를 캐리어 기판 상에 실장한 후 상기 반도체 칩과 상기 예비 접속 비아 구조체를 둘러싸는 몰딩 부재를 형성할 수 있다. 이후, 그라인딩 공정 등에 의해 상기 예비 접속 비아 구조체의 지지부를 제거함으로써 몰딩 부재를 관통하는 접속 비아를 형성할 수 있다. 상기 제조 방법에 따른 반도체 칩 패키지는 미세 피치의 접속 비아를 구비할 수 있다.
도 1a는 예시적인 실시예들에 따른 반도체 칩 패키지를 나타내는 평면도이다.
도 1b는 도 1a의 1B-1B' 선을 따른 단면도이다.
도 1c는 도 1b의 1C 부분의 확대도이다.
도 2a는 예시적인 실시예들에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 2b는 도 2a의 2B 부분의 확대도이다.
도 3은 예시적인 실시예들에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 3b는 도 3a의 3B 부분의 확대도이다.
도 4는 예시적인 실시예들에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 7a 내지 도 7d는 예시적인 실시예들에 따른 예비 접속 비아 구조체의 제조 방법을 나타내는 단면도들 및 평면도이고, 도 7d는 도 7c의 7D-7D' 선을 따른 단면도이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 예비 접속 비아 구조체의 제조 방법을 나타내는 단면도들이다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 예비 접속 비아 구조체의 제조 방법을 나타내는 단면도들이다.
도 10a 내지 도 10g는 예시적인 실시예들에 따른 반도체 칩 패키지의 제조 방법을 나타내는 단면도들이다.
도 11a 내지 도 11e는 예시적인 실시예들에 따른 반도체 칩 패키지의 제조 방법을 나타내는 단면도들이다.
도 12a 내지 도 12c는 예시적인 실시예들에 따른 반도체 칩 패키지의 제조 방법을 나타내는 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
도 1a는 예시적인 실시예들에 따른 반도체 칩 패키지(100)를 나타내는 평면도이고, 도 1b는 도 1a의 1B-1B' 선을 따른 단면도이며, 도 1c는 도 1b의 1C 부분의 확대도이다.
도 1a 내지 도 1c를 참조하면, 반도체 칩 패키지(100)는 반도체 칩(110), 접속 비아(130), 몰딩 부재(140), 재배선층(160) 및 접속 단자(174)를 포함할 수 있다.
반도체 칩(110)은 서로 반대되는 제1 면(F1) 및 제2 면(F2)을 포함할 수 있고, 제1 면(F1)이 반도체 칩(110)의 활성면에 대응하는 면일 수 있다. 반도체 칩(110)은 다양한 메모리 칩 또는 로직 칩일 수 있다. 반도체 칩(110)은 제1 면(F1)에 노출되는 도전 패드(112)를 포함할 수 있다.
또한, 반도체 칩(110)은 제1 면(F1)에 노출되며, 도전 패드(112) 측면을 커버하는 제1 보호막(114)을 포함할 수 있다. 여기서는 설명의 편의상 반도체 칩(110)의 제2 면(F2)과 반대되는 제1 보호막(114)의 상면을 제1 면(F1)으로 지칭하도록 한다. 제1 보호막(114)은 실리콘 질화물층, 폴리이미드층, 또는 이들의 적층 구조를 포함할 수 있다. 예를 들어, 제1 보호막(114)은 실리콘 질화물층과 폴리이미드층의 이중층 구조를 가질 수 있다.
접속 비아(130)는 반도체 칩(110)의 적어도 일 측 상에 반도체 칩(110)과 이격되어 배치될 수 있다. 도 1a에는 접속 비아(130)가 반도체 칩(110)의 양 측에 배열된 것이 예시적으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 접속 비아(130)는 반도체 칩 패키지(100)의 종류 및 크기, 반도체 칩 패키지(100)에 포함되는 I/O 단자의 개수 등에 따라 다양한 레이아웃으로 배열될 수 있다.
도 1b에 예시적으로 도시된 것과 같이, 접속 비아(130)는 반도체 칩(110)의 높이보다 큰 높이를 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도 1b에 도시된 것과는 달리, 접속 비아(130)가 반도체 칩(110)의 높이와 동일한 높이를 가질 수도 있다.
여기서는, 설명의 편의를 위하여 반도체 칩(110)의 제1 면(F1)에 가깝게 배치되는 접속 비아(130)의 일단을 바닥부로, 접속 비아(130)의 상기 바닥부에 인접한 접속 비아(130) 표면을 접속 비아(130)의 바닥면(130_B)으로 지칭하도록 한다. 또한, 반도체 층(110)의 제2 면(F2)에 가깝게 배치되며, 접속 비아(130)의 상기 바닥부에 반대되는 접속 비아(130)의 타단을 상부로 지칭하고, 접속 비아(130)의 상기 상부에 인접한 접속 비아(130) 표면을 접속 비아(130)의 상면(130_U)으로 지칭하도록 한다.
도 1c에 도시된 것과 같이, 접속 비아(130)는 소정의 기울기를 가지고 기울어진 측벽(130S)을 포함할 수 있다. 접속 비아(130)는 수평 방향을 따라 제1 폭(W1)을 가질 수 있고, 제1 폭(W1)은 접속 비아(130)의 상기 바닥부로 갈수록 일정한 비율로 감소할 수 있다. 접속 비아(130)의 제1 폭(W1)은 약 10 내지 100 마이크로미터일 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 접속 비아(130)는 수평 방향을 따라 원형 단면을 가질 수 있으나, 접속 비아(130)는 타원형, 사각형, 직사각형, 정사각형, 마름모꼴, 다각형 등 다양한 단면 형상을 가질 수도 있다.
몰딩 부재(140)는 반도체 칩(110) 측벽과 접속 비아(130) 측벽을 둘러쌀 수 있다. 도 1b 및 도 1c에 예시적으로 도시된 것과 같이 반도체 칩(110)의 제2 면(F2)이 접속 비아(130)의 상면(130_U)보다 낮은 레벨 상에 위치할 때, 몰딩 부재(140)는 반도체 칩(110) 측벽 및 제2 면(F2)을 둘러싸며, 또한 접속 비아(130)의 측벽(130S)을 둘러싸도록 배치될 수 있다. 한편, 도시된 것과는 달리, 반도체 칩(110)의 제2 면(F2)이 접속 비아(130)의 상면(130_U)과 실질적으로 동일한 레벨 상에 위치할 때, 몰딩 부재(140)는 반도체 칩(110) 측벽 및 접속 비아(130)의 측벽(130S)을 둘러싸도록 배치될 수 있다.
예시적인 실시예들에 있어서, 몰딩 부재(140)는 EMC(epoxy mold compound) 물질 등의 절연 물질을 포함할 수 있다. 이 때, 몰딩 부재(140)는 단일 물질층(single material layer)으로 이루어질 수 있다. 몰딩 부재(140)를 형성하기 위한 예시적인 공정에서, 반도체 칩(110)과 예비 접속 비아 구조체(30)(도 10b 참조)가 캐리어 기판(210)(도 10b 참조) 상에 부착된 상태에서 반도체 칩(110)과 예비 접속 비아 구조체(30) 주위의 빈 공간을 채우도록 몰딩 물질을 주입하고 상기 몰딩 물질을 경화시킴에 의해 몰딩 부재(140)가 형성될 수 있고, 이에 따라 몰딩 부재(140)는 단일 물질층으로 이루어질 수 있다.
예시적인 실시예들에 있어서, 몰딩 부재(140)의 상면은 접속 비아(130)의 상면(130_U)과 실질적으로 동일한 레벨 상에 위치할 수 있다. 이에 따라, 접속 비아(130)의 상면(130_U) 주위의 몰딩 부재(140) 상면은 접속 비아(130)의 상면(130_U)과 동일 평면을 구성할 수 있다. 접속 비아(130)를 형성하기 위한 예시적인 공정에서, 반도체 칩(110)과 예비 접속 비아 구조체(30) 주위를 둘러싸는 몰딩 부재(140)가 형성된 구조를 예비 접속 비아 구조체(30)의 지지부(32)(도 10b 참조)가 제거될 때까지 그라인딩함으로써 잔류하는 예비 접속 비아 구조체(30)의 접속 비아부(34)(도 10b 참조)로부터 접속 비아(130)를 형성할 수 있다. 이에 따라, 몰딩 부재(140)의 상면은 접속 비아(130)의 상면(130_U)과 실질적으로 동일한 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 접속 비아(130)는 인접한 접속 비아(130)와 미세 피치로 배치될 수 있다(또는 접속 비아(130)와 인접한 접속 비아(130) 사이의 간격이 상대적으로 작을 수 있다). 예를 들어, 접속 비아(130)는 약 30 내지 300 마이크로미터의 피치(또는 접속 비아(130)의 중심과 인접한 접속 비아(130)의 중심 사이의 거리)를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 접속 비아(130)를 형성하기 위한 예시적인 공정에서, 패터닝 공정에 의해 복수의 접속 비아부(34)가 상대적으로 작은 간격으로 배치된 예비 접속 비아 구조체(30)를 형성하고, 그라인딩 공정에 의해 예비 접속 비아 구조체(30) 중 접속 비아부(34)만을 남기는 방식으로 접속 비아(130)를 형성할 수 있다. 이에 따라, 접속 비아(130)는 인접한 접속 비아(130)와 상대적으로 작은 간격으로 배치될 수 있다.
재배선층(160)은 재배선 플러그(162), 재배선 패턴(164) 및 재배선 절연층(166)을 포함할 수 있다. 재배선 플러그(162)는 도전 패드(112) 또는 접속 비아(130)와 접촉할 수 있다. 재배선 패턴(164)은 재배선 플러그(162)에 의해 도전 패드(112) 또는 접속 비아(130)에 전기적으로 연결될 수 있다. 도 1b에서는 재배선 플러그(162)와 재배선 패턴(164)의 연결 구조가, 상기 연결 구조와 다른 레벨에 위치하는 재배선 플러그(162)와 재배선 패턴(164)의 다른 연결 구조에 연결된 것이 예시적으로 도시된다(즉, 도 1b에는 서로 다른 레벨 상에 위치하는 2개의 재배선 플러그(162)들과 서로 다른 레벨 상에 위치하는 2개의 재배선 패턴(164)이 연결된 구조가 도시된다). 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 재배선층(160)은 하나의 재배선 플러그(162)와 하나의 재배선 패턴(164)이 연결된 구조를 가질 수도 있고, 이와는 달리 재배선층(160)은 3개 이상의 재배선 플러그(162)와 3개 이상의 재배선 패턴(164)이 서로 레벨을 달리하여 연결된 구조를 가질 수도 있다. 재배선 절연층(166)은 재배선 플러그(162) 및 재배선 패턴(164)을 둘러싸도록 형성될 수 있다. 도시되지는 않았지만, 재배선 절연층(166)은 복수의 절연층들을 포함할 수 있고, 복수의 절연층들 중 각각의 절연층이 재배선 플러그(162) 및 재배선 패턴(164)의 상면들과 동일한 레벨 상에 각각 위치하는 상면들을 가질 수 있다.
예시적인 실시예들에 있어서, 재배선 플러그(162) 및 재배선 패턴(164)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 금(Au) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
UBM(under bump metal)층(172)은 재배선 플러그(162) 또는 재배선 패턴(164)과 연결될 수 있고, 재배선 절연층(166) 외부로 노출될 수 있다. UBM층(172)은 크롬(Cr), 텅스텐(W), 티타늄(Ti), 구리(Cu), 니켈(Ni), 알루미늄(Al), 팔라듐(Pd), 금(Au) 또는 이들의 조합을 포함할 수 있다.
UBM층(172) 상에는 외부 장치와의 연결을 위한 접속 단자(174)가 배치될 수 있다. 접속 단자(174)는 예를 들면 솔더 볼 또는 도전성 범프일 수 있다.
도 1c에 예시적으로 도시된 것과 같이, 접속 비아(130)의 바닥면(130_B)은 몰딩 부재(140)의 바닥면 레벨(LV1)보다 낮은 저면 레벨(LV2)을 가질 수 있다. 이에 따라 접속 비아(130)의 측벽(130S) 하측은 재배선 절연층(166)에 의해 둘러싸일 수 있다. 접속 비아(130)를 형성하기 위한 예시적인 공정에서, 제1 캐리어 기판(210) 상에 배치되는 제1 접착 부재(220)(도 10b 참조) 상에 예비 접속 비아 구조체(30)를 임시로 고정한 후, 예비 접속 비아 구조체(30)를 둘러싸는 몰딩 부재(140)를 형성할 수 있고, 이 때 제1 접착 부재(220)는 상대적으로 경도(hardness)가 낮은 폴리머 물질을 포함할 수 있다. 따라서, 예비 접속 비아 구조체(30)의 임시 고정 과정에서 예비 접속 비아 구조체(30) 하부의 제1 접착 부재(220) 부분이 눌림 힘을 받아 예비 접속 비아 구조체(30)의 바닥면(즉, 접속 비아부(34)의 바닥면)이 제1 접착 부재(220) 상면보다 낮은 레벨에 위치할 수 있다. 선택적으로, 예비 접속 비아 구조체(30)와 재배선 플러그(162)와의 충분한 접촉 면적을 확보하기 위하여 제1 접착 부재(220) 상에 예비 접속 비아 구조체(30)를 위치시킨 후 예비 접속 비아 구조체(30) 상에 소정의 압력을 인가할 수도 있다. 이에 따라, 접속 비아(130)의 바닥면(130_B)은 몰딩 부재(140)의 바닥면 레벨(LV1)보다 낮은 저면 레벨(LV2)을 가지며, 접속 비아(130)의 바닥면(130_B)과 이에 연결되는 재배선 플러그(162) 사이에 충분한 접촉 면적이 확보될 수 있다.
도 1c에 예시적으로 도시된 것과 같이, 반도체 칩(110)의 제1 면(F1)은 몰딩 부재(140)의 바닥면 레벨(LV1)보다 낮은 저면 레벨(LV3)을 가질 수 있다. 이에 따라 반도체 칩(110)의 측벽 하측은 재배선 절연층(166)에 의해 둘러싸일 수 있다. 도 1c에는 반도체 칩(110)의 제1 면(F1)(즉, 제1 보호막(114)의 바닥면) 뿐만 아니라 제1 보호막(114)의 상면도 몰딩 부재(140)의 바닥면 레벨(LV1)보다 낮은 레벨 상에 위치하는 것이 예시적으로 도시되었다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제1 보호막(114)의 상면이 몰딩 부재(140)의 바닥면 레벨(LV1)과 동일하거나 더 높은 레벨 상에 위치할 수도 있다.
한편, 도 1c에서는, 몰딩 부재(140), 접속 비아(130), 및 반도체 칩(110)각각의 상대적인 위치를 예시적으로 보여주기 위하여 상기 저면 레벨들(LV1, LV2, LV3)의 차이를 과장되게 표시한 것이다. 따라서, 도 1c에서 도시된 것과 달리 상기 상면 레벨들(LV1, LV2, LV3)의 상대적인 차이들은 달라질 수 있다.
상기 반도체 칩 패키지(100)는, 미리 형성된 예비 접속 비아 구조체(30)를 반도체 칩(110)과 이격되게 실장하고, 예비 접속 비아 구조체(30) 및 반도체 칩(110)을 둘러싸는 몰딩 부재(140)를 형성함에 의해 제조될 수 있다. 따라서, 미세 피치 구현이 가능한 예비 접속 비아 구조체(30)로부터 형성된 접속 비아(130)는 미세 피치를 가질 수 있다. 또한, 접속 비아(130)의 바닥면(130_B)이 몰딩 부재(140)의 저면 레벨(LV1)보다 낮은 레벨(LV2)을 가짐에 따라 접속 비아(130)와 재배선 플러그(162) 사이의 충분한 접촉 면적이 확보될 수 있다. 따라서, 반도체 칩 패키지(100)는 우수한 신뢰성을 가질 수 있다.
도 2a는 예시적인 실시예들에 따른 반도체 칩 패키지(100A)를 나타내는 단면도이고, 도 2b는 도 2a의 2B 부분의 확대도이다. 도 2a 및 도 2b에 따른 반도체 칩 패키지(100A)는 접속 비아(130A)의 형상을 제외하면 도 1a 내지 도 1c를 참조로 설명한 반도체 칩 패키지(100)와 유사하므로, 전술한 차이점을 위주로 설명한다. 도 2a 및 도 2b에서, 도 1a 내지 도 1c에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 2a 및 도 2b를 참조하면, 접속 비아(130A)는 제1 폭(W1A)을 가지며, 제1 폭(W1A)은 상면(130A_U)으로부터 바닥면(130A_B)으로 갈수록 점진적으로 감소할 수 있다. 접속 비아(130A)의 측벽(130SA)은 반도체 칩(110)의 제1 면(F1)에 수직한 방향에 대하여 소정의 각도로 기울어질 수 있고, 접속 비아(130A)의 상면(130A_U)에 인접한 접속 비아(130A)의 상부에서의 제1 경사각(θ1)은 접속 비아(130A)의 바닥면(130A_B)에 인접한 접속 비아(130A)의 바닥부에서의 제2 경사각(θ2)보다 클 수 있다. 예를 들어, 제1 경사각(θ1)은 대략 2˚ 내지 30˚의 범위일 수 있고, 제2 경사각(θ2)은 대략 2˚ 내지 10˚의 범위일 수 있으나, 제1 경사각(θ1) 및 제2 경사각(θ2)이 이에 한정되는 것은 아니다.
접속 비아(130A)를 형성하기 위한 예시적인 공정에서, 금속 플레이트(30P)(도 7a 참조)를 패터닝하여 지지부(32)(도 7d 참조)와 접속 비아부(34)(도 7d 참조)를 포함하는 예비 접속 비아 구조체(30)(도 7d 참조)를 형성할 수 있다. 상기 패터닝 공정에서 식각 위치가 금속 플레이트(30P) 상면으로부터 하방으로 이동할수록(즉, 식각 위치가 지지부(32)와 접속 비아부(34)의 경계면에 가까워질수록) 금속 플레이트(30P)의 식각량이 감소될 수 있고, 이에 따라 형성된 접속 비아부(34)는 경사진 측벽을 가질 수 있다. 접속 비아부(34)의 측벽 프로파일은 금속 플레이트(30P)의 종류, 식각 공정의 종류, 에천트(etchant)의 종류, 접속 비아부(34) 사이의 간격 등에 따라 달라질 수 있다. 특히, 접속 비아부(34)는 도 7d에 도시된 것과 같이 일정한 기울기를 갖는 측벽을 구비할 수도 있고, 이와는 달리 도 2a 및 도 2b에 도시된 것과 같이 접속 비아부(34)는 수직 위치에 따라 경사각이 달라지는(즉, 일정하지 않은 경사각을 갖는) 측벽을 구비할 수도 있다.
도 3a는 예시적인 실시예들에 따른 반도체 칩 패키지(100B)를 나타내는 단면도이고, 도 3b는 도 3a의 3B 부분의 확대도이다. 도 3a 및 도 3b에서, 도 1a 내지 도 2b에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 3a 및 도 3b를 참조하면, 몰딩 부재(140A)는 제1 상면(140U1) 및 제2 상면(140U2)을 가질 수 있다. 몰딩 부재(140A)의 제1 상면(140U1)은 반도체 칩(110)과 수직으로 오버랩될 수 있고, 접속 비아(130)의 상면(130_U)과 동일한 레벨 상에 위치할 수 있다. 몰딩 부재(140A)의 제2 상면(140U2)은 접속 비아(130) 주위에 위치할 수 있고, 접속 비아(130)의 측벽(130S)을 둘러싸도록 배치될 수 있다. 몰딩 부재(140A)의 제2 상면(140U2)은 접속 비아(130)의 상면(130_U)보다 낮은 레벨 상에 위치할 수 있다. 이에 따라, 접속 비아(130)의 상부가 몰딩 부재(140A)의 제2 상면(140U2)으로부터 상방으로 돌출되어 배치될 수 있다.
접속 비아(130)를 형성하기 위한 예시적인 공정에서, 예비 접속 비아 구조체(30)(도 10b 참조)와 반도체 칩(110) 주위를 둘러싸는 몰딩 부재(140A)를 형성하고, 예비 접속 비아 구조체(30) 상측을 그라인딩 공정에 의해 제거하여 몰딩 부재(140A)와 동일한 레벨 상에 위치하는 상면(130_U)을 구비하는 접속 비아(130)를 형성할 수 있다. 이후, 레이저 조사(laser irradiation) 공정 등에 의해 접속 비아(130) 주위의 몰딩 부재(140A) 부분을 일부 제거하여, 접속 비아(130)의 상부가 몰딩 부재(140A)의 제2 상면(140U2)으로부터 상방으로 돌출되어 배치될 수 있다.
도 3b에 도시된 것과 같이, 접속 비아(130)의 상부가 몰딩 부재(140A)의 제2 상면(140U2)으로부터 상방으로 돌출되어 배치됨에 따라, 몰딩 부재(140A) 외부로 노출되는 접속 비아(130)의 표면적이 증가될 수 있다. 따라서, 반도체 칩 패키지(100B) 상부에 다른 반도체 칩 패키지(미도시)가 스택될 때, 접속 비아(130)와 상기 다른 반도체 칩 패키지의 접속 단자(미도시) 사이에 안정된 전기적 연결이 제공될 수 있다. 또한, 반도체 칩 패키지(100B) 상부에 상기 다른 반도체 칩 패키지가 스택될 때, 접속 비아(130)와 상기 다른 반도체 칩 패키지의 상기 접속 단자(예를 들어, 솔더 볼) 사이의 오정렬이 방지될 수 있다.
한편, 도 3a 및 도 3b에 도시된 접속 비아(130)는 도 2a 및 도 2b를 참조로 설명한 접속 비아(130A)로 대체될 수도 있다.
도 4는 예시적인 실시예들에 따른 반도체 칩 패키지(100C)를 나타내는 단면도이다. 도 4에서, 도 1a 내지 도 3b에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 4를 참조하면, 반도체 칩(110) 상에는 제2 보호막(180)이 형성될 수 있다. 제2 보호막(180)은 폴리이미드, 에폭시 수지와 같은 절연 물질을 포함할 수 있고, 또한, 제2 보호막(180)은 다이 어태치 필름(Die Attach Film, DAF)일 수 있다.
접속 비아(130) 및/또는 제2 보호막(180) 상에는 배선 패턴(182)이 배치될 수 있다. 접속 비아(130)와 연결되는 배선 패턴(182)은 접속 비아(130)와 일체로 형성될 수 있다. 반도체 칩(110)과 수직으로 오버랩되는 위치에 배치되는 배선 패턴(182)은 그 사이에 개재된 제2 보호막(180)에 의해 반도체 칩(110)의 제2 면(F2)과 전기적으로 연결되지 않을 수 있다. 몰딩 부재(140) 상에는 배선 패턴(182) 상면을 노출시키는 제3 보호막(184)이 배치될 수 있다.
접속 비아(130)를 형성하기 위한 예시적인 공정에서, 지지부(32)와 접속 비아부(34)를 포함하는 예비 접속 비아 구조체(30)를 반도체 칩(110) 주위에 배치하고, 예비 접속 비아 구조체(30)와 반도체 칩(110)을 둘러싸는 몰딩 부재(140)를 형성할 수 있다. 이후, 몰딩 부재(140) 상측을 제거하기 위한 그라인딩 공정에서 지지부(32)을 소정 높이만큼 남긴 후, 지지부(32)를 패터닝함으로써 배선 패턴(182)을 형성할 수 있다. 반도체 칩 패키지(100C) 상부에 다른 반도체 칩 패키지(미도시)가 스택될 때, 상기 다른 반도체 칩 패키지의 접속 단자(미도시)의 배열 또는 피치에 따라 배선 패턴(182)의 레이아웃이 달라질 수 있다. 따라서, 상기 다른 반도체 칩 패키지의 상기 접속 단자의 피치가 접속 비아(130)의 피치와 다른 경우에도 반도체 칩 패키지 스택을 형성할 수 있으므로, 반도체 칩 패키지(100C)는 향상된 유연성을 가질 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 칩 패키지(100D)를 나타내는 단면도이다. 도 5에서, 도 1a 내지 도 4에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 5를 참조하면, 접속 비아(130) 측벽 상측은 지지 절연층(136)에 의해 둘러싸일 수 있다. 지지 절연층(136)의 상면은 접속 비아(130) 상면과 동일한 레벨 상에 위치할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 지지 절연층(136)은 서로 인접한 접속 비아들(130) 사이에서 접속 비아(130) 측벽 주위를 둘러쌀 수 있고, 지지 절연층(136)은 반도체 칩(110)과 수직 오버랩되는 위치에는 배치되지 않을 수 있다. 지지 절연층(136)은 접속 비아(130)의 높이의 10% 내지 50%의 범위인 높이(또는 두께)를 가질 수 있으나, 지지 절연층(136)의 높이가 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 지지 절연층(136)은 EMC 또는 에폭시 수지 등의 절연 물질을 포함할 수 있으나, 지지 절연층(136)의 물질이 이에 한정되는 것은 아니다.
몰딩 부재(140B)는 반도체 칩(110)의 측벽 및 상면, 접속 비아(130)의 측벽, 지지 절연층(136)의 측벽 및 바닥면을 둘러쌀 수 있다. 몰딩 부재(140B)의 상면은 지지 절연층(136) 상면과 동일한 레벨 상에 위치할 수 있다.
접속 비아(130)를 형성하기 위한 예시적인 공정에서, 지지부(32)(도 8b 참조), 접속 비아부(34)(도 8b 참조) 및 지지 절연층(36)(도 8b 참조)을 포함하는 예비 접속 비아 구조체(30A)(도 8b 참조)를 반도체 칩(110) 주위에 배치하고, 예비 접속 비아 구조체(30A)와 반도체 칩(110)을 둘러싸는 몰딩 부재(140)를 형성할 수 있다. 지지 절연층(36)은 예비 접속 비아 구조체(30A)를 몰딩하기 위한 공정에서 예비 접속 비아 구조체(30A)가 오정렬되거나 쓰러지는 것을 방지하는 보조 지지 부재로 작용할 수 있다. 따라서, 지지부(32)의 높이가 상대적으로 작더라도 지지 절연층(36)에 의해 예비 접속 비아 구조체(30A)가 충분히 지지될 수 있고, 이에 따라 지지부(32)의 제거를 위한 그라인딩 공정에 소요되는 시간이 단축될 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 칩 패키지(100E)를 나타내는 단면도이다. 도 6에서, 도 1a 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 6을 참조하면, 반도체 칩(110)의 제2 면(F2)은 다이 어태치 필름(DAF)(190)에 의해 절연 프레임(134)에 부착될 수 있다. 절연 프레임(134)은 개구부(134H)를 구비하며, 개구부(134H)에 의해 접속 비아(130)가 반도체 칩 패키지(100E) 외부로 노출될 수 있다. 예시적인 실시예들에 있어서, 절연 프레임(134)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
몰딩 부재(140)는 반도체 칩(110)의 측면, 접속 비아(130)의 측벽을 둘러싸며, 몰딩 부재(140)의 상면은 절연 프레임(134)과 접촉할 수 있다.
접속 비아(130)를 형성하기 위한 예시적 공정에서, 절연 물질을 포함하는 절연 지지부(32A)(도 9b 참조)와, 절연 지지부(32A)에 부착된 접속 비아부(34)(도 9b 참조)를 포함하는 예비 접속 비아 구조체(30B)(도 9b 참조)를 형성할 수 있고, 예비 접속 비아 구조체(30B)의 절연 지지부(32A)가 반도체 칩(110) 상에 배치되도록 예비 접속 비아 구조체(30B)를 위치시킨 후, 예비 접속 비아 구조체(30B)와 반도체 칩(110)을 둘러싸는 몰딩 부재(140)를 형성할 수 있다. 이 때, 절연 물질을 포함하는 절연 지지부(32A)는 반도체 칩(110)이 실장되는 절연 프레임(134)에 대응될 수 있고, 절연 프레임(134)에 패터닝 공정을 통해 개구부(134H)를 형성하여, 접속 비아(130) 상면을 노출시킬 수 있다.
상기 반도체 칩 패키지(100E)에 따르면, 예비 접속 비아 구조체(30B) 내에 포함된 절연 지지부(32A)가 그라인딩 공정에 의해 제거되지 않고 반도체 칩(110)이 실장되는 프레임으로 사용될 수 있다. 따라서, 상기 반도체 칩 패키지(100E)는 구조적 안정성이 향상될 수 있다.
도 7a 내지 도 7d는 예시적인 실시예들에 따른 예비 접속 비아 구조체(30)의 제조 방법을 나타내는 단면도들 및 평면도이고, 도 7d는 도 7c의 7D-7D' 선을 따른 단면도이다.
도 7a를 참조하면, 복수 개의 단위 영역(UA)을 포함하는 금속 플레이트(30P)가 제공될 수 있다. 금속 플레이트(30P)는 구리(Cu), 알루미늄(Al), 티타늄(Ti), 니켈(Ni), 또는 금(Au), 또는 이들의 조합을 포함할 수 있다. 예를 들어, 금속 플레이트(30P)는 소정의 두께를 갖는 동박(Cu foil)일 수 있으나, 금속 플레이트(30P)가 이에 한정되는 것은 아니다. 도 7a에 도시되지는 않았지만, 지지 기판(미도시)이 제공되어, 상기 지지 기판 상에 금속 플레이트(30P)가 놓여질 수 있다.
금속 플레이트(30P) 상면 상에 제1 마스크 패턴(40)이 형성될 수 있다. 제1 마스크 패턴(40)은 접속 비아부(34)(도 7b 참조)의 형성 위치에 대응되는 위치에 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 마스크 패턴(40)은 포토레지스트 패턴일 수 있다.
도 7b를 참조하면, 제1 마스크 패턴(40)을 식각 마스크로 사용하여 금속 플레이트(30P)(도 7a 참조) 상부로부터 소정의 높이를 식각하여 접속 비아부(34) 및 접속 비아부(34)에 연결되는 지지부(32)를 형성할 수 있다.
예시적인 실시예들에 있어서, 접속 비아부(34)의 폭은 약 10 내지 100 마이크로미터일 수 있으나, 접속 비아부(34)의 폭이 이에 한정되는 것은 아니다. 접속 비아부(34)의 높이는 약 50 내지 200 마이크로미터일 수 있으나, 접속 비아부(34)의 높이가 이에 한정되는 것은 아니다. 접속 비아부(34)의 폭과 높이는 지지부(32)의 높이, 반도체 칩의 높이, 반도체 칩 패키지의 높이 등을 고려하여 적절하게 선택될 수 있다. 접속 비아부(34)의 높이는 반도체 칩의 높이와 동일하거나 더 클 필요가 있다. 접속 비아부(34)의 높이가 너무 크면 몰딩 공정 이후에 지지부(32)를 제거하기 위한 그라인딩 공정에 긴 시간이 소요될 수 있다.
금속 플레이트(30P) 상면으로부터 식각 위치가 아래로 이동될 때, 이미 형성된 접속 비아부(34)의 측벽(34S)이 식각 분위기에 노출될 수 있고, 따라서 접속 비아부(34) 측벽(34S)이 더 식각될 수 있다. 접속 비아부(34) 측벽(34S)은 소정의 경사각으로 기울어질 수 있고, 이에 따라 접속 비아부(34)의 상측 폭보다 접속 비아부(34)의 바닥부의 폭이 더 클 수 있다. 한편, 도 7b에는 접속 비아부(34)의 측벽(34S)이 일정한 경사각으로 기울어진 것을 예시적으로 도시하였으나, 이와는 달리 도 2a 및 도 2b에 도시된 접속 비아(130A)의 측벽(130SA)과 같이 수직 위치에 따라 다른 경사각을 갖는 측벽을 구비하는 접속 비아부가 형성될 수도 있다.
예시적인 실시예들에 있어서, 지지부(32)의 높이는 약 10 내지 100 마이크로미터일 수 있으나, 지지부(32)의 높이가 이에 한정되는 것은 아니다. 지지부(32)의 높이는 접속 비아부(34)의 높이, 반도체 칩의 높이, 반도체 칩 패키지의 높이 등을 고려하여 적절하게 선택될 수 있다. 지지부(32)의 높이가 너무 작으면, 몰딩 공정을 위하여 예비 접속 비아 구조체(30)를 고정할 때 접속 비아부(34)를 충분히 지지하기 어려우므로 상기 몰딩 공정에서 예비 접속 비아 구조체(30)가 오정렬되거나 쓰러질 수 있다. 지지부(32)의 높이가 너무 크면, 상기 몰딩 공정 이후에 지지부(32)를 제거하기 위한 그라인딩 공정에 긴 시간이 소요될 수 있다.
도 7c 및 도 7d를 참조하면, 각각의 단위 영역(UA) 내에서 반도체 칩 실장 영역(CMA)에 대응되는 지지부(32) 부분을 제거하여 예비 접속 비아 구조체(30)가 제조될 수 있다. 지지부(32)는 반도체 칩 실장 영역(CMA)에 대응되는 위치에 개구부(32H)를 구비할 수 있고, 반도체 칩 실장 영역(CMA)을 제외한 나머지 부분은 상부에 접속 비아부(34)가 배치되는 비아 영역(VA)일 수 있다.
예시적인 실시예들에 있어서, 접속 비아부(34)는 약 30 내지 300 마이크로미터의 제1 피치(P1)(즉, 접속 비아부(34)의 중심과 인접한 접속 비아부(34)의 중심 사이의 거리, 또는 접속 비아부(34)의 폭과 인접한 접속 비아부(34)와의 사이의 간격의 합)를 가질 수 있다. 그러나, 접속 비아부(34)의 피치가 이에 한정되는 것은 아니다. 접속 비아부(34)가 포토레지스트 패턴을 포함하는 제1 마스크 패턴(40)을 사용한 식각 공정에 의해 형성됨에 따라 접속 비아부(34)는 상대적으로 작은 피치로 형성될 수 있다.
만약, 몰딩 부재를 먼저 형성하고, 레이저 드릴링 등의 공정에 의하여 몰딩 부재를 관통하는 비아 홀을 형성하며 상기 비아 홀을 도전 물질로 채워 도전 비아를 형성하는 경우에, 상기 비아 홀은 상대적으로 큰 피치로 형성된다. 상기 몰딩 부재를 관통하는 상기 비아 홀이 작은 폭을 갖도록, 또는 작은 간격으로 배치되도록 형성하기 어려우며, 이에 따라 상기 비아 홀 내부를 채우는 도전 비아는 상대적으로 큰 피치를 갖는다. 따라서, 미세 피치의 반도체 칩을 포함하는 반도체 칩 패키지, 또는 콤팩트한 사이즈를 갖는 팬아웃(fan-out) 타입의 웨이퍼 레벨 패키지에 적용하기 어려울 수 있다.
그러나, 도 7a 내지 도 7d를 참조로 설명한 예비 접속 비아 구조체(30)는 금속 플레이트(30P)를 식각하는 방법에 의해 형성된, 상대적으로 작은 피치의 접속 비아부(34)를 포함할 수 있다. 예비 접속 비아 구조체(30)를 몰딩 부재로 둘러싸는 방식으로 반도체 칩 패키지를 형성함으로써 미세 피치의 반도체 칩을 포함하는 반도체 칩 패키지 또는 콤팩트한 사이즈를 갖는 팬아웃 타입의 웨이퍼 레벨 패키지를 구현할 수 있다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 예비 접속 비아 구조체(30A)의 제조 방법을 나타내는 단면도들이다. 도 8a 및 도 8b에서, 도 7a 내지 도 7d에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 도 8a 및 도 8b를 참조로 설명한 예비 접속 비아 구조체(30A)는 도 5를 참조로 설명한 반도체 칩 패키지(100D)의 제조 공정에서 사용될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
우선 도 7a 및 도 7b를 참조로 설명한 공정들을 수행하여, 지지부(32)와 접속 비아부(34)가 형성된 구조물을 형성한다.
도 8a를 참조하면, 접속 비아부(34)의 측벽(34S) 하측과 지지부(32) 사이의 공간을 채우는 지지 절연층(36)을 형성한다. 지지 절연층(36)은 EMC 또는 에폭시 수지 등의 절연 물질을 포함할 수 있으나, 지지 절연층(36) 물질이 이에 한정되는 것은 아니다.
도 8b를 참조하면, 각각의 단위 영역(UA) 내에서 반도체 칩 실장 영역(CMA)에 대응되는 지지부(32) 부분 및 지지 절연층(36) 부분을 제거하여 예비 접속 비아 구조체(30A)가 제조될 수 있다.
도 8a 및 도 8b를 참조로 설명한 예비 접속 비아 구조체(30A)에서, 지지 절연층(36)의 제1 높이(H1)는 접속 비아부(34)의 측벽(34S)의 제2 높이(H2)의 10% 내지 50%일 수 있으나, 지지 절연층(36)의 높이가 이에 한정되는 것은 아니다. 지지 절연층(36)의 높이는 지지부(32)의 높이(또는 접속 비아부(34)의 연장 방향에 따른 지지부(32)의 두께)보다 클 수도 있고, 더 작을 수도 있다. 지지 절연층(36)의 높이는 지지부(32)의 높이와 접속 비아부(34)의 높이의 상대적인 비율, 접속 비아부(34)의 피치 및/또는 폭 등에 따라 적절한 값으로 결정될 수 있다. 지지 절연층(36)은 예비 접속 비아 구조체(30A)를 몰딩하기 위한 공정에서 예비 접속 비아 구조체(30A)가 오정렬되거나 쓰러지는 것을 방지하는 보조 지지 부재로 작용할 수 있다. 따라서, 지지부(32)의 높이가 다소 작더라도 지지 절연층(36)에 의해 예비 접속 비아 구조체(30A)가 충분히 지지될 수 있고, 이에 따라 지지부(32)의 제거를 위한 그라인딩 공정에 소요되는 시간이 단축될 수 있다.
도 9a 및 도 9b는 예시적인 실시예들에 따른 예비 접속 비아 구조체(30 B)의 제조 방법을 나타내는 단면도들이다. 도 9a 및 도 9b에서, 도 7a 내지 도 8b에서와 동일한 참조부호는 동일한 구성요소를 의미한다. 도 9a 및 도 9b를 참조로 설명한 예비 접속 비아 구조체(30B)는 도 6을 참조로 설명한 반도체 칩 패키지(100E)의 제조 공정에서 사용될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 9a를 참조하면, 절연 지지부(32A)와 금속 플레이트(30PA)의 적층 구조가 제공될 수 있다.
절연 지지부(32A)는 예를 들어 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 절연 지지부(32A)는 BT(Bismaleimide Triazine) 수지, FR4(Frame Retardant 4), 폴리이미드(polyimide), 폴리에스테르(polyester), 사관능성 에폭시(tetrafunctional epoxy), 폴레페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), 써마운트(Thermount), 시아네이트 에스터(cyanate ester), 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
절연 지지부(32A) 상에 금속 플레이트(30PA)가 접착 부재(미도시)에 의해 부착될 수도 있다. 이와는 달리, 절연 지지부(32A)가 점성이 낮은 반경화성 절연 물질을 포함하고, 상기 반경화성 절연 물질과 금속 플레이트(30PA)를 서로 접촉시킨 후, 열처리 등에 의해 상기 반경화성 절연 물질을 경화시켜 절연 지지부(32A)와 금속 플레이트(30PA)의 적층 구조가 형성될 수도 있다.
금속 플레이트(30PA) 상면 상에 제1 마스크 패턴(40)이 형성될 수 있다. 제1 마스크 패턴(40)은 포토레지스트 패턴일 수 있다.
도 9b를 참조하면, 제1 마스크 패턴(40)(도 9a 참조)을 식각 마스크로 사용하여 금속 플레이트(30P)(도 9a 참조) 상부로부터 소정의 높이를 식각하여 접속 비아부(34)를 형성할 수 있다. 상기 식각 공정에서 절연 지지부(32A)의 상면이 노출될 수 있고, 접속 비아부(34)는 절연 지지부(32A) 상에서 인접한 접속 비아부(34)와 이격 배치될 수 있다.
도 9b에서는 일정한 경사각으로 기울어진 측벽(34S)을 구비하는 접속 비아부(34)가 예시적으로 도시되었으나, 이와는 달리 도 2b를 참조로 설명한 것과 같이 수직 방향 위치에 따라 경사각이 달라지는 측벽을 구비하는 접속 비아부(34)가 형성될 수도 있다.
도 9b에 도시된 예비 접속 비아 구조체(30B)는 절연 지지부(32A)와 절연 지지부(32A) 상에 배치되는 접속 비아부(34)를 포함할 수 있다. 도 7d에서 설명한 것과는 달리, 각각의 단위 영역(UA) 내에서 반도체 칩 실장 영역(CMA)에 대응되는 절연 지지부(32A) 부분은 제거되지 않고, 반도체 칩 실장 영역(CMA)에 대응되는 절연 지지부(32A) 부분 상에 반도체 칩(미도시)이 실장될 수 있다.
도 10a 내지 도 10g는 예시적인 실시예들에 따른 반도체 칩 패키지(100)의 제조 방법을 나타내는 단면도들이다.
도 10a를 참조하면, 제1 캐리어 기판(210) 및 제1 접착 부재(220)가 제공될 수 있다.
제1 캐리어 기판(210)은 복수 개의 단위 영역(UA)을 포함할 수 있고, 복수 개의 단위 영역(UA)은 복수 개의 단위 영역(UA) 각각 상에 하나의 반도체 칩(110)이 실장되기 위한 영역일 수 있다.
제1 캐리어 기판(210)의 전체 면적 상에 제1 접착 부재(220)가 부착될 수 있다. 제1 접착 부재(220)는 레이저 조사에 의한 광에너지를 열에너지로 변환시키는 광열 변환 물질을 포함할 수 있다. 예를 들어, 제1 접착 부재(220)는 레이저 흡수 물질을 함유하는 유기 물질을 포함할 수 있다. 또한, 제1 접착 부재(220)는 아크릴 수지 등과 같은 열가소성(thermoplastic) 물질, 또는 UV 감응성(UV sensitive) 물질을 포함할 수 있다.
이후, 제1 접착 부재(220) 상에 반도체 칩(110)이 부착될 수 있다. 반도체 칩(110)은 제1 면(F1) 및 이에 반대되는 제2 면(F2)을 포함할 수 있고, 제1 면(F1)이 제1 접착 부재(220)에 접촉하도록 배치될 수 있다.
한편, 도전 패드(112) 및 제1 보호막(114)이 반도체 칩(110)의 제1 면(F1)에 노출될 수 있고, 도전 패드(112) 및 제1 보호막(114)이 제1 접착 부재(220)와 직접 접촉하도록 배치될 수 있다.
도 10b를 참조하면, 예비 접속 비아 구조체(30)가 반도체 칩(110) 주위에 배치될 수 있다. 예비 접속 비아 구조체(30)는 도 7a 내지 도 7d를 참조로 설명한 제조 방법에 따라 제조된 예비 접속 비아 구조체(30)일 수 있다. 또한, 예비 접속 비아 구조체(30)는 8a 및 8b를 참조로 설명한 제조 방법에 따라 제조된 예비 접속 비아 구조체(30A)로 대체될 수 있고, 9a 및 9b를 참조로 설명한 제조 방법에 따라 제조된 예비 접속 비아 구조체(30B)로 대체될 수도 있다.
예비 접속 비아 구조체(30)는 지지부(32)와 접속 비아부(34)를 구비할 수 있다. 예비 접속 비아 구조체(30)는 접속 비아부(34)의 바닥면이 제1 접착 부재(220)와 접촉하고 지지부(32)의 상면이 상부에 위치하도록 배치될 수 있다. 또한, 지지부(32)는 개구부(32H)를 구비하며, 개구부(32H)가 반도체 칩(110)과 수직 오버랩되는 위치에 위치하도록 예비 접속 비아 구조체(30)가 배치될 수 있다. 이에 따라, 반도체 칩(110)의 상면(즉, 제2 면(F2))은 예비 접속 비아 구조체(30)에 의해 커버되지 않을 수 있다.
도 10c를 참조하면, 반도체 칩(110) 및 예비 접속 비아 구조체(30)의 노출된 표면들을 둘러싸는 몰딩 부재(140)가 형성될 수 있다.
예시적인 실시예들에 있어서, 몰딩 부재(140)는 EMC 물질 등의 절연 물질을 포함할 수 있다.
몰딩 부재(140)를 형성하기 위한 예시적인 공정에서, 반도체 칩(110) 및 예비 접속 비아 구조체(30)가 부착된 제1 캐리어 기판(210)을 몰드(도시되지 않음) 내에 배치할 수 있다. 상기 몰드에 의해 한정되는 공간 내에 몰딩 물질(미도시)을 주입하고, 상기 몰딩 물질을 경화시킴에 의해 반도체 칩(110) 및 예비 접속 비아 구조체(30) 측면들 및 상면들을 둘러싸는 몰딩 부재(140)를 형성할 수 있다. 따라서, 몰딩 부재(140)는 단일 물질층으로 이루어질 수 있다.
한편, 지지부(32)가 개구부(32H)를 구비하며, 반도체 칩(110)의 상면(즉, 제2 면(F2))이 개구부(32H)와 수직 오버랩되는 위치에 배치됨에 따라, 상기 몰딩 물질이 개구부(32H)를 통해 반도체 칩(110) 및 예비 접속 비아 구조체(30) 사이의 공간으로 주입될 수 있고, 따라서 상기 몰딩 물질이 보이드(void) 없이 반도체 칩(110) 및 예비 접속 비아 구조체(30)의 노출 표면들을 둘러쌀 수 있다.도 10d를 참조하면, 몰딩 부재(140) 상측에 그라인딩 공정을 수행하여 몰딩 부재(140) 상측이 제거될 수 있다. 상기 그라인딩 공정에서, 예비 접속 비아 구조체(30)(도 10c 참조)의 지지부(32)(도 10c 참조)가 함께 제거될 수 있고, 접속 비아부(34)(도 10c 참조)만이 잔류하여 접속 비아(130)가 형성될 수 있다.
상기 그라인딩 공정 이후에, 몰딩 부재(140)의 상면은 접속 비아(130)의 상면과 실질적으로 동일한 레벨 상에 위치할 수 있다.
도 10e를 참조하면, 몰딩 부재(140) 상면 상에 제2 캐리어 기판(230)이 부착될 수 있다. 한편, 제2 캐리어 기판(230)과 몰딩 부재(140) 사이에는 제2 접착 부재(240)가 개재되어 제2 캐리어 기판(230)과 몰딩 부재(140)를 서로 부착시킬 수 있다.
이에 따라, 몰딩 부재(140)를 사이에 두고 제1 캐리어 기판(210)과 제2 캐리어 기판(230)이 서로 마주보는 구조가 형성될 수 있다.
도 10f를 참조하면, 제1 캐리어 기판(210)(도 10e 참조)을 몰딩 부재(140) 및 반도체 칩(110)으로부터 분리시킬 수 있다.
제1 캐리어 기판(210)의 분리를 위한 예시적인 공정에서, 제1 접착 부재(220)(도 10e 참조)의 재질 및 특성에 따라 적절한 방법이 수행될 수 있다. 예를 들어, 제1 접착 부재(220)가 레이저 흡수 물질을 함유하는 유기 물질을 포함하는 경우, 제1 캐리어 기판(210) 상부에 레이저를 조사하여 제1 접착 부재(210)를 부분적으로 용융시킴으로써 몰딩 부재(140) 및 반도체 칩(110)으로부터 제1 캐리어 기판(210)을 분리시킬 수 있다. 이 외에도, 제1 캐리어 기판(210) 상부에 UV를 조사하거나, 제1 캐리어 기판(210) 상부를 가열하는 등 다양한 방법이 사용될 수 있다.
제1 캐리어 기판(210)이 분리된 후, 몰딩 부재(140), 반도체 칩(110)의 제1 면(F1) 및 접속 비아(130) 상면들이 노출될 수 있다. 이때, 반도체 칩(110)의 도전 패드(112) 상면 또한 노출될 수 있다.
선택적으로, 상기 노출된 몰딩 부재(140), 반도체 칩(110)의 제1 면(F1) 및 접속 비아(130) 상면들 상에 세정 공정을 더 수행할 수 있다.
이후, 상기 노출된 몰딩 부재(140), 반도체 칩(110)의 제1 면(F1) 및 접속 비아(130) 상면들 상에 재배선층(160)이 형성될 수 있다.
재배선층(160)을 형성하기 위한 예시적인 공정에서, 상기 노출된 몰딩 부재(140), 반도체 칩(110)의 제1 면(F1) 및 접속 비아(130) 상면들을 커버하는 제1 절연층(미도시)을 형성하고, 도전 패드(112) 상면 및 접속 비아(130) 상면을 노출하는 제1 개구부(미도시)를 형성할 수 있다. 상기 제1 절연층 상에 상기 제1 개구부를 채우는 제1 도전층(미도시)을 형성하고, 상기 제1 도전층을 패터닝하여 도전 패드(112) 상면 및 접속 비아(130) 상면과 접촉하는 재배선 플러그(162) 및 재배선 플러그(162)와 일체로 연결되는 재배선 패턴(164)을 형성할 수 있다. 이후, 재배선 패턴(164) 상면을 커버하는 제2 절연층(미도시)을 형성하고, 재배선 패턴(164) 상면 일부를 노출하는 제2 개구부(미도시)를 형성할 수 있다. 상기 제2 절연층 상에 상기 제2 개구부를 채우는 제2 도전층(미도시)을 형성하고, 상기 제2 도전층을 패터닝하여 재배선 패턴(164) 상면과 접촉하는 다른 재배선 플러그(162) 및 재배선 플러그(162)와 일체로 연결되는 다른 재배선 패턴(164)을 형성할 수 있다. 상기 다른 재배선 패턴(164)을 커버하는 제3 절연층(미도시)을 더 형성할 수 있다. 여기서 상기 제1 내지 제3 절연층들은 재배선 절연층(166)으로 지칭될 수 있고, 이에 따라, 재배선 플러그(162), 재배선 패턴(164) 및 재배선 절연층(166)을 포함하는 재배선층(160)이 형성될 수 있다. 그러나, 재배선층(160)을 형성하기 위한 공정이 이에 한정되는 것은 아니다.
도 10g를 참조하면, 재배선 절연층(166) 일부를 제거하여 재배선 패턴(164) 상면 일부분을 노출시키고, 상기 노출된 재배선 패턴(164) 상면 부분 상에 UBM층(172)을 형성할 수 있다. UBM층(172) 상면 상에 접속 단자(174)를 부착할 수 있다.
이후, 접속 단자(174)가 부착된 구조를 각각의 단위 영역(UA)으로 개별화시킴으로써 반도체 칩 패키지(100)(도 1b 참조)가 완성될 수 있다. 이후, 반도체 칩 패키지(100)로부터 제2 캐리어 기판(230)을 분리시킬 수 있다.
상기 반도체 칩 패키지(100)의 제조 방법에 따르면, 미세 피치를 갖는 접속 비아부(34)를 구비하는 예비 접속 비아 구조체(30)를 반도체 칩(110) 주위에 실장하고, 반도체 칩(110)과 예비 접속 비아 구조체(30)를 둘러싸는 몰딩 부재(140)를 형성한다. 이에 따라, 반도체 칩 패키지(100)는 미세 피치를 갖는 접속 비아(130)를 구비할 수 있다.
한편, 도 10b에 도시된 것과는 달리, 도 8b에 도시된 예비 접속 비아 구조체(30A)를 반도체 칩(110) 주위에 배치시키고, 몰딩 공정을 수행하는 경우 도 5를 참조로 설명한 반도체 칩 패키지(100D)가 제조될 수 있다.
도 11a 내지 도 11e는 예시적인 실시예들에 따른 반도체 칩 패키지의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 도 3a 및 도 3b를 참조로 설명한 반도체 칩 패키지(100B)의 제조 방법일 수 있다. 도 11a 내지 도 11e에서, 도 1a 내지 도 10g에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 11a를 참조하면, 제1 캐리어 기판(210) 및 제1 접착 부재(220) 상에 반도체 칩(110)이 부착될 수 있다. 반도체 칩(110)의 제1 면(F1)은 제1 접착 부재(220)와 접촉하며, 반도체 칩(110)의 제2 면(F2) 상에는 제2 보호막(180)이 부착될 수 있다. 여기서는 설명의 편의상, 제2 보호막(180)의 상면을 반도체 칩(110)의 제2 면(F2)으로 지칭하도록 한다.
반도체 칩(110) 상에 예비 접속 비아 구조체(30C)가 부착될 수 있다. 예비 접속 비아 구조체(30C)는 지지부(32B)와 접속 비아부(34)를 포함할 수 있고, 지지부(32B)는 개구부(32H)를 포함할 수 있다. 개구부(32H)는 반도체 칩(110)의 일부분과 수직 오버랩되는 위치에 배치될 수 있다. 개구부(32H)의 폭은 반도체 칩(110)의 폭보다 작을 수 있고, 이에 따라 반도체 칩(110)의 제2 면(F2) 일부는 지지부(32B)에 의해 커버될 수 있다.
도 11b를 참조하면, 반도체 칩(110) 및 예비 접속 비아 구조체(30C)의 노출된 표면들을 둘러싸는 몰딩 부재(140)가 형성될 수 있다.
이후, 몰딩 부재(140) 상측에 그라인딩 공정을 수행하여 몰딩 부재(140) 상측이 제거될 수 있다. 상기 그라인딩 공정에서, 예비 접속 비아 구조체(30C)의 지지부(32B) 상면으로부터 소정의 높이만큼 제거될 수 있고, 지지부(32B)의 높이가 낮아질 수 있다.
도 11c를 참조하면, 지지부(32B)(도 11b 참조) 상에 제2 마스크 패턴(미도시)을 형성한 후, 상기 제2 마스크 패턴을 식각 마스크로 사용하여 지지부(32B)를 패터닝함으로써 배선 패턴(182)을 형성할 수 있다. 이후, 배선 패턴(182)을 커버하는 절연층(미도시)을 형성하고, 상기 절연층 상에 제3 마스크 패턴(미도시)을 형성한 후, 상기 제3 마스크 패턴을 식각 마스크로 사용하여 상기 절연층을 패터닝함으로써 제3 보호막(184)을 형성할 수 있다.
이때, 배선 패턴(182)은 지지부(32B)를 패터닝하여 형성되므로, 접속 비아(130) 상부에 위치하는 배선 패턴(182)은 접속 비아(130)와 일체로 형성될 수 있다. 또한, 반도체 칩(110) 상에 제2 보호막(180)이 배치되고, 제2 보호막(180) 상에 지지부(32B)가 배치되므로, 반도체 칩(110) 상부에 위치하는 배선 패턴(182)은 제2 보호막(180)에 의해 반도체 칩(110)과 전기적으로 연결되지 않을 수 있다.
도 11d를 참조하면, 배선 패턴(182) 및 제3 보호막(184) 상에 제2 접착 부재(240)에 의해 제2 캐리어 기판(230)이 부착될 수 있다.
이후, 도 10f 및 도 10g를 참조로 설명한 공정을 수행하여 도 11e에 도시된 구조가 형성된다.
이후, 접속 단자(174)가 부착된 구조를 각각의 단위 영역(UA)으로 개별화시킴으로써 반도체 칩 패키지(100B)(도 3a 참조)가 완성될 수 있다.
도 12a 내지 도 12c는 예시적인 실시예들에 따른 반도체 칩 패키지의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 도 6을 참조로 설명한 반도체 칩 패키지(100E)의 제조 방법일 수 있다. 도 12a 내지 도 12c에서, 도 1a 내지 도 11e에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 12a를 참조하면, 예비 접속 비아 구조체(30B) 상에 반도체 칩(110)이 실장될 수 있다.
예비 접속 비아 구조체(30B)는 절연 지지부(32A) 및 접속 비아부(34)를 포함할 수 있고, 반도체 칩 실장 영역(CMA)에 대응되는 절연 지지부(32A) 부분 상에 반도체 칩(110)이 실장될 수 있다.
반도체 칩(110)은 다이 어태치 필름(DAF)(190)에 의해 절연 지지부(32A) 상에 부착될 수 있다. 이때, 반도체 칩(110)의 활성면인 제1 면(F1)이 상부를 향하도록, 즉 페이스-업 방식으로 실장될 수 있다. 즉, 반도체 칩(110)의 제1 면(F1)에 반대되는 제2 면(F2)이 그 사이에 개재된 다이 어태치 필름(DAF)(190)에 의해 절연 지지부(32A) 상에 부착될 수 있다.
접속 비아부(34)는 반도체 칩(110)의 주위에서, 반도체 칩(110)의 제1 면(F1)에 수직한 방향으로 연장될 수 있다. 이때, 접속 비아부(34)의 상면은 반도체 칩(110)의 제1 면(F1)의 레벨보다 높거나 동일한 레벨 상에 위치할 수 있다.
도 12b를 참조하면, 반도체 칩(110)이 실장된 예비 접속 비아 구조체(30B)가 제1 접착 부재(220)에 의해 제1 캐리어 기판(210) 상에 부착될 수 있다. 여기서, 반도체 칩(110)의 제1 면(F1)과 접속 비아부(34)의 바닥부(즉, 절연 지지부(32A)에 연결되는 접속 비아부(34)의 일단부와 반대되는 접속 비아부(34)의 타단부)가 제1 접착 부재(220)와 접촉할 수 있다.
도 12c를 참조하면, 반도체 칩(110) 및 접속 비아부(34), 절연 지지부(32A)의 노출된 표면들을 커버하는 몰딩 부재(140)를 형성할 수 있고, 절연 지지부(32A)의 상면이 노출될 때까지 몰딩 부재(140)의 상측을 그라인딩할 수 있다.
절연 지지부(32A) 상에 제4 마스크 패턴(미도시)을 형성하고, 상기 제4 마스크 패턴을 식각 마스크로 사용하여 절연 지지부(32A) 일부분을 제거함으로써, 접속 비아(130) 상면을 노출시킬 수 있다. 이에 따라 접속 비아(130) 상면을 노출시키는 개구부(134H)를 구비하는 절연 프레임(134)이 형성될 수 있다. 여기서, 개구부(134H)에 의해 접속 비아부(34)가 절연 프레임(134)으로부터 분리됨에 의해 접속 비아(130)가 형성될 수 있다. 접속 비아(130)의 측벽은 몰딩 부재(140)에 의해 둘러싸일 수 있고, 몰딩 부재(140) 상면은 절연 프레임(134)과 접촉할 수 있다.
이후, 도 10e 내지 도 10g를 참조로 설명한 공정들을 수행하여 도 6에 도시된 반도체 칩 패키지(100E)가 완성될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
30: 예비 접속 비아 구조체 32: 지지부
34: 접속 비아부 36: 지지 절연층
110: 반도체 칩 130: 접속 비아
134: 절연 프레임 136: 지지 절연층
140: 몰딩 부재 160: 재배선층
162: 재배선 플러그 164: 재배선 패턴
166: 재배선 절연층 172: UBM층
174: 접속 단자 180: 제2 보호막
182: 배선 패턴 184: 제3 보호막
210, 230: 캐리어 기판 220, 240: 접착 부재

Claims (20)

  1. 캐리어 기판 상에 반도체 칩을 부착하는 단계;
    접속 비아부와 상기 접속 비아부에 일체로 연결된 지지부를 포함하는 예비 접속 비아 구조체를 형성하는 단계;
    상기 접속 비아부가 상기 반도체 칩의 측방향 외측에 배치되도록 상기 캐리어 기판 상에 상기 예비 접속 비아 구조체를 부착하는 단계;
    상기 반도체 칩과 상기 예비 접속 비아 구조체를 둘러싸는 몰딩 부재를 형성하는 단계;
    상기 몰딩 부재의 상측 및 상기 예비 접속 비아 구조체의 상측을 제거하여 상기 몰딩 부재를 관통하는 접속 비아를 형성하는 단계; 및
    상기 몰딩 부재의 상면이 상기 접속 비아의 상면보다 낮은 레벨에 위치하도록 상기 접속 비아의 상측 측벽을 둘러싸는 상기 몰딩 부재의 상측 일부분을 제거하는 단계를 포함하는 반도체 칩 패키지의 제조 방법.
  2. 제1항에 있어서,
    상기 예비 접속 비아 구조체를 형성하는 단계는, 마스크 패턴을 식각 마스크로 사용한 식각 공정에 의해 수행되는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  3. 제1항에 있어서,
    상기 접속 비아는 상기 반도체 칩의 상면에 대하여 경사각을 가지며 기울어지는 측벽을 구비하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  4. 제1항에 있어서,
    상기 몰딩 부재의 상측 일부분을 제거하는 단계는 레이저 조사 공정에 의해 수행되는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  5. 제1항에 있어서,
    상기 접속 비아는 상기 상면에 반대되고 상기 몰딩 부재의 바닥면 아래에서 연장되는 바닥면을 갖는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  6. 제1 면과 상기 제1 면에 반대되는 제2 면을 갖는 패키지 기판을 제공하는 단계;
    상기 패키지 기판 상에 제1 반도체 칩을 제공하되, 상기 제1 반도체 칩은 상기 패키지 기판의 상기 제2 면을 마주 보는 제1 면과, 상기 제1 반도체 칩의 상기 제1 면과 반대되는 제2 면과, 상기 제1 반도체 칩의 상기 제1 면으로부터 상기 제1 반도체 칩의 상기 제2 면까지 연장되는 측면들을 갖는, 제1 반도체 칩을 제공하는 단계;
    상기 제1 반도체 칩의 상기 측면들을 커버하고 상기 패키지 기판의 상기 제2 면을 커버하는 몰딩층을 형성하는 단계;
    상기 제1 반도체 칩의 상기 측면들 외측으로 복수의 몰딩-관통 도전 비아들(through-molding conductive vias)을 제공하는 단계; 및
    상기 제1 반도체 칩의 상기 제2 면 위의 제1 수직 영역에 배선 패턴을 형성하는 단계;를 포함하고,
    상기 몰딩-관통 도전 비아들은 상기 몰딩층을 형성하는 단계 이전에 형성되고 상기 몰딩층을 관통하며,
    상기 배선 패턴은 상기 복수의 몰딩-관통 도전 비아들 중 제1 몰딩-관통 도전 비아에 전기적으로 연결되고, 상기 제1 수직 영역에서 상기 제1 몰딩-관통 도전 비아에 물리적으로 연결되며,
    상기 배선 패턴은 상기 제1 몰딩-관통 도전 비아와 일체로 형성되는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  7. 제6항에 있어서,
    상기 패키지 기판 내에 재배선 패턴들을 제공하는 단계를 더 포함하고,
    상기 재배선 패턴들 중 제1 세트는 상기 제1 반도체 칩의 상기 제1 면에서 패드들에 전기적으로 연결되고,
    상기 재배선 패턴들 중 제2 세트는 상기 복수의 몰딩-관통 도전 비아들에 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 몰딩층은 상기 패키지 기판의 상기 제2 면에 접촉하는 제1 면과, 상기 제1 면에 반대되는 제2 면을 가지고,
    상기 복수의 몰딩-관통 도전 비아들 각각은 상기 몰딩층의 상기 제1 면을 지나 연장되고,
    상기 복수의 몰딩-관통 도전 비아들 각각은 상기 몰딩층의 상기 제2 면까지 또는 상기 제2 면을 지나 연장되는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  9. 제7항에 있어서,
    상기 패키지 기판의 상기 제1 면 상에 복수의 외부 접속 단자들을 형성하는 단계를 더 포함하고,
    상기 복수의 외부 접속 단자들은,
    상기 재배선 패턴들 중 상기 제1 세트에 연결되는 제1 세트의 외부 접속 단자들; 및
    상기 재배선 패턴들 중 상기 제2 세트에 연결되는 제2 세트의 외부 접속 단자들을 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
  10. 제1 면과 상기 제1 면에 반대되는 제2 면을 갖는 패키지 기판을 제공하는 단계;
    상기 패키지 기판 상에 제1 반도체 칩을 제공하되, 상기 제1 반도체 칩은 상기 패키지 기판의 상기 제2 면을 마주 보는 제1 면과, 상기 제1 반도체 칩의 상기 제1 면과 반대되는 제2 면과, 상기 제1 반도체 칩의 상기 제1 면으로부터 상기 제1 반도체 칩의 상기 제2 면까지 연장되는 측면들을 갖는, 제1 반도체 칩을 제공하는 단계;
    상기 제1 반도체 칩의 상기 측면들을 커버하고 상기 패키지 기판의 상기 제2 면을 커버하는 몰딩층을 제공하는 단계; 및
    상기 몰딩층을 관통하고 상기 제1 반도체 칩의 상기 측면들 외측으로 위치한 복수의 몰딩-관통 도전 비아들(through-molding conductive vias)을 제공하는 단계를 포함하고,
    상기 몰딩층의 제1 면은 상기 패키지 기판의 상기 제2 면과 마주 보며,
    상기 몰딩-관통 도전 비아들은 상기 몰딩층의 상기 제1 면을 지나 상기 몰딩층의 외측까지 연장되는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법.
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