JP5540276B2 - 電子部品内蔵基板及びその製造方法 - Google Patents

電子部品内蔵基板及びその製造方法 Download PDF

Info

Publication number
JP5540276B2
JP5540276B2 JP2011078470A JP2011078470A JP5540276B2 JP 5540276 B2 JP5540276 B2 JP 5540276B2 JP 2011078470 A JP2011078470 A JP 2011078470A JP 2011078470 A JP2011078470 A JP 2011078470A JP 5540276 B2 JP5540276 B2 JP 5540276B2
Authority
JP
Japan
Prior art keywords
layer
electronic component
substrate
terminal
outermost
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011078470A
Other languages
English (en)
Other versions
JP2012212818A (ja
Inventor
和俊 露谷
義弘 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2011078470A priority Critical patent/JP5540276B2/ja
Priority to US13/428,764 priority patent/US8779299B2/en
Priority to CN201210093530.6A priority patent/CN102738116B/zh
Publication of JP2012212818A publication Critical patent/JP2012212818A/ja
Application granted granted Critical
Publication of JP5540276B2 publication Critical patent/JP5540276B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82031—Reshaping, e.g. forming vias by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Description

本発明は、電子部品内蔵基板、及びその製造方法に関する。
近年、電子機器の更なる小型化、薄型化、高密度実装化が要求されており、電子機器に用いられるＩＣチップ等の半導体装置といった能動部品や、コンデンサ（キャパシタ）、インダクタ（コイル）、サーミスタ、抵抗等の受動部品等の電子部品が実装された回路基板モジュールに対しても、更なる小型化や薄型化が熱望されている。このような小型化及び薄型化の要求に応えるべく、近時、基板の内部に電子部品が埋設された高密度実装構造を有する電子部品内蔵基板が提案されている。
このような電子部品内蔵基板は、例えば、電子部品を樹脂や樹脂組成物からなる絶縁層に埋設した後、その電子部品の端子上の絶縁層に、レーザ加工やブラスト加工によってビアホールやプラグ用ホールといった接続孔を穿設して端子導体を露出させ、その接続孔の内部を含めて金属メッキ等を施すことにより、電子部品の端子に絶縁層を介して配線（パターン）を接続することによって形成される。
その際、電子部品の端子導体と配線導体とを良好に接続するべく、その端子について様々な構造が検討されている。例えば、特許文献１には、半導体装置の接続パッド（端子）がＡｌの場合に、レーザ加工によってＡｌがエッチングされて接続パッドや半導体装置そのものが損傷してしまうことを防止するべく、接続パッドが、Ａｌ膜／Ｎｉ膜／Ｃｕ膜、Ａｌ膜／Ｎｉ膜／Ａｕ膜、Ａｌ膜／Ｎｉ膜／Ｃｕ膜／Ａｕ膜、Ａｌ膜／Ｎｉ膜／Ａｇ膜、Ａｌ膜／Ｃｒ膜／Ｃｕ膜、Ａｌ膜／導電性ペースト膜、Ａｌ膜／Ｔｉ膜／導電性ペースト膜、Ａｌ膜／Ｃｒ膜／導電性ペースト膜、及び、Ａｌ膜／Ｔｉ膜／Ｃｕ膜（いずれも下層からの積層順）のいずれかで構成された電子部品を備える電子部品実装構造が記載されている。
特開２００８−２８８６０７号公報
しかしながら、上記従来の電子部品実装構造においては、接続パッドの上層膜（Ａｌ膜の上の膜）のレーザ加工におけるエッチングレートがＡｌ膜のそれよりも小さいので、その上層膜がエッチストッパとして機能し得るものの、本発明者が詳細に検討したところ、その上層膜と配線導体の接続部位における電気抵抗が不都合に増大して導電特性が悪化してしまうおそれがあることが判明した。特に、高集積化された微細構造を有する電子部品内蔵基板では、電子部品の導電特性の僅かな低下も装置全体の性能向上の観点からは好ましくない。しかも、特許文献１に記載の技術では、上層膜の膜厚をできるだけ厚くし、且つ、そのパッド面積をできるだけ大きくすることが推奨（特許文献１の段落００５１参照）されており、そうすると、導電特性の悪化は一層顕著になるものと推察される。
そこで、本発明はかかる事情に鑑みてなされたものであり、電子部品の損傷とそれに起因する不具合の発生や歩留まりの低下を有効に防止することができ、同時に、電子部品の端子と配線との接続部位における電気抵抗を軽減して導電特性を改善することが可能であり、さらにはＩＣ端子と樹脂絶縁層との密着性をも高め得る、電子部品内蔵基板、及びその製造方法を提供することを目的とする。
上記課題を解決するために、本発明者らは、電子部品における接続パッド等の端子の構造及び材質等と、配線後の電気的な接続性及び機械的な接着性との関係に着目して鋭意研究を重ねた結果、本発明を完成するに至った。
すなわち、本発明による電子部品内蔵基板は、基板と、端子（外部接続用の外部端子）を有し且つ前記基板上に載置された電子部品と、前記電子部品を覆うように形成された絶縁層と、前記電子部品の前記端子と電気的に接続された配線層と、を備える電子部品内蔵基板であって、前記電子部品の前記端子は、複数の金属層を有しており、且つ、前記複数の金属層は最表層及び該最表層よりも下層側に位置する接続層の少なくとも２層を有し、前記最表層は、前記接続層又は前記配線層よりも電気抵抗が高く、前記絶縁層と接する部位においては前記最表層が形成されており、前記絶縁層と前記最表層とが直接接着されており、前記配線層と接する部位においては前記最表層が形成されておらず、前記配線層と前記接続層とが前記最表層を介さずに電気的に接続している。
なお、本明細書において、「電子部品内蔵基板」とは、電子部品が内蔵された単位基板である個別基板（個片、個品）のみではなく、その個別基板を複数有する集合基板（ワークボード、ワークシート）を含む。また、「電子部品」の種類は特に制限されず、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように動作周波数が非常に高いデジタルＩＣ、Ｆ-ＲｏｍやＳＤＲＡＭ等のメモリ系ＩＣ、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログＩＣ等の能動素子や、バリスタ、抵抗、コンデンサ等の受動素子等が挙げられる。さらに、電子部品内蔵基板における絶縁層及び／又は配線層は単層に限られず、それぞれ複数の絶縁層及び配線層が積層されたいわゆる多層構造を有していてももちろんよい。また、複数の金属層は、最表面に最表層を有し、その下層側に接続層が積層されている多層構造を有するものであれば如何なる積層構造を有していてもよく、例えば、最表層及び接続層が直接接触して積層されている態様の他、最表層及び接続層が中間層（他の金属層）を介して積層されている態様を包含するものである。
上記構成の電子部品内蔵基板は、配線層と接する部位において最表層が形成されていないので、電気抵抗が比較的に高い最表層を介在させることなく、端子（接続層）と配線層が直接電気的に接続されている。これにより、電子部品の端子と配線層との接続部位における電気抵抗の増大が防止される。一方、絶縁層と接する部位において最表層が形成されており、かかる最表層と絶縁層とが直接接着されているので、接続層に比して密着性に優れる最表層を採用することにより、絶縁層が接続層に接着される態様に比して、電子部品の端子（端子部分）と絶縁層との密着性が有意に高められ得る。
また、電子部品の端子における接続層の損傷をより確実に防止する観点から、電子部品の端子が、接続層と最表層との間に、例えばエッチング処理やブラスト処理に対してストッパとして機能する金属の層（エッチストッパ層）を有することが好ましい。ここで、エッチストッパ層は、最表層に比して、電気抵抗が低いものであることが好ましい。エッチストッパ層を構成する金属としては、例えば、Ｎｉが挙げられる。このように最表層及び接続層の間にエッチストッパ層を有する態様を採用する場合、前述した開口形成工程においては、配線層とエッチストッパ層とを接続し、配線層と接続層とを最表層を介さずに電気的に接続させることが好ましい。かかる接続方式を採用すれば、電気抵抗の増大が防止されるのみならず、エッチング処理やブラスト処理を行う際の接続層の損傷をより確実に防止することが可能となる。
より具体的には、電子部品の端子の最表層がＰｄを含むもの（金属、合金、複合金属を包含する。）であると、端子と絶縁層との密着性を一層向上させることができるので、更に好適である。また、電子部品の端子の接続層がＡｌ或いはＣｕ又はこれらの合金を含むもの（金属、合金、複合金属を包含する。）であると、電子部品の端子と配線層との接続部位における電気抵抗の増大をより一層抑制することができるので、更に好適である。
また、本発明による電子部品内蔵基板の製造方法は、上述した本発明の電子部品内蔵基板を有効に作製可能なものであり、端子（外部接続用の外部端子）を有する電子部品を、例えば樹脂等の適宜の基板上に載置する載置工程と、前記電子部品を覆うように、例えば、未硬化の樹脂層を硬化させて絶縁層を形成する絶縁層形成工程と、前記電子部品の前記端子の一部が露出するように前記絶縁層に開口を形成する開口形成工程と、前記電子部品の前記端子と電気的に接続するように少なくとも前記開口の内部に配線層を形成する配線層形成工程と、を有しており、前記端子は、複数の金属層を有しており、且つ、前記複数の金属層は最表層及び該最表層よりも下層側に位置する接続層の少なくとも２層を有し、前記最表層は、前記接続層又は前記配線層よりも電気抵抗が高く、前記開口形成工程においては、前記端子の前記最表層の少なくとも一部を除去し、前記配線層と前記接続層とを前記最表層を介さずに電気的に接続させることを特徴とする。かかる方法によって得られる電子部品内蔵基板は、電子部品が基板に対していわゆるフェイスアップで載置された状態で絶縁層に内設されており、電子部品の端子部分は、その一部が配線層と接続され、且つ、その残部（他部）が絶縁層に接着した状態で固定される。ここで、開口形成時においては、端子の最表層の少なくとも一部が除去され、配線層と接続層とが、電気抵抗が比較的に高い最表層を介さずに、電気的に接続される。これにより、電子部品の端子と配線層との接続部位における電気抵抗の増大が防止される。また、絶縁層を加工して開口を形成するときに、最表層が除去されることにより、電子部品の端子における接続層が損傷してしまうことが抑止される。しかも、接続層に比して密着性に優れる最表層を採用することにより、絶縁層が接続層に接着される態様に比して、電子部品の端子（端子部分）と絶縁層との密着性が有意に高められ得る。
なお、開口形成工程において開口を形成する処理（加工手段）は、公知の手法を適宜適用でき、特に限定されない。具体的には、例えば、ブラスト処理やレーザ処理等が挙げられるが、これらのなかでは、絶縁層に開口を穿孔する際に発生し得る静電気に起因する帯電を防止して電子部品を保護する観点から、ウェットブラスト処理が好適である。
本発明の電子部品内蔵基板及びその製造方法によれば、配線層が、電気抵抗が比較的に高い最表層を介さずに、それよりも下層側に位置する電気抵抗が比較的に低い接続層と接続されるので、その部位の電気抵抗の増大が抑制され、さらに、絶縁層に開口を加工形成する際に、電子部品の端子における下層側の接続層が、最表層によって保護され、その損傷が抑止される。また、絶縁層との密着性に優れる最表層を採用することで、絶縁層が接続層に接着される態様に比して、電子部品の端子（端子部分）と絶縁層との密着性が有意に高められ得る。これらのことから、電子部品と絶縁層の剥離や端子の損傷に起因する電子部品内蔵基板の不具合の発生や歩留まりの低下を有効に防止することができるとともに、電子部品の端子導体と配線導体との接続部位における電気抵抗を軽減して導電特性を向上させることが可能となる。
本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図であり、図７におけるＡ部の拡大模式図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。
以下、本発明の実施の形態について詳細に説明する。なお、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。また、図面の寸法比率は、図示の比率に限定されるものではない。さらに、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。またさらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
図１〜図１０は、本発明による電子部品内蔵基板の製造方法の好適な一実施形態によって本発明の電子部品内蔵基板を製造している状態を示すプロセスフロー図（要部拡大断面図）であり、具体的には、ワークボードとして、複数の電子部品を内蔵する多層プリント基板の製造手順の一例を示す図である。なお、図８は、図７におけるＡ部の拡大模式図である。
ここでは、まず、例えばガラスエポキシから形成された絶縁層１１の両面にＣｕ箔等の金属膜が貼合されてなる基材（ワークボード）、すなわち両面ＣＣＬ（Copper Clad Laminate）を準備する。次に、それをドリル及びレーザ穿孔してビアを開口し、さらに、無電解メッキ及び電解メッキを施した後、金属層を公知の手法によってパターニングすることにより、絶縁層１１中にビア導体１２、及び、絶縁層１１の両面に配線層（パターン）１３が形成された基体１０を得る（図１）。さらに、その基体１０の一面に例えば樹脂シート等を真空圧着等によって積層し、配線層１３上に更なる絶縁層１４が形成された基板２０を得る（図２）。このように、基板２０は、ＲＣＣ（Resin Coated Copper）構造を有している。
なお、配線層１３の材質としては、特に制限されず、上述したＣｕの他、例えば、Ａｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｓｎ、Ｃｒ、Ａｌ、Ｗ、Ｆｅ、Ｔｉ、ＳＵＳ材等の金属導電材料が挙げられ、これらのなかでは、導電率やコストの観点からＣｕ等が好ましい（他の配線層についても同様である。）。
また、絶縁層１１に用いる材料は、シート状又はフィルム状に成形可能なものであれば特に制限されず使用可能であり、上述したガラスエポキシの他、例えば、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂、若しくはベンゾオキサジン樹脂の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料、またさらには、これらの樹脂に、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料、或いは、これらの樹脂をガラスクロス、アラミド繊維、不織布等に含浸させ材料、等を挙げることができ、電気特性、機械特性、吸水性、リフロー耐性等の観点から、適宜選択して用いることができる。
次いで、絶縁層１４上に電子部品１を載置する（図３：載置工程）。この電子部品１は、例えば、ベアチップ状態の半導体ＩＣ（ベアチップ：ダイ（Die））であり、略矩形板状をなす主面に多数の端子（電極）２を有している。なお、図示においては、端子電極２を２つのみ示し、それ以外の端子電極の表示を省略した。また、端子２及びその周辺の構造については、後述する。
さらに、電子部品１の裏面は研磨されており、これにより電子部品１の厚さは、通常の半導体ＩＣに比して薄くされている。具体的には、電子部品１の厚さは、例えば２００μｍ以下、より好ましくは５０〜１００μｍ程度とされる。この場合、電子部品１の裏面研磨処理は、その形成時にウエハの状態で多数の電子部品１に対して一括して行い、その後、ダイシングにより個別の電子部品１に分離することが好ましい。その他の方法として、研磨処理によって薄くする前にダイシングによって個別の電子部品１に裁断分離又はハーフカット等する場合には、熱硬化性樹脂等によって電子部品１の主面を覆った状態で裏面を研磨することもできる。さらに、電子部品１の裏面は、薄膜化或いは密着性を向上させるべく、エッチング、プラズマ処理、レーザ処理、ブラスト研磨、バフ研磨、薬品処理等による粗面化処理が施されていることが好ましい。
また、後記の電子部品１上への絶縁層形成工程において、基板２０の外周部の樹脂が基板２０外にはみ出てしまった場合、絶縁層の厚さが薄くなることに起因して基板２０全体（ワークボード）に反りが生じてしまうことがあり得る。また、電子部品１の基板２０上への搭載位置が局所的に偏ってしまった場合にも、同様に、基板２０の反りが生じ得る。そこで、絶縁層の厚さの均一化と、反りの抑制を図るべく、電子部品１と同じレベルにいわゆるダミー材Ｄを搭載するようにしてもよい（図４）。この場合、ダミー材Ｄの基板２０上への載置は、電子部品１の載置に先行して行ってもよく、電子部品１の載置と同時に行ってもよい。
使用可能なダミー材Ｄとしては、例えば、下記式（１）及び（２）を満たすものであれば、特に制限なく用いることができる。
α１≦α３ … （１）
α２≦α３ … （２）
ここで、α１は、電子部品１の線膨張係数（ｐｐｍ／Ｋ）を示し、α２は、ダミー材Ｄの線膨張係数（ｐｐｍ／Ｋ）を示し、α３は、各配線層又は各絶縁層の線熱膨張係数（ｐｐｍ／Ｋ）を示す。
例えば、この種の用途に用いられる電子部品、基板、配線層、及び絶縁層においては、一般的に、α１が１〜８（ｐｐｍ／Ｋ）程度であり、α３が１４〜２０（ｐｐｍ／Ｋ）程度であるので、α２は、３〜１６（ｐｐｍ／Ｋ）であることが好ましい。より具体的には、ダミー材Ｄとしては、線膨張係数が３〜１６（ｐｐｍ／Ｋ）の金属、合金、樹脂等が挙げられ、例えば、ＳＵＳ４３０（線膨張係数：１０．５（ｐｐｍ／Ｋ））を好ましく用いることができる。
それから、電子部品１及びダミー材Ｄが平置された基板２０上に、それらの電子部品１及びダミー材Ｄを覆うように、絶縁層３１及び導体層３２を形成し（図５：絶縁層形成工程）、さらに、その導体層３２の一部をエッチングにより除去して、必要な導体パターンを有する導体マスク３３（後に、後述の導体層４１及び配線層４３の一部になる。）を形成する（図６）。この際、絶縁層３１の形成は、例えば、未硬化又は半硬化状態の熱硬化性樹脂を塗布した後、未硬化樹脂の場合それを加熱して半硬化させ、さらに、プレス手段を用いて導体層３２とともに硬化成形することが好ましい。このようにすると、導体層３２、絶縁層３１、電子部品１、及びダミー材Ｄのそれぞれの密着性が向上される。
次いで、エッチングにより除去されなかった導体マスク３３の開口パターンから露出した絶縁層３１を、公知のブラスト処理によって切削し、電子部品１の端子２上、及び、基板２０の一面側の配線層１３の一部上に、ビアホールＶ（開口）を形成する（図７：開口形成工程）。これにより、電子部品１の端子２、及び、基板２０の配線層１３の一部が、ビアホールＶ内に露出する。なお、絶縁層３１を貫通して基板２０の配線層１３上に開口したビアホールＶは、インナービアホールとして機能する。なお、ブラスト処理の種類としては、特に制限されないが、絶縁層３１にビアホールＶを穿孔する際に発生し得る静電気に起因する帯電を防止して電子部品１を保護する観点から、ウェットブラスト処理が好ましい。
ここで、上述の如く、図８は、図７におけるＡ部を拡大して示す模式図である。同図において、電子部品１の主面には、パッシベーション膜Ｐが形成されている。このパッシベーション膜Ｐの材質としては、非導電材料であれば特に制限されない。
また、電子部品１の端子２は、複数の金属層が積層された構造を有している。すなわち、端子２は、ベアチップ状態の電子部品１のパッド電極であるＡｌ及び／又はＣｕ或いはそれを含む第１金属層２０１（接続層）上に、例えば、電子部品１の形成時のウエハの状態で一括して成膜された導電性を有する第２金属層２０２（エッチストッパ層）及び第３金属層２０３（最表層）がこの順に積層されたものである。本実施形態においては、第３金属層２０３（最表層）は、第１金属層２０１（接続層）又は第２金属層２０２（エッチストッパ層）よりも電気抵抗が高いものが採用されている。これらの第２金属層２０２及び第３金属層２０３は、例えば、無電解（置換）メッキ、電解メッキ、スパッタによる蒸着、ソルダーペーストの印刷、ナノペーストの印刷、又は、それらの適宜の組み合わせによって形成することができ、それらの総膜厚としては、例えば、１〜１０μｍ程度が好ましく、また、パッシベーション膜Ｐの上面を超える厚さが望ましい。
かかる端子２の構造の好適な例として、具体的には、第１金属層２０１、第２金属層２０２、及び第３金属層２０３（なお、各層が複数層の積層構造を有していてもよい。）の順に、Ａｌ／Ｎｉ／Ｐｄ、Ｃｕ／Ｎｉ／Ｐｄ、Ａｌ／Ｃｕ／Ｎｉ／Ｐｄ、Ａｌ−Ｃｕ合金／Ｎｉ／Ｐｄ等が挙げられる。これらのなかでも、マスクを必要とせずに一括して直接的に薄膜形成が可能であり、絶縁層３１との密着性、エッチストッパとしてのエッチング耐性、及び、配線層との電気的接続性を考慮すると、電子部品１のパッド電極である第１金属層２０１上に、第２金属層２０２及び第３金属層２０３として、無電解メッキを用いてＮｉ／Ｐｄ膜又はそれを含む合金や複合金属の積層膜を形成することが望ましい。
更に詳説すると、電子部品１の端子２の最表層金属と絶縁層３１に用いられる材料との密着性が悪い場合、ビアホールＶ内に後述するビア導体を形成する際のメッキ処理前の前処理において、端子２の最表層と絶縁層３１の間に前処理液が混入してしまい、それに起因して生じ得る端子２の腐食によって配線抵抗が不都合な程度に高くなり、最悪の場合には断線に至るおそれがある。これに対し、端子２の最表層である第３金属層２０３の構成金属として、特にメッキ形成したＰｄを用いると、絶縁層３１との密着性を格段に高めることができる。
その一方で、Ｐｄは、電子部品１の配線等に好ましく使用されるＣｕやＡｌ等に比して抵抗値が高い傾向にある。そこで、図８に示すとおり、そのように抵抗値が比較的高い最表層である第３金属層２０３を、ビアホールＶの形成加工時に除去する。その除去を容易にするため、第３金属層２０３の厚さは、例えば０．０１〜１μｍ程度であることが好ましい。また、最表層である第３金属層２０３と、パッド電極（端子２の最下層）である第１金属層２０１との間の中間層である第２金属層２０２の厚さは、そのパッド電極が損傷したり消失したりしてしまうこと、さらには、パッド電極の消失したときに電子部品１本体を損傷してしまうことを防止するために、例えば２〜１０μｍ程度であることが好ましい。更には、第１金属層２０１が損傷しない厚さを確保出来れば、第２金属層は薄く、更には無くても良い。
次に、ビアホールＶ内に露呈した表面導体（第２金属層２０２）の酸化膜除去等を目的とした適宜の前処理を経て、ビアホールＶの内壁面及び底壁面、並びに、絶縁層３１及び導体マスク３３を覆うように、無電解メッキ及び電解メッキを施して配線導体を成長させることにより、導体マスク３３上に導体層４１を積層形成するとともに、電子部品１の端子２と導体層４１、及び、基板２０の配線層１３と導体層４１を接続するビア導体４２を形成する（図９）。そして、導体層４１に対して部分的なエッチングを施すことにより、所望のパターンを有する配線層４３（ビア導体４２もその一部となる。）を形成し、本発明による電子部品内蔵基板１００を得る（図１０：図９及び図１０に示すプロセスから配線層形成工程が構成される。）。
このような本実施形態の電子部品内蔵基板及びその製造方法によれば、第１金属層２０１（接続層）又は第２金属層２０２（エッチストッパ層）よりも電気抵抗が高い第３金属層２０３（最表層）が採用されているものの、ビアホールＶの形成時において、かかる第３金属層２０３（最表層）の一部を除去し、第２金属層２０２（エッチストッパ層）と配線層４３とを接続し、これにより第１金属層２０１（接続層）と配線層４３とが第３金属層２０３（最表層）を介さずに電気的に接続される。そのため、電子部品１の端子２と配線層４３等の配線との接続部位における電気抵抗を軽減することができ、導電特性を改善して製品の信頼性を向上させることが可能となる。
また、電子部品１の端子２を構成する最表層である第３金属層２０３が絶縁層３１との密着性（接着性）に優れるものを採用することにより、電子部品１の端子２（最表層である第３金属層２０３）と絶縁層３１との接続部位においては、両者の密着を非常に強固なものにすることも可能である。これにより、後の処理において端子２の損傷や断線等が発生することを確実に防止することができる。さらに、電子部品１の端子２が、エッチストッパとして機能する所定厚の第２金属層２０２を有するので、電子部品１のパッド電極である第１金属層２０１の損傷や消失、さらには、電子部品１の損傷を確実に抑止することが可能となる。以上のことから、電子部品１の損傷とそれに起因する不具合の発生や歩留まりの低下を有効に防止することができ、同時に、また、従来であれば、電子部品１の端子２のパッド電極（第１金属層２０１）にスタッドバンプ等のバンプをひとつずつ形成することによってパッド電極の保護を図ることも想定されるが、そうすると、多大な時間とコストがかかってしまうのに対し、上述した本発明の実施形態によれば、そのような従来のバンプ形成は不要であるので、製品の生産性及び経済性を更に大幅に改善することもできる。
なお、上述したとおり、本発明は上記各実施形態に限定されるものではなく、その要旨を変更しない限度において様々な変形が可能である。例えば、図５において絶縁層３１及び導体層３２を形成するのに、上述した実施形態の代替手段として、絶縁層３１のみを先に形成した後に、無電解メッキ及び電解メッキにて導体層３２を形成してもよい。また、電子部品１におけるパッシベーション膜Ｐは、コスト的な観点等からなくても構わない。さらに、電子部品１の端子２における第２金属層２０２はなくてもよい。またさらに、ビアホールＶの切削加工には、ブラスト処理に代えて、例えば、炭酸ガスレーザ等の高出力パルスレーザによる加工処理を用いてもよい。さらにまた、例えば、図３乃至図１０に示す工程を繰り返すことにより、更に複数層を有する多層構造の電子部品内蔵基板を製造することも可能である。
以上説明したとおり、本発明の電子部品内蔵基板及びその製造方法によれば、従来に比して、生産性、経済性、及び信頼性の向上を図ることができるので、本発明は、電子部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるもの、及びそれらの製造に広く且つ有効に利用することができる。
１…電子部品、２…端子電極、１０…基体、１１…絶縁層１１、１２…ビア導体１２、１３…配線層、１４…絶縁層、２０…基板、３１…絶縁層、３２…導体層、３３…導体マスク、４１…導体層、４２…ビア導体、４３…配線層、１００…電子部品内蔵基板、２０１…第１金属層（接続層）、２０２…第２金属層（エッチストッパ層）、２０３…第３金属層（最表層）、Ｄ…ダミー材、Ｖ…ビアホール（開口）、Ｐ…パッシベーション膜。

Claims (7)

  1. 基板と、
    端子を有し且つ前記基板上に載置された電子部品と、
    前記電子部品を覆うように形成された絶縁層と、
    前記電子部品の前記端子と電気的に接続された配線層と、
    を備える電子部品内蔵基板であって、
    前記電子部品の前記端子は、複数の金属層を有しており、且つ、前記複数の金属層は最表層及び該最表層よりも下層側に位置する接続層の少なくとも２層を有し、前記最表層は、前記絶縁層と接する部位においては前記最表層が形成されており、前記絶縁層と前記最表層とが直接接着されており、前記配線層と接する部位においては前記最表層が形成されておらず、前記配線層と前記接続層とが前記最表層を介さずに電気的に接続しており、
    前記最表層及び前記接続層の間に、エッチストッパ層を有し、
    前記配線層と接する部位においては、前記配線層と前記エッチストッパ層とが接続され、前記配線層と前記接続層とが前記最表層を介さずに電気的に接続している、
    ことを特徴とする電子部品内蔵基板。
  2. 前記最表層は、Ｐｄを含むものである、
    請求項１記載の電子部品内蔵基板。
  3. 前記接続層は、Ａｌ或いはＣｕ又はこれらの合金を含む、
    請求項１又は２記載の電子部品内蔵基板。
  4. 前記接続層は、Ａｌで形成されており、
    前記エッチストッパ層は、Ｎｉで形成されており、
    前記最表層は、Ｐｄで形成されている、
    請求項１記載の電子部品内蔵基板。
  5. 端子を有する電子部品を基板上に載置する載置工程と、
    前記電子部品を覆うように絶縁層を形成する絶縁層形成工程と、
    前記電子部品の前記端子の一部が露出するように、前記絶縁層にウェットブラスト処理により開口を形成する開口形成工程と、
    前記電子部品の前記端子と電気的に接続するように少なくとも前記開口の内部に配線層を形成する配線層形成工程と、
    前記最表層及び前記接続層の間に、エッチストッパ層を形成する工程と、
    を有しており、
    前記端子は、複数の金属層を有しており、且つ、前記複数の金属層は最表層及び該最表層よりも下層側に位置する接続層の少なくとも２層を有し、前記最表層は、前記接続層又は前記配線層よりも電気抵抗が高く、
    前記開口形成工程においては、前記端子の前記最表層の少なくとも一部を除去し、前記配線層と前記エッチストッパ層とを接続し、前記配線層と前記接続層とを前記最表層を介さずに電気的に接続させる、
    ことを特徴とする電子部品内蔵基板の製造方法。
  6. 前記最表層は、Ｐｄを含むものである、
    請求項５記載の電子部品内蔵基板の製造方法。
  7. 前記接続層は、Ａｌ或いはＣｕ又はこれらの合金を含む、
    請求項５又は６記載の電子部品内蔵基板の製造方法。
JP2011078470A 2011-03-31 2011-03-31 電子部品内蔵基板及びその製造方法 Active JP5540276B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011078470A JP5540276B2 (ja) 2011-03-31 2011-03-31 電子部品内蔵基板及びその製造方法
US13/428,764 US8779299B2 (en) 2011-03-31 2012-03-23 Electronic component-embeded board and method for manufacturing the same
CN201210093530.6A CN102738116B (zh) 2011-03-31 2012-03-31 电子部件内藏基板以及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011078470A JP5540276B2 (ja) 2011-03-31 2011-03-31 電子部品内蔵基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012212818A JP2012212818A (ja) 2012-11-01
JP5540276B2 true JP5540276B2 (ja) 2014-07-02

Family

ID=46925757

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011078470A Active JP5540276B2 (ja) 2011-03-31 2011-03-31 電子部品内蔵基板及びその製造方法

Country Status (3)

Country Link
US (1) US8779299B2 (ja)
JP (1) JP5540276B2 (ja)
CN (1) CN102738116B (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT9551U1 (de) * 2006-05-16 2007-11-15 Austria Tech & System Tech Verfahren zum festlegen eines elektronischen bauteils auf einer leiterplatte sowie system bestehend aus einer leiterplatte und wenigstens einem elektronischen bauteil
US10219384B2 (en) 2013-11-27 2019-02-26 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Circuit board structure
US9450547B2 (en) 2013-12-12 2016-09-20 Freescale Semiconductor, Inc. Semiconductor package having an isolation wall to reduce electromagnetic coupling
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
KR101517860B1 (ko) * 2013-12-23 2015-05-15 전자부품연구원 인쇄회로기판 및 그 제조 방법
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
US11523520B2 (en) * 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
CN105981484B (zh) 2014-04-10 2018-11-09 株式会社村田制作所 元器件内置多层基板
US20150296607A1 (en) * 2014-04-11 2015-10-15 Apple Inc. Electronic Device With Flexible Printed Circuit Strain Gauge Sensor
US20150296622A1 (en) * 2014-04-11 2015-10-15 Apple Inc. Flexible Printed Circuit With Semiconductor Strain Gauge
US9418951B2 (en) * 2014-05-15 2016-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with composite barrier layer under redistribution layer and manufacturing method thereof
US9986646B2 (en) * 2014-11-21 2018-05-29 Nxp Usa, Inc. Packaged electronic devices with top terminations, and methods of manufacture thereof
WO2018043682A1 (ja) * 2016-09-01 2018-03-08 旭硝子株式会社 配線基板およびその製造方法
US11114359B2 (en) * 2018-09-13 2021-09-07 Dialog Semiconductor (Uk) Limited Wafer level chip scale package structure
JP6663965B1 (ja) * 2018-10-04 2020-03-13 日本航空電子工業株式会社 電子部品の実装構造を生産する方法、電子部品の実装構造、電子部品実装用モジュール及び電子部品実装用配線板
JP7225754B2 (ja) * 2018-12-13 2023-02-21 Tdk株式会社 半導体ｉｃ内蔵回路基板及びその製造方法
US11277917B2 (en) 2019-03-12 2022-03-15 Advanced Semiconductor Engineering, Inc. Embedded component package structure, embedded type panel substrate and manufacturing method thereof
EP3723117A1 (en) 2019-04-10 2020-10-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
US10950551B2 (en) 2019-04-29 2021-03-16 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US11296030B2 (en) 2019-04-29 2022-04-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
WO2020241645A1 (ja) * 2019-05-31 2020-12-03 凸版印刷株式会社 多層配線基板及びその製造方法
CN115379636A (zh) * 2021-05-18 2022-11-22 鹏鼎控股(深圳)股份有限公司 具有散热功能的线路板及其制作方法
TWI808618B (zh) * 2022-01-20 2023-07-11 大陸商廣東則成科技有限公司 用於嵌入式晶片的封裝製程
CN114121684B (zh) * 2022-01-24 2022-04-12 威海艾迪科电子科技股份有限公司 一种半导体封装及其制备方法
JP2024115799A (ja) * 2023-02-15 2024-08-27 Tdk株式会社 複合電子部品及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691310B2 (ja) * 1987-10-28 1994-11-14 日本電気株式会社 配線基板の製造方法
JP4049554B2 (ja) * 2001-06-26 2008-02-20 イビデン株式会社 多層プリント配線板および多層プリント配線板の製造方法
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP4575071B2 (ja) * 2004-08-02 2010-11-04 新光電気工業株式会社 電子部品内蔵基板の製造方法
TW200618705A (en) 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
JP4034772B2 (ja) * 2004-09-16 2008-01-16 Ｔｄｋ株式会社 多層基板及びその製造方法
JP3914239B2 (ja) * 2005-03-15 2007-05-16 新光電気工業株式会社 配線基板および配線基板の製造方法
TWI310968B (en) * 2006-02-09 2009-06-11 Phoenix Prec Technology Corp Electrically connecting structure of circuit board with semiconductor chip embedded therein
JP2008288607A (ja) * 2008-07-04 2008-11-27 Shinko Electric Ind Co Ltd 電子部品実装構造の製造方法
JP5033192B2 (ja) * 2008-09-30 2012-09-26 イビデン株式会社 多層プリント配線板、及び、多層プリント配線板の製造方法
JP2010171403A (ja) * 2008-12-22 2010-08-05 Hoya Corp 多層配線基板の製造方法およびウエハ一括コンタクトボード
JP4829340B2 (ja) * 2009-12-25 2011-12-07 株式会社東芝 半導体装置の製造方法

Also Published As

Publication number Publication date
US8779299B2 (en) 2014-07-15
CN102738116A (zh) 2012-10-17
CN102738116B (zh) 2015-07-01
JP2012212818A (ja) 2012-11-01
US20120247819A1 (en) 2012-10-04

Similar Documents

Publication Publication Date Title
JP5540276B2 (ja) 電子部品内蔵基板及びその製造方法
US8237059B2 (en) Electronic component-embedded board and method of manufacturing the same
EP2019574B1 (en) Electronic component-embedded board and method of manufacturing the same
JP5367523B2 (ja) 配線基板及び配線基板の製造方法
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
CN106328607B (zh) 半导体器件及其制造方法
US10917974B2 (en) Circuit board incorporating electronic component and manufacturing method thereof
US8487192B2 (en) Printed wiring board and method for manufacturing the same
JP6269626B2 (ja) 半導体装置、電子部品内蔵基板、及びこれらの製造方法
KR101167429B1 (ko) 반도체 패키지의 제조방법
JP6105316B2 (ja) 電子装置
JP2008288388A (ja) 電子部品の実装方法および電子部品内蔵基板の製造方法
JP7486934B2 (ja) 回路基板
JP5903973B2 (ja) 電子部品内蔵基板及びその製造方法
CN111385971B (zh) 电路基板及其制造方法
JP5673592B2 (ja) 配線基板及びその製造方法
JP7342445B2 (ja) 電子部品内蔵基板及びその製造方法
TWI767597B (zh) 電子零件內藏式電路基板及其製造方法
TWI766359B (zh) 電子零件內藏封裝基板及具備其之感測器模組暨電子零件內藏封裝基板之製造方法
JP2008288387A (ja) 配線構造及び基板
TW202203385A (zh) 具有腔部之電路基板及其製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131011

TRDD Decision of grant or rejection written
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20140319

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140319

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140324

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20140319

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140406

R150 Certificate of patent or registration of utility model

Ref document number: 5540276

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150