CN102738116A - 电子部件内藏基板以及其制造方法 - Google Patents

电子部件内藏基板以及其制造方法 Download PDF

Info

Publication number
CN102738116A
CN102738116A CN2012100935306A CN201210093530A CN102738116A CN 102738116 A CN102738116 A CN 102738116A CN 2012100935306 A CN2012100935306 A CN 2012100935306A CN 201210093530 A CN201210093530 A CN 201210093530A CN 102738116 A CN102738116 A CN 102738116A
Authority
CN
China
Prior art keywords
layer
electronic unit
substrate
terminal
articulamentum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012100935306A
Other languages
English (en)
Other versions
CN102738116B (zh
Inventor
露谷和俊
铃木义弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Publication of CN102738116A publication Critical patent/CN102738116A/zh
Application granted granted Critical
Publication of CN102738116B publication Critical patent/CN102738116B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82031—Reshaping, e.g. forming vias by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

本发明的目的在于提供能够防止电子部件的损伤并且能够减小电子部件与配线的连接部位上的电阻，从而改善导电特性以及进一步还能够提高IC端子与树脂绝缘层的紧密附着性的电子部件内藏基板以及其制造方法。在将电子部件(1)等载置于基板(20)上面并且在其之上设置绝缘层(31)之后，将贯通孔(V)穿设于电子部件(1)的端子(2)上的绝缘层(31)。电子部件(1)的端子(2)具有例如第1金属层(201)、第2金属层(202)以及第3金属层(203)的层叠构造。在贯通孔(V)形成的时候，除去电阻比较高的第3金属层(203)的一部分，并将包含贯通导体的配线层连接于该部位。另外，第3金属层(203)优选使用与绝缘层(31)的紧密附着性优异的材料。

Description

电子部件内藏基板以及其制造方法
技术领域
本发明涉及电子部件内藏基板以及其制造方法。
背景技术
近年来，在电子行业中不断要求电子机器的更加小型化、薄型化、高密度安装化，即使相对于安装有被用于电子机器的IC芯片等的所谓半导体装置的有源部件(active component)；以及电容器、电感线圈、热敏电阻、电阻等无源部件(passive components)等的电子部件的电路基板模块也热切希望有更进一步的小型化和薄型化。最近，为了对应于这样的小型化以及薄型化的要求，有方案提出具有将电子部件埋设于基板内部的高密度安装构造的电子部件内藏基板。
像这样的电子部件内藏基板例如是通过以下所述而形成的，即，在将电子部件埋设于由树脂或者树脂组合物构成的绝缘层之后，在该电子部件的端子上的绝缘层上由激光加工或者喷砂(blast)加工穿设贯通孔(via hole)和插头(plug)用通孔的连接孔从而使端子导体露出，并实施包括其连接孔内部在内的金属电镀等，经由绝缘层将配线(线路图形)连接于电子部件的端子。
那时，为了良好地使电子部件的端子导体与配线导体相连接而对其端子的各种各样的构造作了研讨。例如，在专利文献1中记载有以下所述电子部件安装构造，即，该电子部件安装构造具备电子部件，该电子部件被构成为，在半导体装置的连接垫(端子)为Al的情况下，为了防止由激光加工蚀刻Al而损伤连接垫或者半导体装置，该连接垫由Al膜/Ni膜/Cu膜、Al膜/Ni膜/Au膜、Al膜/Ni膜/Cu膜/Au膜、Al膜/Ni膜/Ag膜、Al膜/Cr膜/Cu膜、Al膜/导电性膏体膜、Al膜/Ti膜/导电性膏体膜、Al膜/Cr膜/导电性膏体膜、以及Al膜/Ti膜/Cu膜(任意一种都是从下层开始的层叠顺序)中的任意一种构成。
现有技术文献
专利文献
专利文献1：日本专利申请公开2008-288607号公报
发明内容
发明所要解决的技术问题
然而，关于上述现有的电子部件安装构造，连接垫的上层膜(Al膜上的膜)的在激光加工过程中的蚀刻速率因为小于Al膜的蚀刻速率，该上层膜能够作为激光蚀刻阻挡层而起作用，但是本发明人在对其进行了仔细研究之后，判明该上层膜和配线导体的在连接部位上的电阻会发生不良增大从而导致导电特性恶化的可能。特别是在具有被高集成化的细微构造的电子部件内藏基板中，从提高装置整体性能的观点出发，尽管电子部件的导电特性只有一点点下降那也是不可取的。而且，关于专利文献1所记载的技术是推荐尽可能增厚上层膜的膜厚并且尽可能增大其连接垫面积(参照专利文献1的第0051段)，这样说来也就可以推测导电特性的恶化会变得更为显著。
因此，本发明是鉴于以上所述的技术问题而完成，其目的在于提供能够有效防止电子部件的损伤以及起因于该损伤的不良状况的发生和产品合格率降低，同时减小电子部件的端子与配线的连接部位上的电阻从而改善导电特性，并还能够进一步提高IC端子与树脂绝缘层的紧密附着性的电子部件内藏基板以及其制造方法。
解决技术问题的手段
为了解决上述技术问题，本发明人专注于电子部件上的连接垫等端子的构造以及材质等与配线后的电连接性以及机械性的粘合性之间的关系并经反复悉心研究，从而完成了本发明。
即，本发明所涉及的电子部件内藏基板具备：基板；电子部件，具有端子(外部连接用的外部端子)并且被载置于所述基板上；绝缘层，以覆盖所述电子部件的形式而形成；配线层，与所述电子部件的所述端子相电连接；所述电子部件的所述端子具有多层金属层，并且所述多层金属层具有最外层以及位于比该最外层更下层侧的连接层的至少2层，所述最外层其电阻高于所述连接层或者所述配线层，且在与所述绝缘层相接触的部位形成所述最外层，所述绝缘层与所述最外层被直接粘合，在与所述配线层相接触的部位不形成所述最外层，所述配线层与所述连接层不通过所述最外层进行电连接。
还有，在本说明书中所谓“电子部件内藏基板”不只是内藏有电子部件的单位基板的个别基板(单片、单品)，且包括具有多个该个别基板的集合基板(工作板、工作片)。另外，“电子部件”的种类并没有特别的限制，例如可以列举像CPU(Central Processing Unit)和DSP(Digital Signal Processor)那样工作频率非常高的数字IC、F-Rom和SDRAM等记忆储存类IC；高频放大器或天线开关、所谓高频振荡电路的模拟IC等有源部件(active component)；可变电阻、电阻以及电容器等无源部件(passive components)等。而且，在电子部件内藏基板中的绝缘层以及/或者配线层不限于单层，即使具有所谓分别层叠了各为多层的绝缘层以及配线层的多层构造当然也是可以的。另外，多层金属层在最外面具有最外层，只要是具有连接层被层叠于其下层侧的多层构造的话，则具有什么样的层叠构造都是可以的，例如除了最外层以及连接层被直接接触层叠的方式之外，还包含最外层以及连接层经由中间层(其他金属层)被层叠的方式。
上述构成的电子部件内藏基板因为在与配线层相接触的部位没有形成最外层，所以不经由电阻相对较高的最外层，端子(连接层)与配线层被直接电连接。由此。就能够防止在电子部件的端子与配线层的连接部位上的电阻发生增大。另外，因为在与绝缘层相接触的部位形成最外层，且该最外层和绝缘层被直接粘接，所以与连接层相比通过采用紧密附着性优异的最外层，从而电子部件的端子(端子部分)与绝缘层的紧密附着性与绝缘层被粘接于连接层的方式相比有效地得到了提高。
另外，从进一步更加切实地防止在电子部件的端子上的连接层被损伤的观点出发，优选电子部件的端子在连接层与最外层之间具有例如相对于蚀刻处理或喷砂处理作为阻挡层而起作用的金属层(蚀刻阻挡层)。在此，蚀刻阻挡层与最外层相比优选为电阻低的材料。作为构成蚀刻阻挡层的金属，例如可以列举镍Ni。像这样在采用在最外层与连接层之间具有蚀刻阻挡层的方式的情况下，在所述开口形成工序中优选连接配线层与蚀刻阻挡层，并且不经由最外层就使配线层与连接层作电连接。如果采用该连接方式的话，则不仅能够防止电阻增大，而且还能够更加切实地防止在进行蚀刻处理或喷砂处理的时候的连接层发生损伤。
更具体地，如果电子部件的端子的最外层为含有Pd或者Au的层(包含金属、合金、复合金属)的话，因为能够进一步提高端子与绝缘层的紧密附着性，所以更为优选。另外，如果电子部件的端子的连接层为含有Al或者Cu或者这些金属合金的层(包括金属、合金、复合金属)的话，因为能够更进一步抑制在电子部件的端子与配线层的连接部位上的电阻发生增大，所以更为优选。
另外，本发明所涉及的电子部件内藏基板的制造方法，其特征在于：能够有效地制作出上述本发明的电子部件内藏基板，具备：载置工序，将具有端子(外部连接用的外部端子)的电子部件载置于例如树脂等的适宜的基板上；绝缘层形成工序，以覆盖所述电子部件的形式例如使未被固化的树脂层进行固化从而形成绝缘层；开口形成工序，以所述电子部件的所述端子的一部分露出的形式，将开口形成于所述绝缘层；配线层形成工序，以与所述电子部件的所述端子电连接的形式，将配线层至少形成于所述开口的内部；所述端子具有多层金属层，并且所述多层金属层具有最外层以及至少2层位于比该最外层更下层侧的连接层，所述最外层其电阻高于所述连接层或者所述配线层，在所述开口形成工序中至少除去一部分所述端子的所述最外层，不经由所述最外层而使所述配线层与所述连接层相电连接。由该方法进行制得的电子部件内藏基板，其电子部件相对于基板在以所谓面朝上进行载置的状态下被内设于绝缘层，电子部件的端子部分其一部分与配线层相连接并且其剩余部分(其他部分)以粘接于绝缘层的状态被固定。在此，在开口形成时最外层的至少一部分被除去，且配线层与连接层不经由电阻比较高的最外层而进行电连接。由此，就能够防止在电子部件的端子与配线层的连接部位上的电阻发生增大。另外，在加工绝缘层并形成开口的时候，通过最外层被除去，能够抑制对电子部件的端子上的连接层产生损伤。而且，与连接层相比通过采用紧密附着性优异的最外层，从而电子部件的端子(端子部分)与绝缘层的紧密附着性与绝缘层被粘接于连接层的方式相比有效地得到了提高。
另外，在开口形成工序中形成开口的处理(加工手段)可以适当利用公知的方法，没有特别的限定。具体可以列举喷砂处理和激光处理等，在这两个处理手段中尤其是从防止在对绝缘层进行穿孔开口的时候会发生的起因于静电的带电而保护电子部件的观点出发优选湿法喷砂处理。
发明效果
根据本发明的电子部件内藏基板以及其制造方法，因为配线层不经由电阻比较高的最外层而与位于比该最外层更下层侧的电阻比较低的连接层相连接，所以抑制了该部位的电阻增大，而且，在将开口加工形成于绝缘层的时候，在电子部件的端子上的下层侧的连接层由最外层而得到保护，因而其损伤也就被抑制了。另外，通过采用与绝缘层的紧密附着性优异的最外层，与绝缘层被粘接于连接层的方式相比，电子部件的端子(端子部分)与绝缘层的紧密附着性有效地得到了提高。因此，能够有效地防止起因于电子部件与绝缘层的剥离和端子损伤而造成的电子部件内藏基板的不良状况的发生和合格率的降低，并且能够减小电子部件的端子导体与配线导体的连接部位上的电阻，从而提高导电特性。
附图说明
图1是表示由本发明所涉及的一个实施方式来制造电子部件内藏基板的状态的流程图。
图2是表示由本发明所涉及的一个实施方式来制造电子部件内藏基板的状态的流程图。
图3是表示由本发明所涉及的一个实施方式来制造电子部件内藏基板的状态的流程图。
图4是表示由本发明所涉及的一个实施方式来制造电子部件内藏基板的状态的流程图。
图5是表示由本发明所涉及的一个实施方式来制造电子部件内藏基板的状态的流程图。
图6是表示由本发明所涉及的一个实施方式来制造电子部件内藏基板的状态的流程图。
图7是表示由本发明所涉及的一个实施方式来制造电子部件内藏基板的状态的流程图。
图8是表示由本发明所涉及的一个实施方式来制造电子部件内藏基板的状态的流程图，是图7中的A部的放大示意图。
图9是表示由本发明所涉及的一个实施方式来制造电子部件内藏基板的状态的流程图。
图10是表示由本发明所涉及的一个实施方式来制造电子部件内藏基板的状态的流程图。
符号说明
1.电子部件
2.端子电极
10.基体
11.绝缘层
12.贯通导体
13.配线层
14.绝缘层
20.基板
31.绝缘层
32.导体层
33.导体掩模
41.导体层
42.贯通导体
43.配线层
100.电子部件内藏基板
201.第1金属层(连接层)
202.第2金属层(蚀刻阻挡层)
203.第3金属层(最外层)
D.虚设材料
V.贯通孔(开口)
P.钝化膜
具体实施方式
以下参照附图就本发明的实施方式进行详细说明。还有，上下左右等位置关系没有特别的限定，基于图面所表示的位置关系。另外，图面的尺寸比例并不限定于图示的比例。而且，以下所述实施方式是为了说明本发明的一个例示，并不是将本发明仅仅限定于该实施方式的宗旨。再有，本发明只要不脱离其宗旨，各种各样的变形都是可能的。
图1～图10是表示根据本发明的电子部件内藏基板制造方法的优选的一个实施方式来制造本发明的电子部件内藏基板的状态的工艺流程图(主要部分放大截面图)，具体是表示作为工作板内藏多个电子部件的多层印刷基板的制造工序的一个例子的图。此外，图8是图7中的A部的放大示意图。
在此，首先，准备例如将Cu箔等金属膜贴合于由环氧玻璃(glassepoxy)形成的绝缘层11的两面而形成的基材(工作板)，即双面CCL(Copper Clad Laminate)。接着，对其进行钻孔以及激光穿孔从而开口成贯通孔，在进一步进行非电解电镀以及电解电镀之后，通过由公知的手法对金属层进行图形化，从而制得将贯通导体12形成于绝缘层11中以及将配线层(线路图形)13形成于绝缘层11的两面的基体10(图1)。而且，由真空压合等将例如树脂薄片等层叠于该基体10的单面，从而制得进一步将绝缘层14形成于配线层13上的基板20(图2)。如以上所述，基板20具有RCC(Resin Coated Copper)构造。
此外，作为配线层13的材质并没有特别的限制，除了上述的Cu之外，例如还可列举Au、Ag、Ni、Pd、Sn、Cr、Al、W、Fe、Ti、SUS材等金属导电材料，在这些金属导电材料中尤其是从导电率和成本的观点出发优选为Cu(有关其他配线层也是相同的)。
另外，被用于绝缘层11的材料如果是能够被成形成薄片状或者薄膜状的材料，则没有特别的限制而都可被使用，除了上述环氧玻璃之外，例如还可列举乙烯基苄基树脂(vinyl benzyl resin)、聚乙烯基苄基醚化合物树脂、双马来酰亚胺三嗪树脂(bismaleimide triazine resin，BT树脂)、聚苯醚(polyphenylene ether oxide)树脂(PPE，PPO)、氰酸酯树脂(cyanate ester resin)、环氧+活性酯固化树脂、聚苯醚树脂(polyphenylene oxide resin)、固化性聚烯烃树脂、苯并环丁烯树脂、聚酰亚胺树脂、芳香族聚酯树脂、芳香族液晶聚酯树脂、聚苯硫醚树脂、聚醚酰亚胺树脂、聚丙烯酸酯树脂、聚醚醚酮树脂、氟树脂、环氧树脂、酚醛树脂、或者苯并恶嗪树脂的单体、或者在这些树脂中添加二氧化硅、滑石、碳酸钙、碳酸镁、氢氧化铝、氢氧化镁、硼酸铝晶须、钛酸钾纤维、氧化铝、玻璃片、玻璃纤维、氮化钽、氮化铝等的材料，进一步在上述这些树脂中添加含有镁、硅、钛、锌、钙、锶、锆、锡、钕、钐、铝、铋、铅、镧、锂以及钽当中至少1种金属的金属氧化物粉末的材料，另外，将玻璃纤维以及芳纶纤维等的树脂纤维等调配到上述这些树脂中的材料，或者，使上述这些树脂浸透玻璃布、芳纶纤维以及无纺布等的材料等等，从电气特性、机械特性、吸水性、耐回流焊特性等观点出发可以对上述材料作适当选择来进行使用。
接着，将电子部件1载置于绝缘基板14上(图3：载置工序)。该电子部件1例如是裸芯片状态的半导体IC(裸芯片：Die)，在成为大致矩形板状的主面上具有多个端子(电极)2。此外，在所表示的图面中只表示了2个端子电极2，除此之外的端子电极的表示则被省略。另外，关于端子2以及其周边的构造将在后面进行叙述。
而且，对电子部件1的背面进行研磨，由此，电子部件1的厚度与通常的半导体IC相比被减薄了。具体是电子部件1的厚度例如为200μm以下，优选为50～100μm左右。在此情况下，电子部件1的背面研磨处理优选在其被形成的时候以晶片(wafer)状态对于多个电子部件1总括起来一起进行实施，之后，通过划片分离成单个电子部件1。作为其他方法也可以在由研磨处理进行减薄之前，通过划片而进行裁断分离或者半切割等，从而成为单个电子部件1的情况下，以由热固化性树脂等覆盖电子部件1的主面的状态研磨电子部件的背面。而且，电子部件1的背面为了薄膜化或者提高紧密附着性而优选实施由蚀刻、等离子处理、激光处理、喷砂处理、抛光研磨、药品处理等进行的表面粗化处理。
另外，在对后面所述的电子部件1上实施绝缘层形成的工序中，在基板20的外周部的树脂露出至基板20外的情况下，会有起因于绝缘层的厚度变薄而在基板20整体(工作板)发生翘曲的现象。另外，在电子部件1的对基板20上进行搭载的位置偏向于局部的情况下也同样会产生基板20翘曲。因此，为了谋求到绝缘层厚度的均匀化和对翘曲的抑制，以搭载与电子部件1相同等级的所谓虚设材料D的形式进行处理也是可以的(图4)。在此情况下，虚设材料D对基板20上的载置既可以先于电子部件1的载置进行实施，也可以与电子部件1的载置同时进行实施。
作为能够使用的虚设材料D例如如果是满足下述式(1)以及(2)的材料，则能够不受特别限制进行使用。
α1≤α3(1)
α2≤α3(2)
在此，α1是表示电子部件1的线膨胀系数(ppm/K)，α2是表示虚设材料D的线膨胀系数(ppm/K)，α3是表示各个配线层或者各个绝缘层的线热膨胀系数(ppm/K)。
例如，关于被用于这种用途的电子部件、基板、配线层以及绝缘层，一般α1为1～8(ppm/K)左右，α3为14～20(ppm/K)左右，α2为3～16(ppm/K)左右。更为具体的是作为虚设材料D可以列举线膨胀系数为3～16(ppm/K)的金属、合金以及树脂等，例如可以优选使用SUS430[线膨胀系数：10.5(ppm/K)]。
然后，在电子部件1以及虚设材料D被平置的基板20上以覆盖电子部件以及虚设材料D的形式形成绝缘层31以及导体层32(图5：绝缘层形成工序)，而且，通过蚀刻除去该导体层32的一部分，从而形成具有必要的导体线路图形的导体掩模33(之后成为后面所述的导体层41以及配线层43的一部分)(图6)。此时，绝缘层31的形成优选为例如在涂布了未固化或者半固化状态的热固化性树脂之后，如果是未固化树脂的话则对其进行加热并使其半固化，进一步使用压制单元与导体层32一起进行固化成形。以以上所述形式进行加工的话，则能够提高导体层32、绝缘层31、电子部件1以及虚设材料D各自的紧密附着性。
接着，由公知的喷砂处理对从没有被蚀刻除去的导体掩模33的开口图形露出的绝缘层31进行切削，在电子部件1的端子2上以及在基板20的单面侧的配线层13的一部分上面形成贯通孔V(开口)(图7：开口形成工序)。由此，电子部件1的端子2以及基板20的配线层13的一部分在贯通孔V内露出。此外，贯通绝缘层31而在基板20的配线层13上进行开口的贯通孔V作为内部贯通孔而起作用。此外，作为喷砂处理的种类并没有特别的限制，从防止由在将贯通孔V穿孔于绝缘层31的时候所会发生的静电而引起的带电、并保护电子部件1的观点出发，优选为湿法喷砂(wet blast)处理。
在此，如以上所述图8是放大表示图7中的A部的示意图。在同图中，在电子部件1的主面上形成有钝化膜P。作为该钝化膜P的材质只要是非导电材料则没有特别的限制。
另外，电子部件1的端子2具有层叠了多层金属层的构造。即，端子2为一种层叠导电端子，在裸芯片状态的电子部件1的垫电极，即Al以及/或者Cu或含有这些金属的第1金属层201(连接层)上，按下述顺序层叠了例如以电子部件1形成时的晶片(wafer)状态总括起来一起进行成膜的具有导电性的第2金属层202(蚀刻阻挡层)以及第3金属层203(最外层)。在本实施方式中，第3金属层203(最外层)是采用其电阻高于第1金属层201(连接层)或者第2金属层202(蚀刻阻挡层)的材料。这第2金属层202以及第3金属层203例如可由非电解(置换)电镀、电解电镀、凭借溅射的蒸镀、焊膏的印刷、纳米膏体的印刷或者这些方法的适当组合进行形成，作为这些膜的总膜厚例如优选为1～10μm左右，另外，优选为超过钝化膜P的上表面的厚度。
该端子2的构造的优选例子具体为按第1金属层201、第2金属层202以及第3金属层203(此外，也可以各层具有多层层叠构造)的顺序可以列举Al/Ni/Pd、Al/Ni/Au、Al/Ni/Pd/Au、Cu/Ni/Pd、Cu/Ni/Au、Cu/Ni/Pd/Au、Al/Cu/Ni/Pd、Al/Cu/Ni/Au、Al/Cu/Ni/Pd/Au、Al-Cu合金/Ni/Pd、Al-Cu合金/Ni/Au、Al-Cu合金/Ni/Pd/Au等。在这些组合中尤其是无需将掩模作为必要而能够总括起来一起直接形成薄膜，如果是考虑与绝缘层31的紧密附着性、作为蚀刻阻挡层的耐腐蚀性以及与配线层的电连接性的话，则优选为在电子部件1的垫电极，即第1金属层201上使用非电解电镀形成作为第2金属层202以及第3金属层203的Ni/Pd膜、Ni/Au膜或者至少含有这些中的任意一种的合金或者复合金属的层叠膜。
如果要作更为详细的说明的话，则在电子部件1的端子2的最外层金属与被用于绝缘层31的材料的紧密附着性为较差的情况下，在将后面所述的贯通导体形成于贯通孔V内的时候的电镀处理之前的预处理过程中，预处理液混入到端子2的最外层与绝缘层31之间，起因于该状况而造成的结果将会是由于端子2的被腐蚀从而使得配线电阻的不良状况程度变大，最坏的情况恐怕会导致断线。相对于此，作为端子2的最外层的第3金属层203的构成金属，如果是特别使用电镀形成的Pd或者Au的话则能够大大地提高与绝缘层31的紧密附着性。
另一方面，在追求更为长期的质量的情况下，因为由非电解电镀形成的Ni以及Au膜的方法恐怕会由于P(磷)的高浓度偏析(black pad(黑垫))而引起Ni的腐蚀，所以第3金属层203的构成金属优选为Pd。但是，Pd与被优选使用于电子部件1的配线等的Cu和Al等相比有着电阻值偏高的倾向。因此，如图8所示在贯通孔V形成加工时除去如以上所述电阻值比较高的最外层的第3金属层203。为了容易地实施这一除去处理，而优选第3金属层203的厚度为例如0.01～1μm左右。另外，最外层的第3金属层203与垫电极(端子2的最下层)即第1金属层201之间的中间层第2金属层202的厚度，为了防止垫电极被损伤或发生消失以及更进一步为了防止在垫电极发生消失的时候损伤电子部件1本体，而优选为例如2～10μm左右。此外，如果能够确保第1金属层201为不发生损伤的厚度的话，则第2金属层可以薄一点，而且即使没有也是可以的。
接着，经过将除去暴露于贯通孔V内的表面导体(第2金属层202)的氧化膜等作为目的的适当的预处理，接着通过以覆盖贯通孔V的内壁面以及底壁面、绝缘层31以及导体掩模33的形式施以非电解电镀以及电解电镀并使配线导体生长，从而在导体掩模33上层叠形成导体层41，并且形成连接电子部件1的端子2和导体层41、以及基板20的配线层13和导体层41的贯通导体42(图9)。于是，通过相对于导体层41施以部分性的蚀刻，从而形成具有所希望的线路图形的配线层43(贯通导体42也成为其中的一部分)，并制得本发明所涉及的电子部件内藏基板100(图10：从由图9以及图10所表示的加工程序构成配线层形成工序)。
根据如此的本实施方式的电子部件内藏基板以及其制造方法，虽然采用了比第1金属层201(连接层)或者第2金属层202(蚀刻阻挡层)更高电阻的第3金属层203(最外层)，但是在形成贯通孔V的时候，除去该第3金属层203(最外层)的一部分并连接第2金属层202(蚀刻阻挡层)和配线层43，由此，第1金属层201(连接层)和配线层43不经由第3金属层203(最外层)而得到电连接。为此，就能够减小在电子部件1的端子2与配线层43等配线的连接部位上的电阻，并能够改善导电特性从而提高产品的可靠性。
另外，构成电子部件1的端子2的最外层，即第3金属层203通过采用与绝缘层31的紧密附着性(粘结性)优异的材料，从而在电子部件1的端子2(最外层，即第3金属层203)与绝缘层31的连接部位上，也能够将两者的紧密附着性做到一个非常牢固的程度。由此，在后处理过程中能够切实地防止端子2发生损伤和断线等。而且，电子部件1的端子2因为具有作为蚀刻阻挡层而起作用的规定厚度的第2金属层202，所以将变得能够切实地抑制电子部件1的垫电极即第1金属层201的损伤或者消失，并进一步能够切实地抑制电子部件1的损伤。根据以上所述内容就能够有效地防止电子部件1的损伤和起因于该损伤的不良状况的发生或者合格率的降低，同时，如果是从前的话，也就是设想通过在电子部件1的端子2的垫电极(第1金属层201)上逐个形成螺柱凸点(stud bump)等凸点(bump)来谋求对垫电极的保护，然而，相对于所花的大量时间和成本，根据上述本发明的实施方式，因为不需要像现有那样的凸点形成，所以也就能够进一步大幅度地改善产品的生产性以及经济性。
还有，如以上所述本发明并不限定于上述各个实施方式，只要不变更其宗旨任何各种各样的变形都是可能的。例如，在图5中对于形成绝缘层31以及导体层32来说，作为上述实施方式的代替手段也可以在先只形成绝缘层31，之后再用非电解电镀以及电解电镀来形成导体层32。另外，在电子部件1上的钝化膜P从降低成本的观点等出发即使没有也是可以的。而且，电子部件1的端子2上的第2金属层202即使没有也可以。而且，对于中继孔V的切削加工来说，代替喷砂处理而使用例如依赖于二氧化碳气体激光等高输出脉冲激光的加工处理也是可以的。再者，例如通过重复由图3至图10所表示的工序，从而就能够制造出具有更多层数的多层构造的电子部件内藏基板。
产业上的利用可能性
如同以上说明，根据本发明的电子部件内藏基板以及其制造方法，因为与现有技术相比能够谋求到生产性、经济性以及可靠性的提高，所以本发明能够广泛而且有效地利用于内藏电子部件的设备、装置、系统、各种设备等，特别是要求小型化以及高性能化的装置以及它们的制造。

Claims (9)

1.一种电子部件内藏基板，其特征在于，
具备：
基板；
电子部件，具有端子并且被载置于所述基板上；
绝缘层，以覆盖所述电子部件的形式形成；以及
配线层，与所述电子部件的所述端子电连接，
所述电子部件的所述端子具有多层金属层，并且所述多层金属层具有最外层以及位于比该最外层更下层侧的连接层中的至少2层，所述最外层其电阻高于所述连接层或者所述配线层，且在与所述绝缘层接触的部位形成所述最外层，所述绝缘层与所述最外层被直接粘合，在与所述配线层接触的部位不形成所述最外层，所述配线层与所述连接层不经由所述最外层而进行电连接。
2.如权利要求1所述的电子部件内藏基板，其特征在于，
所述最外层为含有Pd或者Au的层。
3.如权利要求1所述的电子部件内藏基板，其特征在于，
所述连接层含有Al或者Cu或者这些的合金。
4.如权利要求1～3中任意一项所述的电子部件内藏基板，其特征在于，
在所述最外层以及所述连接层之间具有蚀刻阻挡层，
在与所述配线层接触的部位，所述配线层与所述蚀刻阻挡层连接，并且所述配线层与所述连接层不经由所述最外层而进行电连接。
5.一种电子部件内藏基板的制造方法，其特征在于，
具备：
载置工序，将具有端子的电子部件载置于基板上；
绝缘层形成工序，以覆盖所述电子部件的形式形成绝缘层；
开口形成工序，以所述电子部件的所述端子的一部分露出的形式将开口形成于所述绝缘层；以及
配线层形成工序，以与所述电子部件的所述端子电连接的形式将配线层至少形成于所述开口的内部，
所述端子具有多层金属层，并且所述多层金属层具有最外层以及位于比该最外层更下层侧的连接层中的至少2层，所述最外层其电阻高于所述连接层或者所述配线层，
在所述开口形成工序中，至少除去一部分所述端子的所述最外层，不经由所述最外层而使所述配线层与所述连接层电连接。
6.如权利要求5所述的电子部件内藏基板的制造方法，其特征在于，
所述最外层为含有Pd或者Au的层。
7.如权利要求5所述的电子部件内藏基板的制造方法，其特征在于，
所述连接层含有Al或者Cu或者这些的合金。
8.如权利要求5所述的电子部件内藏基板的制造方法，其特征在于，
在所述最外层以及所述连接层之间具有蚀刻阻挡层，
在所述开口形成工序中，连接所述配线层与所述蚀刻阻挡层，并且不经由所述最外层而使所述配线层与所述连接层电连接。
9.如权利要求5～8中任意一项所述的电子部件内藏基板的制造方法，其特征在于，
在所述开口形成工序中，由湿法喷砂处理形成所述开口。
CN201210093530.6A 2011-03-31 2012-03-31 电子部件内藏基板以及其制造方法 Active CN102738116B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-078470 2011-03-31
JP2011078470A JP5540276B2 (ja) 2011-03-31 2011-03-31 電子部品内蔵基板及びその製造方法

Publications (2)

Publication Number Publication Date
CN102738116A true CN102738116A (zh) 2012-10-17
CN102738116B CN102738116B (zh) 2015-07-01

Family

ID=46925757

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210093530.6A Active CN102738116B (zh) 2011-03-31 2012-03-31 电子部件内藏基板以及其制造方法

Country Status (3)

Country Link
US (1) US8779299B2 (zh)
JP (1) JP5540276B2 (zh)
CN (1) CN102738116B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105934823A (zh) * 2013-11-27 2016-09-07 At&S奥地利科技与系统技术股份公司 印刷电路板结构
CN110364502A (zh) * 2014-05-15 2019-10-22 台湾积体电路制造股份有限公司 具有位于重分布层下方的复合阻挡层的半导体结构及其制造方法
CN112586097A (zh) * 2018-10-04 2021-03-30 日本航空电子工业株式会社 电子部件的安装结构的制造方法、电子部件的安装结构电子模块、配线片
CN113994770A (zh) * 2019-05-31 2022-01-28 凸版印刷株式会社 多层配线基板及其制造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT9551U1 (de) * 2006-05-16 2007-11-15 Austria Tech & System Tech Verfahren zum festlegen eines elektronischen bauteils auf einer leiterplatte sowie system bestehend aus einer leiterplatte und wenigstens einem elektronischen bauteil
US9450547B2 (en) 2013-12-12 2016-09-20 Freescale Semiconductor, Inc. Semiconductor package having an isolation wall to reduce electromagnetic coupling
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
KR101517860B1 (ko) * 2013-12-23 2015-05-15 전자부품연구원 인쇄회로기판 및 그 제조 방법
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
US11523520B2 (en) * 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
CN105981484B (zh) 2014-04-10 2018-11-09 株式会社村田制作所 元器件内置多层基板
US20150296607A1 (en) * 2014-04-11 2015-10-15 Apple Inc. Electronic Device With Flexible Printed Circuit Strain Gauge Sensor
US20150296622A1 (en) * 2014-04-11 2015-10-15 Apple Inc. Flexible Printed Circuit With Semiconductor Strain Gauge
US9986646B2 (en) * 2014-11-21 2018-05-29 Nxp Usa, Inc. Packaged electronic devices with top terminations, and methods of manufacture thereof
KR20190043536A (ko) * 2016-09-01 2019-04-26 에이지씨 가부시키가이샤 배선 기판 및 그 제조 방법
US11114359B2 (en) * 2018-09-13 2021-09-07 Dialog Semiconductor (Uk) Limited Wafer level chip scale package structure
JP7225754B2 (ja) * 2018-12-13 2023-02-21 Tdk株式会社 半導体ｉｃ内蔵回路基板及びその製造方法
US11277917B2 (en) 2019-03-12 2022-03-15 Advanced Semiconductor Engineering, Inc. Embedded component package structure, embedded type panel substrate and manufacturing method thereof
EP3723117A1 (en) 2019-04-10 2020-10-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
US10950551B2 (en) 2019-04-29 2021-03-16 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US11296030B2 (en) 2019-04-29 2022-04-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
CN115379636A (zh) * 2021-05-18 2022-11-22 鹏鼎控股(深圳)股份有限公司 具有散热功能的线路板及其制作方法
TWI808618B (zh) * 2022-01-20 2023-07-11 大陸商廣東則成科技有限公司 用於嵌入式晶片的封裝製程
CN114121684B (zh) * 2022-01-24 2022-04-12 威海艾迪科电子科技股份有限公司 一种半导体封装及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007903A (ja) * 2001-06-26 2003-01-10 Ibiden Co Ltd 多層プリント配線板および多層プリント配線板の製造方法
CN1503359A (zh) * 2002-11-26 2004-06-09 新光电气工业株式会社 电子元件封装结构及制造该电子元件封装结构的方法
CN101790903A (zh) * 2008-09-30 2010-07-28 揖斐电株式会社 多层印刷线路板以及多层印刷线路板的制造方法
US7884484B2 (en) * 2005-03-15 2011-02-08 Shinko Electric Industries Co., Ltd. Wiring board and method of manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691310B2 (ja) * 1987-10-28 1994-11-14 日本電気株式会社 配線基板の製造方法
JP4575071B2 (ja) * 2004-08-02 2010-11-04 新光電気工業株式会社 電子部品内蔵基板の製造方法
TW200618705A (en) 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
JP4034772B2 (ja) * 2004-09-16 2008-01-16 Ｔｄｋ株式会社 多層基板及びその製造方法
TWI310968B (en) * 2006-02-09 2009-06-11 Phoenix Prec Technology Corp Electrically connecting structure of circuit board with semiconductor chip embedded therein
JP2008288607A (ja) * 2008-07-04 2008-11-27 Shinko Electric Ind Co Ltd 電子部品実装構造の製造方法
JP2010171403A (ja) * 2008-12-22 2010-08-05 Hoya Corp 多層配線基板の製造方法およびウエハ一括コンタクトボード
JP4829340B2 (ja) * 2009-12-25 2011-12-07 株式会社東芝 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007903A (ja) * 2001-06-26 2003-01-10 Ibiden Co Ltd 多層プリント配線板および多層プリント配線板の製造方法
CN1503359A (zh) * 2002-11-26 2004-06-09 新光电气工业株式会社 电子元件封装结构及制造该电子元件封装结构的方法
US7884484B2 (en) * 2005-03-15 2011-02-08 Shinko Electric Industries Co., Ltd. Wiring board and method of manufacturing the same
CN101790903A (zh) * 2008-09-30 2010-07-28 揖斐电株式会社 多层印刷线路板以及多层印刷线路板的制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105934823A (zh) * 2013-11-27 2016-09-07 At&S奥地利科技与系统技术股份公司 印刷电路板结构
CN110364502A (zh) * 2014-05-15 2019-10-22 台湾积体电路制造股份有限公司 具有位于重分布层下方的复合阻挡层的半导体结构及其制造方法
CN112586097A (zh) * 2018-10-04 2021-03-30 日本航空电子工业株式会社 电子部件的安装结构的制造方法、电子部件的安装结构电子模块、配线片
CN113994770A (zh) * 2019-05-31 2022-01-28 凸版印刷株式会社 多层配线基板及其制造方法

Also Published As

Publication number Publication date
JP2012212818A (ja) 2012-11-01
US8779299B2 (en) 2014-07-15
US20120247819A1 (en) 2012-10-04
JP5540276B2 (ja) 2014-07-02
CN102738116B (zh) 2015-07-01

Similar Documents

Publication Publication Date Title
CN102738116A (zh) 电子部件内藏基板以及其制造方法
US6370012B1 (en) Capacitor laminate for use in printed circuit board and as an interconnector
US8237059B2 (en) Electronic component-embedded board and method of manufacturing the same
US20140041907A1 (en) Core substrate and printed circuit board using the same
KR20040047591A (ko) 전자 부품 실장 구조 및 그 제조 방법
JP4708407B2 (ja) キャパシタ内蔵型印刷回路基板及びその製造方法
TW201018347A (en) Wiring board capable of having built-in functional element and method for manufacturing the same
KR20080064899A (ko) 다층 프린트 배선판 및 그 제조 방법
TW200938018A (en) Capacitor-embedded printed wiring board and method of manufacturing the same
US10917974B2 (en) Circuit board incorporating electronic component and manufacturing method thereof
US20090025961A1 (en) Electronic component-embedded board and method of manufacturing the same
US8499444B2 (en) Method of manufacturing a package substrate
CN102821545A (zh) 多层布线板、其制造方法以及半导体装置
WO2019181761A1 (ja) 高周波モジュール
CN108601209B (zh) 一种高导热高绝缘软硬结合封装基板及其制备方法
KR20090054817A (ko) 인쇄회로기판
JP2008288607A (ja) 電子部品実装構造の製造方法
CN104066267A (zh) 铜基材的化学镀层结构及其工艺
TW200843063A (en) Structure of semiconductor chip and package structure having semiconductor chip embedded therein
JP2018046084A (ja) 半導体装置、及び半導体装置の製造方法
JPH08288606A (ja) 金属コア型のプリント基板およびその製造方法および電気回路基板
JP5673592B2 (ja) 配線基板及びその製造方法
JP2016219588A (ja) 薄膜キャパシタ
JP5524680B2 (ja) 配線基板内蔵用コンデンサの製造方法
JP2013201301A (ja) 半導体装置、電子部品内蔵基板、及びこれらの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant