JP5673592B2 - 配線基板及びその製造方法 - Google Patents

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Description

本発明は、配線基板及びその製造方法に関する。
近年、電子機器の更なる小型化、薄型化、高密度実装化が要求されており、電子機器に用いられるＩＣチップ等の半導体装置といった能動部品や、コンデンサ（キャパシタ）、インダクタ（コイル）、サーミスタ、抵抗等の受動部品等の電子部品が実装された回路基板モジュールに対しても、更なる小型化や薄型化が熱望されている。このような小型化及び薄型化の要求に応えるべく、近時、基板の内部に電子部品が埋設された高密度実装構造を有する電子部品内蔵基板が提案されている。
このような電子部品内蔵基板は、例えば、電子部品を樹脂や樹脂組成物からなる絶縁層に埋設した後、その電子部品の端子上の絶縁層に、レーザ加工やブラスト加工によってビアホールといった接続孔を穿設して端子導体を露出させ、その接続孔の内部を含めて金属メッキ等を施すことにより、電子部品の端子に絶縁層を介して配線（パターン）を接続することによって形成される。
その際、電子部品の端子導体と配線導体とを良好に接続するべく、その端子について様々な構造が検討されている。例えば、特許文献１には、半導体装置の接続パッド（端子）がＡｌの場合に、レーザ加工によってＡｌがエッチングされて接続パッドや半導体装置そのものが損傷してしまうことを防止するべく、接続パッドが、Ａｌ膜／Ｎｉ膜／Ｃｕ膜、Ａｌ膜／Ｎｉ膜／Ａｕ膜、Ａｌ膜／Ｎｉ膜／Ｃｕ膜／Ａｕ膜、Ａｌ膜／Ｎｉ膜／Ａｇ膜、Ａｌ膜／Ｃｒ膜／Ｃｕ膜、Ａｌ膜／導電性ペースト膜、Ａｌ膜／Ｔｉ膜／導電性ペースト膜、Ａｌ膜／Ｃｒ膜／導電性ペースト膜、及び、Ａｌ膜／Ｔｉ膜／Ｃｕ膜（いずれも下層からの積層順）のいずれかで構成された電子部品を備える電子部品実装構造が記載されている。
特開２００８−２８８６０７号公報
ところで、市場からの要求品質が高まり、高集積化された微細構造を有する電子部品内蔵基板ではファインパターンが要求され、いわゆる狭ピッチ化が進んでいる。このように狭ピッチ化が進んだとしても、長期的絶縁性の保持は必須のものである。
しかしながら、特許文献１に記載の技術にある最表層をＣｕ膜とした構造体では、狭ピッチ化を確保しつつ市場が一般的に要求する長期的な絶縁性を満足する事が出来ない場合がある。
本発明はこのような課題に鑑みてなされたものであり、高集積化された微細構造を有する事で小型化するとともに、長期的な絶縁性を保持する事が可能である配線基板、及びその製造方法を提供することを目的とする。
上記課題を解決するために本発明に係る配線基板は、基板と、その基板上に形成された電子部品の端子又は配線層と、を備える配線基板であって、端子又は配線層は、複数の金属層を有しており、それら複数の金属層は絶縁層で覆われ、且つ、複数の金属層は最も外側に配置される最表層及び該最表層よりも下層側に位置する第２層の少なくとも２層を有し、最表層は、第２層及び端子又は配線層に繋がる第２配線層よりもイオン化傾向が小さい。
本発明によれば、端子又は配線層を絶縁層で覆われた複数の金属層によって構成し、最も外側に配置される最表層のイオン化傾向が第２層及び第２配線層のイオン化傾向より小さくなるように構成しているので、第２層が溶出するマイグレーションを抑制でき、電子部品内蔵基板が高集積化されたものであっても長期的な絶縁性を保持することができる。
なお、本明細書において、「電子部品内蔵基板」とは、電子部品が内蔵された単位基板である個別基板（個片、個品）のみではなく、その個別基板を複数有する集合基板（ワークボード、ワークシート）を含む。また、「電子部品」の種類は特に制限されず、例えば、ＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように動作周波数が非常に高いデジタルＩＣ、Ｆ-ＲＯＭやＳＤＲＡＭ等のメモリ系ＩＣ、高周波増幅器やアンテナスイッチ、高周波発振回路といったアナログＩＣ等の能動素子や、バリスタ、抵抗、コンデンサ等の受動素子等が挙げられる。さらに、電子部品内蔵基板における絶縁層及び／又は配線層は単層に限られず、それぞれ複数の絶縁層及び配線層が積層されたいわゆる多層構造を有していてももちろんよい。また、複数の金属層は、最表面に最表層を有し、その下層側に第２層が積層されている多層構造を有するものであれば如何なる積層構造を有していてもよく、例えば、最表層及び第２層が直接接触して積層されている態様の他、最表層及び第２層が中間層（他の金属層）を介して積層されている態様を包含するものである。
また本発明に係る配線基板では、最表層は、Ｐｄ、Ａｕ、ＮｉＢ合金、及びＮｉＰ合金の少なくとも一種を含むものであることも好ましい。
この好ましい態様では、最表層が、Ｐｄ、Ａｕ、ＮｉＢ合金、及びＮｉＰ合金の少なくとも一種を含むので、最も外側に配置される最表層のイオン化傾向が第２層及び第２配線層のイオン化傾向よりも小さくなるように構成することができる。
また本発明に係る配線基板では、最表層がＰｄを含み、第２層がＣｕを含むものであって、最表層と第２層とが直接当接するように配置され、絶縁層と接するように最表層が形成されており、第２配線層と接する部位においては最表層が形成されておらず、第２配線層が第２層と直接接続され、最表層を介さずに電気的に接続していることも好ましい。
この好ましい態様では、第２配線層が、最表層を介さずに、それよりも下層側に位置する第２層と直接接続されるので、その部位の電気抵抗の増大が抑制され、さらに、絶縁層に開口を加工形成する際に、下層側の第２層が、最表層によって保護され、その損傷が抑止される。最表層がＰｄを含むものであるため、端子又は配線層と絶縁層との密着性を一層向上させることができる。また、第２層がＣｕを含むものであるため、端子又は配線層と第２配線層との接続部位における電気抵抗の増大をより一層抑制することができる。
また本発明に係る配線基板では、最表層をＮｉＰ合金又はＮｉＢ合金とし、第２層をＣｕとするものであって、最表層と第２層とが直接当接するように配置されていることも好ましい。
この好ましい態様では、ＮｉＰ合金又はＮｉＢ合金が純Ｎｉに比べて耐酸性や耐アルカリ性に優れている性質を利用し、ＮｉＰ合金又はＮｉＢ合金を最表層に用いることで、ＡｕやＰｄを使用するより安価に構成することができる。
本発明に係る配線基板の製造方法は、端子又は配線層を基板上に形成する形成工程と、端子又は配線層を覆うように絶縁層を形成する絶縁層形成工程と、端子又は配線層の一部が露出するように絶縁層に開口を形成する開口形成工程と、端子又は配線層と電気的に接続するように少なくとも開口の内部に第２配線層を形成する配線層形成工程と、を備える配線基板の製造方法であって、端子又は配線層は、複数の金属層を有しており、且つ、複数の金属層は最も外側に配置される最表層及び該最表層よりも下層側に位置する第２層の少なくとも２層を有し、最表層は、第２層及び第２配線層よりもイオン化傾向が小さい。
また本発明に係る製造方法では、最表層は、Ｐｄ、Ａｕ、ＮｉＢ合金、及びＮｉＰ合金の少なくとも一種を含むものであることが好ましい。
また本発明に係る製造方法では、最表層がＰｄを含み、第２層がＣｕを含むものであって、最表層と第２層とが直接当接するように配置され、絶縁層と接するように最表層が形成されており、第２配線層と接する部位においては最表層が形成されておらず、第２配線層が第２層と直接接続され、最表層を介さずに電気的に接続されていることも好ましい。
また本発明に係る製造方法では、最表層がＮｉＢ合金を含み、第２層がＣｕを含むものであって、最表層と第２層とが直接当接するように配置されていることも好ましい。
また本発明に係る製造方法では、開口形成工程においては、ウェットブラスト処理により開口を形成することも好ましい。この好ましい態様では、絶縁層に開口を穿孔する際に発生し得る静電気に起因する帯電を防止し、電子部品を保護することができる。
本発明によれば、高集積化された微細構造を有する事で小型化するとともに、長期的な絶縁性を保持する事が可能である配線基板、及びその製造方法を提供することができる。
本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図であり、図６におけるＡ部の拡大模式図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態によって電子部品内蔵基板を製造している状態を示すフロー図である。 本発明に係る一実施形態である電子部品内蔵基板を示す拡大模式図である。 変形例である電子部品内蔵基板を示す拡大模式図である。 変形例である電子部品内蔵基板を示す拡大模式図である。 変形例である電子部品内蔵基板を示す拡大模式図である。
以下、添付図面を参照しながら本発明の実施の形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
図１〜図１０は、本発明による電子部品内蔵基板の製造方法の好適な一実施形態によって本発明の電子部品内蔵基板を製造している状態を示すプロセスフロー図（要部拡大断面図）であり、具体的には、ワークボードとして、複数の電子部品を内蔵する多層プリント基板の製造手順の一例を示す図である。なお、図７は、図６におけるＡ部の拡大模式図である。
以下、本発明の実施の形態について詳細に説明する。なお、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。また、図面の寸法比率は、図示の比率に限定されるものではない。さらに、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。またさらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
ここでは、まず、例えばガラスエポキシから形成された絶縁層１１の両面にＣｕ箔等の金属膜が貼合されてなる基材（ワークボード）、すなわち両面ＣＣＬ（Copper Clad Laminate）を準備する。次に、それをドリル及びレーザ穿孔してビアを開口し、さらに、無電解メッキ及び電解メッキを施した後、金属層を公知の手法によってパターニングすることにより、絶縁層１１中にビア導体１２、及び、絶縁層１１の両面に配線層（パターン）１３が形成された基体１０を得る（図１）。さらに、その基体１０の一面に例えば樹脂シート等を真空圧着等によって積層し、配線層１３上に更なる絶縁層１４が形成された基板２０を得る（図２）。このように、基板２０は、ＲＣＣ（Resin Coated Copper）構造を有している。
なお、配線層１３の材質としては、特に制限されず、上述したＣｕの他、例えば、Ａｕ、Ａｇ、Ｎｉ、Ｐｄ、Ｓｎ、Ｃｒ、Ａｌ、Ｗ、Ｆｅ、Ｔｉ、ＳＵＳ材等の金属導電材料が挙げられ、これらのなかでは、導電率やコストの観点からＣｕ等が好ましい（他の配線層についても同様である。）。
また、絶縁層１１に用いる材料は、シート状又はフィルム状に成形可能なものであれば特に制限されず使用可能であり、上述したガラスエポキシの他、例えば、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂、若しくはベンゾオキサジン樹脂の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料、またさらには、これらの樹脂に、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料、或いは、これらの樹脂をガラスクロス、アラミド繊維、不織布等に含浸させ材料、等を挙げることができ、電気特性、機械特性、吸水性、リフロー耐性等の観点から、適宜選択して用いることができる。
次いで、絶縁層１４上に電子部品１を載置する（図３：載置工程）。この電子部品１は、例えば、ベアチップ状態の半導体ＩＣ（ベアチップ：ダイ（Die））であり、略矩形板状をなす主面に多数の端子（電極）２を有している。なお、図示においては、端子電極２を２つのみ示し、それ以外の端子電極の表示を省略した。また、端子２及びその周辺の構造については、後述する。
さらに、電子部品１の裏面は研磨されており、これにより電子部品１の厚さは、通常の半導体ＩＣに比して薄くされている。具体的には、電子部品１の厚さは、例えば２００μｍ以下、より好ましくは５０〜１００μｍ程度とされる。この場合、電子部品１の裏面研磨処理は、その形成時にウエハの状態で多数の電子部品１に対して一括して行い、その後、ダイシングにより個別の電子部品１に分離することが好ましい。その他の方法として、研磨処理によって薄くする前にダイシングによって個別の電子部品１に裁断分離又はハーフカット等する場合には、熱硬化性樹脂等によって電子部品１の主面を覆った状態で裏面を研磨することもできる。さらに、電子部品１の裏面は、薄膜化或いは密着性を向上させるべく、エッチング、プラズマ処理、レーザ処理、ブラスト研磨、バフ研磨、薬品処理等による粗面化処理が施されていることが好ましい。
電子部品１が平置された基板２０上に、それらの電子部品１を覆うように、絶縁層３１及び導体層３２を形成し（図４：絶縁層形成工程）、さらに、その導体層３２の一部をエッチングにより除去して、必要な導体パターンを有する導体マスク３３（後に、後述の導体層４１及び配線層４３の一部になる。）を形成する（図５）。この際、絶縁層３１の形成は、例えば、未硬化又は半硬化状態の熱硬化性樹脂を塗布した後、未硬化樹脂の場合それを加熱して半硬化させ、さらに、プレス手段を用いて導体層３２とともに硬化成形することが好ましい。このようにすると、導体層３２、絶縁層３１、電子部品１のそれぞれの密着性が向上される。
次いで、エッチングにより除去されなかった導体マスク３３の開口パターンから露出した絶縁層３１を、公知のブラスト処理によって切削し、電子部品１の端子２上、及び、基板２０の一面側の配線層１３の一部上に、ビアホールＶ（開口）を形成する（図６：開口形成工程）。これにより、電子部品１の端子２、及び、基板２０の配線層１３の一部が、ビアホールＶ内に露出する。なお、絶縁層３１を貫通して基板２０の配線層１３上に開口したビアホールＶは、インナービアホールとして機能する。なお、ブラスト処理の種類としては、特に制限されないが、絶縁層３１にビアホールＶを穿孔する際に発生し得る静電気に起因する帯電を防止して電子部品１を保護する観点から、ウェットブラスト処理が好ましい。
ここで、上述の如く、図７は、図６におけるＡ部を拡大して示す模式図である。同図において、電子部品１の端子２は、複数の金属層が積層された構造を有している。すなわち、端子２は、ベアチップ状態の電子部品１のパッド電極であるＡｌ及び／又はＣｕ或いはそれを含む第１金属層２０１からなる第１金属層２０１上に、例えば、電子部品１の形成時のウエハの状態で一括して成膜された導電性を有する第２金属層２０２及び第３金属層２０３が積層されたものである。この場合の最表層となる第３金属層２０３は金属層２０１及び２０２に比して、イオン化傾向の小さい金属が採用されている。これらの第２金属層２０２及び第３金属層２０３は、例えば、置換メッキ、無電解メッキ、電解メッキ、スパッタリング、蒸着、又は、それらの適宜の組み合わせによって形成することができ、それらの総膜厚としては、例えば、１〜１０μｍ程度が好ましい。
かかる端子２の構造の好適な例として、具体的には、第１金属層２０１、第２金属層２０２、及び第３金属層２０３（なお、各層が複数層の積層構造を有していてもよい。）の順に、Ａｌ／Ｎｉ／Ｐｄ、Ａｌ／Ｎｉ／Ａｕ、Ａｌ／Ｎｉ／Ｐｄ／Ａｕ、Ｃｕ／Ｎｉ／Ｐｄ、Ｃｕ／Ｎｉ／Ａｕ、Ｃｕ／Ｎｉ／Ｐｄ／Ａｕ、Ｃｕ／Ｐｄ、Ｃｕ／Ｐｄ／Ａｕ等が挙げられる。尚、順番はこれに限られるものではなく、最表層である第３金属層２０３のイオン化傾向が、第１金属層２０１又は第２金属層２０２のイオン化傾向よりも小さいものであれば足りる。また、Ａｌは純Ａｌに限らずＣｕとの合金でも同様の効果が期待出来る。Ｎｉは純Ｎｉに限らずＰやＢとの合金でも同様の効果が期待出来る。Ｐｄは純Ｐｄに限らずＰとの合金でも同様の効果が期待できる。そのため、上述した元素の組み合わせは、合金となる元素に関わらず主成分に対しての構成である。
これらのなかでも、マスクを必要とせずに一括して金属層上のみに薄膜形成が可能であり、絶縁層３１との密着性、配線層との電気的接続性及びコストを考慮すると、電子部品１のパッド電極である第１金属層２０１上に、第２金属層２０２及び第３金属層２０３として、無電解メッキを用いたＮｉ／Ｐｄ膜、Ｎｉ／Ａｕ膜、又はそれらの少なくともいずれかを含む合金や複合金属の積層膜を形成することが望ましい。図１０に図７〜図９に対応する部分の模式的な構成図を示す。
図１０に示すように、電子部品１の主面に当接した少なくとも１つ以上の機能層Ｐ１が設けられている。機能層Ｐ１上には、端子電極としての第１金属層２０１が設けられている。第１金属層２０１上にはエッチストッパ層としての第２金属層２０２が設けられている。ビア導体４２（第２配線層）は、第２金属層２０２に直接当接するように形成されている。第２金属層２０２上には最表層としての第３金属層２０３が設けられている。ビア導体４２は、第３金属層２０３を貫通し、第２金属層２０２に直接当接している。第１金属層２０１，第２金属層２０２，及び第３金属層２０３の側方を保護するように、パッシベーション膜Ｐ２が設けられている。
更に詳説すると、電子部品１の端子２の最表層金属と絶縁層３１に用いられる材料との密着性が悪い場合、ビアホールＶ内に後述するビア導体を形成する際のメッキ処理前の前処理において、端子２の最表層と絶縁層３１の間に前処理液が混入してしまい、それに起因して生じ得る端子２の腐食によって配線抵抗が不都合な程度に高くなり、最悪の場合には断線に至るおそれがある。また、密着が悪い事により発生した隙間が原因で、隣接する端子間でエレクトロマイグレーションが発生し、絶縁不良に至るおそれがある。これに対し、端子２の最表層である第３金属層２０３の構成金属として、特にメッキ形成したＰｄもしくはＡｕを用いると、絶縁層３１との密着性を格段に高めることができる。
その一方で、更なる長期的な品質を求めた場合には、無電解メッキによるＮｉ及びＡｕの膜を形成する方法はＰ（リン）の高濃度偏析（ブラックパッド）によるＮｉの腐食が懸念されるため、第３金属層２０３の構成金属はＰｄが好ましい。しかしながら、Ｐｄは、電子部品１の配線等に好ましく使用されるＣｕやＡｌ等に比して抵抗値が高い傾向にある。そこで、図７に示すとおり、そのように抵抗値が比較的高い最表層である第３金属層２０３を、ビアホールＶの形成加工時に除去する。その除去を容易にするため、第３金属層２０３の厚さは、例えば０．０１〜１μｍ程度であることが好ましい。また、最表層である第３金属層２０３と、パッド電極（端子２の最下層）である第１金属層２０１との間の中間層である第２金属層２０２の厚さは、そのパッド電極が損傷したり消失したりしてしまうこと、さらには、パッド電極の消失したときに電子部品１本体を損傷してしまうことを防止するために、例えば２〜１０μｍ程度であることが好ましい。更には、第１金属層２０１が損傷しない厚さを確保出来れば、第２金属層は薄く、更には無くても良い。
次に、ビアホールＶ内に露呈した表面導体（第２金属層２０２）の酸化膜除去等を目的とした適宜の前処理を経て、ビアホールＶの内壁面及び底壁面、並びに、絶縁層３１及び導体マスク３３を覆うように、無電解メッキ及び電解メッキを施して配線導体を成長させることにより、導体マスク３３上に導体層４１を積層形成するとともに、電子部品１の端子２と導体層４１、及び、基板２０の配線層１３と導体層４１を接続するビア導体４２を形成する（図８）。そして、導体層４１に対して部分的なエッチングを施すことにより、所望のパターンを有する配線層４３（ビア導体４２もその一部となる。）を形成し、本発明による電子部品内蔵基板１００を得る（図９：図６及び図８に示すプロセスから配線層形成工程が構成される。）。
このような本実施形態の電子部品内蔵基板及びその製造方法によれば、電子部品１の端子２を構成する最表層である第３金属層２０３が、第１金属層２０１及び第２金属層２０２に比してイオン化傾向が小さい金属を採用される事によって、高温高湿下で動作中に第１金属層２０１及び第２金属層２０２がイオン化しても、エレクトロマイグレーションを抑制する事が可能となり、長期的絶縁信頼度を向上させることが可能となる。
また、第１金属層２０１（第２層）又は第２金属層２０２よりも電気抵抗が高い第３金属層２０３（最表層）が採用されているものの、ビアホールＶの形成時において、かかる第３金属層２０３（最表層）の一部を除去し、第２金属層２０２と配線層４３とを接続し、これにより第１金属層２０１（第２層）と配線層４３とが第３金属層２０３（最表層）を介さずに電気的に接続される。そのため、電子部品１の端子２と配線層４３等の配線との接続部位における電気抵抗を軽減することができ、導電特性を改善して製品の信頼性を向上させることが可能となる。
また、電子部品１の端子２を構成する最表層である第３金属層２０３が絶縁層３１との密着性（接着性）に優れるものを採用することにより、電子部品１の端子２（最表層である第３金属層２０３）と絶縁層３１との接続部位においては、両者の密着を非常に強固なものにすることも可能である。これにより、後の処理において端子２の損傷や断線、端子間絶縁不良等が発生することを確実に防止することができる。さらに、電子部品１の端子２が、第２金属層２０２を有するので、電子部品１のパッド電極である第１金属層２０１の損傷や消失、さらには、電子部品１の損傷を確実に抑止することが可能となる。
以上のことから、このような本実施形態の電子部品内蔵基板及びその製造方法によれば、端子間の長期絶縁信頼度を向上させるとともに、電子部品１の損傷とそれに起因する不具合の発生や歩留まりの低下を有効に防止することができ、同時に、従来であれば、電子部品１の端子２のパッド電極（第１金属層２０１）にスタッドバンプ等のバンプをひとつずつ形成することによってパッド電極の保護を図ることも想定されるが、そうすると、多大な時間とコストがかかってしまうのに対し、上述した本発明の実施形態によれば、そのような従来のバンプ形成は不要であるので、製品の生産性及び経済性を更に大幅に改善することもできる。
本実施形態に係る電子部品内蔵基板は上述した形態に限られるものではない。図１２に示すように、第１金属層２０１ａの上面並びに側面を覆うように、第２金属層２０２ａ及び第３金属層２０３ａを設けることも好ましい。このような形態を採用すれば、第１金属層２０１ａ側方におけるマイグレーションを抑制することができる。
更に、コストダウンの観点から、第２金属層２０２，２０２ａを省略することも好ましい態様である。図１２に、図１０に示す形態から第２金属層２０２を省略したもの、図１３に、図１１に示す形態から第２金属層２０２ａを省略したものをそれぞれ示す。
電子部品１の端子２に対する無電解Ｎｉメッキを行う方法として、主にＮｉＰ合金メッキもしくはＮｉＢ合金メッキを選択する事が可能である。Ｎｉに対してＮｉ合金は貴な金属となる。特に、ＮｉＰ合金メッキにおけるＰの比率を高くする事は酸やアルカリに対する耐食性が向上となる。
このため、電子部品１の端子２を構成する最表層金属はＮｉＰ及びＮｉＢ合金を選択した場合においても長期的絶縁信頼度を向上させることが可能である。具体的には、図１０〜図１３を参照しながら説明した形態において、である第３金属層２０３，２０３ａを、ＮｉＰ又はＮｉＢ合金で構成することも好ましいものである。
更に詳述すると、Ｃｕ電極に対する無電解ＮｉＰ合金メッキを行う手法は、一般的にＰｄ等の触媒を所望の電極に限らず全面に付与してＮｉＰ膜を積層させる手法をとるため、最終的には全面に付与した金属触媒を取り除く必要があり、除去作用が不十分な場合は絶縁性低下を招く要因になる。一方、Ｃｕ電極に対する無電解ＮｉＢ合金メッキを行う手法は、触媒付与が無く、金属に対して選択的に金属膜を形成する事が可能なため、長期的絶縁信頼度についてはＮｉＰ合金メッキよりＮｉＢ合金メッキの方が優位である。尚、図１０〜図１３に示したパッシベーション層Ｐ２を省略することも好ましい態様である。
上述した本実施形態は、電子部品を含む構成であるけれども、本発明が適用される実施形態はこれに限られるものではない。具体的には、イオン化傾向の小さい金属を配置する効果は、電子部品を構成する端子電極のみに限定されるものではない。具体的には、図１０に示す状態において、ビア導体４２よりもイオン化傾向の小さい金属を、ビア導体４２の上面及び側面に設けることで、隣接するビア導体４２間の絶縁性向上に資することができる。特に、完成状態における配線基板の最表層電極よりも、吸湿する絶縁体で覆われている内側層電極の方がより絶縁性向上の効果を期待できる。
１：電子部品
２：端子電極
１０：基体
１１：絶縁層
１２：ビア導体
１３：配線層
１４：絶縁層
２０：基板
３１：絶縁層
３２：導体層
３３：導体マスク
４１：導体層
４２：ビア導体
４３：配線層
１００：電子部品内蔵基板
２０１：第１金属層（第２層）、
２０２：第２金属層（エッチストッパ層）
２０３：第３金属層（最表層）
Ｖ：ビアホール（開口）
Ｐ１：機能層
Ｐ２：パッシベーション膜

Claims (5)

  1. 基板と、
    前記基板上に載置されたベアチップ状態の半導体ＩＣと、を備える配線基板であって、
    前記半導体ＩＣの端子は複数の金属層を有しており、前記複数の金属層は前記半導体ＩＣを前記基板上に載置した後に形成される絶縁層で覆われ、且つ、前記複数の金属層は最も外側に配置される最表層及び該最表層よりも下層側に位置しＣｕを含む第２層の少なくとも２層を有し、前記最表層は、前記第２層よりもイオン化傾向が小さいことを特徴とする配線基板。
  2. 前記最表層は、ＮｉＢ合金を含むものである、請求項１記載の配線基板。
  3. ベアチップ状態の半導体ＩＣを基板上に載置する載置工程と、
    前記基板上に載置された前記半導体ＩＣの端子を覆うように絶縁層を形成する絶縁層形成工程と、
    前記端子の一部が露出するように前記絶縁層に開口を形成する開口形成工程と、
    前記端子と電気的に接続するように少なくとも前記開口の内部にビア導体を形成する配線層形成工程と、を備える配線基板の製造方法であって、
    前記端子は、複数の金属層を有しており、且つ、前記複数の金属層は最も外側に配置される最表層及び該最表層よりも下層側に位置しＣｕを含む第２層の少なくとも２層を有し、前記最表層は、前記第２層よりもイオン化傾向が小さい、配線基板の製造方法。
  4. 前記最表層は、ＮｉＢ合金を含むものである、請求項３記載の配線基板の製造方法。
  5. 前記開口形成工程においては、ウェットブラスト処理により前記開口を形成する、請求項３又は４に記載の配線基板の製造方法。
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JPH1154919A (ja) * 1997-08-04 1999-02-26 Toagosei Co Ltd 多層プリント配線板およびその製造方法
JP3894770B2 (ja) * 2001-10-29 2007-03-22 京セラ株式会社 多層配線基板及びその製造方法
JP4034772B2 (ja) * 2004-09-16 2008-01-16 Ｔｄｋ株式会社 多層基板及びその製造方法
JP4817771B2 (ja) * 2005-09-09 2011-11-16 株式会社フジクラ 多層プリント配線板の製造方法
WO2007058603A1 (en) * 2005-11-18 2007-05-24 Replisaurus Technologies Ab Method of forming a multilayer structure
JP2008166479A (ja) * 2006-12-28 2008-07-17 Kobe Steel Ltd 配線基板、および、配線の形成方法
JP5488783B2 (ja) * 2009-01-30 2014-05-14 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
JP5560775B2 (ja) * 2009-05-20 2014-07-30 富士通株式会社 回路基板及びその製造方法

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