KR20040047591A - 전자 부품 실장 구조 및 그 제조 방법 - Google Patents

전자 부품 실장 구조 및 그 제조 방법 Download PDF

Info

Publication number
KR20040047591A
KR20040047591A KR1020030080809A KR20030080809A KR20040047591A KR 20040047591 A KR20040047591 A KR 20040047591A KR 1020030080809 A KR1020030080809 A KR 1020030080809A KR 20030080809 A KR20030080809 A KR 20030080809A KR 20040047591 A KR20040047591 A KR 20040047591A
Authority
KR
South Korea
Prior art keywords
film
electronic component
aluminum
pad
copper
Prior art date
Application number
KR1020030080809A
Other languages
English (en)
Inventor
스노하라마사히로
무라야마게이
마시노나오히로
히가시미츠토시
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20040047591A publication Critical patent/KR20040047591A/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

본 발명은 배선 기판 상에 전자 부품이 절연막내에 매설되고, 또한 페이스업으로 실장된 전자 부품 실장 구조에 있어서, 하등 문제가 발생하지 않고, 전자부품의 접속 패드 상에 비어 홀이 형성된 전자부품 실장 구조를 제공한다.
상기 과제를 해결하기 위해, 본 발명은 전자 부품(20)이 실장되는 피실장체와, 피실장체 상에, 가장 위에 에칭 스토퍼층(16)(동막, 금막, 은막 또는 도전성 페이스트막)을 구비한 접속 패드(18)를 갖는 전자 부품(20)의 접속 패드(18)가 상향으로 되어 실장된 전자 부품(20)과, 전자 부품(20)을 피복하는 층간 절연막(28a)과, 전자 부품(20)의 접속 패드(18)상에서의 층간 절연막(28a)에 형성된 비어 홀(28y)과, 비어 홀(28y)을 거쳐서, 접속 패드(18)에 접속된 배선 패턴(26b)을 포함한다.

Description

전자 부품 실장 구조 및 그 제조 방법{ELECTRONIC PARTS PACKAGING STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 부품 실장 구조 및 그 제조 방법에 관한 것으로, 더 구체적으로는, 전자 부품이 절연막에 매설된 상태로 배선 기판상에 실장된 전자 부품 실장 구조 및 그 제조 방법에 관한 것이다.
멀티미디어 기기를 실현하기 위한 주요 테크놀로지인 LSI 기술은 데이터 전송의 고속화, 대용량화를 향하여 착실히 개발이 진행되고 있다. 이것에 수반하여, LSI와 전자 기기의 인터페이스로 되는 실장 기술의 고밀도화가 진행되고 있다.
보다 고밀도화의 요구에서, 배선 기판 상에 반도체 칩이 절연막에 매설된 상태로 실장된 반도체 장치가 있다. 그 일례로서, 특허문헌1(일본 특개2001-217337호 공보)에는, 배선 기판 상에 박형화된 반도체 칩이 절연막에 매설된 상태로 페이스업(face-up)으로 실장되어, 반도체 칩의 전극 패드가 그 위의 절연막에 형성된 비어 홀 등을 거쳐서, 배선 기판의 양면에 마련된 외부 접속 단자에 접속된 반도체 장치가 기재되어 있다.
그런데, 상기한 것과 같은 반도체 장치를 제조하기 위해서는 반도체 칩의 접속 패드상의 절연막을 레이저 등에 의해 에칭하여 비어 홀을 형성할 필요가 있다. 이 때, 반도체 칩의 접속 패드가 알루미늄(Al)막으로 되는 경우, Al막은 레이저에 의해 에칭되기 쉬운 특성을 갖기 때문에, 레이저에 의해 절연막을 천공할 때에, 노출한 Al막이 레이저에 의해 에칭되어 주위로 비산하고, 더나아가서는 접속 패드의 일부가 소실해버리는 문제가 발생하기 쉽다. 이 때문에, 레이저에 의해 접속 패드의 근방 아래의 회로 소자에 데미지를 주게 되는 문제가 있다.
또한, 상기한 특허 문헌1에서는 상기한 바와 같은 반도체 칩의 접속 패드(Al막)상의 절연막을 레이저에 의해 에칭할 때의 문제에 관해서는 하등 고려하고 있지 않다.
본 발명은 이상의 과제를 감안하여 창작된 것이며, 배선 기판상에 전자 부품이 절연막내에 매설되고, 또한 페이스업으로 실장된 전자 부품 실장 구조에서, 하등 문제가 발생하지 않고, 전자 부품의 접속 패드상에 비어 홀이 형성되는 전자 부품 실장 구조 및 그 제조 방법을 제공함을 목적으로 한다.
도 1은 반도체 칩이 절연막에 매설되어 실장된 반도체 장치의 제조에서의 결점을 나타내는 단면도.
도 2는 본 발명의 제1 실시 형태의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도(그의 1).
도 3은 본 발명의 제1 실시 형태의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도(그의 2).
도 4는 본 발명의 제1 실시 형태의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도(그의 3).
도 5는 본 발명의 제1 실시 형태의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도(그의 4).
도 6은 본 발명의 제1 실시 형태의 전자 부품 실장 구조에 의한 접속 패드의 변형예 1을 나타내는 부분 단면도.
도 7은 본 발명의 제1 실시 형태의 전자 부품 실장 구조에 의한 접속 패드의 변형예 2를 나타내는 부분 단면도.
도 8은 본 발명의 제1 실시 형태의 전자 부품 실장 구조에 의한 접속 패드의변형예 3을 나타내는 부분 단면도.
도 9는 본 발명의 제2 실시 형태의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도(그의 1).
도 10은 본 발명의 제2 실시 형태의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도(그의 2).
도 11은 본 발명의 제2 실시 형태의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도(그의 3).
도 12는 본 발명의 제2 실시 형태의 전자 부품 실장 구조에 의한 접속 패드의 형성 방법의 변형예 1을 나타내는 부분 단면도.
도 13은 본 발명의 제2 실시 형태의 전자 부품 실장 구조에 의한 접속 패드의 형성 방법의 변형예 2를 나타내는 부분 단면도.
도 14는 본 발명의 제3 실시 형태의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도(그의 1).
도 15는 본 발명의 제3 실시 형태의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도(그의 2).
[부호의 설명]
1,1a…전자 부품 실장 구조, 10…실리콘 기판(반도체 웨이퍼), 11…패시베이션막, 12…Al 패드, 13…Cr막, 14…Ni막, 16,16x,16y…Cu막, 17…Au막, 18,18x…접속 패드, 19…Ag막, 20,20a,20x…반도체 칩(전자 부품), 24…베이스 기판, 24a…스루 홀, 24b…스루홀 도금층, 24c…수지, 26…제1 배선 패턴, 26a…제2 배선 패턴,26b…제3 배선 패턴, 27…접착층, 28…제1 층간 절연막, 28a…제2 층간 절연막, 28x…제1 비어 홀, 28y…제2 비어 홀, 30a…시드 Cu막, 30b…Cu막 패턴, 15,32…레지스트막, 15a,32a,34a…개구부, 34…솔더 레지스트막, 36…범프, 38…도전성 페이스트막.
상기 과제를 해결하기 위해, 본 발명은 전자 부품 실장 구조에 관하여, 전자 부품이 실장되는 피실장체와, 상기 피실장체 상에, 가장 위에 에칭 스토퍼 (stopper)층을 구비한 적층막으로 구성되는 접속 패드를 가진 상기 전자 부품의 그 접속 패드가 상향으로 되어 실장된 상기 전자 부품과, 상기 전자 부품을 피복하는 절연막과, 적어도 상기 전자 부품의 접속 패드상에서의 상기 절연막의 소정부에 형성된 비어 홀과, 상기 비어 홀을 거쳐서 상기 접속 패드에 접속된 배선 패턴을 갖는 것을 특징으로 한다.
본 발명의 전자 부품 실장 구조에서는, 전자 부품이, 그 접속 패드가 상향으로 되고(페이스업), 또한 절연막내에 매설된 상태로 피실장체 상에 실장되어 있다. 또한, 전자 부품의 접속 패드는, 그 가장 위에 에칭 스토퍼층을 구비한 적층막으로 구성되어 있다.
접속 패드의 하나의 바람직한 예로는 각각 밑에서부터 차례로, 알루미늄막／니켈막／동막, 알루미늄막／니켈막／금막, 알루미늄막／니켈막／동막／금막, 알루미늄막／니켈막／은막, 알루미늄막／크롬막／동막, 및 알루미늄막／도전성 페이스트막, 알루미늄막／티탄막／도전성 페이스트막, 알루미늄막/크롬막/도전성 페이스트막 및 알루미늄막/티탄막/동막의 군에서 선택되는 어느 하나의 적층막에 의해 구성된다.
또한, 전자 부품의 접속 패드상의 절연막에는 비어 홀이 형성되어 있고, 이 절연막상에는 비어 홀을 거쳐서 접속 패드에 접속된 배선 패턴이 형성되어 있다.
본 발명의 전자 부품 실장 구조에서는, 전자 부품의 접속 패드상의 절연막에 레이저에 의해 비어 홀이 형성될 때에, 접속 패드의 최상막이 레이저 프로세스에서의 에칭 스토퍼층으로서 기능하도록 되어 있다. 즉, 에칭 스토퍼층으로서의 동막, 금막, 은막 또는 도전성 페이스트막 등은, 접속 패드의 일반적인 재료인 Al막보다 레이저에 의한 에칭율(etching rate)이 매우 낮은 특성을 갖기 때문이다.
따라서, 최상층이 Al막으로 되는 접속 패드를 사용하는 경우와 달리, 비어홀 아래의 접속 패드가 소실하거나, 접속 패드의 근방 아래의 회로 소자에 데미지를 주거나 할 우려가 없어진다.
이와 같이, 전자 부품의 접속 패드상의 절연막에 형성되는 비어 홀은, 일반적인 레이저 프로세스에 의해, 하등 문제가 발생하지 않고 용이하게 형성된다. 따라서, 전자 부품이 피실장체 상에 페이스업으로 절연막내에 매설된 상태로 실장되고, 또한 전자 부품의 접속 패드가 비어 홀을 거쳐서 배선 패턴에 접속된 전자 부품 실장 구조가 비용 상승을 초래하지 않고, 또한 수율이 높은 상태로 용이하게 제조된다.
<발명의 실시의 형태>
이하, 본 발명의 실시의 형태에 대해서, 첨부의 도면을 참조하여 설명한다.
처음에, 반도체 칩이 절연막에 매설되어 실장된 반도체 장치의 제조에서의 결점에 대해서 설명한다. 도1은 반도체 칩이 절연막에 매설되어 실장된 반도체 장치의 제조에서의 결점을 나타내는 단면도이다.
도 1(a)에 나타내는 바와 같이, 우선, 소정의 배선 패턴(도시하지 않음)을 구비한 베이스 기판(100)상에 제1 층간 절연막(102)이 형성되고, 제1 층간 절연막(102)에 형성된 비어 홀(도시하지 않음)을 거쳐서, 베이스 기판(100)의 배선 패턴에 접속된 Cu배선(104)이 형성된다. 이 Cu배선(104)상에는 접착층(106)을 거쳐서 Al패드(108a)를 구비한 반도체 칩(108)이 그 접속 단자(108a)가 상측으로 된 상태(페이스업)로 고착된다.
이어서, 도 1(b)에 나타내는 바와 같이, 반도체 칩(108) 및 Cu배선(104)상에제2 층간 절연막(110)이 형성된다. 그 후에, 반도체 칩(108)의 Al 패드(108a)상의 제2 층간 절연막(110)의 소정부가 레이저에 의해 에칭되어 비어 홀(110a)이 형성된다.
이 때, 제2 층간 절연막(110)의 에칭을 종료한 후 오버 에칭을 행할 때, 반도체 칩(108)의 Al패드(108a)는 레이저에 의해 에칭되기 쉬운 특성을 갖기 때문에, Al패드(108a)의 Al이 비어 홀(110a)의 주위로 비산하고, 더나아가서는 비어 홀(110a)의 저부(底部)의 Al이 소실해 버리는 경우가 있다.
또, Al 패드(108a)가 레이저에 의해 파괴되어 버림에 수반하여, Al패드(108a)의 근방의 하측에 형성된 회로 소자에 데미지를 주게 된다. 이것은 반도체 장치의 칩 수율을 저하시키는 요인으로 된다.
본 발명의 실시 형태의 전자 부품 실장 구조는 상기한 과제를 해결할 수 있다.
(제1 실시 형태)
다음에, 본 발명의 제1 실시 형태의 전자 부품 실장 구조의 제조 방법을 설명한다. 도 2 ∼도 5는 본 발명의 제1 실시 형태의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도, 도 6∼도 8은 마찬가지로 전자 부품 실장 구조에 의한 접속 패드의 변형예를 나타내는 부분 단면도이다.
도 2(a)에 나타내는 바와 같이, 우선, 소정의 트랜지스터나 다층 배선(도시하지 않음) 등이 형성된, 두께가 400㎛ 정도의 실리콘 웨이퍼(10)(반도체 웨이퍼)을 준비한다. 이 실리콘 웨이퍼(10) 상면에는 알루미늄(Al) 또는 Al합금으로 되는Al패드(12)가 노출해 있고, Al패드(12) 이외의 부분은 실리콘 질화막이나 폴리이미드 수지 등으로 되는 패시베이션(passivation)막(11)으로 피복되어 있다.
그 후, 도 2(b)에 나타내는 바와 같이, 실리콘 웨이퍼(10)의 Al패드(12)상에 무전해 도금에 의해 니켈(Ni)막(14)을 형성한다. 그 형성 방법의 일례에 대해서 상세하게 설명하면, 우선, 실리콘 웨이퍼(10)를, 산성 침지 탈지재를 함유하는 전처리액(1)으로 처리하여 탈지한 뒤, 과황산암모늄액 또는 과산화수소수와 황산의 혼합액 등의 전처리액(2)으로 소프트 에칭한다.
이어서, 실리콘 웨이퍼(10)를 염산 또는 묽은황산 등의 전처리액(3)으로 처리하여 산세정한 뒤, 팔라디움계 촉매부여제를 함유하는 전처리액(4)으로 액티베이터(activator) 처리한다.
이와 같이 하여, 실리콘 웨이퍼(10)의 Al패드(12)에 Ni막(14)을 무전해 도금하기 위한 전처리가 행해진다. 또한, Al패드(12)는 상기한 전처리액(1)∼(4)에 내성을 갖고 있어, Al패드(12)가 전처리액으로 에칭되어 문제가 발생하는 경우는 없다.
이어서, 예를 들면, 설파민산니켈(400g／리터), 니켈(100g／리터), 브롬화니켈(15g／리터), 붕산(40g／리터) 조성의 도금액(온도：60℃ 정도)에, 실리콘 웨이퍼(10)를 침지시킴으로써, 실리콘 웨이퍼(10)의 Al패드(12)상에 막두께가 1∼3㎛정도인 Ni막(14)을 선택적으로 막형성한다.
그 다음에, 마찬가지로 도 2(b)에 나타내는 바와 같이, 실리콘 웨이퍼(10)의 Ni막(14)상에 무전해도금에 의해 동(Cu)막(16)을 형성한다. 그 형성 방법의 일례에 대해서 상세히 설명하면, 우선, 실리콘 웨이퍼(10)를, 계면활성제를 함유하는 전처리액(1)으로 콘디셔닝 처리한 후, 과황산암모늄 또는 과산화수소수와 황산의 혼합액 등의 전처리액(2)으로 소프트 에칭한다.
이어서, 실리콘 웨이퍼(10)를 염산 또는 묽은황산 등의 전처리액(3)으로 산세정한 뒤, 팔라디움 콜로이드액을 함유하는 전처리액(4)으로 액티베이터 처리한다. 그 후에, 실리콘 웨이퍼(10)를 염산 또는 묽은황산 등의 전처리액(5)으로 엑셀러레이터(accelerator) 처리한다.
이와 같이 하여, 실리콘 웨이퍼(10)의 Ni막(14)에 Cu막을 무전해도금하기 위한 전처리가 행해진다. 또한, Ni막(14)은 상기한 전처리액(1)∼(5)에 내성을 갖고 있어, Ni막(14)이 전처리액으로 에칭되어 문제가 발생하는 경우는 없다.
그 다음에, 마찬가지로 도 2(b)에 나타내는 바와 같이, 예를 들면, 황산구리, 수산화나트륨, 포름알데히드, 로셀염(Rochelle salt) 및 계면활성제를 함유하는 도금액(온도：45℃ 정도)에 실리콘 웨이퍼(10)를 침지함에 의해, Ni막(14)상에 막두께가 1∼5㎛정도의 Cu막(16)을 선택적으로 막형성한다.
이것에 의해, Al패드(12)상에 Ni막(14) 및 Cu막(16)이 선택적으로 형성되어 접속 패드(18)를 얻을 수 있다. 접속 패드(18)의 최상층의 Cu막(16)은, Al 패드(12)상에 형성되는 층간 절연막에 레이저에 의해 비어 홀을 형성할 때의 에칭 스토퍼층으로서 기능한다. Cu막은 Al막에 비해서 레이저에 의한 에칭율이 현저하게 낮은 특성을 갖기 때문이다.
또한, Al패드(12)상에 Ni막(14)을 거치지 않고 Cu막(16)을 직접 막형성하는방법도 있지만, Al패드(12)가 노출한 상태로 Cu막(16)의 무전해도금에서의 상기한 일련의 전처리를 행하면 Al패드(12)가 부식할 우려가 있기 때문에 바람직하지 않다.
상기한 형태에서는, 접속 패드(18)로서, 최상층에 레이저에 의한 에칭율이 낮은 Cu막(16)이 형성된 것을 예시했지만, 레이저에 의한 에칭율이 낮은 금속으로서 Cu막 외에 금(Au)막 또는 은(Ag)막 등을 들 수 있다.
따라서, 접속 패드(18)의 구조를 이하와 같은 구조로 해도 좋다. 즉, 접속 패드(18)의 변형예 1로는, 도 6에 나타내는 바와 같이, 밑에서부터 차례로, Al패드(12), 막두께가 1∼3㎛정도인 Ni막(14), 및 막두께가 0.05∼0.15㎛인 금(Au)막(17)으로 구성되도록 해도 좋다. 이 경우, 예를 들면, 금(10g／리터), 구연산이나 아세트산 등의 유기산(100g／리터), KOH나 NaOH 등의 수산화물( 50g／리터), 코발트 또는 니켈(100mg／리터)를 함유하는 도금액(온도：50℃ 정도)에 Ni막(14)이 형성된 실리콘 웨이퍼(10)를 침지함으로써, Ni막(14)상에 Au막(17)을 선택적으로 막형성한다.
또한, 접속 패드의 변형예 2로는, 도 7에 나타내는 바와 같이, 밑에서부터 차례로, Al 패드(12), 막두께가 1∼3㎛정도인 Ni막(14), 막두께가 1∼5㎛정도인 Cu막(16) 및 막두께가 0.05㎛정도인 Au막(17)으로 구성되는 것을 사용해도 좋다.
또한, 변형예 3으로는, 도 8에 나타내는 바와 같이, 밑에서부터 차례로, Al패드(12), 막두께가 1∼3㎛정도인 Ni막(14), 막두께가 1∼5㎛정도인 은(Ag)막(19)으로 구성되는 것을 사용해도 좋다. Ag막(19)은 일반적인 무전해도금에 의해Ni막(14)상에 선택적으로 막형성된다.
이와 같이 하여, 본 실시 형태에 의한 접속 패드(18)에서는, 그 가장 위에 레이저에 의한 에칭율이 Al막보다 낮은 금속막(Cu막(16), Au막(17) 또는 Ag막(19) 등)이 피복된 상태로 형성된다. 더구나, 본 실시 형태에서는, Al패드(12)상에 형성되는 금속막은 마스크 공정을 사용하지 않고 무전해도금에 의해 선택적으로 형성된다. 또한, 상기한 적층 구조의 접속 패드(18)의 예 이외의 변형예도 적용할 수 있는 것은 물론이다.
그 다음에, 도 2(c)에 나타내는 바와 같이, 실리콘 웨이퍼(10)의 소자불형성면(이하, 배면이라 함)을 그라인더(grinder)에 의해 연삭함으로써, 400㎛정도 두께의 실리콘 웨이퍼(10)를 10∼150㎛정도의 두께로 박형화한다.
이어서, 도 2(d)에 나타내는 바와 같이, 실리콘 웨이퍼(10)를 다이싱함으로써, 개편(個片)화한 복수의 반도체 칩(20)(전자 부품)을 얻는다. 또한, 전자 부품으로서 반도체 칩(20)을 예시했지만, 실리콘 칩의 한쪽 면에 콘덴서 소자나 저항을 구비한 것 등의 각종 전자 부품을 사용해도 좋다.
다음에, 상기한 반도체 칩(20)이 실장되는 배선 기판의 일례에 대해서 설명한다. 도 3(a)에 나타내는 바와 같이, 우선, 빌드 업(build-up) 배선 기판을 제조하기 위한 베이스 기판(24)을 준비한다. 이 베이스 기판(24)은 수지 등의 절연성 재료로 구성되어 있다. 또한 베이스 기판(24)에는 스루홀(24a)이 마련되어 있고, 이 스루홀(24a)에는 그 내면에 베이스 기판(24)상의 제1 배선 패턴(26)에 연결되는 스루홀 도금층(24b)이 형성되고, 그 구멍은 수지체(24c)로 매립되어 있다.
그 후, 제1 배선 패턴(26)을 피복하는 제1 층간 절연막(28)을 형성한다. 제1 층간 절연막(28)으로는 에폭시계, 폴리이미드계 또는 폴리페닐렌 에테르계 등의 수지 필름을 사용할 수 있다. 예를 들면, 제1 배선 패턴(26)상에 이들 수지 필름을 적층한 뒤, 80∼100℃로 열처리하여 경화시킴으로써, 막두께가 30∼50㎛정도인 수지층을 형성한다.
또한, 제1 층간 절연막(28)으로서의 수지막은, 상기한 수지 필름을 적층하는 방법 외에, 수지막을 스핀 코트법 또는 인쇄에 의해 형성하도록 해도 좋다. 또한, 제1 층간 절연막(28)으로서의 수지막 외에, CVD법에 의해 형성된 실리콘 산화막 등을 사용해도 좋다.
그 다음에, 제1 배선 패턴(26)상의 제1 층간 절연막(28)의 소정부에 제1 비어 홀(28x)을 형성한다.
이어서, 제1 층간 절연막(28)상에 세미애더티브(semi-additive)법에 의해 제 2배선 패턴(26a)을 형성한다. 상세하게 설명하면, 제1 비어 홀(28x)의 내면 및 제1 층간 절연막(28)상에 무전해도금에 의해 시드 Cu층(도시하지 않음)을 형성한 뒤, 소정 패턴의 개구부를 갖는 레지스트막(도시하지 않음)을 형성한다. 그 다음에, 시드 Cu막을 도금 급전(給電)층으로 사용한 전해 도금에 의해 레지스트막의 개구부에 Cu막을 형성한다. 이어서, 레지스트막을 제거한 뒤에, Cu막을 마스크로 하여 시드 Cu막을 에칭한다. 이것에 의해 제1 배선 패턴(26)에 제1 비어 홀(28x)을 거쳐서 접속된 제2 배선 패턴(26a)이 형성된다.
또한, 세미애더티브법 대신에, 서브트랙티브(subtractive)법 또는 풀애더티브법(full-addtive)에 의해 제2 배선 패턴(26a)을 형성해도 좋다.
이어서, 도 3(b)에 나타내는 바와 같이, 상술한 반도체 칩(20)의 배면을 제2 배선패턴(26a)상에 접착층(27)을 거쳐서 고착한다. 이것에 의해, 반도체 칩(20)은 그 접속 패드(18)가 상면으로 된 상태(페이스업)로 실장된다.
그 다음에, 도 3(c)에 나타내는 바와 같이, 반도체 칩(20) 및 제2 배선 패턴(26a)상에 상술한 제1 층간 절연막(28)과 동일한 수지층 등으로 되는 제2 층간 절연막(28a)을 형성한다. 이어서, 반도체 칩(20)의 접속 패드(18)상의 제2 층간 절연막(28a)의 소정부를 레이저에 의해 에칭하여 제2 비어 홀(28y)을 형성한다. 이 공정에서는, 제2 배선 패턴(26a)상의 제2 층간 절연막(28a)의 소정부도 레이저에 의해 에칭되어 제2 비어 홀(28y)이 형성된다.
이 때, 제2 층간 절연막(28a)을 레이저로 에칭한 뒤의 오버 에칭 시에, 접속 패드(18)의 최상층이 레이저에 노출된다. 그러나, 접속 패드(18)의 최상층은 레이저에 의한 에칭율이 낮은 Cu막(16)이기 때문에, Cu막(16)이 에칭 스토퍼층으로서 기능한다. 따라서, 접속 패드가 Al막으로 되는 경우와 달리, 접속 패드(18)로부터 그 주위에 Al이 비산하거나, 접속 패드(18)의 근방 아래의 회로 소자에 데미지가 생기는 것이 회피된다. 또한, 접속 패드(18)의 최상층이 Au막(17)이나 Ag막(19) 등으로 되는 경우(도 6∼도 8)도 동일한 효과를 나타낸다.
레이저로는, CO2레이저(파장：10.64nm), YAG 레이저(제3 고주파(파장： 0.355nm)), 또는, KrF 엑시머레이저(파장：0.248nm) 등이 사용된다.
접속 패드(18)의 최상층이 Cu막(16)으로 되는 경우, Cu막(16)의 에칭율이 다른 레이저보다 낮은 CO2레이저를 사용하는 것이 바람직하다. 또한, 접속 패드(18)의 최상층이 Ag막(19)으로 되는 경우, Ag막(19)의 에칭율이 다른 레이저보다 낮은 YAG 레이저를 사용하는 것이 바람직하다.
또한, 에칭 스토퍼층(Cu막(16) 등)은, 열전도성을 크게하여 레이저 조사시의 발열을 억제하기 위해서, 그 막두께가 가능한 한 두껍고, 또한 그 패드 면적이 가능한 한 크게 되도록 설정함이 바람직하다. 이러한 관점에서의 적합한 일례로는, Cu막(16)의 막두께가 3㎛정도 이상, 접속 패드(18)의 패드 면적이 80㎛□∼100㎛□정도, 제2 비어 홀(28y)의 구경이 50∼60㎛정도로 설정된다.
또한, 레이저 대신에, RIE(Reactive Ion Etching)를 사용하여 비어 홀을 형성하는 경우에도, 상기한 구성의 접속 패드(18)를 사용함에 의해, Al패드를 사용하는 경우와 비교하여 오버 에칭 시에 접속 패드(18)의 재료의 스퍼터링이 억제되기 때문에 편리하다.
그 다음에, 도 4(a)에 나타내는 바와 같이, 반도체 칩(20)의 접속 패드(18)가 노출한 구조체(도 3(c))상에, 무전해도금에 의해 시드 Cu막(30a)을 형성한다. 이때, 접속 패드(18)가 Al막만으로 되는 경우, 접속 패드(18)와 시드 Cu막(30a)의 밀착성에서 문제가 발생할 우려가 있다. 그러나, 본 실시 형태에서는, 시드 Cu막 (30a)은 접속 패드(18)의 최상층의 에칭 스토퍼층(도 4(a)의 예에서는 Cu막(16))상에 막형성되기 때문에, 접속 패드(18)과 시드 Cu막(30a)의 밀착성을 향상시킬 수있다.
그 후, 도 4(b)에 나타내는 바와 같이, 제3 배선 패턴에 대응하는 개구부 (32a)를 가진 레지스트 막(32)을 시드 Cu막(30a)상에 포토리소그래피에 의해 형성한다. 이어서, 시드 Cu막(30a)을 도금 급전층으로 이용한 전해 도금에 의해, 레지스트 막(32)의 개구부(32a)에 Cu막 패턴(30b)을 형성한다.
그 다음에, 도 4(c)에 나타내는 바와 같이, 레지스트 막(32)을 제거한 뒤에, Cu막 패턴(30b)을 마스크로 하여 시드 Cu막(30a)을 웨트 에칭함에 의해, 제3 배선 패턴(26b)으로 한다. 또한, 이 공정 뒤에, 도 3(b)∼도 4(c)까지의 공정을 소정회 반복함으로써, 반도체 칩(20)을 내장한 층간 절연막 및 배선 패턴을 다층화하여 형성하도록 해도 좋다.
그 다음에, 도 5에 나타내는 바와 같이, 제3 배선 패턴(26b)상에 그 접속부(26x)에 개구부(34a)를 갖는 솔더 레지스트막(34)을 형성한다. 이어서, 범프(36)를 구비한 반도체 칩(20a)을 준비하여, 제3 배선 패턴(26b)의 접속부(26x)에 반도체 칩(20a)의 범프(36)를 플립칩(flip-chip) 접합한다. 이 때, 제3 배선패턴 (26b)의 접속부(26x)에는 Ni／Au 도금을 행한다.
또한, 솔더 레지스트막(34)의 개구부(34a)에 땜납 볼을 탑재하는 등으로 범프를 형성하여, 반도체 칩(20a)의 접속 단자를 이 범프에 접합하도록 해도 좋다. 또한, 도 5의 구조체를 소정수의 반도체 칩(20)을 포함하도록 하여 분할할 필요가 있는 경우는, 반도체 칩(20a)을 플립칩 실장하기 전 또는 후에 분할하도록 해도 좋다.
이상에 의해, 본 실시 형태의 전자 부품 실장 구조(1)가 완성된다.
제1 실시 형태의 전자 부품 실장 구조(1)에서는, 베이스 기판(24) 상방의 제2 배선 패턴(26a)상에 제2 층간 절연막(28a)에 매설된 상태로 반도체 칩(20)이 페이스업으로 실장되어 있다. 이 반도체 칩(20)의 접속 패드(18)는 그 최상층에 레이저로 에칭시키기 어려운 재료로 되는 에칭 스토퍼층(Cu막(16) 등)을 구비하고 있다. 이 반도체 칩(20)의 접속 패드(18)상의 제2 층간 절연막(28a)에는 레이저로 천공된 제2 비어 홀(28y)이 형성되어 있다.
반도체 칩(20)의 접속 패드(18)에 접속된 제3 배선 패턴(26b)는, 제2 비어 홀(28y)을 거쳐서 제2 배선 패턴(26a)에 전기적으로 접속되어 있다. 또한, 제3 배선 패턴(26b)의 접속부(26x)에 개구부(34a)를 갖는 솔더 레지스트막(34)이 형성되어 있고, 반도체 칩(20a)의 범프(36)가 제3 배선 패턴(26b)의 접속부(26x)에 플립칩 실장되어 있다. 이와 같이 하여, 반도체 칩(20)은 그 접속 패드(18)가 배선 기판의 소정의 배선 패턴에 접속되어 있는 동시에, 상측에 배치된 반도체 칩(20a)과 상호 접속되어 있다.
또한, 본 실시 형태에서는, 반도체 칩(20)이 배선 기판의 제2 배선 패턴(26a) 상에 제2 층간 절연막(28a)에 매설된 상태로 실장된 형태를 예시했지만, 반도체 칩(20)이 제1 배선 패턴(26) 또는 제3 배선 패턴(26b)상에 동일하게 하여 층간 절연막에 매설되어 실장된 형태로 해도 좋다. 또는, 반도체 칩(20)이 베이스 기판(24)상, 제1 또는 제2 층간 절연막(28,28a)상에 실장된 형태로 해도 좋다. 즉, 반도체 칩(20)이 실장되는 피실장체로는 베이스 기판(24), 제1∼제3 배선패턴(26∼26b), 또는 제1, 제2 층간 절연막(28,28a) 등이다.
또한, 복수의 반도체 칩(20)이 복수의 층간 절연막에 각각 동일하게 매설되어 3차원적으로 다층화되어 실장되고, 그들의 반도체 칩(20)이 복수의 비어 홀을 거쳐서 상호 접속된 형태로 해도 좋다.
본 실시 형태의 전자 부품 실장 구조(1)에서는, 상술한 바와 같이, 반도체 칩(20)의 접속 패드(18)가 그 최상층에 레이저 프로세스에서의 에칭 스토퍼층(Cu막(16), Au막(17) 또는 Ag막(19) 등)을 구비하고 있으므로, 일반적인 레이저 비어 형성 방법에서 하등 문제가 발생하지 않고, 제2 층간 절연막(28a)에 제2 비어 홀(28y)이 형성된다. 이 때문에, 레이저 비어 형성 공정에서, 반도체 칩(20)의 접속 패드(18)가 소실하거나, 접속 패드(18)의 근방 아래의 회로 소자에 데미지를 주거나 할 우려가 없어진다.
이상에 따라, 전자 부품 실장 구조(1)가 비용 상승을 초래하지 않고, 또한 수율이 높은 상태로 용이하게 제조된다. 또한, 반도체 칩(20)이 내장된 층간 절연막 및 배선 패턴을 다층화 형성하여 고밀도인 전자 부품 실장 구조를 제조하는 경우도, 고성능인 것을 신뢰성이 높은 상태로 제조할 수 있게 된다.
(제2 실시 형태)
도 9∼도 11은 본 발명의 제2 실시 형태의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도, 도 12는 마찬가지로 전자 부품 실장 구조에 의한 접속 패드의 형성 방법의 변형예 1을 나타내는 부분 단면도, 도 13은 마찬가지로 전자 부품 실장 구조에 의한 접속 패드의 형성 방법의 변형예 2를 나타내는 부분 단면도이다.
제2 실시 형태가 제1 실시 형태와 다른 점은, Al패드(12)상에 에칭 스토퍼층을 선택적으로 형성하는 방법으로서, 무전해도금을 사용하는 것이 아니라, 포토리소그래피를 사용하는 것이다. 도 9∼도 13에서, 도 2∼도 5와 동일한 요소 및 동일 공정에 대해서는 그 자세한 설명을 생략한다.
본 발명의 제2 실시 형태의 전자 부품 실장 구조의 제조 방법은, 우선, 도 9(a)에 나타내는 바와 같이, 제1 실시 형태와 동일한 방법에 의해, 도 2(a)와 마찬가지로, Al 패드(12)가 노출하고, 그 이외의 부분이 패시베이션막(11)으로 피복된 구조를 갖는 실리콘 웨이퍼(10)(반도체 웨이퍼)를 준비한다.
그 후, 도 9(b)에 나타내는 바와 같이, Al패드(12) 및 패시베이션막(11)상에 스퍼터법 등에 의해 막두께가 0.05㎛정도인 크롬(Cr)막(13)을 막형성한다. 또한, 크롬(Cr)막(13) 대신에 티탄(Ti)막을 사용해도 좋다. 이어서, Cr막(13)상에 스퍼터법 등에 의해 막두께가 0.05∼2㎛정도인 Cu막(16x)을 막형성한다.
그 다음에, 도 9(c)에 나타내는 바와 같이, 포토리소그래피에 의해, Al패드(12)에 대응하는 부분을 피복하도록 패터닝시킨 레지스트 막(15)를 Cu막 (16x)상에 형성한다. 그 후, 레지스트막(15)를 마스크로 하여, 브롬화수소(HBr)와 과황산암모늄을 함유하는 용액(상온)을 사용한 웨트 에칭에 의해 Cu막(16x)을 에칭한다. 이어서, 동일한 레지스트 막(15)을 마스크로 하여, 3염화철(FeCl3)과 염산(HCl)을 함유하는 용액(40℃)을 사용한 웨트 에칭에 의해 Cr막(13)을 에칭한다. 그 후에, 레지스트막(15)을 제거한다.
이것에 의해, 도 9(d)에 나타내는 바와 같이, Al패드(12)상에 Cr막(13) 및 Cu막(16x)이 선택적으로 형성되어 제2 실시 형태에 의한 접속 패드(18x)가 얻어진다.
다음에, 제2 실시 형태에 의한 접속 패드(18x)의 형성 방법의 변형예에 대해서 설명한다. 변형예 1로는, 도 12(a)에 나타내는 바와 같이, 우선, 도 9(a)의 구조를 갖는 실리콘 웨이퍼(10)상에, Al패드(12)에 대응하는 부분에 개구부(15a)를 갖는 레지스트 막(15)을 포토리소그래피에 의해 형성한다.
그 후, 도 12(b)에 나타내는 바와 같이, 상술한 방법과 동일한 스퍼터법 등에 의해, Al패드(12) 및 레지스트 막(15)상에 Cr막(13) 및 Cu막(16x)을 순차 막형성한다.
이어서, 레지스트 박리액에 의해 레지스트막(15)을 제거한다. 이것에 의해, 도 12(c)에 나타내는 바와 같이, 이른바 리프트 오프법에 의해, 레지스트 막(15)상에 막형성된 Cr막(13) 및 Cu막(16x)이 레지스트막(15)과 동시에 제거되는 동시에, Al패드(12)상에 막형성된 Cr막(13)(또는 Ti막) 및 Cu막(16x)이 남겨져 상기한 접속 패드(18x)와 동일한 구성의 것을 얻을 수 있다. 변형예 1에서도, Cr막(13) 대신에 Ti막을 사용하도록 해도 좋다.
또한, 변형예 2로는, 도 13(a)에 나타내는 바와 같이, 우선, 도 9(a)와 동일한 구조의 실리콘 웨이퍼(10)의 Al패드(12) 및 패시베이션막(11) 상에, 막두께가 0.05㎛정도인 Cr막(13) 및 막두께가 0.05㎛정도인 제1 Cu막(16x)을 스퍼터법 등에의해 순차 막형성한다.
그 후, 도 13(b)에 나타내는 바와 같이, Al패드(12)에 대응하는 제1 Cu막(16x)의 부분에 개구부(15a)를 갖는 레지스트막(15)을 포토리소그래피에 의해 형성한다. 이어서, 도 13(c)에 나타내는 바와 같이, 제1 Cu막(16x)을 도금 급전층으로 이용한 전해 도금에 의해, 레지스트 막(15)을 마스크로 하여, 레지스트막(15)의 개구부(15a)에 막두께가 5∼10㎛정도인 제2 Cu막(16y)을 형성한다.
그 다음에, 레지스트막(15)을 제거한 뒤, 제2 Cu막(16y)을 마스크로 하여, 상술하는 방법과 마찬가지로 에첸트(etchant)를 사용한 웨트 에칭에 의해, 제1 Cu막(16x) 및 Cr막(13)을 순차 에칭한다.
이것에 의해, 도 13(d)에 나타내는 바와 같이, Al패드(12) 상에, Cr막(13), 제1 Cu막(16x) 및 제2 Cu막(16y)이 선택적으로 형성되어, 접속 패드(18x)를 얻을 수 있다. 변형예 2에서도, Cr막(13) 대신에 Ti막을 사용해도 좋다.
제1 실시 형태에서 설명한 바와 같이, 접속 패드(18x)의 열전도성을 향상시키는 등의 목적으로 후막(厚膜)(3㎛정도 이상)의 Cu막을 형성하는 경우, 상술한 스퍼터법과 포토리소그래피에 의한 형성 방법에서는, 막형성이나 웨트 에칭에서의 처리량(throughput) 등이 문제로 되는 경우가 상정된다. 이 때문에, 변형예 2에서는, 우선, 스퍼터법으로 박막의 Cr막(13) 및 제1 Cu막(16x)을 형성한 뒤에, 전해도금에 의해 Al패드(12)의 상방에 후막의 제2 Cu막(16y)을 선택적으로 형성한다. 그 후, 후막의 제2 Cu막(16y)을 마스크로 하여 제1 Cu막(16x) 및 Cr막(13)을 에칭함으로써 접속 패드(18x)를 형성하도록 하고 있다.
이와 같이 함으로써, 스퍼터법과 포토리소그래피를 사용하는 제2 실시 형태에서도, 막두께가 두꺼운 에칭 스토퍼층을 갖는 접속 패드(18x)를 용이하게 형성할 수 있다.
이상 같이, 변형예 1 또는 변형예 2의 형성 방법을 사용하여 접속 패드(18x)를 형성하게 해도 좋다.
그 다음에, 도 10(a)에 나타내는 바와 같이, 제1 실시 형태와 동일하게, 접속 패드(18x)가 형성된 실리콘 웨이퍼(10)의 배면을 그라인더에 의해 연삭함으로써, 실리콘 웨이퍼(10)의 두께를 10∼150㎛로 박형화한다.
이어서, 도 10(b)에 나타내는 바와 같이, 제1 실시 형태와 마찬가지로, 접속 패드(18x)가 형성된 실리콘 웨이퍼(10)를 다이싱함으로써, 개편화된 복수의 반도체 칩(20x)을 얻는다.
그 다음에, 도 11에 나타내는 바와 같이, 이 반도체 칩(20x)을 사용하여, 제1 실시 형태의 도 3(a)∼도 5까지의 공정과 동일한 공정을 수행함으로써, 제2 실시 형태의 전자 부품 실장 구조(1a)를 얻을 수 있다.
제2 실시 형태의 전자 부품 실장 구조(1a)는 제1 실시 형태와 동일한 효과를 나타낸다.
또한, 제2 실시 형태에서도, 제1 실시 형태에서 설명한 각종의 변형이나 변경을 행한 형태로 해도 좋다.
(제3 실시의 형태)
도 14는 본 발명의 제3 실시 형태의 전자 부품 실장 구조의 제조 방법을 나타내는 부분 단면도이다. 제3 실시 형태가 제1 실시 형태와 다른 점은 Al 패드(12)상에 도전성 페이스트막을 형성하여 레이저 프로세스에서의 에칭 스토퍼층으로 하는 것이다. 제3 실시 형태에서는 제1 실시 형태와 동일 공정에 대해서는 그 상세한 설명을 생략한다.
본 발명의 제3 실시 형태의 전자 부품 실장 구조의 제조 방법은, 도 14(a)에 나타낸 바와 같이, 우선, 제1 실시 형태와 동일한 Al패드(12)를 구비한 실리콘 웨이퍼(10)(반도체 웨이퍼)을 준비한다. 그 후, 도 14(b)에 나타내는 바와 같이, Al 패드(12)상에 도전성 페이스트막(38)을 선택적으로 형성한다. 예를 들면, 스크린 인쇄 등에 의해 도전성 페이스트재가 Al 패드(12)상에 도포된 뒤에, 경화되어 도전성 페이스트막(38)으로 된다. 이것에 의해, Al 패드(12)와 도전성 페이스트막(38)에 의해 구성되는 접속 패드(18y)를 얻을 수 있다.
도전성 페이스트(38)로는, 예를 들면, 에폭시계 수지 또는 폴리이미드계 수지 중에 동(Cu), 은(Ag), 금(Au) 또는 니켈(Ni) 등의 도전성 입자가 분산된 것이 사용된다. 제3 실시 형태에서는, 이 도전성 페이스트막(38)이 제1 실시 형태에서 설명한 Cu막(16) 등과 동일하게 레이저 프로세스에서의 에칭 스토퍼층으로서 기능한다.
도전성 페이스트막(38)을 사용함에 따라, 10㎛정도의 후막의 에칭 스토퍼층을 복잡한 공정을 필요로 하지 않고 단시간에 간이하게 형성할 수 있다.
또한, Al패드(12)와 도전성 페이스트막(38)의 사이에 Cr막 또는 Ti막이 형성된 형태로 해도 좋다. 이 Cr막 또는 Ti막은 스퍼터 및 포토리소그래피, 또는, 전해 도금에 의해 Al패드(12)상에 선택적으로 형성한다.
그 다음에, 도 14(c)에 나타내는 바와 같이, 제1 실시 형태와 동일하게, 접속 패드(18y)가 형성된 실리콘 웨이퍼(10)의 배면을 그라인더에 의해 연삭함으로써, 실리콘 웨이퍼(10)의 두께를 10∼150㎛로 박형화한다.
이어서, 도 14(d)에 나타내는 바와 같이, 제1 실시 형태와 동일하게, 접속 패드(18y)가 형성된 실리콘 웨이퍼(10)를 다이싱함으로써, 개편화된 복수의 반도체 칩(20y)을 얻는다.
그 다음에, 도 15에 나타내는 바와 같이, 이 반도체 칩(20y)을 사용하여, 제1 실시 형태의 도 3(a)∼도 5까지의 공정과 동일한 공정을 수행함으로써, 제3 실시 형태의 전자 부품 실장 구조(1b)를 얻을 수 있다.
제3 실시 형태의 전자 부품 실장 구조(1b)는 제1 실시 형태와 동일한 효과를 나타낸다.
또한, 제3 실시 형태에서도, 제1 실시 형태에서 설명한 각종 변형이나 변경을 행한 형태로 해도 좋다.
이상, 제1∼제3 실시 형태에 의해, 본 발명을 상세하게 설명했지만, 본 발명의 범위는 상술한 실시 형태에 구체적으로 나타낸 예에 한정되지 않고, 이 발명을 일탈하지 않는 요지의 범위에서의 상기의 실시 형태의 변경은 본 발명의 범위에 포함된다.
본 발명은 반도체 칩의 본래의 금속 패드(예를 들면 Al패드)상에 그 금속 패드보다 레이저에 의한 에칭율이 낮은 에칭 스토퍼층을 마련하게 함을 특징의 하나로 한다.
따라서, 실시 형태에서는 Al패드 상에 레이저에 의한 에칭율이 낮은 금속막이나 도전성 페이스트 막을 마련한 형태를 예시했지만, Al 이외의 금속 패드상에 그것보다 레이저에 의한 에칭율이 낮은 금속막이나 도전성 페이스트막을 형성한 형태로 해도 좋다. 즉, Al 패드 이외의 요구되는 각종 금속 패드를 구비한 전자 부품에도 본 발명을 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에서는, 전자 부품이 그 접속 패드가 상향으로 되고, 또한 절연막에 매설된 상태로 피실장체 상에 실장되어 있다. 또한, 전자 부품의 접속 패드는, 그 가장 위에 에칭 스토퍼층을 구비한 적층막에 의해 구성되어 있다. 또한, 전자 부품의 접속 패드상의 절연막에는 스루홀이 형성되어 있어서, 이 절연막상에는 비어 홀을 거쳐서 접속 패드에 접속된 배선 패턴이 형성되어 있다.
본 발명에서는, 전자 부품의 접속 패드상의 절연막에 레이저에 의해 비어 홀이 형성될 때에, 접속 패드의 최상막이 레이저 프로세스에서의 에칭 스토퍼층으로서 기능하도록 하고 있다. 이 때문에, Al막으로 되는 접속 패드를 사용하는 경우와 달리, 비어 홀 아래의 접속 패드가 소실하거나, 접속 패드의 근방 아래의 회로 소자에 데미지를 주거나 할 우려가 없어진다.
이와 같이, 본 발명의 전자 부품 실장 구조는, 비용 상승을 초래하지 않고, 수율이 높은 상태로 용이하게 제조된다.

Claims (16)

  1. 전자 부품이 실장되는 피실장체와,
    상기 피실장체 상에, 가장 위에 에칭 스토퍼층을 구비한 적층막으로 구성된 접속 패드를 갖는 상기 전자 부품의 그 접속 패드가 상향으로 되어 실장된 상기 전자 부품과,
    상기 전자 부품을 피복하는 절연막과,
    적어도 상기 전자 부품의 접속 패드상에서의 상기 절연막의 소정부에 형성된 비어 홀과,
    상기 비어 홀을 거쳐서, 상기 접속 패드에 접속된 배선 패턴을 갖는 것을 특징으로 하는 전자 부품 실장 구조.
  2. 제1항에 있어서,
    상기 에칭 스토퍼층은 동막, 금막, 은막 또는 도전성 페이스트막인 것을 특징으로 하는 전자 부품 실장 구조.
  3. 제1항에 있어서,
    상기 접속 패드는 각각 밑에서부터 차례로, 알루미늄막／니켈막／동막, 알루미늄막／니켈막／금막, 알루미늄막／니켈막／동막／금막, 알루미늄막／니켈막／은막, 알루미늄막／크롬막／동막, 알루미늄막／도전성 페이스트막, 알루미늄막／티탄막／도전성 페이스트막, 알루미늄막／크롬막／도전성 페이스트막, 및 알루미늄막／티탄막／동막의 군에서 선택되는 어느 하나의 적층막으로 구성되는 것을 특징으로 하는 전자 부품 실장 구조.
  4. 제1항에 있어서,
    상기 피실장체는 배선 패턴을 구비한 베이스 기판, 또는 그 베이스 기판 상에 절연막과 배선 패턴이 소정수 적층된 구조체이며, 상기 접속 패드에 접속된 배선 패턴은 상기 절연막에 형성된 비어 홀을 거쳐서 상기 전자 부품의 하측의 상기 배선 패턴에 전기적으로 접속되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  5. 제4항에 있어서,
    복수의 상기 전자 부품이 복수의 상기 절연막에 매설된 상태로 3차원적으로 실장되고, 상기 복수의 전자 부품은 상기 절연막에 형성된 상기 비어 홀 및 상기 배선 패턴을 거쳐서 상호 접속되어 있는 것을 특징으로 하는 전자 부품 실장 구조.
  6. 제1항에 있어서,
    상기 전자 부품의 접속 패드에 접속된 배선 패턴에는,
    상측 전자 부품의 범프가 플립칩(flip-chip) 실장되어 있는 것을 특징으로 전자 부품 실장 구조.
  7. 제1항에 있어서,
    상기 전자 부품의 두께는 150㎛정도 이하인 것을 특징으로 하는 전자 부품 실장 구조.
  8. 가장 위에 에칭 스토퍼층을 구비한 적층막으로 구성된 접속 패드를 갖는 전자 부품을 준비하는 공정과,
    피실장체 상에, 상기 전자 부품을, 그 접속 패드를 상향으로 한 상태로 실장하는 공정과,
    상기 전자 부품을 피복하는 절연막을 형성하는 공정과,
    적어도 상기 접속 패드상의 절연막의 소정부를 레이저에 의해 에칭함으로써, 비어 홀을 형성하는 공정과
    상기 비어 홀을 거쳐서 상기 접속 패드에 접속되는 배선 패턴을 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  9. 제8항에 있어서,
    상기 에칭 스토퍼층은 동막, 금막, 은막 또는 도전성 페이스트막인 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  10. 제8항에 있어서,
    상기 접속 패드는 각각 밑에서부터 차례로, 알루미늄막／니켈막／동막, 알루미늄막／니켈막／금막, 알루미늄막／니켈막／동막／금막, 알루미늄막／니켈막／은막, 알루미늄막／크롬막／동막, 알루미늄막／도전성 페이스트막, 알루미늄막／티탄막／도전성 페이스트막, 알루미늄막／크롬막／도전성 페이스트막, 및 알루미늄막／티탄막／동막의 군에서 선택되는 어느 하나의 적층막으로 되고, 상기 접속 패드의 최상막은 상기 레이저로 비어 홀을 형성할 때의 상기 에칭 스토퍼층으로서 기능하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  11. 제10항에 있어서,
    상기 접속 패드는 상기 알루미늄막／니켈막／동막, 상기 알루미늄막／니켈막／금막, 상기 알루미늄막／니켈막／동막／금막, 또는 상기 알루미늄막／니켈막／은막으로 되고,
    상기 전자 부품을 준비하는 공정은,
    알루미늄 패드를 구비한 반도체 웨이퍼의 그 알루미늄 패드 상에, 무전해도금에 의해 상기 니켈막을 선택적으로 형성하는 공정과,
    상기 니켈막 상에, 무전해도금에 의해, 상기 동막, 상기 금막, 상기 동막／금막, 또는 상기 은막을 선택적으로 형성하여 상기 접속 패드로 하는 공정과,
    상기 반도체 웨이퍼의 배면을 연삭하여 박형화하는 공정과,
    상기 반도체 웨이퍼를 다이싱함에 의해 상기 전자 부품을 얻는 공정을 포함하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  12. 제10항에 있어서,
    상기 접속 패드는 상기 알루미늄막／크롬막／동막, 또는 상기 알루미늄막／티탄막／동막으로 되고,
    상기 전자 부품을 준비하는 공정은,
    알루미늄 패드를 구비한 반도체 웨이퍼 상에, 상기 크롬막 또는 티탄막과 상기 동막을 순차 형성하는 공정과,
    상기 동막 또는 티탄막과 크롬막을 패터닝함에 의해, 상기 알루미늄 패드상에 상기 크롬막 또는 티탄막과 상기 동막을 남겨서 상기 접속 패드로 하는 공정과,
    상기 반도체 웨이퍼의 배면을 연삭하여 박형화하는 공정과,
    상기 반도체 웨이퍼를 다이싱함에 의해 상기 전자 부품을 얻는 공정을 포함하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  13. 제10항에 있어서,
    상기 접속 패드는 상기 알루미늄막／크롬막／동막, 또는 상기 알루미늄막／티탄막／동막으로 되고,
    상기 전자 부품을 준비하는 공정은,
    알루미늄 패드를 구비한 반도체 웨이퍼의 그 알루미늄 패드상에 개구부를 갖는 레지스트 막을 형성하는 공정과,
    상기 레지스트막 및 알루미늄 패드 상에, 상기 크롬막 또는 티탄막과 상기 동막을 순차 형성하는 공정과,
    상기 레지스트막을 제거하여, 상기 레지스트 막상의 상기 크롬막 또는 티탄막과 상기 동막을 리프트 오프함에 의해, 알루미늄 패드 상에 상기 크롬막 또는 티탄막과 상기 동막을 선택적으로 남겨서 상기 접속 패드로 하는 공정과,
    상기 반도체 웨이퍼의 배면을 연삭하여 박형화하는 공정과,
    상기 반도체 웨이퍼를 다이싱함에 의해 상기 전자 부품을 얻는 공정을 포함하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  14. 제10항에 있어서,
    상기 접속 패드는 상기 알루미늄막／크롬막／동막, 또는 상기 알루미늄막／티탄막／동막으로 되고,
    상기 전자 부품을 준비하는 공정은,
    알루미늄 패드를 구비한 반도체 웨이퍼 상에, 상기 크롬막 또는 티탄막과 제1 동막을 순차 형성하는 공정과,
    상기 알루미늄 패드에 대응하는 상기 제1 동막 상의 부분에 개구부를 갖는 레지스트막을 형성하는 공정과,
    전해 도금에 의해, 상기 레지스트의 개구부에 제2 동막을 형성하는 공정과,
    상기 레지스트막을 제거한 뒤에, 상기 제2 동막을 마스크로 하여 상기 제1 동막과 상기 크롬막 또는 티탄막을 에칭함에 의해 상기 접속 패드로 하는 공정과,
    상기 반도체 웨이퍼의 배면를 연삭하여 박형화하는 공정과,
    상기 반도체 웨이퍼를 다이싱함에 의해 상기 전자 부품을 얻는 공정을 포함하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  15. 제10항에 있어서,
    상기 접속 패드는 상기 알루미늄막／도전성 페이스트막, 상기 알루미늄막／티탄막／도전성 페이스트막, 또는 상기 알루미늄막／크롬막／도전성 페이스트막으로 되고,
    상기 전자 부품을 준비하는 공정은,
    알루미늄 패드를 구비한 반도체 웨이퍼의 그 알루미늄 패드 상, 또는 그 알루미늄 패드 상에 형성된 상기 티탄막 또는 상기 크롬막 상에 도전성 페이스트재를 선택적으로 도포함에 의해 상기 도전성 페이스트막을 형성하는 공정과,
    상기 반도체 웨이퍼의 배면을 연삭하여 박형화하는 공정과,
    상기 반도체 웨이퍼를 다이싱함에 의해 상기 전자 부품을 얻는 공정을 포함하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
  16. 제8항에 있어서,
    상기 피실장체는 배선 패턴을 구비한 베이스 기판, 또는 그 베이스 기판 상에 절연막과 배선 패턴이 소정수 적층된 구조체이며,
    상기 비어 홀을 형성하는 공정에서, 상기 전자 부품의 하측의 그 배선 패턴 상의 상기 절연막의 소정부에 비어 홀을 동시에 형성하고,
    상기 접속 패드에 접속된 배선 패턴을 형성하는 공정에서, 상기 접속 패드에접속된 배선 패턴이 그 비어 홀을 거쳐서 상기 전자 부품의 하측의 상기 배선 패턴에 전기적으로 접속되도록 형성하는 것을 특징으로 하는 전자 부품 실장 구조의 제조 방법.
KR1020030080809A 2002-11-26 2003-11-15 전자 부품 실장 구조 및 그 제조 방법 KR20040047591A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00342024 2002-11-26
JP2002342024A JP4209178B2 (ja) 2002-11-26 2002-11-26 電子部品実装構造及びその製造方法

Publications (1)

Publication Number Publication Date
KR20040047591A true KR20040047591A (ko) 2004-06-05

Family

ID=32290407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030080809A KR20040047591A (ko) 2002-11-26 2003-11-15 전자 부품 실장 구조 및 그 제조 방법

Country Status (6)

Country Link
US (2) US7217888B2 (ko)
EP (1) EP1424731A3 (ko)
JP (1) JP4209178B2 (ko)
KR (1) KR20040047591A (ko)
CN (1) CN1503359A (ko)
TW (1) TWI326912B (ko)

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7633765B1 (en) * 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US7723210B2 (en) * 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US10811277B2 (en) * 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US20050224987A1 (en) * 2004-04-07 2005-10-13 Hortaleza Edgardo R Structure and method for contact pads having double overcoat-protected bondable metal plugs over copper-metallized integrated circuits
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
JP2005327984A (ja) * 2004-05-17 2005-11-24 Shinko Electric Ind Co Ltd 電子部品及び電子部品実装構造の製造方法
US20050258533A1 (en) * 2004-05-21 2005-11-24 Matsushita Electric Industrial Co., Ltd. Semiconductor device mounting structure
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
KR100858075B1 (ko) * 2004-07-06 2008-09-11 도쿄엘렉트론가부시키가이샤 인터포저
US7083425B2 (en) * 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7420282B2 (en) * 2004-10-18 2008-09-02 Sharp Kabushiki Kaisha Connection structure for connecting semiconductor element and wiring board, and semiconductor device
US7353598B2 (en) * 2004-11-08 2008-04-08 Alien Technology Corporation Assembly comprising functional devices and method of making same
TWI295089B (en) * 2004-12-28 2008-03-21 Ngk Spark Plug Co Wiring substrate and the manufacturing method of the same
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
CN101868120A (zh) * 2005-06-30 2010-10-20 揖斐电株式会社 印刷线路板及其制造方法
EP1887846A4 (en) * 2005-06-30 2010-08-11 Ibiden Co Ltd CIRCUIT BOARD
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
TWI297941B (en) * 2005-10-13 2008-06-11 Phoenix Prec Technology Corp Semiconductor device with electroless plating metal connecting layer and method for fabricating the same
US8101868B2 (en) 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP5164362B2 (ja) * 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) * 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
KR100748558B1 (ko) * 2006-06-19 2007-08-10 삼성전자주식회사 칩 사이즈 패키지 및 그 제조 방법
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
DE102007022959B4 (de) * 2007-05-16 2012-04-19 Infineon Technologies Ag Verfahren zur Herstellung von Halbleitervorrichtungen
US7863088B2 (en) 2007-05-16 2011-01-04 Infineon Technologies Ag Semiconductor device including covering a semiconductor with a molding compound and forming a through hole in the molding compound
US9953910B2 (en) * 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
US9610758B2 (en) * 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
JP5188120B2 (ja) * 2007-08-10 2013-04-24 新光電気工業株式会社 半導体装置
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
US8253230B2 (en) 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
WO2009156970A1 (en) * 2008-06-26 2009-12-30 Nxp B.V. Packaged semiconductor product and method for manufacture thereof
JP5313626B2 (ja) 2008-10-27 2013-10-09 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
JPWO2010134511A1 (ja) * 2009-05-20 2012-11-12 日本電気株式会社 半導体装置及び半導体装置の製造方法
CN101925255B (zh) * 2009-06-12 2012-02-22 华通电脑股份有限公司 埋设有电子元件的电路板及其制造方法
US8390083B2 (en) 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
WO2011125380A1 (ja) * 2010-04-08 2011-10-13 日本電気株式会社 半導体素子内蔵配線基板
JP5875216B2 (ja) * 2010-05-12 2016-03-02 日本発條株式会社 圧電素子の電気的接続構造の製造方法
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8728873B2 (en) 2010-09-10 2014-05-20 Infineon Technologies Ag Methods for filling a contact hole in a chip package arrangement and chip package arrangements
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
WO2012051340A1 (en) 2010-10-12 2012-04-19 Analog Devices, Inc. Microphone package with embedded asic
US20120295447A1 (en) * 2010-11-24 2012-11-22 Air Products And Chemicals, Inc. Compositions and Methods for Texturing of Silicon Wafers
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
JP5540276B2 (ja) * 2011-03-31 2014-07-02 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
JP5729100B2 (ja) 2011-04-11 2015-06-03 ソニー株式会社 半導体装置の製造方法、半導体装置、電子機器
US8970046B2 (en) * 2011-07-18 2015-03-03 Samsung Electronics Co., Ltd. Semiconductor packages and methods of forming the same
US20130037929A1 (en) * 2011-08-09 2013-02-14 Kay S. Essig Stackable wafer level packages and related methods
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US20140209926A1 (en) * 2013-01-28 2014-07-31 Win Semiconductors Corp. Semiconductor integrated circuit
US9082765B2 (en) * 2013-03-08 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace (BOT) structures and methods for forming the same
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
EP2999319B1 (en) * 2013-05-14 2020-07-08 Meiko Electronics Co., Ltd. Method for manufacturing a component-embedded substrate, and a component-embedded substrate
US9847462B2 (en) 2013-10-29 2017-12-19 Point Engineering Co., Ltd. Array substrate for mounting chip and method for manufacturing the same
WO2015077808A1 (de) * 2013-11-27 2015-06-04 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplattenstruktur
CN104694030B (zh) * 2013-12-10 2016-12-07 中国航空工业第六一八研究所 一种零件表面贴膜绝缘处理方法
AT515101B1 (de) 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
AT515447B1 (de) 2014-02-27 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte
US11523520B2 (en) 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
US10217704B1 (en) * 2017-01-05 2019-02-26 National Technology & Engineering Solutions Of Sandia, Llc Method for simultaneous modification of multiple semiconductor device features
JP6822192B2 (ja) * 2017-02-13 2021-01-27 Tdk株式会社 電子部品内蔵基板
JP6904055B2 (ja) * 2017-05-19 2021-07-14 Tdk株式会社 半導体ｉｃ内蔵基板及びその製造方法
TWI733056B (zh) * 2018-09-19 2021-07-11 矽品精密工業股份有限公司 電子封裝件及其製法
EP3723117A1 (en) 2019-04-10 2020-10-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
US11824031B2 (en) * 2020-06-10 2023-11-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure with dielectric structure covering upper surface of chip

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62293740A (ja) * 1986-06-13 1987-12-21 Fujitsu Ltd 半導体装置の製造方法
KR930004295B1 (ko) * 1988-12-24 1993-05-22 삼성전자 주식회사 Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법
US5288664A (en) * 1990-07-11 1994-02-22 Fujitsu Ltd. Method of forming wiring of semiconductor device
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
JP3093429B2 (ja) * 1992-04-28 2000-10-03 日本電気株式会社 半導体装置の製造方法
US5374792A (en) * 1993-01-04 1994-12-20 General Electric Company Micromechanical moving structures including multiple contact switching system
JPH06260441A (ja) * 1993-03-03 1994-09-16 Nec Corp 半導体装置の製造方法
KR0171069B1 (ko) * 1994-10-27 1999-03-30 문정환 반도체 장치의 접촉부 형성방법
EP1335422B1 (en) * 1995-03-24 2013-01-16 Shinko Electric Industries Co., Ltd. Process for making a chip sized semiconductor device
US5911887A (en) * 1996-07-19 1999-06-15 Cypress Semiconductor Corporation Method of etching a bond pad
SG60099A1 (en) * 1996-08-16 1999-02-22 Sony Corp Semiconductor package and manufacturing method of lead frame
JP2967755B2 (ja) * 1997-04-17 1999-10-25 日本電気株式会社 半導体装置の製造方法
KR100319614B1 (ko) * 1999-04-08 2002-01-05 김영환 반도체 소자의 배선 형성 방법
JP2001196522A (ja) 2000-01-12 2001-07-19 Nec Corp プリント配線板およびマルチチップ・モジュール
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
JP3455948B2 (ja) 2000-05-19 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
US6603191B2 (en) 2000-05-18 2003-08-05 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP2002050721A (ja) 2000-08-03 2002-02-15 Hitachi Cable Ltd 電子装置及びその製造方法
US6350633B1 (en) * 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
EP1321980A4 (en) 2000-09-25 2007-04-04 Ibiden Co Ltd SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, MULTILAYER PRINTED CIRCUIT BOARD, AND METHOD FOR MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD
JP4931283B2 (ja) * 2000-09-25 2012-05-16 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US6448108B1 (en) * 2000-10-02 2002-09-10 Charles W. C. Lin Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment
JP4270769B2 (ja) 2000-12-15 2009-06-03 イビデン株式会社 多層プリント配線板の製造方法
JP4863560B2 (ja) * 2001-03-13 2012-01-25 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
TW557536B (en) * 2002-05-27 2003-10-11 Via Tech Inc High density integrated circuit packages and method for the same
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法

Also Published As

Publication number Publication date
EP1424731A2 (en) 2004-06-02
US20060073639A1 (en) 2006-04-06
TW200423373A (en) 2004-11-01
CN1503359A (zh) 2004-06-09
US7217888B2 (en) 2007-05-15
JP2004179288A (ja) 2004-06-24
US20040113260A1 (en) 2004-06-17
JP4209178B2 (ja) 2009-01-14
TWI326912B (en) 2010-07-01
EP1424731A3 (en) 2007-07-18
US7530163B2 (en) 2009-05-12

Similar Documents

Publication Publication Date Title
KR20040047591A (ko) 전자 부품 실장 구조 및 그 제조 방법
JP3877717B2 (ja) 半導体装置およびその製造方法
US8129625B2 (en) Multilayer printed wiring board
US6504227B1 (en) Passive semiconductor device mounted as daughter chip on active semiconductor device
JP4400802B2 (ja) リードフレーム及びその製造方法並びに半導体装置
KR100896810B1 (ko) 인쇄회로기판 및 그 제조방법
KR101077380B1 (ko) 인쇄회로기판 및 그 제조방법
JP2010171377A (ja) 貫通電極基板及びその製造方法
JP2005327984A (ja) 電子部品及び電子部品実装構造の製造方法
US20030122256A1 (en) Substrate within a Ni/Au structure electroplated on electrical contact pads and method for fabricating the same
US9786747B2 (en) Wiring substrate, manufacturing method of wiring substrate and electronic component device
US20130313004A1 (en) Package substrate
KR19980087404A (ko) 리드 프레임, 그 제조 방법, 반도체 장치 및 그 제조 방법
KR100740664B1 (ko) 반도체장치 및 그 제조방법
JP2008288607A (ja) 電子部品実装構造の製造方法
JP2004363573A (ja) 半導体チップ実装体およびその製造方法
JP2011082531A (ja) 貫通電極基板及びその製造方法
TW200843063A (en) Structure of semiconductor chip and package structure having semiconductor chip embedded therein
US20040105955A1 (en) Lamination process and structure of high layout density substrate
WO2003100850A1 (fr) Substrat, tableau de connexions, substrat pour boitier a semi-conducteur, boitier a semi-conducteur et leurs procedes de production
JP2000340708A (ja) 多層配線基板及びその製造方法並びに半導体装置
JP2012004506A (ja) 半導体装置及びその製造方法
JP3272945B2 (ja) 配線基板の製造方法
JP2003347477A (ja) 基板、半導体パッケージ用基板、半導体装置及び半導体パッケージ
JP3107535B2 (ja) 配線基板、回路部品実装体、および配線基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application