KR100740664B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR100740664B1
KR100740664B1 KR1020010014981A KR20010014981A KR100740664B1 KR 100740664 B1 KR100740664 B1 KR 100740664B1 KR 1020010014981 A KR1020010014981 A KR 1020010014981A KR 20010014981 A KR20010014981 A KR 20010014981A KR 100740664 B1 KR100740664 B1 KR 100740664B1
Authority
KR
South Korea
Prior art keywords
insulating film
opening
film
conductor film
pad
Prior art date
Application number
KR1020010014981A
Other languages
English (en)
Other versions
KR20010093682A (ko
Inventor
시바타가즈다카
Original Assignee
로무 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로무 가부시키가이샤 filed Critical 로무 가부시키가이샤
Publication of KR20010093682A publication Critical patent/KR20010093682A/ko
Application granted granted Critical
Publication of KR100740664B1 publication Critical patent/KR100740664B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체기판상에 설치된 전기접속용의 패드와, 상기 반도체기판의 표면을 피복함과 동시에, 상기 패드를 노출시키는 개구를 갖는 제 1 절연막과, 이 제 1 절연막의 상기 개구의 저면에 있어서, 상기 패드에 접합되어 있음과 동시에, 상기 개구외의 상기 제 1 절연막의 표면까지 뻗어 형성된 도체막과, 이 도체막을 피복함과 동시에 이 도체막의 일부를 노출시키는 개구를 갖는 제 2 절연막과, 이 제 2 절연막의 상기 개구내에 상기 도체막과 접합되도록 배치된 접속부재를 구비한 반도체장치.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND PRODUCTION PROCESS THEREOF}
도 1a∼도 1e는, 본 발명의 제 1의 실시형태에 관한 반도체장치의 제조방법을 공정순으로 나타내는 단면도.
도 2는, 본 발명의 제 2의 실시형태에 관한 반도체장치의 제조방법을 설명하기 위한 도해적인 단면도.
도 3은, 반도체기판의 활성면에 범프를 형성하기 위한 종래기술을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
11. 제 1 폴리이미드막 12. 제 2 폴리이미드막
15. 레지스트막 21. 도체막
21a. 얇은 도체막 B. 범프
W. 반도체웨이퍼 Wa. 활성면
본 발명은 반도체기판상의 패드에 접속된 도체막을 갖는 반도체장치 및 그 제조방법에 관한 것이다.
한 쌍의 반도체칩의 활성면끼리를 중첩시키는 칩·온·칩(chip·on·chip)구조나, 반도체칩의 활성면을 배선기판에 대향시켜 접합하는 플립칩 본딩구조에 있어서는, 반도체칩의 활성면에, 범프(bump)라 불리우는 전기접속용의 융기물이 형성된다.
도 3에는, 이와 같은 반도체칩의 표면 부근의 구성이 도해적으로 나타나 있다.
반도체기판(51)의 활성면(51a)에는, 외부배선의 일부를 노출시킨 패드(52)가 설치되어 있다.
이 패드(52)를 노출시키는 개구(53)를 갖는 폴리이미드막(54)에 의해, 반도체기판(51)의 활성면(51a)이 피복되어 있다.
그리고, 개구(53)내에는, 패드(52)상에 범프(55)가 배치되어 있다.
이 범프(55)는, 폴리이미드막(54)의 표면 보다 융기되어 형성되어 있다.
범프(55)의 형성은, 예를 들면, 무전해 도금법에 의해 행해진다.
무전해 도금법에서는, 폴리이미드막(54)의 표면에 부착성이 양호한 금속막을 형성할 수가 없기 때문에, 스스로 개구(53)내에 있어서 패드(52)상에 금 또는 동 등의 양도체(良導體)의 후막(厚膜)을 성장시키므로서, 범프(55)가 형성된다.
그러나, 무전해 도금법에 의한 후막의 형성에는 장시간을 요하기 때문에, 폴리이미드막(54)에 형성된 개구(53)를 매립하고, 또한 폴리이미드막(54)의 표면으로부터 융기되는 범프(55)를 형성하는 데에는 극히 긴시간을 요한다.
그 때문에 반도체칩의 제조에 요하는 시간이 길어진다는 문제가 있었다.
본 발명의 목적은, 접속부재를 갖는 반도체장치의 생산성을 향상시킬 수 있는 반도체장치 및 그 제조방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은, 반도체기판상의 절연막의 표면에 부착성이 양호한 저(低)저항의 도체막을 단시간에 형성할 수가 있는 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 반도체장치는, 반도체기판상에 설치된 전기접속용의 패드와, 상기 반도체기판의 표면을 피복함과 동시에, 상기 패드를 노출시키는 개구를 갖는 제 1 절연막과, 이 제 1 절연막의 상기 개구의 저면에 있어서 상기 패드에 접합되어 있음과 동시에, 상기 개구 외의 상기 제 1 절연막의 표면까지 뻗어 형성된 도체막과, 이 도체막을 피복함과 동시에, 이 도체막의 일부를 노출시키는 개구를 갖는 제 2 절연막과, 이 제 2 절연막의 상기 개구내에, 상기 도체막과 접합되도록 배치된 접속부재를 포함한다.
이와 같은 반도체장치는, 전기접속용의 패드가 설치된 반도체기판의 표면을, 상기 패드를 노출시키는 개구를 갖는 제 1 절연막으로 피복하는 공정과, 이 제 1 절연막의 표면 및 상기 개구의 내벽면을 개질(改質)하는 공정과, 상기 제 1 절연막의 표면, 상기 개구의 내벽면, 및 상기 개구의 저면에 있어서 노출되는 상기 패드의 표면을 피복하는 얇은 도체막을 이온교환반응에 의해 형성하는 공정과, 상기 얇 은 도체막을 이용하여 급전(給電)을 행하는 전해도금법에 의해, 상기 얇은 도체막을 후막화 하는 공정과, 상기 후막화 된 도체막을 피복함과 동시에, 이 도체막의 일부를 노출시키는 개구를 갖는 제 2 절연막을 형성하는 공정과, 상기 제 2 절연막의 상기 개구내에, 후막화 된 도체막과 접합되는 접속부재를 형성하는 공정을 포함하는 제조방법에 의해 제작할 수가 있다.
이 방법에 의하면, 제 1 절연막의 표면 및 이 제 1 절연막에 형성된 개구의 내벽면을 개질하므로서, 이 개질된 표면에는, 이온교환반응을 이용하므로서, 부착성이 양호한 얇은 도체막을 형성할 수가 있다.
이 얇은 도체막을 이용하여 급전을 행할 수가 있기 때문에, 전해도금법에 의해, 이 얇은 도체막을 후막화 할 수가 있다.
전해도금법에 의한 도체막의 후막화는, 단시간에 행할 수 있으므로, 결과적으로 부착성이 양호한 후막 형상의 제 1 절연막상에 신속하게 형성할 수가 있다.
그 후는, 후막화 된 도체막을 제 2 절연막으로 피복하고, 이 제 2 절연막에 개구를 형성하여, 그 개구내에 있어서, 상기 후막화된 도체막과 접합되는 접속부재를 형성하면 된다.
상기 제 1 절연막의 표면개질처리는, 제 1 절연막의 표면에 양이온교환기를 도입하는 처리라도 된다.
이 표면개질처리가 실시된 제 1 절연막의 표면을, 도체막을 구성해야할 금속재료의 이온을 함유하는 수용액에 접촉시키므로서, 이온교환반응을 발생시킬 수가 있다.
이 이온교환반응에 의해, 금속이온이 양이온교환기와 치환되어, 제 1 절연막의 표면에 흡착된다.
상기 접속부재는, 다른 고체장치(예를 들면, 별도의 반도체칩 또는 배선기판)와의 접속을 위한 범프라도 된다.
또, 상기 접속부재는, 제 2 절연막의 개구의 저면에 있어서 도체막에 접합되고, 또한 제 2 절연막의 표면까지 뻗는 별개의 도체막이라도 된다.
이 경우에는, 제 2 절연막에 의해 절연된 2층의 도체막에 의해, 소위 다층배선구조가 구성되게 된다.
상기 제 1 절연막은 폴리이미드수지로 이루어져도 된다.
이 경우에는, 제 1 절연막의 표면 및 이 제 1 절연막에 형성된 개구의 내벽면의 개질처리는, 예를들면, 수산화칼륨수용액을 사용해서 폴리이미드수지의 이미드 사슬을 개열(開裂)시켜, 제 1 절연막의 표면에 양이온교환기로서의 카르복실기를 도입하는 처리라도 된다.
그 후에, 접속부재를 구성하는 금속재료의 이온을 포함하는 수용액 중에 제 1 절연막을 침지시키므로서, 제 1 절연막의 표면에 있어서 이온교환반응을 발생시킬 수가 있고, 그 금속재료로 된 접속부재를 제 1 절연막의 표면 및 그 개구의 내벽면 및 패드의 표면에 형성할 수가 있다.
제 1 절연막의 재료에는, 폴리이미드수지 외에도, 예를들면, 에폭시수지를 채용할 수도 있다.
이 경우에는, 제 1 절연막의 표면개질처리는, 제 1 절연막을 황산수용액중에 침지시키므로서, 그 표면에 양이온교환기로서의 술포(sulfo)기를 도입하는 처리라도 된다.
이와 같이해서 표면개질처리 된 에폭시수지막을, 금속이온을 함유하는 수용액중에 침지시켜 이온교환반응을 일으키면, 이 금속이온이 제 1 절연막의 표면에 흡착된다.
제 1 절연막의 재료에는, 그 외에도, 이미드결합 혹은 아시드결합 또는 이미드결합 및 아시드결합의 양쪽을 포함하는 수지를 사용할 수가 있다.
상기 제 2 절연막에는, 제 1 절연막의 경우와 마찬가지로, 폴리이미드수지나 에폭시수지, 그 외에도 이미드결합 혹은 아시드결합 또는 이미드결합 및 아시드결합의 양쪽을 포함하는 수지를 구성재료로서 사용할 수가 있다.
특히, 제 2 절연막에 의해 절연된 한쌍의 도체막을 사용해서 다층배선구조를 형성하는 경우에는, 제 2 절연막의 구성재료로서, 폴리이미드수지 또는 에폭시수지를 사용해서, 상술한 바와 같은 표면개질처리를, 제 2 절연막의 표면 및 그 개구의 내벽면에 대해 실시하는 것이 바람직하다.
본 발명의 다른 형태에 관한 방법은, 반도체기판상에 절연막을 형성하는 공정과, 이 절연막의 표면을 개질하는 공정과, 이 개질된 절연막의 표면에 이온교환반응에 의해 얇은 도체막을 형성하는 공정과, 이 얇은 도체막을 사용해서 급전을 행하는 전해도금법에 의해 상기 얇은 도체막을 후막화 하는 공정을 포함한다.
이 방법에 의하면, 절연막의 표면개질처리에 이어 이온교환반응을 행하므로서, 절연막의 표면에 부착성이 양호한 얇은 도체막을 형성할 수가 있다.
그리고, 이 얇은 도체막을 전해도금에 의해 후막화 하므로서, 결과적으로 부착성이 양호한 저저항의 도체막을 단시간에 절연막상에 형성할 수가 있다.
이에 의해, 반도체장치의 생산성 향상에 기여할 수가 있다.
본 발명에 있어서의 상술한, 또는, 또 다른 목적 특징 및 효과는 첨부도면을 참조하여 다음에 기술하는 실시형태의 설명에 의해 더욱 명백해 질 것이다.
(실시예)
도 1a∼도 1e는 본 발명의 제 1의 실시형태에 관한 반도체장치의 제조방법을 공정순으로 나타내는 단면도이다.
반도체웨이퍼(W)(반도체기판)의 표면에는, 복수개의 반도체칩에 대응한 복수의 소자형성영역이 설치되어 있고, 이들 복수의 소자형성영역은, 스크라이브 라인(scribe line)영역(L)에 의해 구분되어 있다.
이 스크라이브 라인영역(L)은, 다이싱소에 의해, 웨이퍼(W)로부터 개개의 반도체칩을 절단하는 때의 절단선에 따른 영역이다.
개개의 반도체칩에 대응한 소자형성영역에는, 별개의 고체장치(반도체칩 또는 배선기판 등)와의 전기접속을 위한 패드(P)가 활성면(Wa)에 설치되어 있다.
이 패드(P)는, 활성면(Wa)을 덮는 제 1 폴리이미드막(11)(제 1 절연막)에 형성된 개구(11a)로부터 노출되어 있다.
패드(P)는, 활성면(Wa)에 조립된 트랜지스터나 저항기 등의 기능소자로 구성된 내부회로에 전기 접속된 내부배선의 일부를 노출시킨 것이다.
활성면(Wa)에 제 1 폴리이미드막(11)이 형성된 도 1a의 상태로부터, 도 1b에 나타내는 바와 같이, 얇은 도체막(21a)이 형성된다.
이 얇은 도체막(21a)의 형성에는, 예를 들면, 「폴리이미드수지 및 에폭시수지의 표면개질을 이용하는 직접 금속화에 관한 기초적 연구」(스나후나 외, 일렉트로닉스 실장 학회지 vol.2 No.5(1999), pp 390-393) 및 「폴리이미드수지의 표면개질을 이용하는 Co/Pt 다층막의 제조 및 자기적 특성」(다무라 외, 표면기술협회 제99회 강연대회 요지집(1999), pp35-36) 등에서 보고되어 있는 방법을 적용할 수가 있다.
즉, 제 1 폴리이미드막(11)의 표면 및 개구(11a)의 내벽면에 대해, 표면개질처리가 실시된다.
이 표면개질처리는, 구체적으로는, 제 1 폴리이미드막(11)이 형성된 도 1a 상태의 반도체웨이퍼(W)를 수산화칼륨 수용액 중에 침지시키므로서, 제 1 폴리이미드막(11)의 표층부분에 있어서의 이미드 사슬을 개열시켜, 이 제 1 폴리이미드막(11)의 표면에 카르복실기를 도입하므로서 행해진다.
이와 같이하여 표면개질처리가 실시된 제 1 폴리이미드막(11)의 표면에 대하여, 이온교환반응에 의해, 얇은 도체막(21a)을 양호한 부착성으로 형성할 수가 있다.
이 이온교환반응은, 예를 들면, 제 1 폴리이미드막(11)에 대하여 표면개질처리를 실시한 후의 반도체웨이퍼(W)를, 금속이온을 함유하는 수용액중에 침지시키므로서 행해진다.
예를 들면, 황산동의 수용액 중에 침지시키면, 얇은 도체막(21a)으로서의 동 박막을 제 1 폴리이미드막(11)의 표면 및 그 개구(11a)의 내벽면 및 패드(P)의 표면에 형성할 수가 있다.
이렇게 하여, 제 1 폴리이미드막(11)의 표면에 얇은 도체막(21a)이 형성된 후에는, 이 얇은 도체막(21a)을 이용해서 급전을 행하는 전해도금법에 의해, 도 1c에 나타내는 바와 같이, 두꺼운 도체막(21)이 형성된다.
즉, 전해도금법에 의해 얇은 도체막(21a)을 후막화 하므로서, 저저항화한 도체막(21)이 제 1 폴리이미드막(11)의 표면에 형성되게 된다.
전해도금시의 급전은, 스크라이브 라인영역(L)에 있어서의 얇은 도체막(21a)을 전극에 접속하므로서 행해진다.
전해도금법에 의한 얇은 도체막(21)의 후막화는 단시간으로 행할 수가 있기 때문에, 이온교환반응에 의한 얇은 도체막(21)의 형성 및 그 후막화를 경유해서 형성되는 도체막(21)은, 단시간의 공정으로 달성된다.
다음에, 도 1d에 나타내는 바와 같이, 제 1 폴리이미드막(11)의 표면에 레지스트막(15)이 패턴형성된다.
이 레지스트막(15)의 형성에 앞서서, 후막화 된 도체막(21a)에 있어서, 개구(11a)에 대응하는 부분에 형성되어 있는 오목부(25)에 절연재(17)가 매립된다.
이어서, 레지스트막(15)을 마스크로 한 에칭에 의해, 도체막(21)이 패터닝된다.
그후, 도 1e에 나타내는 바와 같이, 레지스트막(15)이 박리되고, 도체막(21)의 표면과, 이 도체막(21)의 불필요부분을 에칭 제거하므로서 노출된 제 1 폴리이 미드막(11)의 표면을 피복하도록, 제 2 폴리이미드막(12)(제 2 절연막)이 형성된다.
이 제 2 폴리이미드막(12)에는, 제 1 폴리이미드막(11)의 개구(11a)를 피한 위치에 개구(12a)가 형성된다.
그리고, 이 개구(12a)내에 범프(B)가 형성된다.
스크라이브 라인영역(L)에 있어서, 제 1 폴리이미드막(11)에 개구(11b)를 형성해 두면, 범프(B)는, 개구(11b)로부터 노출되는 도체막(21)으로부터 급전하므로서 행하는 전해도금에 의해, 신속히 형성할 수가 있다.
범프(B)는, 전해도금법에 의한 신속한 공정에 의해, 개구(12a)를 완전매립하고, 또한, 제 2 폴리이미드막(12)의 표면으로부터 융기된 후막형상으로 형성된다.
그후, 스크라이브 라인영역(L)에 따라 다이싱소로 웨이퍼(W)를 절단하므로서, 반도체칩의 개개의 칩이 얻어진다.
이상과 같이, 본 실시형태에 의하면, 제 1 폴리이미드막(11)의 표면개질처리와, 이 표면개질처리 후의 제 1 폴리이미드막(11)의 표면에 대한 이온교환반응에 의해, 얇은 도체막(21a)이 형성된다.
그리고, 이 얇은 도체막(21a)을 후막화하므로서, 저저항화 된 도체막(21)을 제 1 폴리이미드막(11)상에 형성할 수가 있다.
이온교환반응에 의한 얇은 도체막(21a)의 형성에는 그렇게 시간을 요하지 않고, 또, 전해도금에 의한 얇은 도체막(21a)의 후막화는 신속히 행해진다.
이에 의해 반도체칩의 생산성을 향상시킬 수가 있다.
이 실시형태의 방법에 따라 제작된 반도체칩은, 도 1e에 나타내는 바와 같이, 제 1 폴리이미드막(11)에 형성된 개구(11a)로부터 어긋난 위치에, 다른 고체장치와의 접속부재로서의 범프(B)를 갖는 것이 된다.
그 결과, 범프(B)와 반도체기판으로서의 웨이퍼(W)의 활성면(Wa) 사이에, 제 1 폴리이미드막(11)이 개재되게 된다.
이와 같은 구조는, 다른 고체장치와 접합된 경우에, 범프(B)가 받는 압력이, 반도체기판(웨이퍼W)에 직접 작용하지 않은 점에 있어서 유리하다.
또, 다른 고체장치와 해당 반도체칩의 활성면(Wa)과의 사이에, 제 1 및 제 2 폴리이미드막(11, 12)이 개재되는 것으로 되므로, 이들에 의해, 고체장치와 해당 반도체칩과의 열팽창계수를 양호하게 흡수할 수가 있다.
이에 의해, 반도체기판에 열팽창 차이에 기인하는 응력이 작용하는 것을 효과적으로 억제할 수가 있다.
도 2는, 본 발명의 제 2의 실시형태에 관한 반도체장치의 제조방법을 설명하기 위한 도해적인 단면도이다.
이 도 2에 있어서, 상술한 도 1a∼도 1e에 나타낸 각부에 대응하는 부분에는, 도 1a∼도 1e의 경우와 동일한 참조부호를 부여하여 나타낸다.
이 제 2의 실시형태에 있어서는, 웨이퍼(W)상에 다층배선구조가 형성된다.
즉, 제 2 폴리이미드막(12)의 표면에는, 제 2 도체막(22)이 형성된다.
이 제 2 도체막(22)은, 제 2 폴리이미드막(12)에 형성된 개구(12a)의 저면부에 있어서, 제 1 도체막(21)과 접합되어있고, 개구(12a)의 내벽면에 따라 올라가 고, 또한, 제 2 폴리이미드막(12)의 표면까지 뻗어 있다.
제 2 도체막(22)은, 제 1 도체막(21)과 같은 공정으로 형성할 수가 있다.
즉, 제 2 폴리이미드막(12)의 표면개질처리를, 제 1 폴리이미드막(11)의 표면개질처리의 경우와 같은 모양으로 행한다.
그리고, 이와 같이해서 표면개질처리가 실시된 제 2 폴리이미드막(12)의 표면에, 이온교환반응을 이용하므로서 얇은 도체막이 형성된다.
이 얇은 도체막은, 개구(12a)에 있어서, 제 1 도체막(21)에 접촉하므로, 이 제 1 도체막(21)으로부터의 급전에 의해, 제 2 폴리이미드막(12)상에 형성된 얇은 도체막을 전해도금법에 의해 후막화 하여, 후막형상의 도체막(22)을 형성할 수가 있다.
이 제 2 도체막(22)은, 개구(12a)에 대응하는 위치에 오목부(26)를 갖게되지만, 이 오목부(26)에는, 필요에 따라 절연재(27)가 충전된다.
제 2 도체막(22)은, 필요에 따라 패터닝된다.
그후에, 제 2 도체막(22)과 이 제 2 도체막(22)의 패터닝에 의해 노출된 제 2 폴리이미드막(12)의 표면을 피복하도록 절연막(13)(예를 들면, 폴리이미드막)이 형성된다.
이 절연막(13)에는, 개구(12a)를 피한 위치에 개구(13a)가 형성된다.
이 개구(13a)에는, 범프(B)가 매립된다.
스크라이브 라인영역(L)에 있어서, 절연막(13)에 개구(13b)를 형성해두면, 범프(B)는 스크라이브 라인영역(L)에 있어서의 제 1 도체막(21) 및 제 2 도체막(22)을 개재하는 급전에 의해 행하는 전해도금법에 의해 형성할 수가 있다.
이와 같이 이 제 2의 실시형태에 의하면, 폴리이미드막 표면의 개질처리와 이온교환반응에 의한 얇은 도체막의 형성, 및 전해도금법에 의한 얇은 도체막의 후막화에 의해, 웨이퍼(W)상에 2층 구조의 배선을 설치할 수가 있다.
이상, 본 발명의 두가지 실시형태에 대해 설명했으나, 본 발명은 다른 형태로 실시할 수도 있다.
예를 들면, 상술한 제 1 및 제 2의 실시형태에 있어서는, 제 1 및 제 2 절연막의 재료로서 폴리이미드수지를 사용했으나, 에폭시수지를 사용할 수도 있다.
이 경우에는, 표면개질처리는, 황산수용액에 에폭시수지의 막이 형성된 웨이퍼를 침지시키므로서, 에폭시수지막의 표면에 술포기를 도입하는 처리인 것이 바람직하다.
그리고, 이온교환반응에 의해 술포기를 금속이온과 교환시키므로서, 에폭시수지막의 표면에 얇은 도체막을 형성할 수가 있다.
또, 상술한 제 1 및 제 2실시형태에 있어서는, 제 1 및 제 2 도체막(21, 22)에 있어서의 오목부(25, 26)에 절연재(17, 27)를 충전시키고 있었으나, 이 절연재의 충전은 생략해도 된다.
또한, 이 도체막(21, 22)의 재료에는, 동 외에도, 코발트나 니켈 등의 다른 양도성의 금속재료를 사용할 수가 있다.
범프(B)의 재료에는, 도체막(21, 22)과 동일한 재료가 사용되는 것이 바람직하다.
또, 상술한 제 2 실시형태에 있어서는, 웨이퍼(W)의 활성면(Wa)상에 2층 구조의 배선을 설치하는 예에 대해 설명했으나, 3층 이상의 다층배선구조도 같은 모양으로 형성할 수가 있다.
또한, 상술한 제 1 및 제 2 실시형태에 있어서는, 제 1 및 제 2 절연막의 어느 것이나 폴리이미드수지로 된 것을 예로 설명했으나, 이들은 상술한 바와 같이 에폭시수지로 된 것이라도 되고, 제 1 및 제 2 절연막이 다른 절연성수지재료로 된 것이라도 된다.
이상, 본 발명의 실시형태에 대하여 상세히 설명해왔으나, 이들은 본 발명의 기술적 내용을 명백히 하기 위해 이용된 구체예에 불과하며, 본 발명은 이들 구체예에 한정해서 해석될 것이 아니라, 본 발명의 정신 및 범위는 첨부된 청구범위에 의해서만 한정된다.
본 발명에 의하면, 접속부재를 갖는 반도체장치의 생산성을 향상시킬 수가 있는 반도체장치 및 그 제조방법이 제공된다.
또한, 본 발명에 의하면, 반도체기판상의 절연막의 표면에 부착성이 양호한 저저항의 도체막을 단시간에 형성할 수 있는 반도체장치의 제조방법이 제공된다.

Claims (13)

  1. 청구항 1은(는) 설정등록료 납부시 포기되었습니다.
    반도체기판상에 설치된 전기접속용의 패드와,
    상기 반도체기판의 표면을 피복함과 동시에, 상기 패드를 노출시키는 개구를 갖는 제 1 절연막과,
    상기 제 1 절연막의 상기 개구의 저면에 있어서, 상기 패드에 접합되어있음과 동시에, 상기 개구 외의 상기 제 1 절연막의 표면까지 뻗어 형성된 도체막과,
    상기 도체막을 피복함과 동시에, 이 도체막의 일부를 노출시키는 개구를 갖는 제 2 절연막과,
    상기 제 2 절연막의 상기 개구 내에, 상기 도체막과 접합되도록 배치된 접속부재를 포함하는 것을 특징으로 하는 반도체장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 접속부재가, 다른 고체장치와의 접속을 위한 범프를 포함하는 것을 특징으로 하는 반도체장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1항에 있어서,
    상기 접속부재는, 제 2 절연막의 개구의 저면에 있어서 도체막에 접합되어있음과 동시에, 상기 개구 외의 상기 제 2 절연막의 표면까지 뻗어 형성된 별개의 도체막을 포함하는 것을 특징으로 하는 반도체장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제 1 절연막이, 이미드결합 및 아시드결합 중 적어도 한쪽을 포함하는 수지를 함유하는 것을 특징으로 하는 반도체장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4항에 있어서,
    상기 제 2 절연막이, 이미드결합 및 아시드결합 중 적어도 한쪽을 포함하는 수지를 함유하는 것을 특징으로 하는 반도체장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제 2 절연막이, 이미드결합 및 아시드결합 중 적어도 한쪽을 포함하는 수지를 함유하는 것을 특징으로 하는 반도체장치.
  7. 전기접속용의 패드가 설치된 반도체기판의 표면을, 상기 패드를 노출시키는 개구를 갖는 제 1 절연막으로 피복하는 공정과,
    상기 제 1 절연막의 표면 및 상기 개구의 내벽면을 개질하는 공정과,
    상기 제 1 절연막의 표면, 상기 개구의 내벽면, 및 상기 개구의 저면에 있어서 노출되는 패드의 표면을 피복하는 얇은 도체막을 이온교환반응에 의해 형성하는 공정과,
    상기 얇은 도체막을 사용하여 급전을 행하는 전해도금법에 의해 상기 얇은 도체막을 후막화 하는 공정과,
    상기 후막화 된 도체막을 피복함과 동시에, 이 도체막의 일부를 노출시키는 개구를 갖는 제 2 절연막을 형성하는 공정과,
    상기 제 2 절연막의 상기 개구 내에, 상기 후막화 된 도체막과 접합되는 접속부재를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7항에 있어서,
    상기 접속부재가, 다른 고체장치와의 접속을 위한 범프를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 7항에 있어서,
    상기 접속부재로서, 제 2 절연막의 상기 개구의 저면에 있어서 상기 도체막에 접합되어 있음과 동시에, 상기 개구 외의 상기 제 2 절연막의 표면까지 뻗는 별개의 도체막을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 7항 내지 제 9항 중 어느 한 항에 있어서,
    상기 제 1 절연막이, 이미드결합 및 아시드결합 중 적어도 한쪽을 포함하는 수지를 함유하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 10항에 있어서,
    상기 제 2 절연막이, 이미드결합 및 아시드결합 중 적어도 한쪽을 포함하는 수지를 함유하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 7항 내지 제 9항 중 어느 한 항에 있어서,
    상기 제 2 절연막이, 이미드결합 및 아시드결합 중 적어도 한쪽을 포함하는 수지를 함유하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 반도체기판상에 절연막을 형성하는 공정과,
    상기 절연막의 표면을 개질하는 공정과,
    상기 개질된 절연막의 표면에, 이온교환반응에 의해 얇은 도체막을 형성하는 공정과,
    상기 얇은 도체막을 사용하여 급전을 행하는 전해도금법에 의해 상기 얇은 도체막을 후막화 하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
KR1020010014981A 2000-03-28 2001-03-22 반도체장치 및 그 제조방법 KR100740664B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000089174A JP4177950B2 (ja) 2000-03-28 2000-03-28 半導体装置の製造方法
JP2000-89174 2000-03-28

Publications (2)

Publication Number Publication Date
KR20010093682A KR20010093682A (ko) 2001-10-29
KR100740664B1 true KR100740664B1 (ko) 2007-07-18

Family

ID=18604959

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010014981A KR100740664B1 (ko) 2000-03-28 2001-03-22 반도체장치 및 그 제조방법

Country Status (4)

Country Link
US (2) US6448660B2 (ko)
JP (1) JP4177950B2 (ko)
KR (1) KR100740664B1 (ko)
TW (1) TW486799B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230341A (ja) * 2000-02-18 2001-08-24 Hitachi Ltd 半導体装置
US6731839B2 (en) 2000-07-31 2004-05-04 Corning Incorporated Bulk internal Bragg gratings and optical devices
JP3534717B2 (ja) * 2001-05-28 2004-06-07 シャープ株式会社 半導体装置の製造方法
JP3829736B2 (ja) * 2002-02-28 2006-10-04 凸版印刷株式会社 チップサイズパッケージの製造方法
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
US7960209B2 (en) * 2004-01-29 2011-06-14 Diodes, Inc. Semiconductor device assembly process
US7259468B2 (en) * 2004-04-30 2007-08-21 Advanced Chip Engineering Technology Inc. Structure of package
DE102004063025B4 (de) * 2004-07-27 2010-07-29 Hynix Semiconductor Inc., Icheon Speicherbauelement und Verfahren zur Herstellung desselben
JP4758813B2 (ja) * 2006-04-26 2011-08-31 新光電気工業株式会社 実装基板
JP2006295209A (ja) * 2006-06-26 2006-10-26 Rohm Co Ltd 半導体装置
JP4273356B2 (ja) * 2007-02-21 2009-06-03 セイコーエプソン株式会社 半導体装置の製造方法
US8642469B2 (en) * 2011-02-21 2014-02-04 Stats Chippac, Ltd. Semiconductor device and method of forming multi-layered UBM with intermediate insulating buffer layer to reduce stress for semiconductor wafer
CN111640734B (zh) * 2020-06-04 2022-12-27 厦门通富微电子有限公司 一种芯片封装体

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326691B1 (en) * 1993-10-12 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326691B1 (en) * 1993-10-12 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
JP4177950B2 (ja) 2008-11-05
KR20010093682A (ko) 2001-10-29
US20020180059A1 (en) 2002-12-05
US20010033031A1 (en) 2001-10-25
US6605490B2 (en) 2003-08-12
US6448660B2 (en) 2002-09-10
JP2001274185A (ja) 2001-10-05
TW486799B (en) 2002-05-11

Similar Documents

Publication Publication Date Title
KR100721489B1 (ko) 회로 장치 및 그 제조 방법
TWI543327B (zh) 半導體承載元件
CN109216296A (zh) 半导体封装件和方法
US20060118940A1 (en) Semiconductor device and method of fabricating the same
KR100740664B1 (ko) 반도체장치 및 그 제조방법
KR100728855B1 (ko) 회로 장치의 제조 방법
JP4566866B2 (ja) 半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法
JP2002184904A (ja) 半導体装置の製造方法及び半導体装置
JP4245754B2 (ja) 半導体装置
KR20080028279A (ko) 반도체 장치 및 그 제조 방법
US20080174005A1 (en) Electronic device and method for manufacturing electronic device
US20090168380A1 (en) Package substrate embedded with semiconductor component
KR100843705B1 (ko) 금속 범프를 갖는 반도체 칩 패키지 및 그 제조방법
US11764130B2 (en) Semiconductor device
JP4084737B2 (ja) 半導体装置
US6734042B2 (en) Semiconductor device and method for fabricating the same
US6646357B2 (en) Semiconductor device and method of production of same
KR102041599B1 (ko) 패키지 구조물
JP2006295209A (ja) 半導体装置
CN101740410B (zh) 芯片封装结构的制程
JP2006295209A5 (ko)
JP2003142634A (ja) 半導体装置、その製造方法及び電子機器
JP4597183B2 (ja) 半導体装置の製造方法
JP2001274320A (ja) 半導体装置
JP2003303859A (ja) 半導体装置用テープキャリアおよびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150618

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160617

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180619

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190619

Year of fee payment: 13