JP4566866B2 - 半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法 - Google Patents

半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法 Download PDF

Info

Publication number
JP4566866B2
JP4566866B2 JP2005259723A JP2005259723A JP4566866B2 JP 4566866 B2 JP4566866 B2 JP 4566866B2 JP 2005259723 A JP2005259723 A JP 2005259723A JP 2005259723 A JP2005259723 A JP 2005259723A JP 4566866 B2 JP4566866 B2 JP 4566866B2
Authority
JP
Japan
Prior art keywords
semiconductor package
resin member
semiconductor chip
semiconductor
pattern wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005259723A
Other languages
English (en)
Other versions
JP2007073765A (ja
Inventor
壮 小林
鉄也 小山
孝治 山野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2005259723A priority Critical patent/JP4566866B2/ja
Priority to KR1020060084514A priority patent/KR101177473B1/ko
Priority to US11/470,432 priority patent/US7772689B2/en
Priority to CNB2006101276866A priority patent/CN100573865C/zh
Priority to TW095133044A priority patent/TWI390684B/zh
Publication of JP2007073765A publication Critical patent/JP2007073765A/ja
Application granted granted Critical
Publication of JP4566866B2 publication Critical patent/JP4566866B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は半導体パッケージ及びその製造方法に係り、特に三次元実装される半導体パッケージ及びその製造方法に関する。
近年、半導体パッケージを実装する電子機器等では、小型薄型化が強く望まれている。このため、半導体パッケージの実装密度の向上を図るため、半導体パッケージを積層して三次元実装可能とした、いわゆるパッケージ・オン・パッケージ（ＰＯＰ）と称せられるパッケージ構造が提案されている（例えば、特許文献１参照）。
この種の半導体パッケージは、配線形成した樹脂基板を予め作製しておき、この樹脂基板上に半導体チップ等の部品をワイヤーボンディング或いはフリップチップ等の方法により搭載し、その後にモールド樹脂やエポキシ系の樹脂にて封止樹脂を形成する。
次に、封止樹脂にレーザを照射することにより、樹脂基板上の配線を露出させる開口を形成すると共に、めっき法を用いて開口部に配線を形成する。これにより、一端が樹脂基板の配線と接続され、他端が樹脂基板の上面に露出する配線が形成される。
このように、封止樹脂を貫通する配線を形成することにより、樹脂基板の上面に他の半導体パッケージを実装することが可能となる。従来では、このような手法を用いることにより、半導体パッケージの三次元実装を可能としていた。
特開２００２−１５８３１２号公報
しかしながら、従来の半導体パッケージでは、樹脂基板を必要とするため、半導体パッケージが高背化する（厚くなる）という問題点がある。特に、この樹脂基板を有する半導体パッケージを三次元実装のために積層した場合、積層後の全体しての高さが高くなり、これを搭載する電子機器等の低背化を図ることの障害となってしまう。
また、従来の半導体パッケージでは、樹脂基板上に半導体チップを搭載し、更にその上部に半導体チップを覆うように封止樹脂を設けた構成とされていたため、これによっても半導体パッケージが高背化するという問題点もあった。
本発明は上記の点に鑑みてなされたものであり、薄型化を図りうる半導体パッケージ及びその製造方法を提供することを目的とする。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項１記載の発明は、
半導体チップが搭載されるキャビティが形成された樹脂部材と、
前記樹脂部材の第１の面に露出するよう形成されると共に前記半導体チップが接続されるパターン配線部と、前記樹脂部材の厚さ方向に延在するよう形成されており一端が前記パターン配線部に接続されると共に他端部が前記樹脂部材の前記第１の面と対向する第２の面に露出するよう形成されたポスト部とにより構成された配線と、
を具備し、
前記パターン配線部が前記樹脂部材の第１の面と同一平面をなすように、前記パターン配線部と前記樹脂部材が形成されており、
前記パターン配線部上には、電極、及び前記半導体チップとワイヤー接続するためのボンディングパッドが設けられていることを特徴とする半導体パッケージである。
上記発明によれば、従来必要とされた樹脂基板を用いる必要がなくなるため、半導体パッケージの薄型化及び低コスト化を図ることができる。また、半導体手チップは、樹脂部材に形成されたキャビティ内に搭載されるため、樹脂部材上に搭載する構成に比べて半導体パッケージの低背化を図ることができる。
また、請求項２記載の発明は、
請求項１記載の半導体パッケージにおいて、
前記ポスト部は円筒形状を有し、かつめっき法により形成されていることを特徴とするものである。
上記発明によれば、ポスト部は断面の直径が常に等しい円筒形状であるため、円錐形状の電極等に比べ、電気的特性を高めることができる。
また、請求項３記載の発明は、
請求項１または２記載の半導体パッケージにおいて、
前記キャビティに前記半導体チップが搭載されてなることを特徴とするものである。
また、請求項４記載の発明は、
請求項３記載の半導体パッケージにおいて、
前記キャビティの深さは、前記半導体チップの厚さと等しいか、それよりも深いことを特徴とするものである。
上記発明によれば、半導体パッケージの低背化を確実に図ることができる。
また、請求項５記載の発明は、
請求項３又は４記載の半導体パッケージにおいて、
前記半導体チップと前記ボンディングパッドがボンディングワイヤーによってワイヤー接続されており、
前記半導体チップ、前記ボンディングパッド、及び前記ボンディングワイヤーを覆うように封止部材が形成されていることを特徴とするものである。
また、請求項６記載の発明は、
請求項５記載の半導体パッケージが、複数個積層されて構成される半導体パッケージの実装構造において、
一の半導体パッケージにおける前記パターン配線部上に設けられた電極と、他の半導体パッケージにおける前記樹脂部材の第２の面に露出した前記ポスト部の端部が接続されることにより、複数個の半導体パッケージが積層接続されることを特徴とする半導体パッケージの実装構造である。
また、請求項７記載の発明は、
請求項６記載の半導体パッケージの実装構造において、
前記一の半導体パッケージにおける前記パターン配線部上に設けられた電極と、他の半導体パッケージにおける前記樹脂部材の第２の面に露出した前記ポスト部の端部は、はんだボールからなる外部接続端子を介して接続されることを特徴とするものである。
また、請求項８記載の発明は、
請求項６又は７記載の半導体パッケージの実装構造において、
前記積層される複数個の半導体パッケージは、樹脂を介して接合されることを特徴とするものである。
また、請求項９記載の発明は、
樹脂部材に半導体チップが搭載される半導体パッケージの製造方法であって、
支持基板上にパターン配線部を形成する第１の工程と、
前記支持基板上で前記半導体チップの搭載位置に対応する位置に、めっき法により型部を突出形成する第２の工程と、
前記パターン配線部に、レジストパターンを用いてポスト部をめっき法で形成することにより、前記パターン配線部と前記ポスト部を含む配線を形成する第３の工程と、
前記配線及び前記型部を封止する樹脂を配設することにより樹脂部材を形成する第４の工程と、
前記支持基板を前記型部と共に除去し、前記樹脂部材にキャビティ部を形成する第５の工程と、
前記パターン配線部上に、電極、及び前記半導体チップとワイヤー接続するためのボンディングパッドを形成する第６の工程と、
を有し、
前記第４の工程において、前記樹脂部材を、前記パターン配線部と同一平面をなすように形成することを特徴とするものである。
上記発明によれば、第５の工程において支持基板を除去することにより、樹脂部材には型部に対応したキャビティが形成される。よって、樹脂部材の形成後に別個にキャビティを形成する方法に比べ、精度の高いキャビティを簡単に形成することができる。
また、請求項１０記載の発明は、
請求項９記載の半導体パッケージの製造方法において、
更に、前記キャビティ部に前記半導体チップを搭載すると共に、該半導体チップと前記ボンディングパッドとを接続する第６の工程を有することを特徴とするものである。
また、請求項１１記載の発明は、
請求項９または１０記載の半導体パッケージの製造方法において、
前記第４の工程では、前記樹脂部材の材料として液体樹脂を用い、該液体樹脂を前記支持基板上に配設した後に硬化させて前記樹脂部材を形成することを特徴とするものである。
上記発明によれば、樹脂部材の材料として液体樹脂を用いたことにより、パターン配線部上に多数のポスト部が厚さ方向に延出するよう形成されていても、樹脂部材によりポスト部を確実に封止することができる。
また、請求項１２記載の発明は、
請求項１０または１１記載の半導体パッケージの製造方法において、
前記第６の工程では、前記半導体チップと前記ボンディングパッドとをワイヤーボンディングにより接続したことを特徴とするものである。
上記発明によれば、半導体チップとパターン配線部とをワイヤーボンディングにより接続したことにより、高い信頼性をもって接続を行うことができる。また、封止樹脂の材料として液体樹脂を用いることにより、半導体チップとパターン配線部とをワイヤー接続しても、ワイヤーが液体樹脂の配設により変形されることを防止できる。
また、請求項１３記載の発明は、
請求項９乃至１２のいずれか１項に記載の半導体パッケージの製造方法において、
前記第１の工程では、前記支持基板上にストップ層を形成した後に前記パターン配線部を形成し、
前記第５の工程では、前記支持基板の除去が前記ストップ層により停止されることを特徴とするものである。
上記発明によれば、支持基板の除去はストップ層により停止されるため、支持基板の除去処理がストップ層より内側の層に影響を及ぼすことを防止できる。また、支持基板の除去における除去処理の管理が容易となり、半導体パッケージの製造を簡単化することができる。
本発明によれば、半導体チップは樹脂部材に形成されたキャビティ内に搭載されるため、半導体パッケージの低背化を図ることができる。また、従来必要とされた樹脂基板を用いる必要がなくなるため、半導体パッケージの薄型化及び低コスト化を図ることができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図１は、本発明の一実施例である半導体パッケージ１００を模式的に示した断面図であり、図２は２個の半導体パッケージ１００を積層して三次元実装した状態を示している。この半導体パッケージ１００は、大略すると配線１０５、樹脂部材１０６、半導体チップ１１０、及び封止樹脂１１５等から構成されている。
配線１０５は、ポスト部１０５ａとパターン配線１０５ｂとを一体的に形成した構成とされている。図では２個の配線１０５が図示されているが、この配線１０５は、半導体チップ１１０に形成された電極パッド等に対応して多数形成されるものである。この配線１０５は、導電性の良好なＣｕ（銅）により形成されている。
ポスト部１０５ａは、基板として機能する樹脂部材１０６の厚さ方向（図中、上下方向）に延在するよう形成されている。またポスト部１０５ａは円柱形状を有し、後述するようにかつめっき法により形成される。このポスト部１０５ａの下端部には、Ｎｉ層１１８ｂとＡｕ層１１８ａが順次積層されることにより電極１１８が形成されている。
この電極１１８は、樹脂部材１０６の下面１０６ａ（請求項に記載された第２の面に相当）から露出している。また、ポスト部１０５ａの上端部は、パターン配線１０５ｂに接続された構成とされている。尚、以下の説明において、図中矢印Ｘ１で示す方向が下方向で、図中矢印Ｘ２で示す方向が上方向であるとする。
パターン配線１０５ｂは、樹脂部材１０６上に所定のパターンで延出するよう形成されている。このパターン配線１０５ｂの上面は、樹脂部材１０６の上面１０６ｂ（請求項に記載された第１の面に相当）から露出している。
パターン配線１０５ｂの上面１０６ｂから露出した面には、Ｎｉ層１０２ｂとＡｕ層１０２ａが順次積層された電極１０２と、同じくＮｉ層１０８ｂとＡｕ層１０８ａが順次積層されたボンディングパッド１０８が形成されている。後述するように、この電極１０２とボンディングパッド１０８は一括的に形成される。
半導体チップ１１０は、樹脂部材１０６に形成されたキャビティ１０９の内部に搭載された構成とされている。本実施例では半導体チップ１１０はフェイスアップとされており、上面に形成された電極パッド（図示せず）と配線１０５に形成されたボンディングパッド１０８との間にはワイヤーボンディング法によりワイヤー１１１が配設されている。これにより、半導体チップ１１０は、ワイヤー１１１を介して配線１０５（ポスト部１０５ａ，パターン配線１０５ｂ）と電気的に接続された構成となる。
尚、半導体チップ１１０の下部にはダイアタッチフィルム層１１０Ａが設けられており、このダイアタッチフィルム層１１０Ａはキャビティ１０９の底面に接合された構成となっている。また、本実施例ではワイヤーボンディング法により半導体チップ１１０と配線１０５とを接続する構成としたが、半導体チップ１１０を配線１０５にフリップチップボンディングにより接続することも可能である。この場合、ダイアタッチフィルム層１１０Ａやキャビティ１０９は不要となる。
樹脂部材１０６は、後述するように液状の樹脂を硬化させたものである。この樹脂部材１０６の材料としては、例えばエポキシ系の液状ポッティング材や液状モールディング材を用いることができ、また液晶ポリマーを用いることも可能である。
この樹脂部材１０６は、配線１０５を覆うように形成される。しかしながら、前記のように配線１０５を構成するポスト部１０５ａの下面（電極１１８が形成されている）、配線１０５を構成するパターン配線１０５ｂの上面は、樹脂部材１０６から露出した構成となっている。
上記構成とされた半導体パッケージ１００は、図２に示すように、上部に位置する半導体パッケージ１００のはんだボールからなる外部接続端子１２０が下部に位置する半導体パッケージ１００の電極１０２に接合することにより三次元実装される。この際、上部に位置する半導体パッケージ１００と、下部に位置する半導体パッケージ１００との間には、樹脂からなるＮＣＦ１２７(Non-Conductive Film)が配設される。
このＮＣＦ１２７は、上下一対の半導体パッケージ１００を接合する際、予め下部に位置する半導体パッケージ１００上に配設しておく。そして、上部に位置する半導体パッケージ１００の外部接続端子１２０を、下部に位置する半導体パッケージ１００の電極１０２に溶融させ接合する際に同時に硬化させる。これにより、三次元実装された半導体パッケージ１００の接合信頼性を高めることができる。尚、このＮＣＦ１２７は必ずしも設ける必要がないものである。
上記構成とされた半導体パッケージ１００は、半導体チップ１１０が樹脂部材１０６に形成されたキャビティ１０９内搭載された構成とされている。従って、半導体チップ１１０の厚さと樹脂部材１０６の厚さが側面視で重なった状態となり、半導体パッケージ１００の低背化を図ることができる。
また、本実施例に係る半導体パッケージ１００は、従来の半導体パッケージと異なり樹脂基板を用いていない。このため、従来用いていた樹脂基板の厚さ分だけ半導体パッケージ１００の薄型化を図ることができ、また部品点数を削減できることより低コスト化を図ることもできる。
次に、上記構成とされた半導体パッケージ１００の製造方法について、図３〜図１７を用いて説明する。
半導体パッケージ１００を製造するは、先ず図３に示すように、導電材料（例えばＣｕ）よりなる支持基板１０１を用意する。次に、この支持基板１０１の下面に電解めっき法を用いてストップ層１２１を形成する。このストップ層１２１は、厚さが０．１〜０．２μｍのＡｕ層１２１ａと、厚さが０．１〜３μｍのＮｉ層１２１ｂとを積層した構造とされている。この際、ストップ層１２１は、図４に示すようにチップ搭載対応位置Ａ（後述する型部１０７が形成される位置）を除いて形成される。
具体的な形成方法としては、先ず支持基板１０１上にフォトリソグラフィ法にてチップ搭載対応位置Ａにレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクとし、電解めっきによりＡｕ層１２１ａとＮｉ層１２１ｂとを順次析出させ、その後にレジストパターンを除去する。これにより、支持基板１０１のチップ搭載対応位置Ａを除く位置に、ストップ層１２１が形成される。
尚、後述する以後の工程の電解めっきにおいては、支持基板１０１及びストップ層１２１が通電経路となるため、支持基板１０１及びストップ層１２１は導電材料であることが好ましい。
続く図５に示す工程では、ストップ層１２１上にバターン配線１０５ｂが形成される。このバターン配線１０５ｂは、フォトリソグラフィ法にてフォトレジストパターン（図示せず）をストップ層１２１上に形成し、このレジストパターンをマスクにして電解めっきにより１２１にＣｕを析出させ、その後にレジストパターンを除去することにより形成される。
上記のようにパターン配線１０５ｂが形成されると、本実施例では続いて型部１０７の形成工程が実施される。図６乃至図８は、型部１０７の製造処理を示している。型部１０７を製造するには、先ず図６に示すように、開口部１０３Ａを有したフォトレジストパターン１０３を形成する。このフォトレジストパターン１０３は、フィルム状の感光性樹脂フィルムを支持基板１０１を覆うように配設し、図示しないマスクを用いてチップ搭載対応位置Ａに対応する部分を露光し、現像することによりチップ搭載対応位置Ａに対応した開口部１０３Ａを形成する。
次に、このフォトレジストパターン１０３をマスクにして、電解めっきによりＣｕを析出させることにより型部１０７を形成する。図７は、開口部１０３Ａ内に型部１０７が形成された状態を示している。続いて、フォトレジストパターン１０３を除去することにより、図８に示すように型部１０７が形成される。
この型部１０７は、後述する半導体チップ１１０の形状及び搭載位置に対応するよう形成されている。具体的には、型部１０７の底面視した形状は半導体チップ１１０の平面視した形状よりも若干大きく形成されており、また型部１０７の高さ（図８に矢印Ｔで示す）は、半導体チップ１１０の厚さ（ダイアタッチフィルム層１１０Ａの厚さも含む）と等しいか、或いはそれより大きく設定されている。従って、型部１０７は、支持基板１０１の下面より下方に突出した形状とされている。
上記のように支持基板１０１に型部１０７が形成されると、続いてポスト部１０５ａの形成処理が行われる。ポスト部１０５ａを形成するには、バターン配線１０５ｂ及び型部１０７が形成された支持基板１０１を覆うようにフォトレジストパターン１０４が形成される。
このフォトレジストパターン１０４は、先ず支持基板１０１上にスピナー等を用いて所定の厚さでフォトレジストを塗布するか、所定の厚さを有するフォトレジストフィルムを配設し、このフォトレジストをフォトリソグラフィ法にて成形することにより、開口部１０４Ａを有したフォトレジストパターン１０４を形成する。図９は、支持基板１０１に開口部１０４Ａを有するフォトレジストパターン１０４が形成された状態を示している。
次に、図１０に示す工程では、このフォトレジストパターン１０４をマスクにして電解めっきによりＣｕを析出させ、開口部１０４Ａ内にポスト部１０５ａを析出させる。これにより、ポスト部１０５ａとパターン配線１０５ｂとよりなる配線１０５が形成される。
このようにして形成されたポスト部１０５ａは、図中上下方向（半導体パッケージ１００の厚さ方向）に延在した構成となる。また、その上端部はパターン配線１０５ｂと一体的に接続した構成となり、下端部は開口部１０４Ａから外部に露出した構成となっている。
次に、ポスト部１０５ａの開口部１０４Ａから露出した端部に、電極１１８を形成する。この電極１１８は、Ｎｉ層１１８ｂとＡｕ層１１８ａを電解めっき法を用いて順次積層することにより形成される。上記のようにしてポスト部１０５ａ（配線１０５）及び電極１１８が形成されると、フォトレジストパターン１０４は除去される。図１１は、フォトレジストパターン１０４が除去された状態を示している。
次に、図１２に示す工程では、樹脂部材１０６を形成する。本実施例では、樹脂部材１０６の材料として液体樹脂を用いたことを特徴としている。液体樹脂としては、エポキシ系の液状ポッティング材や液状モールディング材を用いることができ、また液晶ポリマーを用いることも可能である。尚、液体樹脂として液状ポッティング材や液状モールディング材を用いた場合には、支持基板１０１上に配設した後に加熱し硬化処理を行う。
このように、樹脂部材１０６として液体樹脂を用いることにより、パターン配線１０５ｂ上に多数のポスト部１０５ａが図中下方向に延出（突出）するように形成されていても、液状樹脂は円滑にポスト部１０５ａ間に進行する。このため、多数のポスト部１０５ａが存在しても、樹脂部材１０６内に空隙が形成されることはなくなり、配線１０５及び半導体チップ１１０等を確実に封止することができる。
尚、樹脂部材１０６の配設後、電極１１８を確実に樹脂部材１０６から露出するため、樹脂部材１０６の下面１０６ａに対して研磨処理を実施してもよい。
次に、図１３に示す工程では、支持基板１０１（型部１０７を含む）をエッチングにより除去する処理を行う。この際、エッチング液としては、支持基板１０１（Ｃｕ）は溶解するが、ストップ層１２１は溶解しないエッチング液を用いる。これにより、支持基板１０１の除去はストップ層１２１により停止され、また型部１０７の除去は樹脂部材１０６により停止される。
これにより、エッチング液が樹脂部材１０６の内部に形成された配線１０５に影響を及ぼすことを防止できる。また、支持基板１０１の除去における除去処理の管理が容易となり、半導体パッケージ１００の製造の簡単化を図ることができる。
尚、支持基板１０１が除去されることにより、樹脂部材１０６を支持する部材は存在しない構成となるが、支持基板１０１が除去された時点で樹脂部材１０６は硬化して所定の剛性を確保している。従って、支持基板１０１が存在しなくても、これより後の各工程を実施することは可能である。
図１３は、支持基板１０１が除去された状態を示している。この支持基板１０１の除去処理においては、支持基板１０１に形成されていた型部１０７も同時に除去される。このため、樹脂部材１０６には、型部１０７の形状に対応したキャビティ１０９が形成される。前記したように、型部１０７は半導体チップ１１０の形状及び搭載位置に対応するよう形成されている。よって、この型部１０７を型として形成されたキャビティ１０９も、その形状及び形成位置は半導体チップ１１０の形状及び搭載位置と対応している。
次に、図１４に示す工程では、樹脂部材１０６の下面１０６ａにレジストパターン１２５を形成すると共に、上面に形成されているストップ層１２１にレジストパターン１２６を形成する。レジストパターン１２５は、下面１０６ａの全面に形成される。これに対して、ストップ層１２１に形成されるレジストパターン１２６は、フォトリソグラフィ法を用いて成形されることにより、三次元実装時に上部に位置する半導体パッケージ１００の外部接続端子１２０が接続される電極１０２の位置（図２参照）、及び後述する半導体チップ１１０と接続するためのワイヤー１１１が接続されるボンディングパッド１０８の形成位置に形成される。
次に、このレジストパターン１２５，１２６をマスクにして、ストップ層１２１（Ａｕ層１２１ａ，Ｎｉ層１２１ｂ）のエッチング処理を実施する。これにより、ストップ層１２１は電極１０２及びボンディングパッド１０８を残して他の部分は除去される。続いて、レジストパターン１２５，１２６を除去することにより、図１５に示すように配線１０５（パターン配線１０５ｂ）上に電極１０２及びボンディングパッド１０８が形成される。
次に、図１６に示す工程では、半導体チップ１１０をキャビティ１０９に搭載する処理を行う。具体的には、半導体チップ１１０をダイアタッチフィルム層１１０Ａを用いてフェイスアップでキャビティ１０９内に搭載する。
前記のようにキャビティ１０９は型部１０７と対応した形状とされており、よって平面視した形状は半導体チップ１１０の平面視した形状よりも若干大きく形成されており、また深さ（図１６に矢印Ｔで示す）は、半導体チップ１１０の厚さ（ダイアタッチフィルム層１１０Ａの厚さも含む）と等しいか、或いはそれより深く設定されている。従って、半導体チップ１１０をキャビティ１０９に搭載した状態において、半導体チップ１１０は樹脂部材１０６に埋設されたような状態となる。
これ続いて、ワイヤーボンディング装置を用いて、半導体チップ１１０に形成されている電極パッドと配線１０５に形成されているボンディングパッド１０８とをワイヤー１１１で接続する。これにより、半導体チップ１１０と配線１０５は、電気的に接続された構成となる。本実施例では、半導体チップ１１０の搭載にワイヤーボンディング法を用いているため、安価でかつ高い信頼性をもって半導体チップ１１０を配線１０５に接続することができる。
次に、図１７に示す工程では、半導体チップ１１０を封止する封止樹脂１１５を形成する。この封止樹脂１１５は、半導体チップ１１０及びワイヤー１１１を保護するために配設される。封止樹脂１１５の形成は、モールド法を用いても、またポッティング法を用いてもよい。
このように封止樹脂１１５が形成されると、電極１１８にはんだボールを接合して外部接続端子１２０を形成する。以上説明した工程を実施することにより、図１に示す半導体パッケージ１００を形成することができる。
上記した本実施例に係る製造方法では、支持基板１０１を除去することにより、樹脂部材１０６に同時に型部１０７に対応したキャビティ１０９を形成することができる。よって、樹脂部材１０６の形成後に別個にキャビティ１０９を形成する方法に比べ、精度の高いキャビティ１０９を簡単に形成することができる。
また、本実施例に係る製造方法では、フォトレジストパターン１０４を用いてポスト部１０５ａをめっき法で形成する。このため、ポスト部１０５ａを形成するためフォトレジストパターン１０４に形成される開口部１０４Ａは、フォトリソグラフィ技術を用いて形成されるため、高精度で高アスペクト比を有したパターンとすることができる。
このように、フォトレジストパターン１０４を用いてポスト部１０５ａをめっき形成することにより、精度の高いポスト部１０５ａを形成することが可能となる。よって、図２に示すように複数の半導体パッケージ１００を積層して三次元実装する場合であっても、外部接続端子１２０と電極１０２との接続を確実に行うことができる。
また、上記のように高アスペクト比を有した開口部１０４Ａによりポスト部１０５ａが形成されることにより、ポスト部１０５ａの断面積は厚さ方向に渡り常に均一な円柱形状となり、電気的特性の良好な配線とすることができ、高周波信号に対しても十分に対応することができる。
尚、上記した半導体パッケージの製造方法では、図示の便宜上、一つの支持基板１０１から１個の半導体パッケージ１００が製造される手順を図示して説明したが、実際はいわゆる多数個取りが行われる。即ち、一つの支持基板１０１上に多数の半導体パッケージ１００を形成した後、所定位置で切断して個々の半導体パッケージ１００を製造するものである。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
具体的には、上記した実施例ではストッパ層１２１として、Ｎｉ層１２１ｂと共に貴金属であるＡｕ層１２１ａを使用した構成とした。しかしながら、Ａｕ等の貴金属を用いると、半導体パッケージ１００の製造コストが上昇することが考えられる。そこで、ストッパ層１２１としてＮｉ層のみを用いる構成としてもよい。但し、この場合には、例えば図１４に示した工程において、Ｎｉ層１０２ｂのみの電極１０２、ボンディングパッド１０８を形成した後、電極１０２、ボンディングパッド１０８のニッケル層１０２ｂ上に、無電解めっきを施しＡｕ層１０２ａを形成する。
また、上記した実施例では、キャビティ１０９の深さを、キャビティ１０９内に半導体チップ１１０が完全に埋まるような深さとしたが、必ずしもこの構成とする必要はない。即ち、平面視した状態で、半導体チップ１１０と樹脂部材１０６が一部重なり合う構成であれば、この重なり合う寸法分だけ半導体パッケージ１００の薄型化を図ることができる。
図１は、本発明の一実施例である半導体パッケージを示す断面図である。 図２は、図１に示す半導体パッケージを二層積層した状態を示す断面図である。 図３は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その１）である。 図４は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その２）である。 図５は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その３）である。 図６は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その４）である。 図７は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その５）である。 図８は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その６）である。 図９は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その７）である。 図１０は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その８）である。 図１１は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その９）である。 図１２は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その１０）である。 図１３は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その１１）である。 図１４は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その１２）である。 図１５は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その１３）である。 図１６は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その１４）である。 図１７は、本発明の一実施例である半導体パッケージの製造方法を手順を追って示す図（その１５）である。
符号の説明
１００ 半導体パッケージ
１０１ 支持基板
１０２ 電極
１０３ フォトレジストパターン
１０５ 配線
１０５ａ ポスト部
１０５ｂ パターン配線
１０６ 樹脂部材
１０８ ボンディングパッド
１１０ 半導体チップ
１１１ ワイヤー
１１８ 電極
１２０ 外部接続端子
１２１ ストップ層
１２５，１２６ レジストパターン

Claims (13)

  1. 半導体チップが搭載されるキャビティが形成された樹脂部材と、
    前記樹脂部材の第１の面に露出するよう形成されると共に前記半導体チップが接続されるパターン配線部と、前記樹脂部材の厚さ方向に延在するよう形成されており一端が前記パターン配線部に接続されると共に他端部が前記樹脂部材の前記第１の面と対向する第２の面に露出するよう形成されたポスト部とにより構成された配線と、
    を具備し、
    前記パターン配線部が前記樹脂部材の第１の面と同一平面をなすように、前記パターン配線部と前記樹脂部材が形成されており、
    前記パターン配線部上には、電極、及び前記半導体チップとワイヤー接続するためのボンディングパッドが設けられていることを特徴とする半導体パッケージ。
  2. 前記ポスト部は円筒形状を有し、かつめっき法により形成されていることを特徴とする請求項１記載の半導体パッケージ。
  3. 前記キャビティに前記半導体チップが搭載されてなることを特徴とする請求項１又は２記載の半導体パッケージ。
  4. 前記キャビティの深さは、搭載された前記半導体チップの厚さと等しいか、それよりも深いことを特徴とする請求項３記載の半導体パッケージ。
  5. 前記半導体チップと前記ボンディングパッドがボンディングワイヤーによってワイヤー接続されており、
    前記半導体チップ、前記ボンディングパッド、及び前記ボンディングワイヤーを覆うように封止部材が形成されていることを特徴とする請求項３又は４記載の半導体パッケージ。
  6. 請求項５記載の半導体パッケージが、複数個積層されて構成される半導体パッケージの実装構造であって、
    一の半導体パッケージにおける前記パターン配線部上に設けられた電極と、他の半導体パッケージにおける前記樹脂部材の第２の面に露出した前記ポスト部の端部が接続されることにより、複数個の半導体パッケージが積層接続されることを特徴とする半導体パッケージの実装構造。
  7. 前記一の半導体パッケージにおける前記パターン配線部上に設けられた電極と、他の半導体パッケージにおける前記樹脂部材の第２の面に露出した前記ポスト部の端部は、はんだボールからなる外部接続端子を介して接続されることを特徴とする、請求項６に記載の半導体パッケージの実装構造。
  8. 前記積層される複数個の半導体パッケージは、樹脂を介して接合されることを特徴とする、請求項６又は７に記載の半導体パッケージの実装構造。
  9. 樹脂部材に半導体チップが搭載される半導体パッケージの製造方法であって、
    支持基板上にパターン配線部を形成する第１の工程と、
    前記支持基板上で前記半導体チップの搭載位置に対応する位置に、めっき法により型部を突出形成する第２の工程と、
    前記パターン配線部に、レジストパターンを用いてポスト部をめっき法で形成することにより、前記パターン配線部と前記ポスト部を含む配線を形成する第３の工程と、
    前記配線及び前記型部を封止する樹脂を配設することにより樹脂部材を形成する第４の工程と、
    前記支持基板を前記型部と共に除去し、前記樹脂部材にキャビティ部を形成する第５の工程と、
    前記パターン配線部上に、電極、及び前記半導体チップとワイヤー接続するためのボンディングパッドを形成する第６の工程と、
    を有し、
    前記第４の工程において、前記樹脂部材を、前記パターン配線部と同一平面をなすように形成することを特徴とする半導体パッケージの製造方法。
  10. 更に、前記キャビティ部に前記半導体チップを搭載すると共に、該半導体チップと前記ボンディングパッドとを接続する第７の工程を有することを特徴とする請求項９記載の半導体パッケージの製造方法。
  11. 前記第４の工程では、前記樹脂部材の材料として液体樹脂を用い、該液体樹脂を前記支持基板上に配設した後に硬化させて前記樹脂部材を形成することを特徴とする請求項９または１０記載の半導体パッケージの製造方法。
  12. 前記第７の工程では、前記半導体チップと前記ボンディングパッドとをワイヤーボンディングにより接続したことを特徴とする請求項１０または１１記載の半導体パッケージの製造方法。
  13. 前記第１の工程では、前記支持基板上にストップ層を形成した後に前記パターン配線部を形成し、
    前記第５の工程では、前記支持基板の除去が前記ストップ層により停止されることを特徴とする請求項９乃至１２のいずれか１項に記載の半導体パッケージの製造方法。
JP2005259723A 2005-09-07 2005-09-07 半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法 Expired - Fee Related JP4566866B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005259723A JP4566866B2 (ja) 2005-09-07 2005-09-07 半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法
KR1020060084514A KR101177473B1 (ko) 2005-09-07 2006-09-04 반도체 패키지 및 그 제조 방법
US11/470,432 US7772689B2 (en) 2005-09-07 2006-09-06 Semiconductor package with a conductive post and wiring pattern
CNB2006101276866A CN100573865C (zh) 2005-09-07 2006-09-07 半导体封装及其制造方法
TW095133044A TWI390684B (zh) 2005-09-07 2006-09-07 半導體封裝及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005259723A JP4566866B2 (ja) 2005-09-07 2005-09-07 半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法

Publications (2)

Publication Number Publication Date
JP2007073765A JP2007073765A (ja) 2007-03-22
JP4566866B2 true JP4566866B2 (ja) 2010-10-20

Family

ID=37829292

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005259723A Expired - Fee Related JP4566866B2 (ja) 2005-09-07 2005-09-07 半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法

Country Status (5)

Country Link
US (1) US7772689B2 (ja)
JP (1) JP4566866B2 (ja)
KR (1) KR101177473B1 (ja)
CN (1) CN100573865C (ja)
TW (1) TWI390684B (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI578465B (zh) * 2008-11-17 2017-04-11 先進封裝技術私人有限公司 半導體導線元件、半導體封裝元件與半導體裝置之製造方法
JP5215244B2 (ja) * 2009-06-18 2013-06-19 新光電気工業株式会社 半導体装置
JP5485110B2 (ja) * 2010-10-29 2014-05-07 新光電気工業株式会社 配線基板及びその製造方法、電子装置
US20120139095A1 (en) * 2010-12-03 2012-06-07 Manusharow Mathew J Low-profile microelectronic package, method of manufacturing same, and electronic assembly containing same
US8714725B2 (en) * 2011-11-10 2014-05-06 Xerox Corporation Image receiving member with internal support for inkjet printer
US8867231B2 (en) * 2012-01-13 2014-10-21 Tyco Electronics Corporation Electronic module packages and assemblies for electrical systems
CN103400772B (zh) * 2013-08-06 2016-08-17 江阴芯智联电子科技有限公司 先封后蚀芯片正装三维系统级金属线路板结构及工艺方法
US20150342046A1 (en) * 2014-05-23 2015-11-26 Samsung Electro-Mechanics Co., Ltd. Printed circuit board, method for maufacturing the same and package on package having the same
US9748187B2 (en) 2014-12-19 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer structure and method for wafer dicing
KR101939046B1 (ko) * 2017-10-31 2019-01-16 삼성전기 주식회사 팬-아웃 반도체 패키지
CN108962766B (zh) * 2018-07-19 2021-01-22 通富微电子股份有限公司 封装结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955445A (ja) * 1995-08-11 1997-02-25 Sony Corp 半導体装置およびその製造方法
JP2001274324A (ja) * 2000-03-24 2001-10-05 Hitachi Chem Co Ltd 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4483067A (en) * 1981-09-11 1984-11-20 U.S. Philips Corporation Method of manufacturing an identification card and an identification manufactured, for example, by this method
JPS61266350A (ja) * 1985-05-21 1986-11-26 株式会社日立製作所 配線回路用セラミック基板
US5241456A (en) * 1990-07-02 1993-08-31 General Electric Company Compact high density interconnect structure
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
JP2001189403A (ja) 1999-10-22 2001-07-10 Ibi Tech Co Ltd 配線基板
JP2002158312A (ja) 2000-11-17 2002-05-31 Oki Electric Ind Co Ltd ３次元実装用半導体パッケージ、その製造方法、および半導体装置
US6528869B1 (en) * 2001-04-06 2003-03-04 Amkor Technology, Inc. Semiconductor package with molded substrate and recessed input/output terminals
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955445A (ja) * 1995-08-11 1997-02-25 Sony Corp 半導体装置およびその製造方法
JP2001274324A (ja) * 2000-03-24 2001-10-05 Hitachi Chem Co Ltd 積層型半導体装置用半導体搭載用基板、半導体装置及び積層型半導体装置

Also Published As

Publication number Publication date
US7772689B2 (en) 2010-08-10
US20070052071A1 (en) 2007-03-08
JP2007073765A (ja) 2007-03-22
TW200721404A (en) 2007-06-01
CN1929122A (zh) 2007-03-14
KR20070028229A (ko) 2007-03-12
TWI390684B (zh) 2013-03-21
CN100573865C (zh) 2009-12-23
KR101177473B1 (ko) 2012-08-28

Similar Documents

Publication Publication Date Title
JP4566866B2 (ja) 半導体パッケージ、半導体パッケージの実装構造、半導体パッケージの製造方法
JP4541253B2 (ja) 半導体パッケージ及びその製造方法
JP5661225B2 (ja) 半導体デバイスのパッケージング方法
JP6057190B2 (ja) 半導体要素又はパッケージの製造方法
JP4271590B2 (ja) 半導体装置及びその製造方法
US8174109B2 (en) Electronic device and method of manufacturing same
CN110890320A (zh) 半导体封装件及其制造方法
US9209146B2 (en) Electronic device packages having bumps and methods of manufacturing the same
TW201308538A (zh) 堆疊晶圓級封裝與相關製造方法
JP4489821B2 (ja) 半導体装置及びその製造方法
JP5147755B2 (ja) 半導体装置及びその製造方法
TWI413210B (zh) 電子裝置封裝及製造方法
JP4446772B2 (ja) 回路装置およびその製造方法
JP2009105301A (ja) 半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置
US7745260B2 (en) Method of forming semiconductor package
JP2019140145A (ja) 半導体装置およびその製造方法
JP3426589B2 (ja) 表面実装型半導体パッケージおよびその製造方法
US10651374B2 (en) Semiconductor device, and method for manufacturing the same
KR102170383B1 (ko) 플립칩 자기 센서 패키지 및 그 제조 방법
JP3851585B2 (ja) プリント配線板へのベアチップ半導体素子の接続方法
US10187979B2 (en) Wiring substrate and electronic component device
JP2005317862A (ja) 半導体素子の接続構造
JP2003142634A (ja) 半導体装置、その製造方法及び電子機器
CN113223971A (zh) 半导体器件及制造该半导体器件的方法
JP2013084812A (ja) 半導体パッケージの製造方法及び半導体パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080403

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100602

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100714

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100803

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100804

R150 Certificate of patent or registration of utility model

Ref document number: 4566866

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130813

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees