JP3426589B2 - 表面実装型半導体パッケージおよびその製造方法 - Google Patents

表面実装型半導体パッケージおよびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、表面実装型半導体
パッケージおよびその製造方法に関する。
【０００２】
【従来の技術】特開平１０−１６３４０６号公報には、
カラムグリッドアレー半導体パッケージおよびその製造
方法が開示されている。前記公報に記載の半導体パッケ
ージでは、接続端子を有する半導体チップが絶縁基板の
一方の面に搭載され、前記半導体チップの前記接続端子
は、前記絶縁基板の前記一方の面に形成された導電路に
ボンディングワイヤを経て接続される。各導電路は、前
記絶縁基板を貫通する導電部に接続され、該導電部は前
記絶縁基板の他方の面でマザーボード上に接続可能に露
出する。前記半導体チップおよび前記配線路は、前記絶
縁基板上で樹脂封止されている。
【０００３】ところで、前記公報に記載の半導体パッケ
ージ製造方法によれば、半導体チップが搭載される絶縁
基板には、該基板の一方の面に前記した配線路を形成す
るための導電層が前記一方の面の全体に形成される。前
記絶縁基板には、前記した導電部を形成するための孔が
板厚方向へ貫通して形成され、この貫通孔は、絶縁基板
上の導電層に至り、該導電層を貫通して開放する。この
導電層および前記絶縁基板を貫通する孔を形成した後、
導電層は、その不要部分を除去して残存部分で前記導電
路を形成するためのパターニング用フォトレジスト層で
覆われる。このフォトレジスト層の形成により、前記絶
縁基板および該基板上の導電層を貫通する前記孔の一端
が前記フォトレジスト層により閉鎖された状態で、前記
貫通孔を充填すべくメッキ処理が施される。
【０００４】このメッキ処理により、前記孔を充填する
導電部が形成され、その後、前記フォトレジスト層が露
光および現像処理によりパターニングを受け、このパタ
ーニングを受けて形成されたフォトレジストをエッチン
グマスクとする前記導電層への選択エッチング処理によ
り、配線路が形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、前記導
電部の形成は、フォトレジスト層の前記したパターニン
グ前、すなわち、配線路の形成前に行われることから、
前記した導電部の形成工程では、前記孔の一端が前記フ
ォトレジスト層により閉鎖されており、前記孔の開放端
からメッキ液が浸されると、前記孔内に残存する気泡の
リーク孔を確保することはできず、この残存する気泡の
ために前記導電部にボイドが発生することがあった。こ
のボイドは、導電部の電気抵抗の増大を招き、また接続
不良の原因となる。
【０００６】また、従来の前記方法によれば、前記導電
部は、前記導電層の前記孔に受け入れられる周面でのみ
該導電層に接触する。そのため、導電部と、前記導電層
のパターニングにより形成される導電路との電気的接続
に充分な強度を確保できず、両者間に接触不良を生じる
虞があった。
【０００７】従って、本発明の目的は、前記した導電部
のボイドの発生による電気抵抗の増大を招くことのない
表面実装型半導体パッケージおよびその製造方法を提供
することにある。また、本発明の他の目的は、前記導電
部と、該導電部に接続される導電路との電気的接続を確
実になし得る表面実装型半導体パッケージを提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明は、前記した目的
を達成するために、次の構成を採用する。本発明に係る
表面実装型半導体パッケージは、接続端子が設けられた
半導体チップと、該半導体チップが搭載される絶縁基板
であって前記半導体チップが配置される一方の面に該半
導体チップの前記接続端子に接続される配線路を有し該
配線路および前記絶縁基板をそれらの厚さ方向に貫通す
る孔が形成された絶縁基板と、前記貫通孔を充填すべく
該貫通孔に配置され、一端が前記配線路に接続され、他
端が前記絶縁基板の他方の面でマザーボードへの接続端
となる導電部とを含み、前記絶縁基板上で前記半導体チ
ップおよび前記配線路が樹脂封止されて成る表面実装型
半導体パッケージであって、前記導電部の前記一端は、
前記配線路における前記貫通孔を規定する周面部分およ
び前記配線路上における前記貫通孔の開口縁部で前記配
線路に電気的に接続されている。
【０００９】そして、前記導電部の前記一端に、前記配
線路の上面における前記開口縁部を覆う増径部分を形成
し、これにより、前記導電部を、前記増径部分近傍にお
ける周面で前記配線路の前記周面部分に接触させ、また
前記増径部分における平坦面で前記配線路の前記開口縁
部に接触されることができる。
【００１０】また、前記導電部に、前記配線路を貫通す
る小径部分を形成し、該小径部分の先端に前記配線路上
の前記開口縁部を覆う増径部分を設けることができる。
さらに、前記導電部に、前記配線路を貫通する小径部分
を形成し、該小径部分を規定する肩部分の平面および前
記小径部分の周面で前記配線路の前記周面部分および前
記配線路の下面における前記開口縁部にそれぞれ電気的
に接続させることができる。
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】本発明に係る他の表面実装型半導体パッケ
ージは、表面から裏面に貫通する第１の孔を有する絶縁
基板と、この絶縁基板の前記表面に形成される配線路
と、前記表面に搭載され、前記配線路と電気的に接続さ
れる半導体チップとを有する表面実装型半導体パッケー
ジにおいて、前記配線路には、前記第１の孔に対応する
位置に配置され、かつ、前記第１の孔よりも小さい周を
有する第２の孔が形成されており、前記第１および前記
第２の孔内を延在する導電材料からなる導電部であっ
て、前記導電部は一端が前記配線路と電気的に接続さ
れ、他端には外部接続端子が形成されていることを特徴
とする。
【００１９】本発明に係る表面実装型半導体パッケージ
の製造方法は、表面および裏面を有する絶縁基板であっ
て、前記表面上に設けられる配線路と、前記配線路に隣
接して配置され、前記表面から前記裏面へと貫通する貫
通孔とを有する前記絶縁基板を準備する工程と、前記貫
通孔の前記表面側または前記裏面側のいずれか一方から
導電材料を充填することにより、前記貫通孔内を延在す
るとともに、前記表面側の一端が前記配線路と電気的に
接続され、かつ、前記裏面側の他端が外部との接続端子
となる導電部を形成する工程と、前記導電部を形成した
後、前記表面上に半導体チップを搭載し、前記半導体チ
ップと前記配線路とを電気的に接続する工程とを含む。
【００２０】そして、前記配線路に、前記貫通孔に対応
する位置に第１開口部を設け、前記導電部を前記貫通孔
および前記第１開口部内を延在する導電材料により形成
すると共に、前記第１開口部を前記貫通孔よりも小さい
周になるよう形成する。
【００２１】
【００２２】
【００２３】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例１〉図１は、本発明に係る表面実装型半導体パ
ッケージの具体例１を概略的に示す。本発明に係る表面
実装型半導体パッケージ１０は、図１に示されているよ
うに、内部に図示しない集積回路が組み込まれた半導体
チップ１１を備え、該チップの上面には、前記集積回路
のための複数の接続端子１２が設けられている。前記半
導体チップ１１は、従来よく知られているように、その
下面で、接着層１３を介して絶縁基板１４の上面１４ａ
に固定されている。
【００２４】前記絶縁基板１４の前記上面１４ａには、
前記半導体チップ１１の各接続端子１２にボンディング
ワイヤ１５を介して電気的に接続される配線路１６が形
成されている。
【００２５】前記各配線路１６は、該配線路および前記
絶縁基板１４を貫通する導電性の柱体から成る導電部１
７に接続されている。前記各配線路１６および前記絶縁
基板１４には、前記各導電部１７のための整合位置に、
それぞれの板厚方向に貫通し相互に等しい口径を有する
孔１８および１９がそれぞれ形成されており、これら孔
１８および１９内を充填すべく前記口径にほぼ等しい直
径Ｄ１を有する円柱状の前記各導電部１７が形成されて
いる。
【００２６】図１に示す例では、前記導電部１７は、前
記配線路１６の孔１８から露出する一端に、前記配線路
１６の上面１６ａにおける開口縁部を覆う第１の増径部
分１７ａを有し、また前記絶縁基板１４の下面１４ｂか
ら露出する他端に、マザーボード等外部との接続端とな
る第２の増径部分１７ｂを有する。
【００２７】第１の増径部分１７ａは、前記配線路１６
の上面１６ａとの接触面である環状フランジ面２０を規
定し、該フランジ面で、前記配線路１６の上面１６ａに
結合されることから、前記導電部１７は、前記増径部分
１７ａの前記フランジ面２０で前記配線路１６に電気的
に確実に接続されている。また、前記導電部１７は、前
記一端における増径部分１７ａ近傍の周面で前記配線路
の孔１８を規定する周面部分に接触するように結合され
ている。つまり、前記導電部１７は孔１８および１９を
経て、絶縁基板の表面から裏面に延在するとともに、配
線路１６上を延在する導電材料より形成されている。
【００２８】従って、各導電部１７は、それぞれの配線
路１６に、該配線路の孔１８を規定する周面部分で各配
線路１６に電気的および機械的に結合されることに加え
て、前記増径部分１７ａの平坦なフランジ面２０が前記
配線路１６に電気的および機械的に接続されていること
から、この平坦なフランジ面２０に接続される前記配線
路１６の上面１６ａにおける孔１８の開口縁部でも、配
線路１６に電気的および機械的に結合されている。
【００２９】前記絶縁基板１４の下面１４ｂから露出す
る第２の増径部分１７ｂは、図示の例では、截頭錐体形
状を有する。この増径部分１７ｂは、図示しないが従来
よく知られているように、マザーボードの回路部分への
接続端となる。第２の増径部分１７ｂには、必要に応じ
て、例えば半球状のような断面形状を適宜与えることが
できる。
【００３０】前記絶縁基板１４の前記上面１４ａ上に
は、該絶縁基板上の前記半導体チップ１１、前記ボンデ
ィングワイヤ１５および前記配線路１６を封止するため
の合成樹脂２１が成形されている。
【００３１】前記樹脂２１により封止された前記半導体
パッケージ１０は、前記したように、各導電部１７の他
端である第２の増径部分１７ｂが前記マザーボードへの
接続端となることから、前記各導電部１７を介して前記
マザーボードに電気的に接続されかつ機械的に固定され
る。前記マザーボードへの電気的および機械的な接続部
として機能する前記各導電部１７は、その一端に設けら
れた第１の増径部分１７ａの近傍における周面および前
記増径部分１７ａのフランジ面２０つまり配線路１６の
側面および上面で、対応する前記各配線路１６に電気的
および機械的に強固に結合されている。
【００３２】従って、前記配線路１６と、これに対応す
る前記導電部１７とを確実に結合することができ、強度
不足による接触不良を確実に防止することができる。
【００３３】図１に示した前記半導体パッケージ１０の
製造方法の一例を図２（ａ）〜図２（ｆ）に沿って説明
する。図２（ａ）に示されているように、絶縁基板１４
の一方の面１４ａ上に導電層１６Ａが形成される。この
導電層１６Ａは、例えば銅のような金属層で形成するこ
とができる。
【００３４】導電層１６Ａが形成された前記絶縁基板１
４には、例えば従来よく知られたフォトリソおよびエッ
チング技術を用いて、図２（ｂ）に示されているよう
に、所定箇所に前記絶縁基板１４および導電層１６Ａを
貫通する孔２２（１８および１９）が形成される。
【００３５】貫通孔２２（１８および１９）の形成後、
前記したフォトリソおよびエッチング技術を用いて、導
電層１６Ａでもって前記した配線路１６を形成すべく、
導電層１６Ａの不要部分が除去される。このフォトリソ
およびエッチング技術を用いた導電層１６Ａへのパター
ニングにより、前記配線路１６が形成される。この配線
路１６の形成後、この配線路１６の形成のための前記し
たフォトリソおよびエッチング技術で用いられたフォト
レジストが除去され、前記貫通孔２２（１８および１
９）は、図２（ｃ）に示されているように、その両端が
開放の状態におかれる。このように絶縁基板１４上に導
電層１６Ａを形成した後、貫通孔２２を形成し、その
後、フォトリソおよびエッチング工程により配線路１６
を形成することで、貫通孔２２形成時に配線路１６へ加
わるストレスを緩和することが可能である。
【００３６】図２（ｄ）に示す例では、導電層１６Ａへ
のパターニングによる前記配線路１６の形成後、該配線
路の表面を保護するための例えばフォトレジスト材料か
らなる絶縁性保護膜２３が形成される。この絶縁性保護
膜２３の貫通孔２２に対応する部分には、貫通孔２２
（１８および１９）の口径Ｄ１よりも大きな口径Ｄ２を
有し、前記配線路１６の上面１６ａにおける開口縁部の
露出を許す凹所すなわち開口部２４が形成されている。
従って、前記絶縁性保護膜２３は、その開口部２４によ
り貫通孔２２（１８および１９）の一端を開放させるこ
とから、この絶縁性保護膜２３によって貫通孔２２（１
８および１９）の一端が閉鎖されることはなく、その両
端の開放状態は、維持される。
【００３７】前記貫通孔２２（１８および１９）の両端
が開放状態に維持された状態で、図２（ｅ）に示されて
いるように、貫通孔２２（１８および１９）内に、前記
導電部１７のための導電材料が充填され、同時に、開口
部２４で規定される空所にも前記導電材料が充填され
る。また、前記絶縁基板１４の下面１４ｂから露出する
端部が前記導電部１７に一体に形成される。前記開口部
２４を充填する部分は、前記導電部１７の第１の増径部
分１７ａを構成し、前記絶縁基板１４の下面１４ｂから
露出する端部は第２の増径部分１７ｂを構成する。
【００３８】前記貫通孔２２（１８および１９）を充填
する導電材料として、例えば銅あるいはニッケルを用い
ることができ、この導電材料を電気メッキ法あるいは非
電気メッキ法を用いて前記貫通孔２２および開口部２４
内に充填することができる。
【００３９】また、前記したメッキ法に代えて、前記貫
通孔の一端に負圧を作用させ、この負圧により、溶融状
態にある充填材料を前記貫通孔２２内に吸引し、その
後、例えば冷却により固化させることにより、第１およ
び第２の増径部分１７ａおよび１７ｂを含む前記導電部
１７を形成することができる。さらに、前記したような
溶融金属を前記貫通孔２２の一方の端部から滴下するこ
とにより、前記開口部２４を含む貫通孔２２（１８およ
び１９）内に導電材料を充填することができ、その固化
により、第１および第２の増径部分１７ａおよび１７ｂ
を含む前記導電部１７を形成することができる。
【００４０】第２の増径部分１７ｂは、金型等に拘束さ
れることのない導電材料の自由表面により形成すること
ができ、またこれに代えて、第２の増径部分１７ｂの形
成のために図示しない金型を用いることができる。金型
を用いる場合、該金型にリーク孔が形成される。
【００４１】前記した充填方法以外の方法によっても、
前記貫通孔２２内に導電材料を充填することができ、何
れにしても、前記貫通孔２２内への導電材料の充填に際
し、前記貫通孔２２の両端が開放状態におかれているこ
とから、その一方の開放端から導電材料が供給されると
き、他方の開放端をリーク孔とし利用できる。
【００４２】従って、前記した方法によれば、気泡を外
部に放出するためのリーク孔を確保することができるこ
とから、気泡すなわちボイドの発生を招くことなく前記
貫通孔２２（１８および１９）内を前記導電材料で充填
することができ、また、前記各配線路１６と対応する前
記導電部１７との電気的および機械的結合を高める増径
部分１７ａを比較的容易に形成することができる。
【００４３】前記第１および第２の増径部分１７ａおよ
び１７ｂを有する導電部１７の形成後、図２（ｆ）に示
される例では、絶縁性保護膜２３上には、前記各導電部
１７の第１の増径部分１７ａを覆う前記した保護膜２３
と同様な補助の保護膜２５が形成される。保護膜２５上
に、図１に示したと同様な接着層１３を介して前記半導
体チップ１１が固定され、その接続端子１２が前記ボン
ディングワイヤ１５を経て対応する前記配線路１６に接
続される。その後、前記したとおり、これらが合成樹脂
２１で封止されることにより、前記半導体パッケージ１
０が完成する。
【００４４】前記した本発明に係る方法によれば、貫通
孔２２（１８および１９）を充填する前記導電部１７の
一端に、該導電部のそれぞれに対応する前記各配線路１
６と電気的および機械的に強固に結合される第１の増径
部分１７ａを比較的容易に形成することができ、これに
より、前記配線路１６と、これに対応する前記導電部１
７とが確実に結合された半導体パッケージを比較的容易
に形成することができる。
【００４５】さらに、本発明に係る前記方法によれば、
前記貫通孔２２内への導電材料の充填に際し、前記貫通
孔２２の両端が開放状態におかれていることから、その
一方の開放端から導電材料が供給されるとき、他方の開
放端をリーク孔とし利用でき、これにより、リーク孔を
確保することができることから、気泡すなわちボイドの
発生を招くことなく前記貫通孔２２（１８および１９）
内を前記導電材料で充填することができ、前記導電部１
７での気泡の発生による電気抵抗の増大および接続不良
を確実に防止することができる。
【００４６】〈具体例２〉図３に示す具体例２の前記半
導体パッケージ１０では、前記絶縁基板１４の下面１４
ｂに下方配線路１６′が形成されている。前記導電部１
７の他端は、前記絶縁基板１４の下面１４ｂから下方配
線路１６′に形成された孔１８′を前記配線路１６′の
板厚方向に貫通し、その端部周面で下方配線路１６′に
電気的および機械的に結合されている。前記絶縁基板１
４の上面１４ａおよび下面１７ｂのそれぞれに前記配線
路１６および１６′を有するタイプでは、前記半導体パ
ッケージ１０は、その下方配線路１６′の所定箇所で前
記マザーボードに接続される。
【００４７】前記配線路１６′は、上方配線路１６のパ
ターニングと同時に形成することができ、これにより、
貫通孔２２（１８、１９および１８′）を導電材料で充
填するとき、両端開放状態の一方の開放端をリーク孔と
して利用できる。従って、一端が前記したと同様な第１
の増径部分１７ａで上方配線路１６に結合され、前記絶
縁基板１４の下面１４ｂから突出する他端１７ｂが下方
配線路１６′に結合される導電部１７を形成するとき、
該導電部へのボイドの発生を確実に防止することができ
る。
【００４８】また、図３に示す前記半導体パッケージ１
０の各導電部１７は、図１に示した例におけると同様
に、第１の増径部分１７ａである一端が、対応する上方
配線路１６の孔１８を規定する周面部分で該各配線路１
６に電気的および機械的に結合されることに加えて、前
記増径部分１７ａの平坦なフランジ面２０が上方配線路
１６に電気的および機械的に接続されていることから、
この平坦なフランジ面２０に接続される前記配線路１６
の上面１６ａにおける孔１８の開口縁部でも、配線路１
６に電気的および機械的に結合される。
【００４９】〈具体例３〉図４に示す前記半導体パッケ
ージ１０では、前記絶縁基板１４の貫通孔１９は、前記
絶縁基板１４の下面１４ｂに開放し口径Ｄ１を有する下
半部１９ａと、該下半部の口径Ｄ１よりも小さな口径Ｄ
３を有し前記絶縁基板１４の上面１４ａに開放する上半
部１９ｂとを備える。前記配線路１６の孔１８は、前記
小口径Ｄ３に等しい口径Ｄ３を有する。
【００５０】前記貫通孔２２（１８、１９ａおよび１９
ｂ）を充填する前記導電部１７は、各孔に対応した直径
を有し、前記配線路１６の孔１８を貫通する小径部分の
先端に、前記したと同様な増径部分１７ａが形成されて
いる。この増径部分１７ａは、前記したと同様な平坦な
フランジ面２０で、前記配線路１６の上面１６ａにおけ
る開口縁部に接触することから、従来に比較して前記導
電部１７と前記配線路１６との接触面積を低減させるこ
となく、前記配線路１６の孔１８の口径Ｄ３の低減を図
ることが可能となる。
【００５１】前記配線路１６に形成される前記導電部１
７のための孔１８の口径Ｄ３の低減は、前記絶縁基板１
４上に形成される配線路１６のパターン設計の自由度を
高める点で、有利である。
【００５２】〈具体例４〉また、前記配線路１６に形成
される前記導電部１７のための孔１８の口径Ｄ３の低減
のために、図５に示されているように、前記絶縁基板１
４に設けられる孔１９の口径Ｄ１をその伸長方向に一定
とし、前記配線路１６に設けられる孔１８の口径Ｄ３を
それよりも小さくすることができる。
【００５３】前記した貫通孔２２の孔１９と孔１８との
口径差（Ｄ１−Ｄ３）により、前記貫通孔２２を充填す
る前記導電部１７には、大径孔１９に対応する本体部分
（１７）と、該本体部の一端に形成され、小径孔１８に
対応する小径部分１７ａとの間に、肩部分２６が規定さ
れている。
【００５４】前記導電部１７の肩部分２６により規定さ
れる小径部分１７ａの周面は、該小径部分を受け入れる
前記配線路１６の孔１８の周面に接触し、これに結合さ
れている。また、肩部分２６により規定される平坦面２
６ａは、前記配線路１６の下面１６ｂにおける孔１８の
開口縁部に接触し、これに結合されている。
【００５５】図５に示す具体例４では、前記導電部１７
の端部１７ａを小径部分とし、該小径部分を規定する肩
部分２６の平坦面２６ａで前記配線路１６との接触面積
の増大を図ることにより、前記導電部１７の端部に図１
に示したような増径部分１７ａを形成することなく、前
記導電部１７と前記配線路１６との接触面積の増大を図
ることができる。
【００５６】従って、図５に示す具体例によれば、前記
したように、前記導電部１７のために前記配線路１６に
形成される孔の口径の低減を図ることができ、前記導電
部１７と前記配線路１６との接触面積の低減を防止して
その増大を図ることが可能になことに加えて、前記配線
路１６上に増径部分として前記導電部１７の端部が突出
することを防止することができる。このことから、配線
路１６のパターン設計の自由度を高める点で、一層、有
利である。
【００５７】前記半導体チップ１１と前記絶縁基板１４
上の前記配線路１６とがボンディングワイヤを介して接
続された例について説明したが、両者１１および１６の
電気的接続には、例えばフリップチップタイプのよう
な、ボンディングワイヤを用いることのない種々の電気
的な接続構造を適宜採用することができる。また、本発
明の各実施例においては、絶縁基板に設けられた貫通孔
に対応する位置に配置された孔を有する配線路を例に挙
げて説明を行った。しかし、配線路には貫通孔に対応す
る孔が必ず設けられている必要はなく、貫通孔内への導
電材料の充填に際し、前記貫通孔の両端が開放状態にお
かれるものであればよい。さらに、絶縁基板および配線
路に設けられる孔の形状においても、円形に限るもので
はなく、適宜変更することが可能である。
【００５８】
【発明の効果】本発明に係る前記半導体パッケージによ
れば、前記したとおり、半導体チップが搭載される絶縁
基板を貫通する導電部は、前記絶縁基板上の配線路にお
ける前記貫通孔を規定する周面部分および前記配線路上
における前記貫通孔の開口縁部で前記配線路に電気的に
接続されることから、両者の電気的接続を確実になすこ
とができ、これにより、半導体パッケージの信頼性の向
上を図ることが可能になる。
【００５９】また、本発明に係る前記半導体パッケージ
の製造方法によれば、前記したように配線路の形成後、
導電部が形成される。そのため、前記絶縁基板を貫通す
る貫通孔が両端開放の状態で該貫通孔を充填すべく導電
材料を案内することができることから、両開放端のいず
れか一方をリーク孔として利用することができ、これに
より前記貫通孔をボイドのない導電部で満たすことがで
き、ボイドの発生による電気抵抗の増大および接続不良
の発生を抑制することができ、信頼性に優れた半導体パ
ッケージを比較的容易に形成することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体パッケージの具体例１を概
略的に示す断面図である。
【図２】本発明に係る前記半導体パッケージの製造方法
を示す工程図である。
【図３】本発明に係る半導体パッケージの具体例２を部
分的に示す断面図である。
【図４】本発明に係る半導体パッケージの具体例３を部
分的に示す断面図である。
【図５】本発明に係る半導体パッケージの具体例４を部
分的に示す断面図である。
【符号の説明】
１０ 表面実装型半導体パッケージ １１ 半導体チップ １２ 接続端子 １４ 絶縁基板 １６ 配線路 １７ 導電部 １７ａ 一端 ２１ 樹脂 ２２（１８，１８′，１９） 貫通孔 ２３ 絶縁性保護膜（絶縁層膜） ２６ 導電部の肩部分

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 接続端子が設けられた半導体チップと、
    該半導体チップが搭載される絶縁基板であって前記半導
    体チップが配置される一方の面に該半導体チップの前記
    接続端子に接続される配線路を有し該配線路および前記
    絶縁基板をそれらの厚さ方向に貫通する孔が形成された
    絶縁基板と、前記貫通孔を充填すべく該貫通孔に配置さ
    れ、一端が前記配線路に接続され、他端が前記絶縁基板
    の他方の面でマザーボードへの接続端となる導電部とを
    含み、前記絶縁基板上で前記半導体チップおよび前記配
    線路が樹脂封止されて成る表面実装型半導体パッケージ
    であって、 前記導電部の前記一端は、前記配線路における前記貫通
    孔を規定する周面部分および前記配線路上における前記
    貫通孔の開口縁部で前記配線路に電気的に接続され、 前記導電部は、前記配線路を貫通する小径部分を有し、
    該小径部分の先端には前記配線路上の前記開口縁部を覆
    う増径部分が設けられていることを特徴とする表面実装
    型半導体パッケージ。
  2. 【請求項２】 接続端子が設けられた半導体チップと、
    該半導体チップが搭載される絶縁基板であって前記半導
    体チップが配置される一方の面に該半導体チップの前記
    接続端子に接続される配線路を有し該配線路および前記
    絶縁基板をそれらの厚さ方向に貫通する孔が形成された
    絶縁基板と、前記貫通孔を充填すべく該貫通孔に配置さ
    れ、一端が前記配線路に接続され、他端が前記絶縁基板
    の他方の面でマザーボードへの接続端となる導電部とを
    含み、前記絶縁基板上で前記半導体チップおよび前記配
    線路が樹脂封止されて成る表面実装型半導体パッケージ
    であって、 前記導電部は、前記配線路を貫通する小径部分を有し、
    該小径部分を規定する肩部分の平面および前記小径部分
    の周面で前記配線路の前記貫通孔を規定する周面部分お
    よび前記配線路の下面における開口縁部にそれぞれ電気
    的に接続されていることを特徴とする表面実装型半導体
    パッケージ。
  3. 【請求項３】 表面から裏面に貫通する第１の孔を有す
    る絶縁基板と、この絶縁基板の前記表面に形成される配
    線路と、前記表面に搭載され、前記配線路と電気的に接
    続される半導体チップとを有する表面実装型半導体パッ
    ケージにおいて、 前記配線路には、前記第１の孔に対応する位置に配置さ
    れ、かつ、前記第１の孔よりも小さい周を有する第２の
    孔が形成されており、 前記第１および前記第２の孔内を延在する導電材料から
    なる導電部であって、前記導電部は一端が前記配線路と
    電気的に接続され、他端には外部接続端子が形成されて
    いることを特徴とする表面実装型半導体パッケージ。
  4. 【請求項４】 表面および裏面を有する絶縁基板であっ
    て、前記表面上に設けられる配線路と、前記配線路に隣
    接して配置され、前記表面から前記裏面へと貫通する貫
    通孔とを有する前記絶縁基板を準備する工程と、 前記貫通孔の前記表面側または前記裏面側のいずれか一
    方から導電材料を充填することにより、前記貫通孔内を
    延在するとともに、前記表面側の一端が前記配線路と電
    気的に接続され、かつ、前記裏面側の他端が外部との接
    続端子となる導電部を形成する工程と、 前記導電部を形成した後、前記表面上に半導体チップを
    搭載し、前記半導体チップと前記配線路とを電気的に接
    続する工程とを含む表面実装型半導体パッケージの製造
    方法において、 前記配線路に、前記貫通孔に対応する位置に配置された
    第１開口部を設け、 前記導電部を前記貫通孔および前記第１開口部内を延在
    する導電材料により形成し、 前記第１開口部を前記貫通孔よりも小さい周になるよう
    形成することを特徴とする表面実装型半導体パッケージ
    の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI241000B (en) * 2003-01-21 2005-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabricating method thereof
US7423340B2 (en) * 2003-01-21 2008-09-09 Siliconware Precision Industries Co., Ltd. Semiconductor package free of substrate and fabrication method thereof
US7786567B2 (en) * 2004-11-10 2010-08-31 Chung-Cheng Wang Substrate for electrical device and methods for making the same
US20090108444A1 (en) * 2007-10-31 2009-04-30 Taiwan Solutions Systems Corp. Chip package structure and its fabrication method
US8184440B2 (en) * 2009-05-01 2012-05-22 Abl Ip Holding Llc Electronic apparatus having an encapsulating layer within and outside of a molded frame overlying a connection arrangement on a circuit board
TWI684389B (zh) * 2015-04-17 2020-02-01 王忠寶 一種電路板結構
EP3606299B1 (en) * 2017-03-30 2022-08-31 Kabushiki Kaisha Toshiba Ceramic-copper circuit substrate and semiconductor device using same
CN110349931B (zh) * 2018-04-08 2021-04-09 华为技术有限公司 封装结构、电子装置及封装方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989935A (en) 1996-11-19 1999-11-23 Texas Instruments Incorporated Column grid array for semiconductor packaging and method
JP3110389B2 (ja) 1998-08-28 2000-11-20 富山日本電気株式会社 印刷配線板とその製造方法
JP2001244376A (ja) * 2000-02-28 2001-09-07 Hitachi Ltd 半導体装置

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